KR101624851B1 - 내장형 재배선을 갖는 반도체 장치 및 이의 제조 방법 - Google Patents

Abstract

본 발명은 내장형 재배선을 갖는 반도체 장치 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 외부에 층을 이루던 재배선을 내부로 내장시켜서, 두께 감소는 물론 공정수 및 비용 절감을 도모할 수 있도록 한 내장형 재배선을 갖는 반도체 장치 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 기존의 재배선이 2개 이상의 패시베이션층과 함께 외부에 층을 이루던 것과 달리, 웨이퍼 레벨의 각 칩에 형성되는 재배선을 칩의 내부에 내장되는 구조로 형성하여, 전체적인 칩 두께 감소는 물론 공정수 감소 및 제조 비용 절감을 실현할 수 있도록 한 내장형 재배선을 갖는 반도체 장치 및 이의 제조 방법을 제공하고자 한 것이다.

Description

내장형 재배선을 갖는 반도체 장치 및 이의 제조 방법{Semiconductor device having embedded redistribution layer and method for manufacturing the same}

본 발명은 내장형 재배선을 갖는 반도체 장치 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 외부에 층을 이루던 재배선을 내부로 내장시켜서, 두께 감소는 물론 공정수 및 비용 절감을 도모할 수 있도록 한 내장형 재배선을 갖는 반도체 장치 및 이의 제조 방법에 관한 것이다.

각종 전자기기의 고집적화 및 소형화 추세에 따라 전가기기에 탑재되는 반도체 패키지 또한 칩 크기에 가깝게 축소된 구조로 제조되고 있고, 칩 크기에 가깝게 제조되는 반도체 패키지의 일례로서, 관통 실리콘 비아 및 재배선을 갖는 칩을 이용한 웨이퍼 레벨 패키지를 들 수 있다.

기존의 반도체 패키지는 기판의 칩부착영역에 하나 이상의 반도체 칩이 적층 부착되는 조건에서, 각 칩의 본딩패드와 기판의 전도성 회로패턴간을 전기적 신호 교환을 위한 와이어로 통전 가능하게 연결하는 구조로 제조됨에 따라, 결국 패키지내에 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 전도성회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기 및 높이가 증가되는 단점이 있다.

이러한 단점을 감안하여, 와이어 대신 관통 실리콘 비아를 이용하여 칩을 기판에 도전 가능하게 부착하거나, 칩과 칩을 도전 가능하게 적층하는 방법이 적용되고 있다.

또한, 반도체 칩의 본딩패드 또는 관통 실리콘 비아 간의 거리가 매우 협소한 파인피치를 이루고 있기 때문에 반도체 칩 및 관통 실리콘 비아에 부착되는 입출력단자(전도성 범프, 솔더볼 등) 간의 거리를 여유있게 확보하기 위한 재배선 기술이 적용되고 있다.

참고로, 상기 재배선(ReDistribution Layer)은 각 칩의 본딩패드 또는 관통 실리콘 비아가 매우 조밀하게 배치됨에 따라, 본딩패드 또는 관통 실리콘 비아에 부착되어 서로 이웃하는 입출력단자 간의 접촉 및 전기적 쇼트가 발생될 수 있는 점을 해결하고자, 본딩패드 또는 관통 실리콘 비아로부터 칩의 여유면적 공간쪽으로 연장 형성되어 입출력단자가 부착되는 위치를 재배치하기 위한 일종의 금속 배선라인을 말한다.

여기서, 종래의 재배선 구조 및 그 형성 방법의 일례로서, 웨이퍼 레벨의 반도체 칩에 재배선을 형성하는 과정을 첨부한 4 내지 도 6을 참조로 살펴보면 다음과 같다.

상기 재배선은 원하는 단자와 단자를 연결하거나 원하는 단자로부터 원하는 위치까지 연장 형성되는 금속 배선라인으로서, 여기서는 반도체 칩의 관통 실리콘 비아 간을 도전 가능하게 연결하거나, 관통 실리콘 비아로부터 소정 위치로 연장 형성되는 구조로 설명하기로 한다.

먼저, 도 4에서 보듯이 웨이퍼 레벨의 각 칩(100)에 관통 실리콘 비아(110)를 형성하기 위하여 레이저 가공 등을 이용하여 수직홀(112)을 형성하고, 이 수직홀(112)의 표면에 절연막(미도시됨)을 형성한다.

이어서, 상기 절연막 상에 씨드 금속막(미도시됨)을 형성한 상태로, 상기 수직홀(112) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(114)을 매립함으로써, 각 칩에 다수의 관통 실리콘 비아(110)가 형성된 상태가 된다.

이어서, 서로 이웃하는 관통 실리콘 비아(110)와 관통 실리콘 비아(110) 간을 도전 가능하게 연결하거나, 관통 실리콘 비아(110)의 전도성 금속(114)으로부터 원하는 위치(예를 들어, 칩의 상면 중 여유공간을 갖는 쪽)까지 연장되는 재배선 형성 과정이 진행된다.

이를 위해, 상기 관통 실리콘 비아(110)의 전도성 금속(114) 상면을 제외하고, 각 칩의 상면에 재배선 도금을 위한 제1패시베이션층(120)이 형성된다(도 4 참조).

연이어, 상기 제1패시베이션층(120) 위에 도금 공정에 의하여 재배선(130)이 형성되는 바, 이에 재배선(130)의 일단부는 제1패시베이션층(120)을 통하여 노출된 어느 하나의 관통 실리콘 비아(110)의 전도성 금속(114) 상면에 도전 가능하게 연결되고, 타단부는 다른 하나의 관통 실리콘 비아(110)의 전도성 금속(114) 상면에 도전 가능하게 연결되거나 칩(100)의 상면 중 원하는 위치, 바람직하게는 파인피치의 관통 실리콘 비아를 벗어나 넓은 공간을 이루는 여유 면적부쪽으로 연장되며 배열된다(도 5 참조).

다음으로, 상기 제1패시베이션층(120)의 상면에 걸쳐 재배선(130)을 절연 가능하게 보호하는 동시에 평탄화된 표면을 얻기 위하여 제2패시베이션층(140)이 도포되며, 이때 마스크(미도시됨) 등에 의하여 커버되는 재배선(130)의 타단부 즉, 칩의 상면 중 여유 면적부로 연장되며 배열된 타단부에는 제2패시베이션층이 도포되지 않는다.

이어서, 상기 마스크를 제거하여 노출되는 재배선(130)의 타단부에 입출력단자의 용이한 융착을 위한 언더범프 메탈(132)이 도금되고, 이 언더범프 메탈(132) 위에 범핌 공정에 의하여 입출력단자의 일종인 전도성 범프(134)가 융착된다(도 6 참조).

다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(110)에 매립된 전도성 금속(114)의 하면를 외부로 노출시키게 되며, 마찬가지로 전도성 금속(114)의 하면에도 원하는 위치까지 재배선이 연장 형성될 수 있다.

이와 같이, 관통 실리콘 비아 및 재배선이 형성된 각 칩은 상부칩과 하부칩 간의 전기적 연결 또는 상부패키지와 하부패키지 간의 전기적 연결을 위한 인터포저로 사용될 수 있다.

예를 들어, 상기 각 칩(100)의 재배선(130)의 언더범프 메탈(132)에 부착된 전도성범프(134)를 기판(미도시됨)의 전도성패턴에 전기적으로 부착하고, 각 칩(100)의 반대쪽 표면을 통하여 노출되는 관통 실리콘 비아(110)에 상부칩(미도시됨)의 입출력단자를 연결하는 방법을 통하여 기판에 여러개의 칩을 적층할 수 있다.

그러나, 상기와 같이 종래의 재배선 형성 구조 및 방법은 다음과 같은 문제점이 있다.

재배선을 형성하기 위한 패시베이션층이 제1 및 제2패시베이션층 등 2개층 이상 도포되어야 함에 따라, 전체적인 칩 두께가 증가하는 단점이 있고, 또한 공정수 증가 및 그에 따른 비용 증가 등이 초래되는 문제점이 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 기존의 재배선이 2개 이상의 패시베이션층과 함께 외부에 층을 이루던 것과 달리, 웨이퍼 레벨의 각 칩에 형성되는 재배선을 칩의 내부에 내장되는 구조로 형성하여, 전체적인 칩 두께 감소는 물론 공정수 감소 및 제조 비용 절감을 실현할 수 있도록 한 내장형 재배선을 갖는 반도체 장치 및 이의 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 반도체 칩의 관통 실리콘 비아의 주변에 일정한 깊이로 형성된 트렌치와; 상기 트렌치의 내표면을 포함하는 반도체 칩의 표면에 걸쳐 도포되는 단일 패시베이션층과; 상기 트렌치내의 단일 패시베이션층 위에 충진 도금되어, 트렌치 내에 내장되는 내장형 재배선과; 상기 단일 패시베이션층을 통하여 노출된 관통 실리콘 비아의 전도성 금속 상면과 내장형 재배선의 일단부 위에 공유되며 융착되어, 관통 실리콘 비아와 내장형 재배선을 도전 가능하게 연결하는 입출력단자; 를 포함하여 구성된 것을 특징으로 하는 내장형 재배선을 갖는 반도체 장치를 제공한다.

또한, 상기 내장형 재배선의 타단부 위에도 입출력단자가 융착되는 것을 특징으로 한다.

바람직하게는, 상기 단일 패시베이션층과, 관통 실리콘 비아의 전도성 금속 상면과, 내장형 재배선의 표면은 화학적-기계적 연마 방법에 의하여 동일 평면을 이루는 것을 특징으로 한다.

바람직하게는, 상기 내장형 재배선의 표면에는 니켈층과 골드층이 순차적으로 적층되며 도금된 것을 특징으로 한다.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 웨이퍼 상태의 각 반도체 칩에 관통 실리콘 비아를 형성하는 단계와; 상기 각 칩의 일면 중 관통 실리콘 비아의 주변 위치에 트렌치를 형성하는 동시에 관통 실리콘 비아의 전도성 금속의 일단부를 외부로 돌출시키는 에칭 단계와; 상기 트렌치의 내표면 및 전도성 금속의 일단부를 포함하는 웨이퍼의 각 칩 전체 일면에 걸쳐 단일 패시베이션층을 도포하는 단계와; 상기 단일 패시베이션층의 전체 표면에 걸쳐 내장형 재배선을 위한 도금층을 형성하는 도금 단계와; 상기 단일 패시베이션층과, 관통 실리콘 비아의 전도성 금속과, 트렌치 내에 도금된 도금층인 내장형 재배선의 표면이 동일 평면을 이루도록 연마하는 평탄화 단계와; 상기 내장형 재배선과 관통 실리콘 비아가 도전 가능하게 연결되도록 내장형 재배선의 일단부과 관통 실리콘 비아의 전도성 금속 위에 입출력단자를 공유되게 융착하는 단계; 를 포함하는 것을 특징으로 하는 내장형 재배선을 갖는 반도체 장치 제조 방법을 제공한다.

바람직하게는, 상기 에칭 단계는: 웨이퍼 레벨의 각 칩 일면 중 관통 실리콘 비아의 주변 위치에 1차 에칭에 의한 트렌치를 형성하는 과정과; 1차 에칭된 트렌치를 포함하여 웨이퍼의 일면에 대한 2차 에칭을 실시하여 관통 실리콘 비아의 전도성 금속의 일단부를 외부로 돌출시키는 과정; 으로 이루어짐을 특징으로 한다.

상기 평탄화 단계에서, 트렌치내에 도금된 도금층인 내장형 재배선을 제외한 나머지 도금층과, 전도성 금속의 돌출된 일단부 및 그 위에 도포된 단일 패시베이션층이 연마되어 제거되는 것을 특징으로 한다.

바람직하게는, 상기 평탄화 단계는: 화학적-기계적 연마 방법에 의하여 진행되는 것을 특징으로 한다.

또한, 본 발명의 방법은 상기 내장형 재배선의 타단부에도 입출력단자를 융착시키는 단계와, 그리고 상기 내장형 재배선의 표면에 입출력단자의 융착을 위한 니켈층과 골드층을 순차적으로 도금하는 단계를 더 포함하는 것을 특징으로 한다.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.

기존의 재배선이 2개 이상의 패시베이션층과 함께 외부에 층을 이루면서 두께 증가를 초래했던 것과 달리, 웨이퍼 레벨의 각 칩에 형성되는 재배선을 칩의 내부에 내장되는 구조로 형성하여, 전체적인 칩 두께를 감소시킬 수 있다.

또한, 기존에 2회 이상의 패시베이션 도포 공정을 1회로 줄여서 공정수 감소 및 제조 비용 절감을 실현할 수 있다.

도 1a 내지 도 1f는 본 발명에 따른 내장형 재배선을 갖는 반도체 장치 및 이의 제조 방법을 나타낸 단면도,
도 2는 본 발명에 따른 내장형 재배선을 갖는 반도체 장치의 연마 단계 후 모습을 나타낸 개략적 평면도,
도 3은 본 발명에 따른 내장형 재배선을 갖는 반도체 장치의 입출력단자를 부착하는 범핑 단계 후 모습을 나타낸 개략적 평면도,
도 4 내지 도 6은 종래의 재배선 형성 과정을 나타낸 도면.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.

본 발명은 웨이퍼 레벨의 각 반도체 칩, 또는 다양한 종류의 기판, 또는 반도체 패키지의 몰딩 컴파운드 수지 등에 형성되는 재배선을 임베디드시킬 수 있도록 함으로써, 전체적인 칩 두께 내지 기판의 두께 등을 감소시킬 수 있도록 한 점에 주안점이 있다.

여기서는 웨이퍼 레벨의 각 반도체 칩에 관통 실리콘 비아와 함께 내장형 재배선이 형성되는 것을 하나의 실시예로 설명하기로 하며, 기판 이나 완성된 패키지 등에도 하기의 실시예에 따른 방법에 의거 내장형 재배선을 형성할 수 있음을 밝혀둔다.

첨부한 도 1a 내지 도 1f는 본 발명에 따른 내장형 재배선을 갖는 반도체 장치의 입출력단자를 부착하는 범핑 단계 후 모습을 나타낸 개략적 평면도이다.

도 1a 내지 도 1f에서, 도면부호 100은 웨이퍼 레벨의 반도체 칩을 지시한다.

먼저, 웨이퍼 레벨의 각 칩(100)에 관통 실리콘 비아(110)가 형성된다.

즉, 성가 웨이퍼 레벨의 각 칩(100)에 레이저 가공 등을 이용하여 수직홀(112)을 형성하고, 이 수직홀(112)내에 전도성 금속(114)을 매립함으로써, 각 칩에 다수의 관통 실리콘 비아(110)가 형성된 상태가 된다.

이어서, 상기 각 칩의 일면 중 관통 실리콘 비아(110)의 주변 위치에 일정 폭 및 일정 길이, 그리고 일정 깊이를 갖는 트렌치(150)를 형성하는 단계가 진행된다(도 1a 참조).

상기 트렌치(150)를 형성하는 방법은 화학적 에칭 처리를 1차로 실시하는 방법을 이용하여 각 칩 일면 중 관통 실리콘 비아(110)의 주변 위치에 일정 폭 및 일정 길이, 그리고 일정 깊이로 형성할 수 있고, 또는 레이저 가공을 실시하는 방법을 사용할 수 있다.

연이어, 1차 에칭에 의하여 형성된 트렌치(150)를 포함하는 웨이퍼의 일면에 걸쳐 2차 에칭 단계를 진행하여, 각 칩의 일면 두께가 감소하는 동시에 관통 실리콘 비아(110)의 전도성 금속(114)의 일단부가 외부로 돌출되는 상태가 되도록 한다(도 1b 참조).

이때, 2차 에칭을 실시할 때, 트렌치(150)를 포함하는 각 칩의 전체 표면이 일정 두께로 감소됨에 따라, 트렌치(150)는 그 형성 상태를 계속 유지하게 된다.

다음으로, 상기 트렌치(150)의 내표면을 포함하는 반도체 칩(100)의 표면에 걸쳐 단일 패시베이션층(152)이 균일한 두께로 도포된다(도 1c 참조).

즉, 상기 트렌치(150)의 내표면 및 전도성 금속(114)의 일단부를 포함하는 웨이퍼 레벨의 각 칩(100)의 전체 표면에 걸쳐 단일 패시베이션층(152)을 도포하는 단계가 진행되며, 이 단일 패시베이션층(152)은 관통 실리콘 비아끼리 또는 관통 실리콘 비아와 내장형 재배선 간의 절연을 위하여 균일한 두께로 도포된다.

이어서, 상기 단일 패시베이션층(152)의 전체 표면에 걸쳐 도금을 위한 시드레이어(미도시됨)를 깔고, 그 위에 내장형 재배선(154)을 위한 도금층(153)을 형성하는 도금 단계가 진행된다(도 1d 참조).

이때, 상기 트렌치(150)내의 단일 패시베이션층(152) 위에 충진 도금되는 도금층 즉, 트렌치(150) 내에 내장되는 도금층이 내장형 재배선(154)으로 형성된다.

다음으로, 상기 도금층(153)을 화학적-기계적 연마 방법을 이용하여 연마하여, 단일 패시베이션층(152)과, 관통 실리콘 비아(110)의 전도성 금속(114)과, 트렌치(150) 내에 도금된 도금층인 내장형 재배선(154)의 표면이 동일 평면을 이루도록 한 평탄화 단계가 진행된다(도 1e 참조).

보다 상세하게는, 상기 평탄화 단계에서, 트렌치(150)내에 도금된 도금층인 내장형 재배선(154)을 제외한 나머지 전체 도금층(153)과, 전도성 금속(114)의 돌출된 일단부 및 전도성 금속(114) 위에 도포된 단일 패시베이션층(152) 등이 화학적-기계적 연마 방법에 의하여 연마되어 제거됨으로써, 상기 단일 패시베이션층(152)과, 관통 실리콘 비아(110)의 전도성 금속(114) 일면과, 트렌치(150) 내에 도금된 도금층인 내장형 재배선(154)의 표면이 서로 동일 평면을 이루게 된다.

이때, 상기 단일 패시베이션층(152)을 통하여 관통 실리콘 비아(110)의 전도성 금속(114)의 일면과, 내장형 재배선(154)의 표면이 외부로 노출되는 상태가 되고, 첨부한 도 2에서 보듯이 평탄화 단계 후 내장형 재배선(154)과 관통 실리콘 비아(110)는 단일 패시베이션층(152)을 사이에 두고 이격된 배열 상태를 이루게 된다.

다음으로, 상기 각 칩(100)의 내장형 재배선(154)의 노출된 표면을 제외한 나머지 표면에 포토레지스트(미도시됨)를 부착하고, 노출된 내장형 재배선(154)의 표면에 산화 방지 및 입출력단자가 용이하게 융착될 수 있도록 니켈층(158)과 골드층(160)을 순차적으로 도금하는 단계가 진행된다(도 1e 참조).

이와 같이, 기존의 재배선이 2개 이상의 패시베이션층과 함께 외부에 층을 이루면서 두께 증가를 초래했던 것과 달리, 본 발명의 내장형 재배선은 웨이퍼 레벨의 각 칩에 형성시킨 트렌치내에 내장되도록 하고, 그리고 패시베이션층을 1개의 단일 패시베이션층을 채택함으로써, 전체적인 칩 두께를 감소시킬 수 있고, 기존에 2회 이상의 패시베이션 도포 공정을 1회로 줄여서 공정수 감소 및 제조 비용 절감을 실현할 수 있으며, 또한 본 발명의 내장형 재배선을 갖는 칩을 채용한 반도체 패키지의 두께도 보다 얇게 구현할 수 있다.

최종적으로, 상기 내장형 재배선(154)과 관통 실리콘 비아(110)가 단일 패시베이션층(152)을 사이에 두고 떨어진 상태이므로, 내장형 재배선(154)과 관통 실리콘 비아(110)가 도전 가능하게 연결되도록 내장형 재배선(154)의 일단부과 관통 실리콘 비아(110)의 전도성 금속(114) 위에 입출력단자(156)를 공유되게 융착하는 단계가 진행된다(도 1f 참조).

이때, 상기 입출력단자(156)는 전도성 범프, 솔더볼 등을 이용할 수 있다.

도 3에서 잘 볼 수 있듯이, 어느 하나의 관통 실리콘 비아(110)와 다른 하나의 관통 실리콘 비아(110) 간에 내장형 재배선(154)이 배열되는 상태에서, 어느 하나의 관통 실리콘 비아(110)의 일단부과 내장형 재배선(154)의 일단부 위에 입출력단자(156)가 공유되게 융착되고, 또한 다른 하나의 관통 실리콘 비아(110)의 일단부과 내장형 재배선(154)의 타단부 위에 입출력단자(156)가 공유되게 융착된다.

또한, 상기 내장형 재배선(154)의 일단부는 어느 하나의 관통 실리콘 비아(110)와 입출력단자(156)에 의하여 공유되며 도전 연결되고, 내장형 재배선(154)의 타단부는 파인피치의 관통 실리콘 비아를 벗어나 칩의 넓은 공간을 이루는 여유 면적부쪽으로 연장되며 배열된 경우, 내장형 재배선(154)의 타단부에도 입출력단자(156)가 단독으로 융착됨으로써, 본 발명의 반도체 장치가 완성되고, 이는 상부칩과 하부칩 간의 전기적 연결 또는 상부패키지와 하부패키지 간의 전기적 연결을 위한 인터포저로 사용될 수 있다.

예를 들어, 상기 관통 실리콘 비아(110)와 내장형 재배선(154) 간에 공유되게 융착된 입출력단자(156) 및 내장형 재배선(154)의 타단부에 단독으로 융착된 입출력단자(156)들을 기판(미도시됨)의 전도성패턴에 도전 가능하게 부착하고, 각 칩(100)의 반대쪽 표면을 통하여 노출되는 관통 실리콘 비아(110)에 상부칩의 입출력단자를 연결하는 방법을 통하여 기판에 여러개의 칩을 적층할 수 있다.

100 : 칩
110 : 관통 실리콘 비아
112 : 수직홀
114 : 전도성 금속
120 : 제1패시베이션층
130 : 재배선
132 : 언더범프 메탈
134 : 전도성 범프
140 : 제2패시베이션층
150 : 트렌치
152 : 단일 패시베이션층
153 : 도금층
154 : 내장형 재배선
156 : 입출력단자
158 : 니켈층
160 : 골드층

Claims (10)

1. 웨이퍼 레벨의 각 반도체 칩(100)의 관통 실리콘 비아(110) 주변에 일정한 깊이로 형성된 트렌치(150)와;
   상기 트렌치(150)의 내표면을 포함하는 반도체 칩(100)의 표면에 걸쳐 균일한 두께로 도포되는 단일 패시베이션층(152)과;
   상기 트렌치(150)내의 단일 패시베이션층(152) 위에 충진 도금되어, 트렌치(150) 내에 내장되는 내장형 재배선(154)과;
   상기 내장형 재배선(154)의 표면에 순차적으로 적층되며 도금된 니켈층(158)과 골드층(160)과;
   상기 단일 패시베이션층(152)을 통하여 노출된 관통 실리콘 비아(110)의 전도성 금속(114) 상면과 내장형 재배선(154)의 일단부 위에 공유되며 융착되어, 관통 실리콘 비아(110)와 내장형 재배선(154)을 도전 가능하게 연결하는 입출력단자(156);
   를 포함하고,
   상기 단일 패시베이션층(152)은 트렌치(150)를 포함하는 웨이퍼의 일면에 걸쳐 에칭 단계를 진행하여 각 칩의 일면 두께가 감소된 상태에서 도포되고,
   상기 단일 패시베이션층(152)과, 관통 실리콘 비아(110)의 전도성 금속(114)과, 트렌치(150) 내에 도금된 도금층인 내장형 재배선(154)의 표면이 평탄화 단계에 의하여 동일 평면으로 형성된 것을 특징으로 하는 내장형 재배선을 갖는 반도체 장치.
   
2. 청구항 1에 있어서,
   상기 내장형 재배선(154)의 타단부 위에도 입출력단자(156)가 융착되는 것을 특징으로 하는 내장형 재배선을 갖는 반도체 장치.
   
3. 삭제
4. 삭제
5. 웨이퍼 상태의 각 반도체 칩(100)에 관통 실리콘 비아(110)를 형성하는 단계와;
   상기 각 칩의 일면 중 관통 실리콘 비아(110)의 주변 위치에 트렌치(150)를 형성하는 동시에 관통 실리콘 비아(110)의 전도성 금속(114)의 일단부를 외부로 돌출시키는 에칭 단계와;
   상기 트렌치(150)의 내표면 및 전도성 금속(114)의 일단부를 포함하는 웨이퍼의 각 칩 전체 일면에 걸쳐 단일 패시베이션층(152)을 도포하는 단계와;
   상기 단일 패시베이션층(152)의 전체 표면에 걸쳐 내장형 재배선(154)을 위한 도금층(153)을 형성하는 도금 단계와;
   상기 단일 패시베이션층(152)과, 관통 실리콘 비아(110)의 전도성 금속(114)과, 트렌치(150) 내에 도금된 도금층인 내장형 재배선(154)의 표면이 동일 평면을 이루도록 연마하는 평탄화 단계와;
   상기 내장형 재배선(154)의 표면에 입출력단자의 융착을 위한 니켈층(158)과 골드층(160)을 순차적으로 도금하는 단계와;
   상기 내장형 재배선(154)과 관통 실리콘 비아(110)가 도전 가능하게 연결되도록 내장형 재배선(154)의 일단부과 관통 실리콘 비아(110)의 전도성 금속(114) 위에 입출력단자(156)를 공유되게 융착하는 단계;
   를 포함하고,
   상기 에칭 단계는:
   웨이퍼 레벨의 각 칩 일면 중 관통 실리콘 비아(110)의 주변 위치에 1차 에칭에 의한 트렌치(150)를 형성하는 과정과;
   1차 에칭된 트렌치(150)를 포함하여 웨이퍼의 일면에 대한 2차 에칭을 실시하여 관통 실리콘 비아(110)의 전도성 금속(114)의 일단부를 외부로 돌출시키는 과정;
   으로 이루어지고,
   상기 평탄화 단계는:
   화학적-기계적 연마 방법에 의하여 진행되어, 트렌치(150)내에 도금된 도금층인 내장형 재배선(154)을 제외한 나머지 도금층과, 전도성 금속(114)의 돌출된 일단부 및 그 위에 도포된 단일 패시베이션층(152)이 연마되어 제거되는 것을 특징으로 하는 내장형 재배선을 갖는 반도체 장치 제조 방법.
   
6. 삭제
7. 삭제
8. 삭제
9. 청구항 5에 있어서,
   상기 내장형 재배선(154)의 타단부에도 입출력단자(156)를 융착시키는 단계를 더 포함하는 것을 특징으로 하는 내장형 재배선을 갖는 반도체 장치 제조 방법.
   
10. 삭제

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