CN113948517A - 半导体器件 - Google Patents

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CN113948517A CN202110761662.0A CN202110761662A CN113948517A CN 113948517 A CN113948517 A CN 113948517A CN 202110761662 A CN202110761662 A CN 202110761662A CN 113948517 A CN113948517 A CN 113948517A
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CN
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pattern
gate
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node
source
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郑圣宪
申宪宗
郭玟灿
李城门
黄精气
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件，包括：第一栅极结构，在第一方向上延伸并且包括第一栅电极和第一栅极覆盖图案；第二栅极结构，与所述第一栅极结构间隔开，在所述第一方向上延伸，并且包括第二栅电极和第二栅极覆盖图案；有源图案，在第二方向上延伸，所述有源图案位于所述第二栅极结构下方；外延图案，位于所述第二栅极结构的一侧并且位于所述有源图案上；栅极接触，连接到所述第一栅电极；以及节点接触，连接到所述第二栅电极并且连接到所述外延图案。所述栅极接触的上表面位于与所述第一栅极覆盖图案的上表面相同的水平高度处，所述节点接触的上表面低于所述第一栅极覆盖图案的所述上表面。

Description

半导体器件
相关申请的交叉引用
通过引用的方式将于2020年7月15日在韩国知识产权局提交的韩国专利申请No.10-2020-0087200的全部内容合并于此。
技术领域
一些示例实施例涉及一种半导体器件和/或制备/制造其的方法。
背景技术
作为用于提高半导体器件的密度的微缩技术(scaling techniques)之一，已经提出了如下多栅极晶体管：在该多栅极晶体管中，具有鳍形状和/或纳米线形状的多沟道有源图案形成在衬底(例如，硅主体)上并且栅极形成在多沟道有源图案的表面上。
由于这种多栅极晶体管利用三维沟道，因此容易进行微缩。此外，即使不增加多栅极晶体管的栅极长度，也可以提高电流控制能力。另外地或可替代地，可以有效地抑制沟道区的电势受漏极电压影响的SCE(短沟道效应)。
另一方面，随着半导体器件的节距尺寸减小，需要进行研究以确保半导体器件中的接触之间的电容减小和/或电稳定性。
发明内容
一些示例实施例提供了一种半导体器件，该半导体器件能够改善连接栅电极和源极/漏极区的节点接触的结构，以改善静态随机存取存储器(SRAM)器件的工作特性和可靠性。
一些示例实施例还提供了一种制造半导体器件的方法，该半导体器件能够改善连接栅电极和源极/漏极区的节点接触的结构，以改善SRAM的工作特性和可靠性。
然而，示例实施例不限于本文阐述的示例实施例。通过参考以下给出的详细描述，以上和其他示例实施例对于示例实施例所属领域的普通技术人员将变得更加容易理解。
根据一些示例实施例，提供了一种半导体器件，包括：第一栅极结构，所述第一栅极结构在第一方向上延伸并且包括第一栅电极和第一栅极覆盖图案；第二栅极结构，所述第二栅极结构在所述第一方向上与所述第一栅极结构间隔开，在所述第一方向上延伸，并且包括第二栅电极和第二栅极覆盖图案；有源图案，所述有源图案在与所述第一方向不同的第二方向上延伸，所述有源图案位于所述第二栅极结构下方；外延图案，所述外延图案位于所述第二栅极结构的一侧并且位于所述有源图案上；栅极接触，所述栅极接触连接到所述第一栅电极；以及节点接触，所述节点接触连接到所述第二栅电极并且连接到所述外延图案。所述栅极接触的上表面位于与所述第一栅极覆盖图案的上表面相同的水平高度处，所述节点接触的上表面低于所述第一栅极覆盖图案的所述上表面。
根据一些示例实施例，提供了一种半导体器件，包括：有源图案；第一栅极结构，所述第一栅极结构位于所述有源图案上并且包括第一栅电极和第一栅极覆盖图案；第二栅极结构，所述第二栅极结构位于所述有源图案上，与所述第一栅极结构间隔开，并且包括第二栅电极和第二栅极覆盖图案；第一外延图案，所述第一外延图案在所述第一栅极结构与所述第二栅极结构之间位于所述有源图案上；第二外延图案，所述第二外延图案位于所述有源图案上并且与所述第一外延图案间隔开；第一源极/漏极接触，所述第一源极/漏极接触位于所述第一外延图案上；第二源极/漏极接触，所述第二源极/漏极接触位于所述第二外延图案上；以及节点接触，所述节点接触连接所述第一源极/漏极接触和所述第二栅电极，所述节点接触位于所述第一源极/漏极接触和所述第二栅电极上。所述第一栅电极位于所述第一外延图案与所述第二外延图案之间，所述第二源极/漏极接触的上表面位于与所述第一栅极覆盖图案的上表面相同的水平高度上，并且所述节点接触的上表面低于所述第一栅极覆盖图案的所述上表面。
根据一些示例实施例，提供了一种半导体器件，包括：第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案各自在第一方向上延伸并且在第二方向上彼此间隔开；第一栅极结构，所述第一栅极结构在所述第二方向上延伸，所述第一栅极结构位于所述第一有源图案和所述第二有源图案上，所述第一栅极结构包括第一栅电极和第一栅极覆盖图案；第二栅极结构，所述第二栅极结构在所述第二方向上延伸，所述第二栅极结构位于所述第一有源图案上，所述第二栅极结构包括第二栅电极和第二栅极覆盖图案；第三栅极结构，所述第三栅极结构在所述第二方向上延伸，所述第三栅极结构位于所述第二有源图案上，所述第三栅极结构与所述第二栅极结构沿着所述第二方向布置，所述第三栅极结构包括第三栅电极和第三栅极覆盖图案；栅极接触，所述栅极接触连接到所述第二栅电极，所述栅极接触的上表面位于与所述第二栅极覆盖图案的上表面相同的水平高度处；第一源极/漏极接触，所述第一源极/漏极接触设置在所述第一栅电极与所述第二栅电极之间以及所述第一栅电极与所述第三栅电极之间；节点接触，所述节点接触在所述第一源极/漏极接触上连接所述第一源极/漏极接触和所述第三栅电极，所述节点接触的上表面低于所述第三栅极覆盖图案的上表面；第二源极/漏极接触，所述第二源极/漏极接触在所述第一方向上与所述第一源极/漏极接触间隔开并设置在所述第二有源图案上，所述第二源极/漏极接触的上表面设置在与所述栅极接触的上表面相同的水平高度上；以及布线图案，所述布线图案在所述第二源极/漏极接触上直接连接到所述第二源极/漏极接触。
根据一些示例实施例，提供了一种制造半导体器件的方法，包括：在衬底上的有源图案上形成外延图案；在所述有源图案上形成第一栅极结构并在所述有源图案上形成第二栅极结构，其中，所述第一栅极结构包括第一栅电极和第一栅极覆盖图案，所述第二栅极结构包括第二栅电极和第二栅极覆盖图案，并且所述外延图案位于所述第一栅极结构与所述第二栅极结构之间；在所述外延图案上形成源极/漏极接触；形成连接所述源极/漏极接触和所述第一栅电极的节点接触，其中，所述节点接触的上表面低于所述第一栅极覆盖图案的上表面并且低于所述第二栅极覆盖图案的上表面；以及在所述节点接触上形成节点覆盖图案。所述节点覆盖图案的上表面位于与所述第一栅极覆盖图案的所述上表面的水平高度以及所述第二栅极覆盖图案的所述上表面的水平高度相同的水平高度上。
附图说明
通过参照附图详细描述本发明构思的实施例，示例实施例的上述以及其他方面和特征将变得更加容易理解，在附图中：
图1是用于说明根据一些示例实施例的半导体器件的电路图；
图2是图1中说明的半导体器件的放大布局图；
图3是沿着图2的A-A截取的截面图；
图4是沿着图2的B-B截取的截面图；
图5是沿着图2的C-C截取的截面图；
图6和图7是用于说明根据一些示例实施例的半导体器件的图；
图8是用于说明根据一些示例实施例的半导体器件的图；
图9是用于说明根据一些示例实施例的半导体器件的图；
图10是用于说明根据一些示例实施例的半导体器件的图；
图11是用于说明根据一些示例实施例的半导体器件的图；
图12是用于说明根据一些示例实施例的半导体器件的图；
图13是用于说明根据一些示例实施例的半导体器件的图；
图14是用于说明根据一些示例实施例的半导体器件的图；
图15是用于说明根据一些示例实施例的半导体器件的图；
图16和图17是用于说明根据一些示例实施例的半导体器件的图；
图18是用于说明根据一些示例实施例的半导体器件的图；
图19至图31是用于说明根据一些示例实施例的制造半导体器件的方法的中间阶段图；以及
图32至图40是用于说明根据一些示例实施例的制造半导体器件的方法的中间阶段图。
具体实施方式
尽管在涉及根据示例实施例的半导体器件的附图中作为示例示出了包括鳍型图案化的沟道区的鳍型场效应晶体管(FinFET)和包括纳米线和/或纳米片的晶体管，但实施例不限于此。该技术思想可以应用于平面晶体管。
可替代地或另外地，根据一些示例实施例的半导体器件可以包括隧穿场效应晶体管(隧穿FET)和/或三维(3D)晶体管。根据一些示例实施例的半导体器件还可以包括或者可替代地包括双极结型晶体管、横向扩散金属氧化物半导体(LDMOS)晶体管等中的至少一种。
图1是用于说明根据一些示例实施例的半导体器件的电路图。图2是图1中说明的半导体器件的放大布局图。图3是沿着图2的A-A截取的截面图。
图4是沿着图2的B-B截取的截面图。图5是沿着图2的C-C截取的截面图。
作为参考，图2可以是图1中说明的两对反相器INV1和INV2被依次布置的示例布局图。而且，图2未示出BEOL(后道工序)中包括的布线线路。
参照图1，根据一些示例实施例的半导体器件可以包括并联连接在电源节点Vcc与接地节点Vss之间的一对反相器INV1和INV2，以及连接到反相器INV1和INV2中的每一者的输出节点的第一传输(pass)晶体管PS1和第二传输晶体管PS2。
第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1的栅极和第二传输晶体管PS2的栅极可以连接到字线WL。第一传输晶体管PS1和第二传输晶体管PS2可以是或对应于N型晶体管；然而，示例实施例不限于此。
第一反相器INV1包括串联连接在电源节点Vcc与接地节点Vss之间的第一上拉晶体管PU1和第一下拉晶体管PD1，并且第二反相器INV2可以包括串联连接在电源节点Vcc与接地节点Vss之间的第二上拉晶体管PU2和第二下拉晶体管PD2。
第一上拉晶体管PU1和第二上拉晶体管PU2可以是或对应于P型晶体管，并且第一下拉晶体管PD1和第二下拉晶体管PD2可以是N型晶体管；然而，示例实施例不限于此。
而且，为了使第一反相器INV1和第二反相器INV2形成单个锁存电路，第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，并且第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。图1可以对应于诸如SRAM单元的存储单元。虽然图1描绘了六个晶体管(6T)的SRAM单元，但是示例实施例不限于此。例如，示例实施例可以适用于诸如四个晶体管(4T)的和/或八个晶体管(8T)的存储单元的其他存储单元。
参照图2至图5，根据一些示例实施例的半导体器件可以包括：有源图案110、210、310、410和510，栅电极120、220、320、420、520、620、720和820，多个桥接接触171、172、173和174，多个节点接触176、177、178和179，多个源极/漏极接触181、182、183、184、185、186、187、188和189以及多个栅极接触191、192、193和194。
衬底100可以是或包括硅衬底或SOI(绝缘体上硅)。或者，衬底100可以是或包括但不限于以下至少一种：硅锗、SGOI(绝缘体上硅锗)、锑化铟、碲铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。
有源图案110、210、310、410和510可以设置在SRAM区域中。第一有源图案110、第二有源图案210和第四有源图案410可以设置在SRAM的PMOS区域中。第三有源图案310和第五有源图案510可以设置在SRAM的NMOS区域中。
有源图案110、210、310、410和510可以各自从衬底100突出。在根据一些示例实施例的半导体器件中，有源图案110、210、310、410和510可以分别是/均是鳍型图案。
有源图案110、210、310、410和510可以各自在第一方向D1上纵长地延伸。第一有源图案110、第二有源图案210和第四有源图案410可以设置在沿第二方向D2彼此间隔开的第三有源图案310和第五有源图案510之间。
第一有源图案110和第二有源图案210可以沿着第一方向D1布置(例如，共线地布置在第一方向D1上)。第一有源图案110和第二有源图案210可以在第一方向D1上彼此间隔开。第三有源图案310可以在第二方向D2上与第一有源图案110和第二有源图案210间隔开。第四有源图案410可以在第二方向D2上与第一有源图案110和第二有源图案210间隔开。第四有源图案410可以在第二方向D2上与第一有源图案110的一部分和第二有源图案210的一部分交叠。第一有源图案110、第四有源图案410和第二有源图案210可以在第一方向D1上以Z字形布置。第四有源图案410可以在第二方向D2上与第五有源图案510间隔开。
有源图案110、210、310、410和510均可以通过蚀刻(例如，干蚀刻和/或湿蚀刻)衬底100的一部分来形成，并且可以包括从衬底100生长的外延层(例如，异质外延层和/或同质外延层)。有源图案110、210、310、410和510均可以包括硅和/或锗和/或其他元素半导体材料。有源图案110、210、310、410均可以具有均匀的尺寸(例如，在第一方向D1上均匀的尺寸)；或者，有源图案110、210、310、410中的任何一者在第二方向D2上的尺寸可以在沿着第一方向D1的整个长度上变化。可替代地或另外地，第一至第五有源图案110、210、310、410和510均可以包括化合物半导体，并且可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。IV-IV族化合物半导体可以是例如包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物和/或三元化合物，或通过用IV族元素掺杂这些元素而获得的化合物。III-V族化合物半导体可以是例如通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种进行组合而形成的二元化合物、三元化合物或四元化合物之一。
场绝缘膜105可以形成在衬底100上。场绝缘膜105可以形成在有源图案110、210、310、410和510中的每一者的侧壁的一部分上，并且可以用诸如等离子体增强化学气相沉积(PECVD)工艺和/或低压化学气相沉积(LPCVD)工艺的化学气相沉积(CVD)工艺来形成。有源图案110、210、310、410和510均可以突出到场绝缘膜105的上表面的上方。场绝缘膜105可以包括例如氧化物膜、氮化物膜、酸氮化物膜或它们的组合膜。
栅电极120、220、320、420、520、620、720和820可以各自沿第二方向D2延伸。第一栅电极120和第五栅电极520可以沿着第二方向D2布置(例如，沿着第二方向D2共线地布置)。第一栅电极120和第五栅电极520可以在第二方向D2上彼此间隔开。第二栅电极220和第三栅电极320可以沿着第二方向D2布置(例如，沿着第二方向D2共线地布置)。第二栅电极220和第三栅电极320可以在第二方向D2上彼此间隔开。第四栅电极420和第六栅电极620可以沿着第二方向D2布置(例如，沿着第二方向D2共线地布置)。第四栅电极420和第六栅电极620可以在第二方向D2上彼此间隔开。第七栅电极720和第八栅电极820可以沿着第二方向D2布置(例如，沿着第二方向D2共线地布置)。第七栅电极720和第八栅电极820可以在第二方向D2上彼此间隔开。第一栅电极120、第三栅电极320、第四栅电极420和第七栅电极720可以在第一方向D1上彼此间隔开，并且可以以固定节距布置；然而，示例实施例不限于此。
第一栅电极120、第二栅电极220、第六栅电极620和第七栅电极720可以与第三有源图案310相交。第一栅电极120可以与第一有源图案110和第四有源图案410相交。第七栅电极720可以与第二有源图案210和第四有源图案410相交。第三栅电极320、第四栅电极420、第五栅电极520和第八栅电极820可以与第五有源图案510相交。第三栅电极320可以与第一有源图案110和第四有源图案410相交。第四栅电极420可以与第二有源图案210和第四有源图案410相交。第一栅电极120和第七栅电极720可以与第四有源图案410的端部相交。第三栅电极320可以与第一有源图案110的端部相交。第四栅电极420可以与第二有源图案210的端部相交。
栅电极120、220、320、420、520、620、720和820可以各自包括例如以下至少一种：金属、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂的半导体材料、导电金属氮氧化物和导电金属氧化物。
每个栅电极与相应的有源图案之间的交叉点可以形成相应的晶体管的组件。晶体管的长度可以对应于在第一方向D1上的交叠的量，并且晶体管的宽度可以对应于在第二方向D2上的交叠的量。如图所示，在第一栅电极120和第一有源图案110相交的区域周围限定第一上拉晶体管PU1，在第一栅电极120和第三有源图案310相交的区域周围限定第一下拉晶体管PD1，并且在第二栅电极220和第三有源图案310相交的区域周围限定第一传输晶体管PS1。
在第三栅电极320和第四有源图案410相交的区域周围限定第二上拉晶体管PU2，在第三栅电极320和第五有源图案510相交的区域周围限定第二下拉晶体管PD2，并且在第五栅电极520和第五有源图案510相交的区域周围限定第二传输晶体管PS2。
在第七栅电极720和第二有源图案210相交的区域周围限定第三上拉晶体管PU3，在第七栅电极720和第三有源图案310相交的区域周围限定第三下拉晶体管PD3，并且在第六栅电极620和第三有源图案310相交的区域周围限定第三传输晶体管PS3。
在第四栅电极420和第四有源图案410相交的区域周围限定第四上拉晶体管PU4，在第四栅电极420和第五有源图案510相交的区域周围限定第四下拉晶体管PD4，并且在第八栅电极820和第五有源图案510相交的区域周围限定第四传输晶体管PS4。
第一上拉晶体管PU1和第二上拉晶体管PU2、第一下拉晶体管PD1和第二下拉晶体管PD2以及第一传输晶体管PS1和第二传输晶体管PS2可以被包括在第一SRAM单元中。第三上拉晶体管PU3和第四上拉晶体管PU4、第三下拉晶体管PD3和第四下拉晶体管PD4以及第三传输晶体管PS3和第四传输晶体管PS4可以被包括在第二SRAM单元中。
每个SRAM单元可以连接到位线BL和互补位线/BL中的每一者。
图2示出但不限于在与一个有源图案的相交点处限定一个下拉晶体管或一个传输晶体管。然而，示例实施例不限于此，并且可以在一个栅电极与多个有源图案的相交点处限定一个下拉晶体管或一个传输晶体管。
多个桥接接触171、172、173和174均可以是连接图1中的上拉晶体管的源极/漏极区、下拉晶体管的源极/漏极区和传输晶体管的源极/漏极区的局部互连或接触。由于桥接接触171、172、173和174连接到源极/漏极区，所以桥接接触171、172、173和174可以是/对应于桥接源极/漏极接触。
第一桥接接触171连接到第一上拉晶体管PUl的源极/漏极区、第一下拉晶体管PDl的源极/漏极区以及第一传输晶体管PS1的源极/漏极区。第一桥接接触171可以设置在第一栅电极120与第二栅电极220之间，以及第一栅电极120与第三栅电极320之间。第二桥接接触172连接到第二上拉晶体管PU2的源极/漏极区、第二下拉晶体管PD2的源极/漏极区以及第二传输晶体管PS2的源极/漏极区。第二桥接接触172可以设置在第一栅电极120与第三栅电极320之间，以及第三栅电极320与第五栅电极520之间。第三桥接接触173连接到第三上拉晶体管PU3的源极/漏极区、第三下拉晶体管PD3的源极/漏极区以及第三传输晶体管PS3的源极/漏极区。第三桥接接触173可以设置在第四栅电极420与第七栅电极720之间，以及第六栅电极620与第七栅电极720之间。第四桥接接触174连接到第四上拉晶体管PU4的源极/漏极区、第四下拉晶体管PD4的源极/漏极区以及第四传输晶体管PS4的源极/漏极区。第四桥接接触174可以设置在第四栅电极420与第七栅电极720之间，以及第四栅电极420与第八栅电极820之间。
多个节点接触176、177、178和179均可以是或包括将图1中的串联连接在电源节点Vcc与接地节点Vss之间的上拉晶体管和下拉晶体管的栅极连接到桥接接触171、172、173和174的接触。此外，多个节点接触176、177、178和179中的每一个节点接触或至少一个节点接触和/或多个桥接接触171、172、173和174可以具有矩形或椭圆形；然而，示例实施例不限于此。
第一节点接触176将第一桥接接触171连接到第三栅电极320。第三栅电极320可以是第二上拉晶体管PU2和第二下拉晶体管PD2的栅极。第二节点接触177将第二桥接接触172连接到第一栅电极120。第一栅电极120可以是或对应于第一上拉晶体管PU1和第一下拉晶体管PD2的栅极。第三节点接触178将第三桥接接触173连接到第四栅电极420。第四栅电极420可以是或对应于第四上拉晶体管PU4和第四下拉晶体管PD4的栅极。第四节点接触179将第四桥接接触174连接到第七栅电极720。第七栅电极720可以是或对应于第三上拉晶体管PU3和第三下拉晶体管PD3的栅极。
多个源极/漏极接触181、182、183、184、185、186、187、188和189可以是连接到图1的电源节点Vcc、接地节点Vss、位线BL和互补位线/BL的接触。多个源极/漏极接触181、182、183、184、185、186、187、188和189中的每一个源极/漏极接触或至少一个源极/漏极接触可以是矩形(例如，正方形或大致正方形)或椭圆形(例如，圆形)；然而，示例实施例不限于此。
第二源极/漏极接触182、第五源极/漏极接触185和第八源极/漏极接触188连接到电源节点Vcc。第一源极/漏极接触181、第六源极/漏极接触186和第七源极/漏极接触187连接到接地节点Vss。第三源极/漏极接触183、第四源极/漏极接触184和第九源极/漏极接触189连接到位线BL或互补位线/BL之一。
多个栅极接触191、192、193和194可以是/对应于连接到图1的字线WL的接触。
栅极结构G1、G2、G3和G4可以各自在第二方向D2上纵长地延伸。第一栅极结构G1和第三栅极结构G3可以设置在第一有源图案110上。例如，第一有源图案110可以设置在第一栅极结构G1和第三栅极结构G3的下方。第一栅极结构G1和第三栅极结构G3可以与第一有源图案110相交。第四栅极结构G4可以设置在第二有源图案210上。第四栅极结构G4可以与第二有源图案210相交。第二栅极结构G2可以设置在第三有源图案310上。第二栅极结构G2可以与第三有源图案310相交。第四有源图案410设置在第三栅极结构G3的下方并且可以与第三栅极结构G3相交。
第一栅极结构G1可以在第一方向D1上与第二栅极结构G2和第三栅极结构G3间隔开。第二栅极结构G2可以沿着第二方向D2与第三栅极结构G3对齐。第二栅极结构G2可以在第二方向D2上与第三栅极结构G3间隔开。第四栅极结构G4可以在第一方向D1上与第三栅极结构G3间隔开。
第三栅极结构G3可以设置在第一有源图案110的端部。第三栅极结构G3可以包裹第一有源图案110的突出到场绝缘膜105的上表面上方的端部。例如，第三栅极结构G3和第一有源图案110在第一方向D1上的交叠宽度W12小于第三栅极结构G3在第一方向D1上的宽度W11。
类似地，第四栅极结构G4可以设置在第二有源图案210的端部。第四栅极结构G4可以包裹第二有源图案210的突出到场绝缘膜105的上表面上方的端部。
栅极结构G1、G2、G3和G4可以包括：栅电极120、220、320和420，栅极覆盖图案145、245、345和445以及栅极绝缘膜130、230、330和430。此外，第一栅极结构G1、第三栅极结构G3和第四栅极结构G4可以分别包括第一栅极间隔物140、第三栅极间隔物340和第四栅极间隔物440。尽管未示出，但是第二栅极结构G2也包括第二栅极间隔物。
栅电极120、220、320和420设置在栅极绝缘膜130、230、330和430上。栅极绝缘膜130、230、330和430可以沿着栅电极120、220、320和420的侧壁和底表面形成。例如，第二栅极绝缘膜230可以沿着第三有源图案310的突出到场绝缘膜105的上表面上方的轮廓延伸。尽管未示出，但是可以沿着第三有源图案310的突出到场绝缘膜105上方的轮廓进一步形成界面膜。第二栅极绝缘膜230可以形成在界面膜上。
栅极绝缘膜130、230、330和430可以各自包括氧化硅、氮氧化硅、氮化硅或介电常数比氧化硅高的高介电常数材料。高介电常数材料可以包括例如以下一种或更多种：氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽或铌酸铅锌。栅极绝缘膜130、230、330和430可以利用化学气相沉积工艺和/或利用热氧化工艺形成；然而，示例实施例不限于此。
第一栅极间隔物140、第三栅极间隔物340和第四栅极间隔物440可以设置在第一栅电极120的侧壁、第三栅电极320的侧壁和第四栅电极420的侧壁上。尽管未示出，但是第二栅极间隔物也可以设置在第二栅电极220的侧壁上。
栅极间隔物140、340和440可以包括例如以下至少一种：氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、氮化硼硅(SiBN)、氮硼氧化硅(SiOBN)、碳氧化硅(SiOC)及它们的组合。尽管栅极间隔物140、340和440被示出为单个膜，但这仅是为了便于说明，并且实施例不限于此。
栅极覆盖图案145、245、345和445可以设置在栅电极120、220、320和420以及栅极绝缘膜130、230、330和430上。例如，虽然栅极覆盖图案145被示出为设置在第一栅极间隔物140的上表面上，但是实施例不限于此。第一栅极覆盖图案145可以设置在第一栅极间隔物140之间。在这种情况下，第一栅极覆盖图案的上表面145us可以设置在与第一栅极间隔物140的上表面相同的平面上(例如，共面)。或者，第一栅极绝缘膜130可以设置在彼此面对的第一栅极覆盖图案145的侧壁和第一栅极间隔物140的侧壁之间。
由于栅极覆盖图案145、245、345和445以相同的制造工艺形成，因此栅极覆盖图案145、245、345和445的上表面可以设置在相同的水平高度(例如，相同的平面)上。栅极覆盖图案145、245、345和445可以包括例如以下至少一种：氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)及它们的组合。
栅极分隔图案GCS可以设置在沿第二方向D2彼此相邻的栅电极120、220、320、420、520、620、720和820之间。例如，栅极分隔图案GCS可以设置在第二栅电极220与第三栅电极320之间。栅极分隔图案GCS可以将第二栅电极220与第三栅电极320分隔开。栅极分隔图案GCS设置在第二栅极结构G2与第三栅极结构G3之间，并且可以将第二栅极结构G2与第三栅极结构G3分隔开。
栅极分隔图案GCS的上表面可以设置在与栅极覆盖图案145、245、345和445的上表面相同的水平高度(例如，相同的平面)上(例如，共面)。例如，栅极分隔图案GCS的上表面可以设置在与第二栅极覆盖图案245的上表面和第三栅极覆盖图案345的上表面相同的水平高度(例如，相同的平面)上(例如，共面)。
尽管示出了栅极分隔图案GCS的一部分进入场绝缘膜105，但是示例实施例不限于此。栅极分隔图案GCS可以包括例如以下至少一种：氮化硅、氧化硅、碳氮化硅、碳氧化硅、氮氧化硅和碳氮氧化硅。尽管栅极分隔图案GCS被示出为单个膜，但这仅是为了便于说明，并且实施例不限于此。
在根据一些示例实施例的半导体器件中，第二栅极绝缘膜230和第三栅极绝缘膜330可以不沿着栅极分隔图案GCS的侧壁延伸。换句话说，第二栅电极220和第三栅电极320可以与栅极分隔图案GCS接触。
第一外延图案150_1和150_2可以设置在第一有源图案110上。第一外延图案150_1和第一外延图案150_2在第一方向D1上彼此间隔开。第一外延图案150_1可以设置在第一栅极结构G1的一侧。第一外延图案150_2可以设置在第一栅极结构G1的另一侧。第一外延图案150_2可以设置在第一栅极结构G1与第三栅极结构G3之间。第一栅极结构G1可以设置在第一外延图案150_1与第一外延图案150_2之间。第一外延图案150_1和150_2可以是同质外延图案或异质外延图案；然而，示例实施例不限于此。
第二外延图案250可以设置在第二有源图案210上。第二外延图案250可以设置在第四栅电极420与第七栅电极720之间。第三外延图案350可以设置在第三外延图案350上。第三外延图案350可以设置在第一栅电极120与第二栅电极220之间。尽管未示出，但是如上所述的外延图案可以在沿第一方向D1彼此相邻的栅电极120、220、320、420、520、620、720和820之间设置在有源图案110、210、310、410和510上。第二外延图案250和/或第三外延图案340可以是同质外延图案或异质外延图案；然而，示例实施例不限于此。
外延图案150_1和150_2、250和350可以被包括在相应的晶体管的源极/漏极区中或对应于相应的晶体管的源极/漏极区。
第一桥接接触171可以形成在第一有源图案110和第三有源图案310上方。第一桥接接触171可以设置在第一外延图案150_2和第三外延图案350上。第一桥接接触171可以连接第一外延图案150_2和第三外延图案350。第一桥接接触171可以不与场绝缘膜105接触。
第三桥接接触173可以形成在第二有源图案210和第三有源图案310上方。第三桥接接触173可以设置在第二外延图案250上。
第一桥接接触171和第三桥接接触173可以各自包括桥接阻挡膜170a和位于桥接阻挡膜170a上的桥接填充膜170b。桥接阻挡膜170a可以沿着桥接填充膜170b的侧壁和底表面延伸。尽管未示出，但是第二桥接接触172和第四桥接接触174也可以各自包括桥接阻挡膜170a和桥接填充膜170b。
与所示出的情况不同，第一桥接接触171和第三桥接接触173可以不包括桥接阻挡膜170a。
在根据一些示例实施例的半导体器件中，从第一有源图案110的上表面到第一栅电极120的上表面的高度h11可以高于从第一有源图案110的上表面到第一桥接接触171的上表面的高度h12。即，以有源图案的上表面为基准，桥接接触的上表面可以低于栅电极的上表面。
第一节点接触176可以设置在第一桥接接触171和第三栅电极320上。第一节点接触176可以连接第一桥接接触171和第三栅电极320。第一节点接触176可以连接第三栅电极320和第一外延图案150_2。第一节点接触的上表面176us低于第一栅极覆盖图案的上表面145us，并且低于第三栅极覆盖图案345的上表面。以第一有源图案110的上表面为基准，第一节点接触的上表面176us的高度低于第一栅极覆盖图案的上表面145us的高度和第三栅极覆盖图案345的上表面的高度。
第三节点接触178可以设置在第三桥接接触173和第四栅电极420上。第三节点接触178可以连接第三桥接接触173和第四栅电极420。第三节点接触178可以连接第四栅电极420和第二外延图案250。
第一节点接触176和第三节点接触178可以各自包括节点阻挡膜175a和位于节点阻挡膜175a上的节点填充膜175b。节点阻挡膜175a可以沿着节点填充膜175b的侧壁和底表面延伸。尽管未示出，但是第二节点接触177和第四节点接触179也可以包括节点阻挡膜175a和节点填充膜175b。
示例实施例不限于此。例如，第一节点接触176和第三节点接触178可以不包括节点阻挡膜175a。此外，尽管第一栅极覆盖图案345和第四栅极覆盖图案445中的一些被示出为保留在第一节点接触176和第三节点接触178的侧壁部分上，但是示例实施例不限于此。
第一节点覆盖图案176_CAP可以设置在第一节点接触176上。第一节点覆盖图案176_CAP可以包括面对第一节点接触176的下表面176b_CAP以及与第一节点覆盖图案的下表面176b_CAP相对的上表面176u_CAP。第一节点覆盖图案的上表面176u_CAP可以设置在与第一栅极覆盖图案的上表面145us、第二栅极覆盖图案245的上表面和第三栅极覆盖图案345的上表面相同的水平高度(例如，相同的平面)上(例如，共面)。
第三节点覆盖图案178_CAP可以设置在第三节点接触178上。第三节点覆盖图案178_CAP的上表面可以设置在与第四栅极覆盖图案445的上表面相同的水平高度(例如，相同的平面)上(例如，共面)。虽然未示出，但是节点覆盖图案可以设置在第二节点接触177和第四节点接触179上。
在根据一些示例实施例的半导体器件中，第一节点覆盖图案的下表面176b_CAP在第一方向D1上的宽度与第一节点接触的上表面176us在第一方向D1上的宽度相同，并且第一节点覆盖图案的下表面176b_CAP在第二方向D2上的宽度可以与第一节点接触的上表面176us在第二方向D2上的宽度相同。
第一节点覆盖图案176_CAP和第三节点覆盖图案178_CAP可以包括例如以下至少一种：氮化硅、氧化硅、碳氮化硅、碳氧化硅、氮氧化硅和碳氮氧化硅。
第二源极/漏极接触182可以设置在第一外延图案150_1上。第二源极/漏极接触182连接到第一外延图案150_1。第二源极/漏极接触的上表面182us可以设置在与第一栅极覆盖图案的上表面145us相同的水平高度(例如，相同的平面)上(例如，共面)。
第二源极/漏极接触182可以包括下源极/漏极接触180BC和位于下源极/漏极接触180BC上的上源极/漏极接触180UC。下源极/漏极接触180BC可以包括下源极接触阻挡膜180a和位于下源极接触阻挡膜180a上的下源极接触填充膜180b。下源极接触阻挡膜180a可以沿着下源极接触填充膜180b的侧壁和底表面延伸。上源极/漏极接触180UC可以包括上源极接触阻挡膜180c和位于上源极接触阻挡膜180c上的上源极接触填充膜180d。上源极接触阻挡膜180c可以沿着上源极接触填充膜180d的侧壁和底表面延伸。上源极/漏极接触180UC的上表面可以设置在与第一栅极覆盖图案的上表面145us相同的水平高度(例如，相同的平面)上(例如，共面)。
示例实施例不限于此。例如，第二源极/漏极接触182可以不包括下源极接触阻挡膜180a和上源极接触阻挡膜180c中的至少一者。
从第一有源图案110的上表面到下源极/漏极接触180BC的上表面的高度可以低于从第一有源图案110的上表面到第一栅电极120的上表面的高度h11。例如，下源极/漏极接触180BC可以但不限于形成在与桥接接触171、172、173和174相同的水平高度处。在这里，表述“相同的水平高度”表示它们是通过相同的制造工艺形成的。
尽管未示出，但是其余源极/漏极接触181、183、184、185、186、187、188和189的说明也可以与第二源极/漏极接触182的说明基本上相同。
第一硅化物膜151_1可以设置在第一外延图案150_1与第二源极/漏极接触182之间。第一硅化物膜151_2可以设置在第一外延图案150_2与第一桥接接触171之间。第二硅化物膜251可以设置在第二外延图案250与第三桥接接触173之间。第三硅化物膜351可以设置在第三外延图案350与第一桥接接触171之间。硅化物膜151_1、151_2、251和351均可以包括金属硅化物材料。
第一栅极接触191可以设置在第二栅电极220上。第一栅极接触191连接到第二栅电极220。第一栅极接触191的上表面可以设置在与第二栅极覆盖图案245的上表面相同的水平高度(例如，相同的平面)上(例如，共面)。第一栅极接触191的上表面可以设置在与第一节点覆盖图案的上表面176u_CAP相同的水平高度(例如，相同的平面)上(例如，共面)。
第一栅极接触191可以包括栅极接触阻挡膜190a和位于栅极接触阻挡膜190a上的栅极接触填充膜190b。栅极接触阻挡膜190a可以沿着栅极接触填充膜190b的侧壁和底表面延伸。
示例实施例不限于此。例如，第一栅极接触191可以不包括栅极接触阻挡膜190a。
另外，第二至第四栅极接触192、193和194的说明也与第一栅极接触191的说明基本上相同。
桥接阻挡膜170a、节点阻挡膜175a、下源极接触阻挡膜180a、上源极接触阻挡膜180c和栅极接触阻挡膜190a可以包括例如以下至少一种或正好一种：钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、碳氮化钨(WCN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)、铑(Rh)和二维(2D)材料。在根据一些示例实施例的半导体器件中，二维材料可以是金属材料和/或半导体材料。二维(2D)材料可以包括二维同素异形体或二维化合物，并且可以包括例如但不限于以下至少一种：石墨烯、二硫化钼(MoS2)、二硒化钼(MoSe2)、二硒化钨(WSe2)和硫化钨(WS2)。例如，由于上述二维材料仅作为示例列出，因此可以包括在本公开的半导体器件中的二维材料不受上述材料的限制。
桥接填充膜170b、节点填充膜175b、下源极接触填充膜180b、上源极接触填充膜180d和栅极接触填充膜190b可以包括例如以下至少一种：铝(Al)、钨(W)、钴(Co)、钌(Ru)、银(Ag)、金(Au)、锰(Mn)和钼(Mo)。
第一层间绝缘膜195可以设置在场绝缘膜105上。第一层间绝缘膜195的上表面可以设置在与栅极覆盖图案145、245、345和445的上表面相同的水平高度(例如，相同的平面)上(例如，共面)。
第二层间绝缘膜196可以设置在第一层间绝缘膜195上。第一层间绝缘膜195和第二层间绝缘膜196可以各自包括例如以下至少一种：氧化硅、氮化硅、氮氧化硅和低介电常数材料。低介电常数材料可以包括例如但不限于以下至少一种或正好一种：氟化四乙基原硅酸酯(FTEOS)、氢硅酸盐类(HSQ)、双苯并环丁烯(BCB)、四甲基原硅酸酯(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基硅烷基硼酸(TMSB)、二酰氧基二叔丁基硅烷(DADBS)、三甲基硅烷基磷酸盐(TMSP)、聚四氟乙烯(PTFE)、TOSZ(聚四氟乙烯硅酸酯)、FSG(氟硅酸盐玻璃)、诸如聚环氧丙烷的聚酰亚胺纳米泡沫、CDO(碳掺杂氧化硅)、OSG(有机硅酸盐玻璃)、SiLK、非晶氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、中孔二氧化硅或它们的组合。
布线图案200可以设置在第二层间绝缘膜196中。布线图案200可以例如在第一方向Dl上纵长地延伸，但是不限于此。例如，布线图案200可以是BEOL结构中包括的连接布线当中的最低水平高度的连接布线。
布线图案200可以连接到源极/漏极接触181、182、183、184、185、186、187、188和189中的至少一个或更多个源极/漏极接触。例如，布线图案200可以连接到第二源极/漏极接触182。作为示例，布线图案200的宽度(例如，在第二方向D2上的宽度)可以根据布线图案连接到图1的哪个端子而变化。作为另一示例，布线图案200在第二方向D2上的宽度可以相同。
布线图案200可以不使用通路结构连接到第二源极/漏极接触182。布线图案200可以直接连接到第二源极/漏极接触182。例如，在第一方向D1纵长地延伸的布线图案200的底表面可以与第一栅极覆盖图案145和第一节点覆盖图案176_CAP接触。通过在布线图案200与第二源极/漏极接触182之间不使用通路结构，可以减小从第一外延图案150_1到布线图案200的高度。由于到布线图案200的高度减小，因此晶体管的源极/漏极区与布线图案200之间的电阻可以减小。因此，能够提高半导体器件的工作性能和可靠性。
布线图案200可以包括布线阻挡膜和位于布线阻挡膜200a上的布线填充膜200b。布线阻挡膜200a可以沿着布线填充膜200b的侧壁和底表面延伸。示例实施例不限于此。例如，布线图案200可以不包括布线阻挡膜200a。
布线阻挡膜200a可以包括例如以下至少一种：钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)、铑(Rh)和二维(2D)材料。布线填充膜200b可以包括例如以下至少一种：铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)和钼(Mo)。
图6和图7是用于说明根据一些示例实施例的半导体器件的图。为了便于说明，将主要说明与使用图1至图5说明的不同的点。
参照图6和图7，在根据一些示例实施例的半导体器件中，第一节点覆盖图案的下表面176b_CAP在第一方向D1上的宽度大于第一节点接触的上表面176us在第一方向D1上的宽度。
此外，第一节点覆盖图案的下表面176b_CAP在第二方向D2上的宽度大于第一节点接触的上表面176us在第二方向D2上的宽度。
例如，第一节点覆盖图案176_CAP的侧壁不与第一节点接触176的侧壁对准。
图8是用于说明根据一些示例实施例的半导体器件的图。为了便于说明，将主要说明与使用图6和图7说明的不同的点。
参照图8，在根据一些示例实施例的半导体器件中，第一节点覆盖图案176_CAP可以设置在第一节点接触176和第三节点接触178上。
第一节点覆盖图案176_CAP可以一次覆盖第一节点接触的上表面176us和第三节点接触178的上表面。
例如，第一节点覆盖图案176_CAP在图2中在第一方向D1上纵长地延伸，以覆盖在第一方向D1上彼此相邻的第一节点接触176和第三节点接触178。在将第一节点接触176和第三节点接触178的上表面形成为低于第一栅极覆盖图案的上表面145us之后，可以形成同时覆盖第一节点接触176和第三节点接触178的第一节点覆盖图案176_CAP。
与所示情况不同，第一节点覆盖图案176_CAP在图2中的第二方向D2上纵长地延伸，并且可以覆盖在第二方向D2上彼此相邻的第一节点接触176和第二节点接触177。
图9是用于说明根据一些示例实施例的半导体器件的图。图10是用于说明根据一些示例实施例的半导体器件的图。图11是用于说明根据一些示例实施例的半导体器件的图。为了便于说明，将主要说明与使用图1至图5说明的不同的点。
参照图9，在根据一些示例实施例的半导体器件中，第一节点接触176的一部分可以进一步从第三栅极结构G3沿第一方向D1延伸。
第一节点接触176可以沿着第三栅电极320的侧壁的一部分在朝向衬底100的方向上延伸。
在制造工艺期间，可能由于工艺裕度等导致未对准。在这种情况下，第一节点接触176的一部分可以在第一方向D1上进一步延伸超过第三栅极结构G3。
示例实施例不限于此。例如，第三节点接触178当然可以具有与第一节点接触176的形状相同的形状。
参照图10，在根据一些示例实施例的半导体器件中，从第一有源图案110的上表面到第一栅电极120的上表面的高度h11可以低于从第一有源图案110的上表面到第一桥接接触171的上表面的高度h12。
例如，以有源图案的上表面为基准，桥接接触的上表面可以高于栅电极的上表面。
参照图11，在根据一些示例实施例的半导体器件中，第二源极/漏极接触182可以具有一体结构。
第二源极/漏极接触182可以包括形成在与桥接阻挡膜170a和桥接填充膜170b相同的水平高度处的下源极接触阻挡膜180a和下源极接触填充膜180b。
图12是用于说明根据一些示例实施例的半导体器件的图。图13是用于说明根据一些示例实施例的半导体器件的图。图14是用于说明根据一些示例实施例的半导体器件的图。图15是用于说明根据一些示例实施例的半导体器件的图。为了便于说明，将主要说明与使用图1至图5说明的不同的点。
参照图12，在根据一些示例实施例的半导体器件中，第一有源图案110和第二有源图案210可以通过有源图案分隔结构ACS分隔开。
有源图案分隔结构ACS可以设置在第三栅极结构G3与第四栅极结构G4之间。有源图案结构ACS的上表面可以设置在与第一栅极覆盖图案的上表面145us、第一节点覆盖图案的上表面176u_CAP和第三节点覆盖图案178_CAP的上表面相同的水平高度(例如，相同的平面)上(例如，共面)。
有源图案分隔结构ACS可以包括例如以下至少一种：氮化硅、氧化硅、碳氮化硅、碳氧化硅、氮氧化硅和碳氮氧化硅。尽管有源图案分隔结构ACS被示出为单个膜，但这仅是为了便于说明，并且实施例不限于此。
参照图13，在根据一些示例实施例的半导体器件中，第二栅极绝缘膜230和第三栅极绝缘膜330可以沿着栅极分隔图案GCS的侧壁延伸。
第二栅电极220和第三栅电极320可以不与栅极分隔图案GCS接触。
参照图14，在根据一些示例实施例的半导体器件中，第一层间绝缘膜195的一部分可以介于第二栅极结构G2的短边与第三栅极结构G3的短边之间。
第二栅极间隔物240可以设置在包括第二栅电极220的短边的侧壁上。第三栅极间隔物340可以设置在包括第三栅电极320的短边的侧壁上。
参照图15，在根据一些示例实施例的半导体器件中，第一桥接接触171在第一外延图案150_2与第三外延图案350之间穿过，并且可以延伸到场绝缘膜105的上表面。
例如，第一桥接接触171的底表面可以与场绝缘膜105接触。
图16和图17是用于说明根据一些示例实施例的半导体器件的图。为了便于说明，将主要说明与使用图1至图5说明的不同的点。
参照图2、图16和图17，在根据一些示例实施例的半导体器件中，有源图案110、210、310和410可以包括下有源图案110BP、210BP、310BP和410BP以及纳米片110UP、210UP、310UP和410UP。
下有源图案110BP、210BP、310BP和410BP可以各自在第一方向D1上纵长地延伸。第一下有源图案110BP可以在第一方向D1上与第二下有源图案210BP间隔开。场绝缘膜105可以设置在第一下有源图案110BP与第二下有源图案210BP之间。第一下有源图案110BP、第三下有源图案310BP和第四下有源图案410BP可以在第二方向D2上彼此间隔开。
第一纳米片110UP可以设置在第一下有源图案110BP上，以与第一下有源图案110BP间隔开。第一纳米片110UP可以包括多个片图案。尽管示出了三个第一纳米片110UP，但这仅是为了便于说明，并且示例实施例不限于此。第二至第四纳米片210UP、310UP和410UP的说明可以类似于第一纳米片110UP的说明。尽管未示出，但是第五有源图案(图2的510)也可以包括下有源图案和纳米片。
例如，在第二方向D2上彼此相邻的第一外延图案150_1与第一外延图案150_2之间的第一纳米片110UP可以是用作晶体管的沟道区的沟道图案。类似地，设置在相邻的外延图案之间的第二至第四纳米片210UP、310UP和410UP也可以用作晶体管的沟道区。
在图16中，设置在第一有源图案110的端部的第三栅极结构G3可以包裹设置在第一下有源图案110BP的端部附近的第一纳米片110UP。设置在第二有源图案210的端部的第四栅极结构G4可以包裹设置在第二下有源图案210BP的端部附近的第二纳米片210UP。
第三栅电极320可以包裹设置在第一下有源图案110BP的端部附近的第一纳米片110UP。第四栅电极420可以包裹设置在第二下有源图案210BP的端部附近的第二纳米片210UP。
在图17中，第二栅电极220可以在第三下有源图案310BP上包裹第三纳米片310UP的外围。此外，第三栅电极320可以在第一下有源图案110BP上包裹第一纳米片110UP的外围，并且在第四下有源图案410BP上包裹第四纳米片410UP的外围。
而且，可以沿着纳米片110UP、210UP、310UP和410UP的外围形成栅极绝缘膜130、230、330和430。
栅电极120、220、320和420以及栅极绝缘膜130、230、330和430可以介于在衬底100的厚度方向上彼此相邻的纳米片110UP、210UP、310UP和410UP之间。
第一栅极绝缘膜130和第三栅极绝缘膜330可以与第一外延图案150_1和150_2接触。第四栅极绝缘膜430可以与第二外延图案250接触。
与示出的情况不同，内部间隔物可以设置在第一外延图案150_1和150_2与第一栅极绝缘膜130之间、第一外延图案150_2与第三栅极绝缘膜330之间以及第二外延图案之间250与第四栅极绝缘膜430。内部间隔物可以包括绝缘材料。
例如，尽管内部间隔物可以不形成在SRAM的PMOS区域中，并且内部间隔物可以形成在SRAM的NMOS区域中，但是实施例不限于此。
图18是用于说明根据一些示例实施例的半导体器件的图。为了便于说明，将主要说明与使用图16和图17说明的不同的点。
参照图18，在根据一些示例实施例的半导体器件中，第二源极/漏极接触182的一部分可以插入到第一外延图案150_1中。第一桥接接触171的一部分和第三桥接接触173的一部分可以插入到第一外延图案150_2和第二外延图案250中。
第一硅化物膜151_1、第一硅化物膜151_2和第二硅化物膜251可以沿着插入到外延图案150_1和150_2以及250中的接触182、171和173的轮廓形成。
图19至图31是用于说明根据一些示例实施例的制造半导体器件的方法的中间阶段图。作为参考，图19和图22可以是布局图。图20和图21是沿着图19的A-A和C-C截取的截面图。图23和图24是沿着图22的A-A和B-B截取的截面图。
参照图19至图21，可以在衬底100上的有源图案110、210、310、410和510上形成虚设栅电极DG1、DG2、DG3和DG4。
虚设栅电极DG1、DG2、DG3和DG4可以各自在第二方向D2上纵长地延伸。虚设栅电极DG1、DG2、DG3和DG4可以在第一方向D1上彼此间隔开。
第一虚设栅电极DGl和第二虚设栅电极DG2可以与第一有源图案110、第三有源图案310、第四有源图案410和第五有源图案510相交。第三虚设栅电极DG3和第四虚设栅电极DG4可以与第二至第五有源图案210、310、410和510相交。
例如，可以在第一虚设栅电极DG1的上表面上形成(例如，利用CVD工艺形成)第一栅极硬掩模GHM1。可以在第一虚设栅电极DG1的底表面上设置(例如，沉积和/或生长)第一虚设栅极绝缘膜DGI1。可以在第一虚设栅电极DG1的侧壁上设置(例如，共形地设置)第一虚设间隔物DS1。可以在第二虚设栅电极DG2的上表面上形成(例如，利用CVD工艺形成)第二栅极硬掩模GHM2。可以在第二虚设栅电极DG2的底表面上设置(例如，沉积和/或生长)第二虚设栅极绝缘膜DGI2。可以在第二虚设栅电极DG2的侧壁上设置(例如，共形地设置)第二虚设间隔物DS2。可以在第三虚设栅电极DG3的上表面上形成(例如，利用CVD工艺形成)第三栅极硬掩模GHM3。可以在第三虚设栅电极DG3的底表面上设置(例如，沉积和/或生长)第三虚设栅极绝缘膜DGI3。可以在第三虚设栅电极DG3的侧壁上设置(例如，共形地设置)第三虚设间隔物DS3。
例如，可以在沿第一方向D1彼此相邻的虚设栅电极DG1、DG2、DG3和DG4之间在有源图案110、210、310、410和510上形成(例如，生长)外延图案。
例如，可以在第一有源图案110上形成第一外延图案150_1和150_2。可以在第二有源图案210上形成第二外延图案250，可以在第三有源图案310上形成第三外延图案350。
参照图22至图24，可以利用替换金属栅极(RMG)工艺用金属栅电极替换虚设栅电极DG1、DG2、DG3和DG4。
随后，可以通过分隔金属栅电极的栅极分隔工艺在衬底100上形成(例如，利用CVD工艺沉积)栅电极120、220、320、420、520、620、720和820。
例如，可以在第一有源图案110、第三有源图案310和第四有源图案410上形成第一栅极结构G1。可以在第三有源图案310上形成第二栅极结构G2。可以在第一有源图案110、第四有源图案410和第五有源图案510上形成第三栅极结构G3。可以在第二有源图案210、第四有源图案410和第五有源图案510上形成第四栅极结构G4。
可以在场绝缘膜105上形成包裹栅极结构G1、G2、G3和G4的侧壁的第一层间绝缘膜195。
将使用沿着图19的A-A和C-C截取的截面图给出以下说明。
参照图25和图26，可以在第一层间绝缘膜195中形成第一桥接接触171和第三桥接接触173。
此外，可以在第一层间绝缘膜195中形成下源极/漏极接触180BC。例如，下源极/漏极接触180BC可以与第一桥接接触171和第三桥接接触173同时形成。
可以在第一外延图案150_2和第三外延图案350上形成第一桥接接触171。可以在第二外延图案250上形成第三桥接接触173。可以在第一外延图案150_1形成下源极/漏极接触180BC。
第一桥接接触171的上表面、第三桥接接触173的上表面和下源极/漏极接触180BC的上表面低于第一栅极覆盖图案145的上表面。
参照图27和图28，可以形成覆盖第一桥接接触171、第三桥接接触173和下源极/漏极接触180BC的第一层间绝缘膜195和第三层间绝缘膜197。
可以在第一栅极覆盖图案145的上表面上形成第三层间绝缘膜197。
随后，可以在第一桥接接触171和第三栅电极320上形成第一前节点接触176p。可以在第三桥接接触178和第四栅电极420上形成第二前节点接触178p。第一前节点接触176p的上表面和第二前节点接触178p的上表面可以设置在与第三层间绝缘膜197的上表面相同的水平高度(例如，相同是平面)上(例如，共面)。换言之，第一前节点接触176p的上表面和第二前节点接触178p的上表面高于第一栅极覆盖图案145的上表面。第一前节点接触176p和第二前节点接触178p可以各自包括前节点阻挡膜175pa和前节点填充膜175pb。
更具体地，可以在第三层间绝缘膜197和第一层间绝缘膜195中形成暴露第一桥接接触171和第三栅电极320的第一节点接触孔以及暴露第三桥接接触173和第四栅电极420的第二节点接触孔。可以在第一节点接触孔中形成第一前节点接触176p。可以在第二节点接触孔中形成第二前节点接触178p。
参照图29和图30，通过部分地去除第一前节点接触176p和第二前节点接触178p，可以形成第一节点接触176和第三节点接触178。
第一节点接触176的上表面和第三节点接触178的上表面低于第一栅极覆盖图案145的上表面。
随后，可以在从中部分地去除了第一前节点接触176p和第二前节点接触178p的空间中形成第一前节点覆盖图案176_PCAP和第二前节点覆盖图案178_PCAP。可以在第一节点接触176和第三节点接触178上形成第一前节点覆盖图案176_PCAP和第二前节点覆盖图案178_PCAP。第一前节点覆盖图案176_PCAP的上表面和第二前节点覆盖图案178_PCAP的上表面可以设置在与第三层间绝缘膜197的上表面相同的水平高度(例如，相同的平面)上(例如，共面)。
由于在从中去除了第一前节点接触176p的一部分的空间中形成了第一前节点覆盖图案176_PCAP，因此第一前节点覆盖图案176_PCAP的下表面的宽度可以与第一节点接触176的上表面的宽度相同。由于在从中去除了第二前节点接触178p的一部分的空间中形成了第二前节点覆盖图案178_PCAP，因此第二前节点覆盖图案178_PCAP的下表面的宽度可以与第三节点接触178的上表面的宽度相同。
参照图31，在形成了第一前节点覆盖图案176_PCAP和第二前节点覆盖图案178_PCAP之后，在第二栅电极220上形成连接到第二栅电极220的前栅极接触191p。
前栅极接触191p的上表面可以设置在与第三层间绝缘膜197的上表面相同的水平高度(例如，相同的平面)上(例如，共面)。前栅极接触191p可以包括前栅极接触阻挡膜190pa和前栅极接触填充膜190pb。
随后，通过去除前栅极接触191p的一部分、第一前节点覆盖图案176_PCAP的一部分、第二前节点覆盖图案178_PCAP的一部分以及第三层间绝缘膜197，可以形成第一栅极接触(图4的191)、第一节点覆盖图案(图3的176_CAP)以及第三节点覆盖图案(图3的178_CAP)。
随后，可以在下源极/漏极接触180BC上形成上源极/漏极接触(图3的180UC)。可以相应地在第一外延图案150_1上形成第二源极/漏极接触(图3的182)。随后，可以形成布线图案(图3的200)。
与所示出的情况不同，在图25中，可以在下源极/漏极接触180BC上形成上源极/漏极接触(图3的180UC)。
图32至图40是用于说明根据一些示例实施例的制造半导体器件的方法的中间阶段图。作为参考，图32至图34可以是在图25和图26之后执行的步骤。
参照图32至图34，可以形成覆盖第一桥接接触171、第三桥接接触173和下源极/漏极接触180BC的第一层间绝缘膜195。
随后，可以在第一桥接接触171和第三栅电极320上形成第一前节点接触176p。可以在第三桥接接触178和第四栅电极420上形成第二前节点接触178p。而且，可以在第二栅电极220上形成第一栅极接触191。
在形成第一前节点接触176p和第二前节点接触178p的同时，可以形成第一栅极接触191。第一栅极接触191可以与第一前节点接触176p和第二前节点接触178p同时形成。
第一前节点接触176p的上表面和第二前节点接触178p的上表面可以设置在与第一栅极覆盖图案145的上表面相同的水平高度(例如，相同的平面)上(例如，共面)。
参照图35和图36，可以在第一前节点接触176p和第二前节点接触178p上形成包括掩模开口MASK_OP的掩模图案MASK。
掩模开口MASK_OP可以完全暴露第一前节点接触176p的上表面和第二前节点接触178p的上表面。
掩模开口MASK_OP在第一方向D1上的宽度可以大于第一前节点接触176p的上表面在第一方向D1上的宽度和第二前节点接触178p的上表面在第一方向D1上的宽度。掩模开口MASK_OP在第二方向D2上的宽度可以大于第一前节点接触176p的上表面在第二方向D2上的宽度和第二前节点接触178p的上表面在第二方向D2上的宽度。
参照图37和图38，通过使用掩模图案MASK部分地去除第一前节点接触176p和第二前节点接触178p，可以形成第一节点接触176和第三节点接触178。
第一节点接触176的上表面和第三节点接触178的上表面低于第一栅极覆盖图案145的上表面。
在形成第一节点接触176和第三节点接触178的同时，也可以去除第一栅极覆盖图案145的一部分和第一层间绝缘膜195的一部分。
参照图39和图40，可以在第一节点接触176和第三节点接触178上形成第一节点覆盖图案176_CAP和第三节点覆盖图案178_CAP。
在形成第一节点覆盖图案176_CAP和第三节点覆盖图案178_CAP的同时，可以去除掩模图案MASK。
与以上说明的不同，在图35和图36中，掩模开口MASK_OP可以同时暴露第一前节点接触176p的上表面和第二前节点接触178p的上表面。在这种情况下，第一节点覆盖图案176_CAP可以一起覆盖第一节点接触176和第三节点接触178。
在结束详细描述时，本领域普通技术人员将理解的是，可以在实质上不脱离本公开的原理的情况下对一些示例实施例进行许多变型和修改。因此，本公开的一些公开的示例实施例仅在一般性和描述性意义上使用，而不是出于限制的目的。

Claims (20)

1.一种半导体器件，包括：
第一栅极结构，所述第一栅极结构在第一方向上延伸并且包括第一栅电极和第一栅极覆盖图案；
第二栅极结构，所述第二栅极结构在所述第一方向上与所述第一栅极结构间隔开，在所述第一方向上延伸，并且包括第二栅电极和第二栅极覆盖图案；
有源图案，所述有源图案在与所述第一方向不同的第二方向上延伸，所述有源图案位于所述第二栅极结构下方；
外延图案，所述外延图案位于所述第二栅极结构的一侧并且位于所述有源图案上；
栅极接触，所述栅极接触连接到所述第一栅电极；以及
节点接触，所述节点接触连接到所述第二栅电极并且连接到所述外延图案，
其中，所述栅极接触的上表面位于与所述第一栅极覆盖图案的上表面相同的水平高度处，并且
所述节点接触的上表面低于所述第一栅极覆盖图案的所述上表面。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括：
节点覆盖图案，所述节点覆盖图案位于所述节点接触上，
所述节点覆盖图案的上表面位于与所述栅极接触的所述上表面相同的水平高度处。
3.根据权利要求2所述的半导体器件，其中，所述节点覆盖图案的宽度与所述节点接触的宽度相同。
4.根据权利要求2所述的半导体器件，其中，所述节点覆盖图案的宽度大于所述节点接触的宽度。
5.根据权利要求1所述的半导体器件，所述半导体器件还包括：
布线图案，所述布线图案在所述第二方向上延伸，
所述布线图案的底表面接触所述第二栅极覆盖图案。
6.根据权利要求1所述的半导体器件，所述半导体器件还包括：
源极/漏极接触，所述源极/漏极接触位于所述外延图案与所述节点接触之间，
所述源极/漏极接触的上表面低于所述第二栅电极的上表面。
7.根据权利要求1所述的半导体器件，所述半导体器件还包括：
源极/漏极接触，所述源极/漏极接触位于所述外延图案与所述节点接触之间，
所述源极/漏极接触的上表面高于所述第二栅电极的上表面。
8.根据权利要求1所述的半导体器件，所述半导体器件还包括：
栅极分隔图案，所述栅极分隔图案位于所述第一栅极结构与所述第二栅极结构之间，
所述栅极分隔图案的上表面位于与所述第一栅极覆盖图案的所述上表面相同的水平高度上。
9.根据权利要求1所述的半导体器件，其中，所述有源图案包括鳍型图案。
10.根据权利要求1所述的半导体器件，其中，所述有源图案包括纳米片。
11.一种半导体器件，包括：
有源图案；
第一栅极结构，所述第一栅极结构位于所述有源图案上并且包括第一栅电极和第一栅极覆盖图案；
第二栅极结构，所述第二栅极结构位于所述有源图案上，与所述第一栅极结构间隔开，并且包括第二栅电极和第二栅极覆盖图案；
第一外延图案，所述第一外延图案在所述第一栅极结构与所述第二栅极结构之间位于所述有源图案上；
第二外延图案，所述第二外延图案位于所述有源图案上并且与所述第一外延图案间隔开；
第一源极/漏极接触，所述第一源极/漏极接触位于所述第一外延图案上；
第二源极/漏极接触，所述第二源极/漏极接触位于所述第二外延图案上；以及
节点接触，所述节点接触连接所述第一源极/漏极接触和所述第二栅电极，所述节点接触位于所述第一源极/漏极接触和所述第二栅电极上，
其中，所述第一栅电极位于所述第一外延图案与所述第二外延图案之间，
所述第二源极/漏极接触的上表面位于与所述第一栅极覆盖图案的上表面相同的水平高度上，并且
所述节点接触的上表面低于所述第一栅极覆盖图案的所述上表面。
12.根据权利要求11所述的半导体器件，所述半导体器件还包括：
节点覆盖图案，所述节点覆盖图案位于所述节点接触上，
其中，所述节点覆盖图案的宽度与所述节点接触的宽度相同。
13.根据权利要求11所述的半导体器件，所述半导体器件还包括：
节点覆盖图案，所述节点覆盖图案位于所述节点接触上，
其中，所述节点覆盖图案的宽度大于所述节点接触的宽度。
14.根据权利要求11所述的半导体器件，其中，所述第二源极/漏极接触具有一体结构。
15.根据权利要求11所述的半导体器件，其中，所述第二源极/漏极接触包括：
第二下源极/漏极接触；以及
第二上源极/漏极接触，所述第二上源极/漏极接触位于所述第二下源极/漏极接触上，
其中，所述第二上源极/漏极接触的上表面位于与所述第一栅极覆盖图案的所述上表面相同的水平高度上。
16.根据权利要求11所述的半导体器件，其中，所述有源图案在第一方向上延伸，并且
所述第二栅极结构与所述有源图案在所述第一方向上的交叠宽度小于所述第二栅极结构在所述第一方向上的宽度。
17.根据权利要求11所述的半导体器件，所述半导体器件还包括：
布线图案，所述布线图案位于所述第二源极/漏极接触上，所述布线图案在一个方向上延伸，
其中，所述布线图案直接连接到所述第二源极/漏极接触。
18.一种半导体器件，包括：
第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案各自在第一方向上延伸并且在第二方向上彼此间隔开；
第一栅极结构，所述第一栅极结构在所述第二方向上延伸，所述第一栅极结构位于所述第一有源图案和所述第二有源图案上，所述第一栅极结构包括第一栅电极和第一栅极覆盖图案；
第二栅极结构，所述第二栅极结构在所述第二方向上延伸，所述第二栅极结构位于所述第一有源图案上，所述第二栅极结构包括第二栅电极和第二栅极覆盖图案；
第三栅极结构，所述第三栅极结构在所述第二方向上延伸，所述第三栅极结构位于所述第二有源图案上，所述第三栅极结构沿着所述第二方向与所述第二栅极结构对齐，所述第三栅极结构包括第三栅电极和第三栅极覆盖图案；
栅极接触，所述栅极接触连接到所述第二栅电极，所述栅极接触的上表面位于与所述第二栅极覆盖图案的上表面相同的水平高度处；
第一源极/漏极接触，所述第一源极/漏极接触设置在所述第一栅电极与所述第二栅电极之间以及所述第一栅电极与所述第三栅电极之间；
节点接触，所述节点接触在所述第一源极/漏极接触上连接所述第一源极/漏极接触和所述第三栅电极，所述节点接触的上表面低于所述第三栅极覆盖图案的上表面；
第二源极/漏极接触，所述第二源极/漏极接触在所述第一方向上与所述第一源极/漏极接触间隔开并设置在所述第二有源图案上，所述第二源极/漏极接触的上表面设置在与所述栅极接触的上表面相同的水平高度上；以及
布线图案，所述布线图案在所述第二源极/漏极接触上直接连接到所述第二源极/漏极接触。
19.根据权利要求18所述的半导体器件，所述半导体器件还包括：
节点覆盖图案，所述节点覆盖图案位于所述节点接触上，
其中，所述节点覆盖图案的上表面位于与所述栅极接触的所述上表面相同的水平高度上。
20.根据权利要求18所述的半导体器件，其中，所述第一有源图案和所述第二有源图案均包括纳米片。
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