CN114765211A - 半导体装置 - Google Patents

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fin
pattern
trench
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semiconductor device
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李馥英
吴怜默
李亨求
丁海建
河承模
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Abstract

提供了一种半导体装置。该半导体装置包括：衬底；第一基鳍，其从衬底突出并在第一方向上延伸；以及第一鳍型图案，其从第一基鳍突出并在第一方向上延伸。第一基鳍包括第一侧壁和第二侧壁，第一侧壁和第二侧壁在第一方向上延伸，第一侧壁与第二侧壁相对，第一基鳍的第一侧壁至少部分地限定第一深沟槽，第一基鳍的第二侧壁至少部分地限定第二深沟槽，并且第一深沟槽的深度大于第二深沟槽的深度。

Description

半导体装置
技术领域
一些示例实施例涉及一种半导体装置。
背景技术
作为用于增加半导体装置的密度的缩放技术之一，提议包括多栅极晶体管，在多栅极晶体管中，具有鳍和/或纳米线形状的多沟道有源图案(例如，硅体)形成在衬底上并且栅极形成在多沟道有源图案的表面上。
由于这种多栅极晶体管利用三维沟道，所以更容易执行缩放。另外地或替换地，即使不增加多栅极晶体管的栅极长度也可改进电流控制能力。另外地或替换地，可更有效地抑制沟道区域的电位受漏极电压影响的SCE(短沟道效应)。
发明内容
一些示例实施例提供了一种能够改进元件性能和可靠性的半导体装置。
另外地或替换地，一些示例实施例提供了一种用于制造能够改进元件性能和可靠性的半导体装置的方法。
根据一些示例实施例，提供了一种半导体装置，包括：衬底；第一基鳍，其从衬底突出并在第一方向上延伸；以及第一鳍型图案，其从第一基鳍突出并在第一方向上延伸。第一基鳍包括第一侧壁和第二侧壁，第一侧壁和第二侧壁在第一方向上延伸，第一侧壁与第二侧壁相对，第一基鳍的第一侧壁至少部分地限定第一深沟槽，第一基鳍的第二侧壁至少部分地限定第二深沟槽，并且第一深沟槽的深度大于第二深沟槽的深度。
根据一些示例实施例，提供了一种半导体装置，包括：衬底；第一基鳍和第二基鳍，第一基鳍和第二基鳍从衬底突出并且通过深沟槽在第一方向上彼此分离；第一鳍型图案，其从第一基鳍突出，第一鳍型图案至少部分地限定第一鳍沟槽；以及第二鳍型图案，其从第二基鳍突出，第二鳍型图案至少部分地限定第二鳍沟槽。深沟槽包括上沟槽以及位于上沟槽的底表面上的下沟槽，并且第一基鳍的侧壁和第二基鳍的侧壁限定上沟槽。
根据一些示例实施例，提供了一种半导体装置，包括：衬底；第一基鳍和第二基鳍，第一基鳍和第二基鳍从衬底突出并且通过第一深沟槽在第一方向上彼此分离；第三基鳍，其从衬底突出并且通过第二深沟槽在第一方向上与第二基鳍分离；第一鳍型图案，其从第一基鳍突出并在垂直于第一方向的第二方向上延伸；第二鳍型图案，其从第二基鳍突出并在第二方向上延伸；第三鳍型图案，其从第三基鳍突出并在第二方向上延伸；以及场绝缘膜，其填充第一深沟槽和第二深沟槽，并且覆盖第一鳍型图案至第三鳍型图案的侧壁的一部分。第一鳍型图案位于第一导电类型的晶体管区域中，第二鳍型图案和第三鳍型图案位于不同于第一导电类型的第二导电类型的晶体管区域中，并且第一深沟槽的深度大于第二深沟槽的深度。
然而，示例实施例不限于本文阐述的那些。对于示例实施例所属领域的普通技术人员而言通过参考下面给出的详细描述，示例实施例的以上和其它方面将变得更显而易见。
附图说明
图1是用于说明根据一些示例实施例的半导体装置的示例布局图。
图2是沿着图1的A-A截取的示例截面图。
图3是图2的部分P的放大图。
图4是图2的部分Q的放大图。
图5至图7是示出图2的部分R的放大示例图。
图8和图9是沿着图1的B-B和C-C截取的示例截面图。
图10是用于说明根据一些示例实施例的半导体装置的示图。
图11和图12是图10的部分P和部分Q的放大图。
图13是用于说明根据一些示例实施例的半导体装置的示图。
图14和图15各自是图13的部分P的放大图。
图16是用于说明根据一些示例实施例的半导体装置的示图。
图17A和图17B分别是用于说明根据一些示例实施例的半导体装置的示图。
图18是用于说明根据一些示例实施例的半导体装置的示图。
图19是用于说明根据一些示例实施例的半导体装置的示图。
图20是用于说明根据一些示例实施例的半导体装置的示图。
图21是用于说明根据一些示例实施例的半导体装置的示图。
图22A和图22B分别是用于说明根据一些示例实施例的半导体装置的示图。
图23是用于说明根据一些示例实施例的半导体装置的电路图。
图24是示出图23的半导体装置的布局图。
图25是沿着图24的D-D截取的截面图。
图26是用于说明根据一些示例实施例的半导体装置的示例布局图。
图27至图29是沿着图26的F-F、G-G和H-H截取的截面图。
图30至图36是用于说明根据一些示例实施例的半导体装置的制造方法的中间阶段图。
图37至图41是用于说明根据一些示例实施例的半导体装置的制造方法的中间阶段图。
具体实施方式
尽管根据一些示例实施例的半导体装置的附图示出包括鳍型图案形状的沟道区域的鳍型晶体管(FinFET)、包括纳米线或纳米片的晶体管和MBCFETTM(多桥沟道场效应晶体管)，但是示例实施例不限于此。根据一些示例实施例的半导体装置当然可包括隧穿FET或三维(3D)晶体管。根据一些示例实施例的半导体装置当然可包括平面晶体管。替换地或另外地，示例实施例的一些特征可应用于基于二维材料及其异质结构的晶体管(基于2D材料的FET)。
替换地或另外地，根据一些示例实施例的半导体装置还可包括双极结型晶体管、横向扩散金属氧化物半导体(LDMOS)等中的至少一种。
将参照图1至图9描述根据一些示例实施例的半导体装置。
图1是用于说明根据一些示例实施例的半导体装置的示例布局图。图2是沿着图1的A-A截取的示例截面图。图3是图2的部分P的放大图。图4是图2的部分Q的放大图。图5至图7是示出图2的部分R的放大示例图。图8和图9是沿着图1的B-B和C-C截取的示例截面图。为了说明方便，布线195未示出于图1中。
参照图1至图9，根据一些示例实施例的半导体装置可包括第一基鳍至第四基鳍110BS、210BS、310BS和410BS、第一鳍型图案至第四鳍型图案110、210、310和410、第一深沟槽DT1、第二深沟槽DT2以及多个栅电极120、220和320。
衬底100可包括第一p型有源区域RXP1、第二p型有源区域RXP2、第一n型有源区域RXN1、第二n型有源区域RXN2、第一场区域FX1和第二场区域FX2。第一p型有源区域RXP1、第二p型有源区域RXP2、第一n型有源区域RXN1、第二n型有源区域RXN2、第一场区域FX1和第二场区域FX2可设置在高电压操作区域中，可设置在低电压操作区域中，或者可设置在标称电压操作区域。
第一p型有源区域RXP1和第二p型有源区域RXP2可各自是形成有第一导电类型的晶体管的区域。例如，第一p型有源区域RXP1和第二p型有源区域RXP2可以是PMOS形成区域或者对应于PMOS形成区域。形成在第一p型有源区域RXP1中的晶体管的某些电特性(例如，阈值电压)可与形成在第二p型有源区域RXP2中的晶体管的其它电特性相同或不同。第一n型有源区域RXN1和第二n型有源区域RXN2可各自是形成有不同于第一导电类型的第二导电类型的晶体管的区域。第一n型有源区域RXN1和第二n型有源区域RXN2可各自是NMOS形成区域或者对应于NMOS形成区域。形成在第一n型有源区域RXN1中的晶体管的某些电特性(例如，阈值电压)可与形成在第二n型有源区域RXN2中的晶体管的其它电特性相同或不同。
第一场区域FX1和第二场区域FX2可与第一p型有源区域RXP1、第二p型有源区域RXP2、第一n型有源区域RXN1和第二n型有源区域RXN2紧邻地形成。第一场区域FX1可形成PMOS形成区域和NMOS形成区域之间的边界。例如，第一场区域FX1设置在不同导电类型的晶体管形成区域之间。第二场区域FX2可形成PMOS形成区域和PMOS形成区域之间的边界。替换地或另外地，第二场区域FX2可形成NMOS形成区域和NMOS形成区域之间的边界。例如，第二场区域FX2位于相同导电类型的晶体管形成区域之间。
第一p型有源区域RXP1、第二p型有源区域RXP2、第一n型有源区域RXN1和第二n型有源区域RXN2彼此间隔开。第一p型有源区域RXP1和第一n型有源区域RXN1可通过第一场区域FX1分离。第一p型有源区域RXP1和第二p型有源区域RXP2可通过第二场区域FX2分离。第一n型有源区域RXN1和第二n型有源区域RXN2可通过第二场区域FX2分离。
例如，元件分离膜可设置在彼此间隔开的第一p型有源区域RXP1、第二p型有源区域RXP2、第一n型有源区域RXN1和第二n型有源区域RXN2周围。此时，元件分离膜的存在于或设置在有源区域RXP1、RXP2、RXN1和RXN2之间的部分可以是场区域FX1和FX2或者对应于场区域FX1和FX2。例如，形成有晶体管(其可以是半导体装置的示例)的沟道区域的部分可以是有源区域，而划分形成在有源区域中的晶体管的沟道区域的部分可以是场区域。替换地或另外地，有源区域对应于形成有用作晶体管的沟道区域的鳍型图案或纳米片的部分，而场区域可以是未形成有用作沟道区域的鳍型图案或纳米片的区域。
衬底100可以是或可包括硅衬底或SOI(绝缘体上硅)。替换地或另外地，衬底100可包括但不限于硅锗、SGOI(绝缘体上硅锗)、锑化铟、碲铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。在以下描述中，衬底100将被描述为硅衬底。衬底100可以是单晶衬底，并且可被掺杂(例如，轻掺杂)；然而，示例实施例不限于此。
第一基鳍110BS和至少一个或更多个第一鳍型图案110可设置在第一p型有源区域RXP1中。第一基鳍110BS可从衬底100突出，例如，可在垂直于衬底100的表面的第三方向D3上突出。第一基鳍110BS可沿着第一方向D1较长地延伸。第一鳍型图案110可从第一基鳍110BS突出。第一鳍型图案110可沿着第一方向D1较长地延伸。第一鳍型图案110可包括在第一方向D1上延伸的长边和在第二方向D2上延伸的短边。这里，第一方向D1可与第二方向D2和第三方向D3交叉。另外，第二方向D2可与第三方向D3交叉。第三方向D3可以是衬底100的厚度方向，并且可被称为竖直方向。
第一鳍型图案110可由在第一方向D1上延伸的第一鳍沟槽FT1限定或至少部分地限定第一鳍沟槽FT1。第一鳍沟槽FT1可设置在第一鳍型图案110的任一侧。第一鳍型图案110的侧壁可由第一鳍沟槽FT1限定或至少部分地限定第一鳍沟槽FT1。第一鳍沟槽FT1的深度可以是第一鳍深度D_FT1。例如，第一鳍型图案110的高度可以是第一鳍深度D_FT1。
第一基鳍110BS可包括第一侧壁110BS_SW1以及与第一基鳍110BS的第一侧壁110BS_SW1相对的第二侧壁110BS_SW2。第一基鳍110BS的第一侧壁110BS_SW1和第一基鳍110BS的第二侧壁110BS_SW2在第二方向D2上彼此相对。第一基鳍110BS的第一侧壁110BS_SW1和第一基鳍110BS的第二侧壁110BS_SW2各自在第一方向D1上延伸。
第一基鳍110BS可由在第二方向D2上彼此间隔开的第一深沟槽DT1和第二深沟槽DT2限定或至少部分地限定第一深沟槽DT1和第二深沟槽DT2。第一基鳍110BS的第一侧壁110BS_SW1可由第一深沟槽DT1限定或至少部分地限定第一深沟槽DT1。第一基鳍110BS的第二侧壁110BS_SW2可由第二深沟槽DT2限定或至少部分地限定第二深沟槽DT2。
第一鳍型图案110可具有复合膜结构。这里，术语“复合膜结构”意指/对应于包括多个半导体材料图案的结构，所述多个半导体材料图案由彼此不同的材料形成或具有彼此不同的材料。第一鳍型图案110可包括，例如，第一下鳍型图案110LP和第一上鳍型图案110UP。第一上鳍型图案110UP设置在第一下鳍型图案110LP上。第一上鳍型图案110UP可直接连接至第一下鳍型图案110LP。
第一下鳍型图案110LP连接(例如，直接连接)至第一基鳍110BS。第一下鳍型图案110LP可由与第一基鳍110BS相同的材料形成或包括与第一基鳍110BS相同的材料。例如，第一基鳍110BS和第一下鳍型图案110LP可以是第一基鳍110BS和第一下鳍型图案110LP之间没有边界的一体结构。
第一上鳍型图案110UP可具有单膜结构。这里，术语“单膜结构”意指或对应于由单一半导体材料(例如，单晶半导体材料或同质半导体材料)形成的结构。
例如，第一下鳍型图案110LP和第一上鳍型图案110UP可包括彼此不同的材料。第一下鳍型图案110LP和第一基鳍110BS可由硅(例如，单晶硅)形成。第一上鳍型图案110UP可包括硅锗。第一鳍型图案110可具有包括硅图案和硅锗图案的复合膜结构。
对设置在第一p型有源区域RXP1的最外部的第一鳍型图案110进行限定的第一鳍沟槽FT1和第一深沟槽DT1可彼此紧邻设置，例如二者间没有任何中间沟槽。替换地或另外地，对设置在第一p型有源区域RXP1的最外部的第一鳍型图案110进行限定的第一鳍沟槽FT1和第二深沟槽DT2可彼此紧邻设置。这里，紧邻的含义是在第一深沟槽DT1和第一鳍沟槽FT1之间以及第二深沟槽DT2和第一鳍沟槽FT1之间没有设置另一个第一鳍沟槽FT1的构造。
例如，对设置在第一p型有源区域RXP1的最外部的第一鳍型图案110进行限定的第一鳍沟槽FT1可连接至或直接连接至第一深沟槽DT1。在第一鳍沟槽FT1和第一深沟槽DT1连接的点处，通过第一深沟槽DT1限定的第一基鳍110BS的第一侧壁110BS_SW1的倾斜度不同于通过第一鳍沟槽FT1限定的第一基鳍110BS的上表面的倾斜度。
第一深沟槽DT1可限定第一场区域FX1。第一深沟槽DT1可设置在第一场区域FX1中。第二深沟槽DT2可限定第二场区域FX2。第二深沟槽DT2可设置在第二场区域FX2中。下面将使用图3和图4提供第一深沟槽DT1和第二深沟槽DT2的描述。
第二基鳍210BS和至少一个或更多个第二鳍型图案210可设置在第一n型有源区域RXN1中。第二基鳍210BS可从衬底100突出。第二基鳍210BS可沿着第一方向D1较长地延伸。第二鳍型图案210可从第二基鳍210BS突出。第二鳍型图案210可沿着第一方向D1较长地延伸。
第二鳍型图案210可由在第一方向D1上延伸的第二鳍沟槽FT2限定。第二鳍沟槽FT2可设置在第二鳍型图案210的任一侧。第二鳍型图案210的侧壁可由第二鳍沟槽FT2限定。第二鳍沟槽FT2的深度可以是第二鳍深度D_FT2。例如，第二鳍型图案210的高度可以是第二鳍深度D_FT2。
作为示例，第二鳍沟槽FT2的深度D_FT2可与第一鳍沟槽FT1的深度D_FT1相同。作为另一示例，第二鳍沟槽FT2的深度D_FT2可比第一鳍沟槽FT1的深度D_FT1深。作为另一示例，第二鳍沟槽FT2的深度D_FT2可比第一鳍沟槽FT1的深度D_FT1浅。
第二基鳍210BS可包括第一侧壁210BS_SW1以及与第二基鳍210BS的第一侧壁210BS_SW1相对的第二侧壁210BS_SW2。第二基鳍210BS的第一侧壁210BS_SW1和第二基鳍210BS的第二侧壁210BS_SW2在第二方向D2上彼此相对。第二基鳍210BS的第一侧壁210BS_SW1面向第一基鳍110BS的第一侧壁110BS_SW1。第二基鳍210BS的第一侧壁210BS_SW1和第二基鳍210BS的第二侧壁210BS_SW2各自在第一方向D1上延伸。
第二基鳍210BS可由在第二方向D2上彼此间隔开的第一深沟槽DT1和第二深沟槽DT2限定。第二基鳍210BS的第一侧壁210BS_SW1可由第一深沟槽DT1限定。第二基鳍210BS的第二侧壁210BS_SW2可由第二深沟槽DT2限定。
对设置在第一n型有源区域RXN1的最外部的第二鳍型图案210进行限定的第二鳍沟槽FT2和第一深沟槽DT1可彼此紧邻设置。替换地或另外地，对设置在第一n型有源区域RXN1的最外部的第二鳍型图案210进行限定的第二鳍沟槽FT2和第二深沟槽DT2可彼此紧邻设置。
第二鳍型图案210可具有单膜结构，例如可具有同质单晶结构。第二鳍型图案210可直接连接至第二基鳍210BS。第二鳍型图案210可由与第二基鳍210BS相同的材料形成。例如，第二基鳍210BS和第二鳍型图案210可以是一体结构。例如，第二鳍型图案210可以是诸如外延硅鳍型图案的硅鳍型图案。
第三基鳍310BS和至少一个或更多个第三鳍型图案310可设置在第二p型有源区域RXP2中。第三基鳍310BS可从衬底100突出(例如，在第三方向D3上突出)。第三鳍型图案310可从第三基鳍310BS突出(例如，在第三方向D3上突出)。第三鳍型图案310可包括例如第三下鳍型图案310LP和第三上鳍型图案310UP。第三鳍型图案310可由在第一方向D1上延伸的第三鳍沟槽FT3限定。第三基鳍310BS可由在第二方向D2上彼此间隔开的第一深沟槽DT1和第二深沟槽DT2限定。第三基鳍310BS的侧壁310BS_SW可由第一深沟槽DT1和第二深沟槽DT2限定。第三基鳍310BS和第三鳍型图案310的描述可与第一基鳍110BS和第一鳍型图案110的描述基本上相同。
第四基鳍410BS和至少一个或更多个第四鳍型图案410可设置在第二n型有源区域RXN2中。第四基鳍410BS可从衬底100在第三方向D3上突出。第四鳍型图案410可从第四基鳍410BS突出。第四鳍型图案410可由在第一方向D1上延伸的第四鳍沟槽FT4限定。第四基鳍410BS可由在第二方向D2上彼此间隔开的第一深沟槽DT1和第二深沟槽DT2限定。第四基鳍410BS的侧壁410BS_SW可由第一深沟槽DT1和第二深沟槽DT2限定。第四基鳍410BS和第四鳍型图案410的描述可与第二基鳍210BS和第二鳍型图案210的描述基本上相同。
尽管第一鳍型图案至第四鳍型图案110、210、310和410中的每一个的数量被示出为两个，但这仅是为了说明方便，数量不限于此。第一鳍型图案至第四鳍型图案110、210、310和410中的每一个可有一个或更多个。
在根据一些示例实施例的半导体装置中，基于第一鳍沟槽FT1的底表面/从第一鳍沟槽FT1的底表面测量，第一深沟槽DT1比第二深沟槽DT2深。第一深沟槽DT1的深度DP1大于第二深沟槽DT2的深度DP2。例如，第一深沟槽DT1的深度DP1可基于第一深沟槽DT1的底表面的最深部分或从第一深沟槽DT1的底表面的最深部分测量。类似地，第二深沟槽DT2的深度DP2可基于第二深沟槽DT2的底表面的最深部分或从第二深沟槽DT2的底表面的最深部分测量。
第二深沟槽DT2将第一基鳍110BS和第三基鳍310BS分离。第二深沟槽DT2将第二基鳍210BS和第四基鳍410BS分离。在根据一些示例实施例的半导体装置中，第二深沟槽DT2的底表面可如图4所示为平坦。换言之，在第一基鳍110BS的第二侧壁110BS_SW2和第三基鳍310BS的侧壁310BS_SW之间，第二深沟槽DT2的深度DP2可恒定。
在图3中，第一深沟槽DT1可包括具有第一宽度的上沟槽UDT以及具有比第一宽度窄的第二宽度的下沟槽LDT。下沟槽LDT可形成在上沟槽UDT的底表面上。例如，下沟槽LDT的侧壁和上沟槽UDT的侧壁通过上沟槽UDT的底表面连接。
第一深沟槽DT1将第一基鳍110BS和第二基鳍210BS分离。例如，第一基鳍110BS和第二基鳍210BS可通过上沟槽UDT分离。第一基鳍110BS的第一侧壁110BS_SW1和第二基鳍210BS的第一侧壁210BS_SW1可由上沟槽UDT限定。例如，上沟槽UDT的侧壁可以是第一基鳍110BS的第一侧壁110BS_SW1和第二基鳍210BS的第一侧壁210BS_SW1。
例如，第一基鳍110BS的第一侧壁110BS_SW1可以是倾斜表面，例如，相对于平行于衬底100的上表面的方向倾斜。第一基鳍110BS的第一侧壁110BS_SW1的最下部可以是第一基鳍110BS的第一侧壁110BS_SW1的倾斜度(或切线的斜率)变为零的点。例如，上沟槽UDT的侧壁和上沟槽UDT的底表面可基于第一基鳍110BS的第一侧壁110BS_SW1的倾斜度变为0的点彼此分开。类似地，第二深沟槽DT2的侧壁和第二深沟槽DT2的底表面可基于第一基鳍110BS的第二侧壁110BS_SW2的倾斜度(或切线的斜率)变为零的点彼此分开。
在根据一些示例实施例的半导体装置中，基于第一鳍沟槽FT1的底表面或从第一鳍沟槽FT1的底表面测量，上沟槽UDT比下沟槽LDT浅。基于第一鳍沟槽FT1的底表面或从第一鳍沟槽FT1的底表面测量，上沟槽UDT的深度DP11小于下沟槽LDT的深度DP1。下沟槽LDT可比上沟槽UDT深第一深度差DP12。第一深沟槽DT1的深度DP1可以是下沟槽LDT的深度。
第一深沟槽DT1可包括第一深沟槽的中心部分DT1_CP和第一深沟槽的边缘部分DT1_EP。第一深沟槽的中心部分DT1_CP可限定在第一深沟槽的边缘部分DT1_EP之间。下沟槽LDT可位于第一深沟槽的中心部分DT1_CP中。
作为示例，随着边缘部分DT1_EP远离第一基鳍110BS的第一侧壁110BS_SW1或第二基鳍210BS的第一侧壁210BS_SW1，第一深沟槽的边缘部分DT1_EP的深度可恒定。作为另一示例，随着边缘部分DT1_EP远离第一基鳍110BS的第一侧壁110BS_SW1或第二基鳍210BS的第一侧壁210BS_SW1，第一深沟槽的边缘部分DT1_EP的深度可减小。作为另一示例，随着边缘部分DT1_EP远离第一基鳍110BS的第一侧壁110BS_SW1或第二基鳍210BS的第一侧壁210BS_SW1，第一深沟槽的边缘部分DT1_EP的深度可减小然后保持恒定。在图3中，随着边缘部分DT1_EP远离第一基鳍110BS的第一侧壁110BS_SW1或第二基鳍210BS的第一侧壁210BS_SW1，第一深沟槽的边缘部分DT1_EP的深度可保持恒定。
随着中心部分DT1_CP远离第一基鳍110BS的第一侧壁110BS_SW1，第一深沟槽的中心部分DT1_CP的深度可增加然后再次减小。类似地，随着中心部分DT1_CP远离第二基鳍210BS的第一侧壁210BS_SW1，第一深沟槽的中心部分DT1_CP的深度可增加然后再次减小。
场绝缘膜105可形成在衬底100上。场绝缘膜105可形成在第一p型有源区域RXP1、第二p型有源区域RXP2、第一n型有源区域RXN1、第二n型有源区域RXN2、第一场区域FX1和第二场区域FX2上方或可形成在第一p型有源区域RXP1、第二p型有源区域RXP2、第一n型有源区域RXN1、第二n型有源区域RXN2、第一场区域FX1和第二场区域FX2上。
场绝缘膜105可填充第一深沟槽DT1和第二深沟槽DT2。场绝缘膜105可填充第一鳍沟槽至第四鳍沟槽FT1、FT2、FT3和FT4中的一些。场绝缘膜105可形成在第一鳍型图案110的侧壁的一部分上、第二鳍型图案210的侧壁的一部分上、第三鳍型图案310的侧壁的一部分上和第四鳍型图案410的侧壁的一部分上。
第一鳍型图案至第四鳍型图案110、210、310和410可各自从场绝缘膜105的上表面在第三方向D3上向上突出。例如，场绝缘膜105可包括诸如氧化硅的氧化物膜、诸如氮化硅的氮化物膜、诸如氮氧化硅的氮氧化物膜或它们的组合膜。
在图5中，场绝缘膜105可完全覆盖第一下鳍型图案110LP的侧壁。然而，场绝缘膜105不覆盖第一上鳍型图案110UP的侧壁。
在图6中，场绝缘膜105覆盖第一下鳍型图案110LP的侧壁的一部分，并且不覆盖第一下鳍型图案110LP的侧壁的其余部分。第一下鳍型图案110LP包括从场绝缘膜105的上表面向上突出的部分。
在图7中，场绝缘膜105可完全覆盖第一下鳍型图案110LP的侧壁。此外，场绝缘膜105可覆盖第一上鳍型图案110UP的侧壁的一部分。
第一栅电极至第三栅电极120、220和320可各自在第二方向D2上延伸。第一栅电极至第三栅电极120、220和320可各自设置在场绝缘膜105上。
第一栅电极120可与第一鳍型图案110和第二鳍型图案210交叉。第二栅电极220可与第三鳍型图案310交叉。第三栅电极320可与第四鳍型图案410交叉。然而，栅电极和鳍型图案之间的交叉关系仅是为了说明方便，并不限于此。例如，布置在第一方向D1上的多个第一栅电极120中的至少一个可连接或直接连接至第二栅电极220和/或第三栅电极320。替换地或另外地，布置在第一方向D1上的多个第一栅电极120中的至少一个可被分离为两部分。第一栅电极120中的被分离成两部分的一个栅电极与第一鳍型图案110交叉，第一栅电极120的其余栅电极可与第二鳍型图案210交叉。
例如，第一栅电极至第三栅电极120、220和320可包括氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及它们的组合中的至少一种。第一栅电极至第三栅电极120、220和320可由彼此相同或不同的材料形成或包括彼此相同或不同的材料。
第一栅电极至第三栅电极120、220和320可各自分别包括导电金属氧化物、导电金属氮氧化物等。替换地或另外地，第一栅电极至第三栅电极120、220和320还可包括上述材料的氧化形式。
第一栅电极120和第二栅电极220可通过栅极分离图案GCS分离。第一栅电极120和第三栅电极320可通过栅极分离图案GCS分离。栅极分离图案GCS可设置在场绝缘膜105上。在根据一些示例实施例的半导体装置中，栅极分离图案GCS可不缩回到场绝缘膜105中。
例如，栅极分离图案GCS可包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)、氧化铝(AlO)及它们的组合中的至少一种。尽管各个栅极分离图案GCS被示出为单膜，但示例实施例不限于此。
第一栅极间隔件140可设置在第一栅电极120的侧壁上。第一栅极间隔件140可在第二方向D2上延伸。例如，第一栅极间隔件140可包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)及它们的组合中的至少一种。尽管未示出，但是栅极间隔件也可形成在第二栅电极220和第三栅电极320的侧壁上。
第一栅极绝缘膜130可沿着第一栅电极120的侧壁和底表面延伸。第二栅极绝缘膜230可沿着第二栅电极220的侧壁和底表面延伸。第三栅极绝缘膜330可沿着第三栅电极320的侧壁和底表面延伸。第一栅极绝缘膜至第三栅极绝缘膜130、230和330可沿着场绝缘膜105的上表面延伸。
以第一栅极绝缘膜130为例，第一栅极绝缘膜130可沿着从场绝缘膜105向上突出的第一鳍型图案110的轮廓、第二鳍型图案210的轮廓和场绝缘膜105的上表面形成。尽管未示出，但是第一栅极绝缘膜130可包括沿着从场绝缘膜105向上突出的第一鳍型图案110的轮廓和第二鳍型图案210的轮廓的界面膜。例如，界面膜可包括氧化硅。
在根据一些示例实施例的半导体装置中，第一栅极绝缘膜至第三栅极绝缘膜130、230和330各自可不沿着栅极分离图案GCS的侧壁延伸。栅极分离图案GCS可与第一栅电极至第三栅电极120、220和320接触。
第一栅极绝缘膜至第三栅极绝缘膜130、230和330可包括氧化硅、氮氧化硅、氮化硅和介电常数高于氧化硅的高介电常数材料中的至少一种。例如，高介电常数材料可包括氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种。
根据一些示例实施例的半导体装置可包括使用负电容器的NC(负电容)FET。例如，第一栅极绝缘膜至第三栅极绝缘膜130、230和330中的每一个可包括具有铁电性质的铁电材料膜以及具有顺电性质的顺电材料膜。
铁电材料膜可具有负电容，并且顺电材料膜可具有正电容。例如，如果两个或更多个电容器串联连接并且各个电容器的电容具有正值，则串联的总电容相对于各个单独的电容器的电容减小。另一方面，如果串联连接的两个或更多个电容器的电容中的至少一个具有负值，则串联的总电容可大于各个单独的电容的绝对值，同时具有正值。
当具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接时，串联连接的铁电材料膜和顺电材料膜的总电容值可增加。利用增加的总电容值，包括铁电材料膜的晶体管在室温下可具有小于60mV/decade的亚阈值摆幅(SS)。
铁电材料膜可具有铁电性质。例如，铁电材料膜可包括氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。这里，作为示例，氧化铪锆可以是通过用锆(Zr)掺杂氧化铪而获得的材料。作为另一示例，氧化铪锆可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
替换地或另外地，铁电材料膜还可包括掺杂的掺杂剂。例如，掺杂剂可包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。根据铁电材料膜中包含哪种类型的铁电材料，包含在铁电材料膜中的掺杂剂的类型可不同。
当铁电材料膜包括氧化铪时，包含在铁电材料膜中的掺杂剂可包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
当掺杂剂是铝(Al)时，铁电材料膜可包括3at％至8at％(原子％)的铝。这里，掺杂剂的比率可以是铝与铪和铝之和的比率。
当掺杂剂是硅(Si)时，铁电材料膜可包括2at％至10at％的硅。当掺杂剂是钇(Y)时，铁电材料膜可包括2at％至10at％的钇。当掺杂剂是钆(Gd)时，铁电材料膜可包括1at％至7at％的钆。当掺杂剂是锆(Zr)时，铁电材料膜可包括50at％至80at％的锆。
顺电材料膜可具有顺电性质。例如，顺电材料膜可包括氧化硅和具有高介电常数的金属氧化物中的至少一种。包含在顺电材料膜中的金属氧化物可包括但不限于例如氧化铪、氧化锆和氧化铝中的至少一种。
铁电材料膜和顺电材料膜可包括相同的材料。铁电材料膜具有铁电性质，但顺电材料膜可不具有铁电性质。例如，当铁电材料膜和顺电材料膜包括氧化铪时，包含在铁电材料膜中的氧化铪的晶体结构不同于包含在顺电材料膜中的氧化铪的晶体结构。
铁电材料膜的厚度可具有铁电性质。例如，铁电材料膜的厚度可以是但不限于0.5nm至10nm。由于各铁电材料可具有表现出铁电性质的不同临界厚度，所以铁电材料膜的厚度可根据铁电材料而变化。
作为示例，第一栅极绝缘膜至第三栅极绝缘膜130、230和330中的每一个可包括一个铁电材料膜。作为另一示例，第一栅极绝缘膜至第三栅极绝缘膜130、230和330可各自包括彼此间隔开的多个铁电材料膜。第一栅极绝缘膜至第三栅极绝缘膜130、230和330可各自具有多个铁电材料膜和多个顺电材料膜交替地层叠的层叠膜结构。
第一栅极覆盖图案至第三栅极覆盖图案145、245和345可设置在第一栅电极至第三栅电极120、220和320的上表面上。此外，第一栅极覆盖图案145可设置在第一栅极间隔件140的上表面上。尽管未示出，第二栅极覆盖图案245和第三栅极覆盖图案345也可具有与第一栅极覆盖图案145相似的形状。例如，第一栅极覆盖图案至第三栅极覆盖图案145、245和345可各自包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)及它们的组合中的至少一种。
与所示不同，第一栅极覆盖图案145可设置在第一栅极间隔件140之间。在这种情况下，第一栅极覆盖图案145的上表面可设置在与第一栅极间隔件140的上表面相同的平面上。尽管未示出，但是第二栅极覆盖图案245和第三栅极覆盖图案345也可具有与第一栅极覆盖图案145相似的形状。
与所示不同，第一栅极覆盖图案至第三栅极覆盖图案145、245和345可不设置在第一栅电极至第三栅电极120、220和320上。
第一源极/漏极图案150可形成在第一鳍型图案110上。第一源极/漏极图案150可设置在第一栅电极120的任一侧。第一源极/漏极图案150可连接至第一上鳍型图案110UP。第一源极/漏极图案150可包括p型杂质，例如可包括诸如硼的杂质。
第二源极/漏极图案250可形成在第二鳍型图案210上。第二源极/漏极图案250可设置在第一栅电极120的任一侧。第二源极/漏极图案250可包括n型杂质，例如可包括磷或砷中的至少一种。第一源极/漏极图案150和第二源极/漏极图案250可各自包括但不限于通过诸如同质或异质外延工艺的外延工艺形成的外延图案。
尽管未示出，但是源极/漏极图案可形成在第二栅电极220和第三栅电极320的两侧。
蚀刻停止膜155可设置在第一栅电极120的侧壁上以及第一源极/漏极图案150和第二源极/漏极图案250上。蚀刻停止膜155可包括相对于下层间绝缘膜191(稍后描述)具有蚀刻选择性的材料。例如，蚀刻停止膜155可包括氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)及它们的组合中的至少一种。
下层间绝缘膜191可设置在蚀刻停止膜155上。下层间绝缘膜191可不覆盖第一栅极覆盖图案至第三栅极覆盖图案145、245和345的上表面。例如，下层间绝缘膜191的上表面可设置在与第一栅极覆盖图案145的上表面相同的平面上。
上层间绝缘膜190可设置在下层间绝缘膜191上。
例如，上层间绝缘膜190和下层间绝缘膜191可各自包括氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。例如，低介电常数材料可包括但不限于氟化四乙基原硅酸盐(FTEOS)、氢硅倍半氧烷(HSQ)、双苯并环丁烯(BCB)、四甲基原硅酸盐(TMOS)、八甲基氯四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基硼酸甲硅烷(TMSB)、二乙酰氧基二叔丁硅氧烷(DADBS)、三甲基硅磷酸盐(TMSP)、聚四氟乙烯(PTFE)、TOSZ(Tonen SilaZen)、FSG(氟硅酸盐玻璃)、诸如聚环氧丙烷的聚酰亚胺纳米泡沫、CDO(碳掺杂氧化硅)、OSG(有机硅酸盐玻璃)、SiLK、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或它们的组合。
布线195可设置在上层间绝缘膜190内部。尽管布线195被示出为设置在在第三方向D3上与第二场区域FX2叠置的位置处，但这仅是为了说明方便，示例实施例不限于此。布线195可设置在在第三方向D3上与第一场区域FX1和有源区域RXP1、RXP2、RXN1和RXN2叠置的位置处。例如，布线195可包括金属、金属合金、导电金属氮化物、导电金属碳化物、导电金属氧化物、导电半导体材料、导电金属硅化物及它们的组合中的至少一种。
图10是用于说明根据一些示例实施例的半导体装置的示图。图11和图12是图10的部分P和部分Q的放大图。为了说明方便，将主要描述与使用图1至图9描述的那些不同的点。
参照图10至图12，在根据一些示例实施例的半导体装置中，上沟槽UDT还可包括形成在上沟槽UDT的侧壁和上沟槽UDT的底表面会聚的点处的第一底部凹陷DT1_RCS。
例如，上沟槽UDT的深度DP11可基于第一底部凹陷DT1_RCS的最深部分或从第一底部凹陷DT1_RCS的最深部分测量。随着第一底部凹陷DT1_RCS远离第一基鳍110BS的第一侧壁110BS_SW1或第二基鳍210BS的第一侧壁210BS_SW1，第一底部凹陷DT1_RCS的深度可减小。
第一底部凹陷DT1_RCS可形成在第一深沟槽的边缘部分DT1_EP。例如，随着边缘部分DT1_EP远离第一基鳍110BS的第一侧壁110BS_SW1或第二基鳍210BS的第一侧壁210BS_SW1，第一深沟槽的边缘部分DT1_EP的深度可减小然后保持恒定。
与所示不同，随着边缘部分DT1_EP远离第一基鳍110BS的第一侧壁110BS_SW1或第二基鳍210BS的第一侧壁210BS_SW1，第一深沟槽的边缘部分DT1_EP的深度可连续减小。
第二深沟槽DT2还可包括形成在第二深沟槽DT2的侧壁和第二深沟槽DT2的底表面会聚的点处的第二底部凹陷DT2_RCS。
例如，第二深沟槽DT2的深度DP2可基于第二底部凹陷DT2_RCS的最深部分测量。
随着第二底部凹陷DT2_RCS远离第一基鳍110BS的第二侧壁110BS_SW2或第三基鳍310BS的侧壁310BS_SW，第二底部凹陷DT2_RCS的深度可减小。
例如，随着第二深沟槽DT2远离第一基鳍110BS的第二侧壁110BS_SW2，第二深沟槽DT2的深度可减小，保持恒定，然后再次增加。与所示不同，随着第二深沟槽DT2远离第一基鳍110BS的第二侧壁110BS_SW2，第二深沟槽DT2的深度可减小然后再次增加。
在图10中，上沟槽UDT的深度DP11可以但不限于与第二深沟槽DT2的深度DP2相同。
图13是用于说明根据一些示例实施例的半导体装置的示图。图14和图15各自是图13的部分P的放大图。为了说明方便，将主要描述与使用图10至图12描述的那些不同的点。
参照图13至图15，在根据一些示例实施例的半导体装置中，基于第一鳍沟槽FT1的底表面，第一深沟槽DT1的深度DP1可与第二深沟槽DT2的深度DP2相同。
例如，上沟槽UDT的深度DP11可与第二深沟槽DT2的深度DP2相同。
在图14中，上沟槽UDT的深度可与下沟槽LDT的深度相同。例如，基于第一鳍沟槽FT1的底表面，到第一底部凹陷DT1_RCS的最下部的深度可与到下沟槽LDT的最下部的深度相同。
在图15中，上沟槽UDT的深度可大于下沟槽LDT的深度。上沟槽UDT可比下沟槽LDT深第一深度差DP12。例如，基于第一鳍沟槽FT1的底表面，到第一底部凹陷DT1_RCS的最下部的深度可大于到下沟槽LDT的最下部的深度。第一深沟槽DT1的深度DP1可以是上沟槽UDT的深度。
图16是用于说明根据一些示例实施例的半导体装置的示图。图17A和图17B分别是用于说明根据一些示例实施例的半导体装置的示图。为了说明方便，将主要描述与使用图1至图9描述的那些不同的点。
参照图16，在根据一些示例实施例的半导体装置中，第一基鳍至第四基鳍110BS、210BS、310BS和410BS可被限定为从第二深沟槽DT2的底表面向上突出的部分。
第二深沟槽DT2的深度DP2可以是第一基鳍至第四基鳍110BS、210BS、310BS和410BS的高度。
第一深沟槽DT1的一部分限定第一基鳍110BS的第一侧壁110BS_SW1。随着第一深沟槽DT1远离场绝缘膜105的上表面，第一深沟槽DT1在第二方向D2上的宽度连续减小。
参照图17A和图17B，根据一些示例实施例的半导体装置还包括设置在第一深沟槽DT1内部的突起图案PFF。
突起图案PFF可从第一深沟槽DT1的底表面突出。第一深沟槽DT1的底表面可由衬底100限定。突起图案PFF可从衬底100突出。
在图17A中，基于第一鳍沟槽FT1的底表面，第一深沟槽DT1的深度DP1小于第二深沟槽DT2的深度DP2。
第一基鳍至第四基鳍110BS、210BS、310BS和410BS可被限定为从第一深沟槽DT1的底表面向上突出的部分。第一深沟槽DT1的深度DP1可以是第一基鳍至第四基鳍110BS、210BS、310BS和410BS的高度。
在图17B中，基于第一鳍沟槽FT1的底表面/从第一鳍沟槽FT1的底表面测量，第一深沟槽DT1的深度DP1可与第二深沟槽DT2的深度DP2基本上相同。
突起图案PFF的高度H_PFF小于第一基鳍110BS的高度DP1。
图18是用于说明根据一些示例实施例的半导体装置的示图。图19是用于说明根据一些示例实施例的半导体装置的示图。图20是用于说明根据一些示例实施例的半导体装置的示图。图21是用于说明根据一些示例实施例的半导体装置的示图。图22A和图22B分别是用于说明根据一些示例实施例的半导体装置的示图。为了说明方便，将主要描述与使用图1至图9描述的那些不同的点。
参照图18，在根据一些示例实施例的半导体装置中，第一上鳍型图案110UP和第三上鳍型图案310UP可各自具有复合膜结构。
第一上鳍型图案110UP可包括顺序地设置在第一下鳍型图案110LP上的第1_1上鳍型图案110UP_1和第1_2上鳍型图案110UP_2。最下面的第1_1上鳍型图案110UP_1可直接连接至第一下鳍型图案110LP。第1_2上鳍型图案110UP_2可直接连接至第1_1上鳍型图案110UP_1。
第1_1上鳍型图案110UP_1和第1_2上鳍型图案110UP_2可由彼此不同的材料形成。例如，第1_1上鳍型图案110UP_1可由硅锗形成或包括硅锗。第1_2上鳍型图案110UP_2可由与第一下鳍型图案110LP相同的材料形成或包括与第一下鳍型图案110LP相同的材料。例如，第1_2上鳍型图案110UP_2可由硅制成或包括硅。
第三上鳍型图案310UP可包括顺序地设置在第三下鳍型图案310LP上的第3_1上鳍型图案310UP_1和第3_2上鳍型图案310UP_2。第三上鳍型图案310UP的描述可与第一上鳍型图案110UP的描述基本上相同。
尽管第一上鳍型图案110UP被示出为包括多个第1_1上鳍型图案110UP_1和单个第1_2上鳍型图案110UP_2，但示例实施例不限于此。
作为示例，与所示不同，第一上鳍型图案110UP可包括单个第1_1上鳍型图案110UP_1和单个第1_2上鳍型图案110UP_2。
作为另一示例，与所示不同，第一上鳍型图案110UP可包括多个第1_1上鳍型图案110UP_1和多个第1_2上鳍型图案110UP_2。
参照图19，在根据一些示例实施例的半导体装置中，第二鳍型图案210和第四鳍型图案410可各自具有复合膜结构。
第二鳍型图案210可包括例如第二下鳍型图案210LP和第二上鳍型图案210UP。第二上鳍型图案210UP设置在第二下鳍型图案210LP上。第二上鳍型图案210UP可直接连接至第二下鳍型图案210LP。第二下鳍型图案210LP连接(例如，直接连接)至第二基鳍210BS。第二下鳍型图案210LP可由与第二基鳍210BS相同的材料形成或包括与第二基鳍210BS相同的材料。
例如，第二下鳍型图案210LP和第二上鳍型图案210UP包括彼此不同的材料，并且可不包括任何共同的材料。第二下鳍型图案210LP和第二基鳍210BS可由硅形成。第二上鳍型图案210UP可包括电子迁移率大于硅的半导体材料。
第四鳍型图案410可包括例如第四下鳍型图案410LP和第四上鳍型图案410UP。第四鳍型图案410的描述可与第二鳍型图案210的描述基本上相同。
参照图20，根据一些示例实施例的半导体装置还可包括突起结构PRT。
例如，突起结构PRT可形成为从第一鳍沟槽FT1的底部突出，并且形成为低于场绝缘膜105的上表面。突起结构PRT可位于第一鳍沟槽FT1和第一深沟槽DT1之间的边界处。突起结构PRT可位于第一鳍沟槽FT1和第二深沟槽DT2之间的边界处。尽管突起结构PRT被示出为形成在第一p型有源区域RXP1的两个边界处，但示例实施例不限于此。突起结构PRT也可仅形成在第一p型有源区域RXP1的一个边界处。
突起结构PRT可位于鳍沟槽FT1、FT2、FT3和FT4与深沟槽DT1和DT2之间的边界处。突起结构PRT的一个侧壁可由鳍沟槽FT1、FT2、FT3和FT4限定，突起结构PRT的另一侧壁可由深沟槽DT1和DT2限定。突起结构PRT可位于有源区域RXP1、RXP2、RXN1和RXN2的边界处。
参照图21，第一栅极绝缘膜至第三栅极绝缘膜130、230和330可各自沿着栅极分离图案GCS的侧壁延伸。
栅极分离图案GCS可不与第一栅电极至第三栅电极120、220和320接触。
参照图22A，在根据一些示例实施例的半导体装置中，栅极分离图案GCS的一部分可被插入到场绝缘膜105中。
参照图22B，根据一些示例实施例的半导体装置还可包括设置在场区域FX1和FX2中的第一伪鳍型图案DPF1和第二伪鳍型图案DPF2。
第一场区域FX1和第二场区域FX2中的每一个可以是设置有第一伪鳍型图案DPF1和第二伪鳍型图案DPF2的区域。例如，第一场区域FX1和第二场区域FX2不由上述第一深沟槽DT1和第二深沟槽DT2限定。
比第一鳍沟槽FT1和第二鳍沟槽FT2深的第1_1深沟槽DT1_1可形成在第一场区域FX1中。第1_1深沟槽DT1_1不形成在第二场区域FX2中。比第一鳍沟槽FT1和第二鳍沟槽FT2深的第1_1深沟槽DT1_1设置在第一场区域FX1中，而不设置在第二场区域FX2中。
尽管两个伪鳍型图案DPF1和DPF2被示出为设置在第一场区域FX1和第二场区域FX2中，但这仅是为了说明方便，示例实施例不限于此。例如，一个或更多个伪鳍型图案可设置在相邻有源区域RXP1、RXP2、RXN1和RXN2之间的场区域FX1和FX2中。
作为示例，与所示不同，第1_1深沟槽DT1_1可紧邻第一鳍型图案110。例如，第一伪鳍型图案DPF1可不设置在第1_1深沟槽DT1_1和第一鳍型图案110之间。
作为另一示例，与所示不同，第1_1深沟槽DT1_1可紧邻第二鳍型图案210。例如，第二伪鳍型图案DPF2可不设置在第1_1深沟槽DT1_1和第二鳍型图案210之间。
图23是用于说明根据一些示例实施例的半导体装置的电路图。图24是示出图23的半导体装置的布局图。图25是沿着图24的D-D截取的截面图。作为参考，图25仅示出第五至第九鳍型图案510、520、530、540和550。
参照图23和图24，根据一些示例实施例的半导体装置可包括并联连接在电源节点VCC和接地节点VSS之间的一对反相器INV1和INV2以及连接至相应反相器INV1和INV2的输出节点的第一通过晶体管PS1和第二通过晶体管PS2。第一通过晶体管PS1和第二通过晶体管PS2可分别连接至位线BL和互补位线/BL。第一通过晶体管PS1和第二通过晶体管PS2的栅极可连接至字线WL。半导体装置可包括例如静态随机存取存储器(SRAM)，并且一对反相器INV1和INV2、第一通过晶体管PS1和第二通过晶体管PS2可对应于SRAM单元的晶体管。SRAM单元可以是六晶体管(6T)单元，或者可包括比图23至图25所示那些更少或更多的晶体管。
第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，并且第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PMOS晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NMOS晶体管。另外，为了使第一反相器INV1和第二反相器INV2形成单个锁存电路，第一反相器INV1的输入节点连接至第二反相器INV2的输出节点，并且第二反相器INV2的输入节点连接至第一反相器INV1的输出节点。
这里，参照图23和图24，彼此间隔开的第五鳍型图案510、第六鳍型图案520、第七鳍型图案530、第八鳍型图案540和第九鳍型图案550形成为在第一方向D1上较长地延伸。第六鳍型图案520和第七鳍型图案530可具有比第五鳍型图案510、第八鳍型图案540和第九鳍型图案550短的延伸长度。
此外，第一导线561、第二导线562、第三导线563、第四导线564和第五导线565在第二方向D2上较长地延伸，并且形成为与第五至第九鳍型图案510、520、530、540和550交叉。具体地，第一导线561与第五鳍型图案510和第六鳍型图案520完全交叉，并且可与第七鳍型图案530的末端部分地叠置。第三导线563与第八鳍型图案540和第七鳍型图案530完全交叉，并且可与第六鳍型图案520的末端部分地叠置。第二导线562与第五鳍型图案510和第九鳍型图案550完全交叉。第四导线564形成为与第八鳍型图案540交叉，并且第五导线565形成为与第九鳍型图案550交叉。
如所示，第一上拉晶体管PU1被限定在第一导线561与第六鳍型图案520交叉的区域周围，第一下拉晶体管PD1被限定在第一导线561与第五鳍型图案510交叉的区域周围，第一通过晶体管PS1被限定在第二导线562与第五鳍型图案510交叉的区域周围。第二上拉晶体管PU2被限定在第三导线563与第七鳍型图案530交叉的区域周围，第二下拉晶体管PD2被限定在第三导线563与第八鳍型图案540交叉的区域周围，并且第二通过晶体管PS2被限定在第四导线564与第八鳍型图案540交叉的区域周围。此外，第三下拉晶体管PD3被限定在第五导线565与第九鳍型图案550交叉的区域周围，并且第三通过晶体管PS3被限定在第二导线562与第九鳍型图案550交叉的区域周围。
尽管未示出，但是源极/漏极可形成在第一导线至第五导线561至565与第五鳍型图案至第九鳍型图案510、520、530、540和550交叉的区域的两侧。另外，可形成大量接触件。此外，接触件575和576通过第一共享接触件581连接。此外，接触件571和574通过第二共享接触件582连接。接触件572和573通过第三共享接触件583连接。
参照图25，第六鳍型图案520和第七鳍型图案530可设置在PMOS形成区域中。第五鳍型图案510、第八鳍型图案540和第九鳍型图案550可设置在NMOS形成区域中。
第六鳍型图案520和第七鳍型图案530可由第五鳍沟槽FT5限定。第六鳍型图案520可包括第六下鳍型图案520LP和第六上鳍型图案520UP。第七鳍型图案530可包括第七下鳍型图案530LP和第七上鳍型图案530UP。第六鳍型图案520和第七鳍型图案530的描述与第一鳍型图案110的描述基本上相同。
第五鳍型图案510、第八鳍型图案540和第九鳍型图案550可由第六鳍沟槽FT6限定。第五鳍型图案510、第八鳍型图案540和第九鳍型图案550的描述与第二鳍型图案210的描述基本上相同。
可在设置在NMOS形成区域中的第五鳍型图案510与设置在PMOS形成区域中的第六鳍型图案520之间形成第三深沟槽DT3。此外，可在设置在NMOS形成区域中的第八鳍型图案540与设置在PMOS形成区域中的第七鳍型图案530之间形成第三深沟槽DT3。
示例实施例不限于上述那些。此外，除非从上下文清楚，否则示例实施例未必彼此互斥。例如，一些示例实施例可包括参照一个附图描述的特征，并且也可包括参考另一附图描述的特征。
图26是用于说明根据一些示例实施例的半导体装置的示例布局图。图27至图29是沿着图26的F-F、G-G和H-H截取的截面图。
作为参考，图26是图1所示的布局图的一部分。例如，沿着图26的E-E截取的截面图可以是与图2、图10和图16至图22之一中的第一p型有源区域RXP1和第一n型有源区域RXN1对应的部分。图26的第一区域I的描述可与使用图1至图14描述的基本上相同。因此，以下描述将聚焦于与图26的第二区域II有关的内容。
参照图26至图29，在根据一些示例实施例的半导体装置中，衬底100包括第一区域I和第二区域II。
第一区域I可以是高电压操作区域或者对应于高电压操作区域。第二区域II可以是低电压操作区域或者对应于低电压操作区域。例如，第一区域I可以是I/O区域。第二区域II可以是逻辑区域和/或SRAM区域。
第四栅电极620、第一下部图案BP1、第二下部图案BP2、第一片状图案NS1和第二片状图案NS2可设置在第二区域II中。第一下部图案BP1和第一片状图案NS1可设置在PMOS形成区域中。第二下部图案BP2和第二片状图案NS2可设置在NMOS形成区域中。
第一下部图案BP1和第二下部图案BP2可各自从衬底100突出。第一下部图案BP1和第二下部图案BP2可各自在第一方向D1上较长地延伸。第一下部图案BP1和第二下部图案BP2可通过第七鳍沟槽FT7分离。
可在第一下部图案BP1上设置多个第一片状图案NS1。多个第一片状图案NS1可在第三方向D3上与第一下部图案BP1间隔开。可在第二下部图案BP2上设置多个第二片状图案NS2。多个第二片状图案NS2可在第三方向D3上与第二下部图案BP2间隔开。尽管第一片状图案NS1和第二片状图案NS2的数量被示出为三个，但它们的数量不限于此。
在根据一些示例实施例的半导体装置中，第一下部图案BP1和第二下部图案BP2可各自是包括硅的硅下部图案。第一片状图案NS1和第二片状图案NS2可各自是包括硅的硅片状图案。
场绝缘膜105可覆盖第一下部图案BP1和第二下部图案BP2的侧壁。场绝缘膜105不形成在第一下部图案BP1的上表面和第二下部图案BP2的上表面上。
第四栅电极620可在第二方向D2上延伸。第四栅电极620可形成在第一下部图案BP1和第二下部图案BP2上。第四栅电极620可与第一下部图案BP1和第二下部图案BP2交叉。第四栅电极620可包裹第一片状图案NS1和第二片状图案NS2。
第四栅极绝缘膜630可沿着场绝缘膜105的上表面、第一下部图案BP1的上表面和第二下部图案BP2的上表面延伸。第四栅极绝缘膜630可包裹第一片状图案NS1和第二片状图案NS2。可沿着第一片状图案NS1的周边和第二片状图案NS2的周边设置第四栅极绝缘膜630。可在第四栅极绝缘膜630上设置第四栅电极620。第四栅极绝缘膜630可设置在第四栅电极620与第一片状图案NS1之间以及第四栅电极620与第二片状图案NS2之间。
第二栅极间隔件640可设置在第四栅电极620的侧壁上。
在图28中，设置在第一下部图案BP1上的第二栅极间隔件640可仅包括外间隔件641。在第一下部图案BP1与第一片状图案NS1之间以及相邻的第一片状图案NS1之间没有设置内间隔件。
在图29中，设置在第二下部图案BP2上的第二栅极间隔件640可包括外间隔件641和内间隔件642。内间隔件642可设置在第二下部图案BP2与第二片状图案NS2之间以及相邻的第二片状图案NS2之间。
第四栅极覆盖图案645可设置在第四栅电极620和第二栅极间隔件640上。
第三源极/漏极图案650可形成在第一下部图案BP1上。第三源极/漏极图案650连接至第一片状图案NS1。第三源极/漏极图案650可包括p型杂质。
第四源极/漏极图案750可形成在第二下部图案BP2上。第四源极/漏极图案750连接至第二片状图案NS2。第四源极/漏极图案750可包括n型杂质。
图30至图36是用于说明根据一些示例实施例的半导体装置的制造方法的中间阶段图。作为参考，图30至图36可以是沿着图1的A-A截取的截面图的一部分。
参照图30，在衬底100内部形成外延图案EPI_P。例如，蚀刻衬底100的一部分以在衬底100内部形成图案沟槽。通过外延工艺在图案沟槽内部形成外延图案EPI_P。外延图案EPI_P可以是同质外延图案，或者可以是异质外延图案。外延图案EP_P可包括诸如硼的杂质；然而，示例实施例不限于此。
随后，在与外延图案EPI_P叠置的位置处形成第一鳍硬掩模HM_PF。在不与外延图案EPI_P叠置的位置处形成第二鳍硬掩模HM_NF。
随后，在衬底100上形成第一蚀刻掩模MASK_ET1。第一蚀刻掩模MASK_ET1不与外延图案EPI_P叠置。
参照图31，使用第一蚀刻掩模MASK_ET1和第一鳍硬掩模HM_PF形成第一鳍型图案110。
第一鳍型图案110可由第一鳍沟槽FT1限定。
参照图31和图32，在去除第一蚀刻掩模MASK_ET1之后，在第一鳍型图案110上形成第二蚀刻掩模MASK_ET2。
第一鳍沟槽FT1的一部分通过第二蚀刻掩模MASK_ET2暴露。暴露的第一鳍沟槽FT1可最靠近第二鳍硬掩模HM_NF。
参照图33，使用第二蚀刻掩模MASK_ET2和第二鳍硬掩模HM_NF形成第二鳍型图案210。
第二鳍型图案210可由第二鳍沟槽FT2限定。
在彼此最靠近的第一鳍型图案110和第二鳍型图案210之间形成比第一鳍沟槽FT1和第二鳍沟槽FT2更深的边界沟槽。
参照图34和图35，去除第二蚀刻掩模MASK_ET2。
随后，可在衬底100上形成填充第一鳍沟槽FT1和第二鳍沟槽FT2的预场绝缘膜105p_A。
随后，可在预场绝缘膜105p_A上形成深沟槽掩模MASK_DT。深沟槽掩模MASK_DT可不与第一鳍型图案110的一部分和第二鳍型图案210的一部分竖直地叠置。
参照图36，可使用深沟槽掩模MASK_DT形成第一深沟槽DT1和第二深沟槽DT2。
在形成第一深沟槽DT1和第二深沟槽DT2时，不与深沟槽掩模MASK_DT交叠的第一鳍型图案110和第二鳍型图案210也被去除。
下沟槽LDT可形成在与图33中描述的边界沟槽对应的位置处。
随后，去除深沟槽掩模MASK_DT。另外，去除第一鳍硬掩模HM_PF和第二鳍硬掩模HM_NF。可形成填充第一深沟槽DT1和第二深沟槽DT2的附加场绝缘膜。随后，可去除附加场绝缘膜的一部分和预场绝缘膜105p_A以形成场绝缘膜(图2的105)。
图37至图41是用于说明根据一些示例实施例的半导体装置的制造方法的中间阶段图。
参照图37，在衬底100上形成与外延图案EPI_P的一部分叠置的第一蚀刻掩模MASK_ET1。
参照图38，使用第一蚀刻掩模MASK_ET1和第一鳍硬掩模HM_PF形成第一鳍型图案110。在形成第一鳍型图案110时，外延图案EPI_P的其余部分可保留在衬底100上。
参照图38和图39，在去除第一蚀刻掩模MASK_ET1之后，在第一鳍型图案110上形成第二蚀刻掩模MASK_ET2。
第二蚀刻掩模MASK_ET2可覆盖外延图案EPI_P的其余部分。
参照图40和图41，使用第二蚀刻掩模MASK_ET2和第二鳍硬掩模HM_NF形成第二鳍型图案210。
在形成第二鳍型图案210时，可在第一鳍型图案110和第二鳍型图案210之间形成插入鳍型图案INS_FP。第一鳍硬掩模HM_PF和第二鳍硬掩模HM_NF不设置在插入鳍型图案INS_FP上。
随后，去除第二蚀刻掩模MASK_ET2。
随后，可按照与图35和图36中描述的方式相似的方式形成第一深沟槽DT1和第二深沟槽DT2。由于鳍硬掩模HM_PF和HM_NF不保留在插入鳍型图案INS_FP上，所以可比第一鳍型图案110和第二鳍型图案210更快地去除插入鳍型图案INS_FP。例如，可在与插入鳍型图案INS_FP对应的位置处形成下沟槽(图36的LDT)。
与上述不同，一些示例实施例可使第一鳍型图案110在形成第二鳍型图案210之后形成。
总结详细描述，本领域普通技术人员将理解，在基本上不脱离发明构思的原理的情况下，可对示例实施例进行许多变化和修改。因此，发明构思的示例实施例仅在一般和描述性意义上使用，而非为了限制。

Claims (20)

1.一种半导体装置，包括：
衬底；
第一基鳍，其从所述衬底突出并在第一方向上延伸；以及
第一鳍型图案，其从所述第一基鳍突出并在所述第一方向上延伸，
其中，所述第一基鳍包括第一侧壁和第二侧壁，所述第一侧壁和所述第二侧壁在所述第一方向上延伸，所述第一侧壁与所述第二侧壁相对，
所述第一基鳍的所述第一侧壁至少部分地限定第一深沟槽，
所述第一基鳍的所述第二侧壁至少部分地限定第二深沟槽，并且
所述第一深沟槽的深度大于所述第二深沟槽的深度。
2.根据权利要求1所述的半导体装置，其中，所述第一深沟槽包括上沟槽以及位于所述上沟槽的底表面上的下沟槽，
所述上沟槽的宽度大于所述下沟槽的宽度，并且
所述第一基鳍的所述第一侧壁至少部分地限定所述上沟槽。
3.根据权利要求2所述的半导体装置，还包括：
第二基鳍，其从所述衬底突出并在所述第一方向上延伸；以及
第二鳍型图案，其从所述第二基鳍突出并在所述第一方向上延伸，
其中，所述第二深沟槽将所述第一基鳍与所述第二基鳍分离，并且
所述第一基鳍和所述第二基鳍位于第一导电类型的晶体管区域中。
4.根据权利要求2所述的半导体装置，还包括：
第二基鳍，其从所述衬底突出并在所述第一方向上延伸；以及
第二鳍型图案，其从所述第二基鳍突出并在所述第一方向上延伸，
其中，所述第一深沟槽将所述第一基鳍与所述第二基鳍分离，并且
所述第一基鳍和所述第二基鳍位于不同导电类型的晶体管区域中。
5.根据权利要求2所述的半导体装置，其中，所述上沟槽具有在所述上沟槽的侧壁与所述上沟槽的底表面相交的点处的凹陷。
6.根据权利要求1所述的半导体装置，其中，所述第一鳍型图案包括下鳍型图案和直接连接至所述下鳍型图案的上鳍型图案，所述上鳍型图案位于所述下鳍型图案上，
所述下鳍型图案包括与所述第一基鳍相同的材料，并且
所述下鳍型图案包括与所述上鳍型图案不同的材料。
7.根据权利要求6所述的半导体装置，其中，所述上鳍型图案具有单膜结构。
8.根据权利要求6所述的半导体装置，其中，所述上鳍型图案包括直接连接至所述下鳍型图案的第一上图案和直接连接至所述第一上图案的第二上图案，并且
所述第一上图案包括与所述第二上图案不同的材料。
9.根据权利要求8所述的半导体装置，其中，所述第二上图案包括与所述下鳍型图案相同的材料。
10.根据权利要求1所述的半导体装置，其中，所述第一鳍型图案具有单膜结构，并且
所述第一鳍型图案包括与所述第一基鳍相同的材料。
11.根据权利要求1所述的半导体装置，还包括：
场绝缘膜，其填充所述第一深沟槽和所述第二深沟槽，并且覆盖所述第一鳍型图案的侧壁的一部分；以及
栅电极，其在所述场绝缘膜上与所述第一鳍型图案交叉，并且在垂直于所述第一方向的第二方向上延伸。
12.一种半导体装置，包括：
衬底；
第一基鳍和第二基鳍，所述第一基鳍和所述第二基鳍从所述衬底突出并且通过深沟槽在第一方向上彼此分离；
第一鳍型图案，其从所述第一基鳍突出，所述第一鳍型图案至少部分地限定第一鳍沟槽；以及
第二鳍型图案，其从所述第二基鳍突出，所述第二鳍型图案至少部分地限定第二鳍沟槽，
其中，所述深沟槽包括上沟槽以及位于所述上沟槽的底表面上的下沟槽，并且
所述第一基鳍的侧壁和所述第二基鳍的侧壁至少部分地限定所述上沟槽。
13.根据权利要求12所述的半导体装置，其中，所述上沟槽的深度小于所述下沟槽的深度，所述上沟槽的深度从所述第一鳍沟槽的底表面测量。
14.根据权利要求12所述的半导体装置，其中，所述第一基鳍和所述第一鳍型图案位于PMOS区域中，并且
所述第二基鳍和所述第二鳍型图案位于NMOS区域中。
15.根据权利要求14所述的半导体装置，其中，所述第一鳍型图案具有包括硅膜和硅锗膜的复合膜结构，并且
所述第二鳍型图案包括硅鳍型图案。
16.根据权利要求12所述的半导体装置，其中，所述上沟槽还具有在所述上沟槽的侧壁与所述上沟槽的底表面相交的点处的凹陷。
17.一种半导体装置，包括：
衬底；
第一基鳍和第二基鳍，所述第一基鳍和所述第二基鳍从所述衬底突出并且通过第一深沟槽在第一方向上彼此分离；
第三基鳍，其从所述衬底突出并且通过第二深沟槽在所述第一方向上与所述第二基鳍分离；
第一鳍型图案，其从所述第一基鳍突出并在垂直于所述第一方向的第二方向上延伸；
第二鳍型图案，其从所述第二基鳍突出并在所述第二方向上延伸；
第三鳍型图案，其从所述第三基鳍突出并在所述第二方向上延伸；以及
场绝缘膜，其填充所述第一深沟槽和所述第二深沟槽，并且覆盖所述第一鳍型图案至所述第三鳍型图案的侧壁的一部分，
其中，所述第一鳍型图案位于第一导电类型的晶体管区域中，
所述第二鳍型图案和所述第三鳍型图案位于不同于所述第一导电类型的第二导电类型的晶体管区域中，并且
所述第一深沟槽的深度大于所述第二深沟槽的深度。
18.根据权利要求17所述的半导体装置，其中，所述第一鳍型图案是硅鳍型图案，并且
所述第二鳍型图案和所述第三鳍型图案各自具有包括硅图案和硅锗图案的复合膜结构。
19.根据权利要求17所述的半导体装置，其中，所述第一鳍型图案具有包括硅图案和硅锗图案的复合膜结构，并且
所述第二鳍型图案和所述第三鳍型图案各自是硅鳍型图案。
20.根据权利要求17所述的半导体装置，其中，所述第一深沟槽包括上沟槽以及位于所述上沟槽的底表面上的下沟槽，
所述上沟槽的宽度大于所述下沟槽的宽度，并且
所述第一基鳍的侧壁和所述第二基鳍的侧壁至少部分地限定所述上沟槽。
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