CN114725201A - 半导体装置 - Google Patents

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河龙
金锡勋
金正泽
朴判贵
梁炆承
郑珍
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Samsung Electronics Co Ltd
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Abstract

一种半导体装置，包括：有源图案，其包括下部图案和在第一方向上与下部图案间隔开的片状图案；栅极结构，其位于下部图案上，并且包括围绕片状图案的栅电极，栅电极在垂直于第一方向的第二方向上延伸；以及源极/漏极图案，其在下部图案上并且与片状图案接触。片状图案与源极/漏极图案之间的接触表面在第二方向上具有第一宽度，并且片状图案在第二方向上具有大于第一宽度的第二宽度。

Description

半导体装置
技术领域
本公开涉及半导体装置，更具体地，涉及包括MBCFETTM(多桥沟道场效应晶体管)的半导体装置。
背景技术
作为用于增加半导体装置密度的各种缩放技术之一，已经提出了多栅晶体管，在多栅晶体管中，具有鳍状或纳米线形状的多沟道有源图案(或硅体)形成在衬底上，并且栅极形成在多沟道有源图案上。
由于这种多栅极晶体管利用三维沟道，因此可以容易地执行缩放。此外，即使不增加多栅极晶体管的栅极长度，也可以提高电流控制能力。此外，可以有效地抑制沟道区域的电势受漏极电压影响的SCE(短沟道效应)。
发明内容
本公开的各方面提供了具有改善的性能和可靠性的半导体装置。
根据本公开的一些方面，提供了一种半导体装置，其包括：有源图案，其包括下部图案和在第一方向上与下部图案间隔开的片状图案；栅极结构，其位于下部图案上，并且包括围绕片状图案的栅电极，栅电极在垂直于第一方向的第二方向上延伸；以及源极/漏极图案，其在下部图案上并与片状图案接触。片状图案与源极/漏极图案之间的接触表面在第二方向上具有第一宽度，并且片状图案在第二方向上具有大于第一宽度的第二宽度。
根据本公开的一些方面，提供了一种半导体装置，其包括：有源图案，其包括下部图案和在第一方向上与下部图案间隔开的多个片状图案；栅极结构，其包括在下部图案上并且围绕多个片状图案中的相应片状图案的栅极绝缘膜、在栅极绝缘膜上的栅电极、以及在栅电极的侧壁上的栅极间隔件，栅电极在垂直于所述第一方向的第二方向上延伸；以及源极/漏极图案，其在下部图案上并且与多个片状图案中的每一个以及栅极绝缘膜接触。栅极间隔件在垂直于第一方向和第二方向的第三方向上与多个片状图案中的每一个重叠，多个片状图案中的相应片状图案与源极/漏极图案之间的接触表面在第二方向上具有第一宽度，并且多个片状图案中的相应片状图案在第二方向上具有大于第一宽度的第二宽度。
根据本公开的一些方面，提供了一种半导体装置，包括：有源图案，其包括下部图案和在第一方向上与下部图案间隔开的多个片状图案；栅极结构，其包括在下部图案上并围绕多个片状图案中的相应片状图案的栅极绝缘膜、在栅极绝缘膜上的栅电极、以及在栅电极的侧壁上的栅极间隔件，栅电极在垂直于第一方向的第二方向上延伸；源极/漏极图案，其在下部图案上并与片状图案中的每一个以及栅极绝缘膜接触；以及外延间隔件，其在栅极间隔件与源极/漏极图案之间并在第一方向上延伸，其中，外延间隔件在垂直于第一方向和第二方向的第三方向上从片状图案中的每一个突出，并且外延间隔件与片状图案中的每一个以及栅极绝缘膜接触。
然而，本公开的各方面不限于以上阐述的那些。通过参考下面给出的本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员而言将变得更加明显。
附图说明
通过参考附图详细地描述本公开的示例实施例，本公开的上述和其他方面和特征将变得更加明显，在附图中：
图1是根据本公开的一些实施例的半导体装置的示例平面图；
图2是沿图1的A-A截取的剖视图；
图3是沿图1的B-B截取的剖视图；
图4是沿图1的C-C截取的剖视图；
图5是用于说明图2的第一片状图案的形状的示图；
图6是沿图2的D-D截取的剖视图；
图7是沿图2的E-E截取的剖视图；
图8和图9是根据本公开的一些实施例的半导体装置的示图；
图10至图12是根据本公开的一些实施例的半导体装置的示图；
图13和图14是根据本公开的一些实施例的半导体装置的示图；
图15是根据本公开的一些实施例的半导体装置的示图；
图16是根据本公开的一些实施例的半导体装置的示图；
图17至图19是根据本公开的一些实施例的半导体装置的示图；
图20和图21是根据本公开的一些实施例的半导体装置的示图；
图22和图23是根据本公开的一些实施例的半导体装置的示图；
图24和图25是根据本公开的一些实施例的半导体装置的示图；
图26和图27分别是根据本公开的一些实施例的半导体装置的示图；
图28是根据本公开的一些实施例的半导体装置的示例平面图；
图29和图30是沿图28的F-F截取的剖视图；
图31至图38是用于说明根据本公开的一些实施例的制造半导体装置的方法的中间阶段图；以及
图39至图44是用于说明根据本公开的一些实施例的制造半导体装置的方法的中间阶段图。
具体实施方式
根据一些实施例的半导体装置可以包括隧穿晶体管(隧穿FET)、三维(3D)晶体管或基于二维材料的晶体管(基于2D材料的FET)及其异质结构。此外，根据一些实施例的半导体装置还可以包括双极结型晶体管、横向扩散金属氧化物半导体(LDMOS)等。
将参照图1至图7描述根据本公开的一些实施例的半导体装置。
图1是根据本公开的一些实施例的半导体装置的示例平面图。图2是沿图1的A-A截取的剖视图。图3是沿图1的B-B截取的剖视图。图4是沿图1的C-C截取的剖视图。图5是用于说明图2的第一片状图案的形状的示图。图6是沿图2的D-D截取的剖视图。图7是沿图2的E-E截取的剖视图。
作为参考，图6和图7是示出D1-D2平面的示图。另外，为了易于描述，图1简要示出了简化的构造，为了易于描述省略了第一栅极绝缘膜130、蚀刻停止膜185和层间绝缘膜190。
参照图1至图7，根据一些实施例的半导体装置可以包括第一有源图案AP1、多个第一栅极结构GS1和第一源极/漏极图案150。
衬底100可以是体硅或SOI(绝缘体上硅)。在一些实施例中，衬底100可以是硅衬底，或者可以包括其它材料，但不限于例如硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。
第一有源图案AP1可以设置在衬底100上。第一有源图案AP1中的每一个可以在第一方向D1上伸长地延伸(例如，具有在第一方向D1上延伸的纵轴)。例如，第一有源图案AP1可以设置在形成PMOS器件的区域中。将理解，尽管术语第一、第二、第三等可在本文中用于描述各种元件，但元件不应受这些术语限制；相反，这些术语仅用于将一个元件与另一个元件区分开。因此，在不脱离本发明构思的范围的情况下，所讨论的第一元件可以被称为第二元件。
第一有源图案AP1可以是例如多沟道有源图案。第一有源图案AP1可以包括第一下部图案BP1和多个第一片状图案NS1。
第一下部图案BP1可以从衬底100突出。第一下部图案BP1可在第一方向D1上伸长地延伸。
多个第一片状图案NS1可以设置在第一下部图案BP1的上表面BP1_US上。多个第一片状图案NS1可以在第三方向D3上与第一下部图案BP1间隔开。第一片状图案NS1中的每一个可在第三方向D3上彼此间隔开。
每个第一片状图案NS1可包括上表面NS1_US和下表面NS1_BS。第一片状图案的上表面NS1_US是在第三方向D3上与第一片状图案的下表面NS1_BS相对的表面。每个第一片状图案NS1可以包括在第一方向D1上彼此相对的第一侧壁NS1_SW1和在第二方向D2上彼此相对的第二侧壁NS1_SW2。
第一片状图案的上表面NS1_US和第一片状图案的下表面NS1_BS可以通过第一片状图案的第一侧壁NS1_SW1和第一片状图案的第二侧壁NS1_SW2连接。第一片状图案的第一侧壁NS1_SW1连接到并接触将在下面描述的第一源极/漏极图案150。第一片状图案的第一侧壁NS1_SW1可以是第一片状图案的终端部NS1_EP(例如，第一片状图案的端部)。
在图5和图6中，第一片状图案的第一侧壁NS1_SW1示出为平面，但不限于此。也就是说，第一片状图案的第一侧壁NS1_SW1可以包括曲面部分。
此外，在图3和图5中，第一片状图案的第二侧壁NS1_SW2被示为曲面部分和平面部分的组合，但不限于此。也就是说，第一片状图案的第二侧壁NS1_SW2可以是大致曲面或平面。
第三方向D3可以是与第一方向D1和第二方向D2相交的方向。例如，第三方向D3可以是衬底100的厚度方向。第一方向D1可以是与第二方向D2相交的方向。
虽然三个第一片状图案NS1被示出为在第三方向D3上设置，但是这仅是为了便于说明，本公开的实施例不限于此。
可通过蚀刻衬底100的一部分形成第一下部图案BP1，并且第一下部图案BP1可包括从衬底100生长的外延层。第一下部图案BP1可以包括作为元素半导体材料的硅或锗。在一些实施例中，第一下部图案BP1可以包括化合物半导体，并且可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以是例如包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物、或者通过用IV族元素掺杂这些元素而获得的化合物。
III-V族化合物半导体可以是例如通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种组合而形成的二元化合物、三元化合物和四元化合物中的一种。
第一片状图案NS1可包括作为元素半导体材料的硅或锗、IV-IV族化合物半导体以及III-V族化合物半导体中的一种。每个第一片状图案NS1可以包括与第一下部图案BP1的材料相同的材料，或者可以包括与第一下部图案BP1的材料不同的材料。
在根据一些实施例的半导体装置中，第一下部图案BP1可以是包括硅的硅下部图案，并且第一片状图案NS1可以是包括硅的硅片状图案。
第一片状图案NS1在第二方向D2上的宽度可以与第一下部图案BP1在第二方向D2上的宽度成比例地增加或减小。作为示例，尽管在第三方向D3上堆叠的第一片状图案NS1在第二方向D2上的宽度被示出为相同，但这仅是为了便于说明，本公开的实施例不限于此。与所示构造不同，随着离第一下部图案BP1的距离增加，在第三方向D3上堆叠的第一片状图案NS1在第二方向D2上的宽度可以减小。
场绝缘膜105可以形成在衬底100上。场绝缘膜105可以设置在第一下部图案BP1的侧壁上。场绝缘膜105不设置在第一下部图案的上表面BP1_US上。
作为示例，场绝缘膜105可以在第一下部图案BP1的侧壁上，并且在一些实施例中，完全覆盖第一下部图案BP1的侧壁。与所示的构造不同，场绝缘膜105可以覆盖第一下部图案BP1的侧壁的一部分。在这种情况下，第一下部图案BP1的一部分可在第三方向D3上突出超过场绝缘膜105的上表面。
每个第一片状图案NS1被设置为高于场绝缘膜105的上表面。场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜或其组合膜。尽管场绝缘膜105被示出为单个膜，但是这仅是为了便于说明，并且本公开的实施例不限于此。
多个第一栅极结构GS1可以设置在衬底100上。每个第一栅极结构GS1可以在第二方向D2上延伸。相邻的第一栅极结构GS1可以在第一方向D1上彼此隔开。
第一栅极结构GS1可以设置在第一有源图案AP1上。第一栅极结构GS1可以与第一有源图案AP1相交。
第一栅极结构GS1可以在第一下部图案BP1上和/或与其相交。第一栅极结构GS1可围绕每个第一片状图案NS1。应当理解，如本文所用的“元件A围绕元件B”(或类似语言)表示元件A至少部分地围绕元件B，但不一定表示元件A完全包围元件B。
第一栅极结构GS1可以包括例如第一栅电极120、第一栅极绝缘膜130、第一栅极间隔件140和第一栅极封盖图案145。
第一栅电极120可以形成在第一下部图案BP1上。第一栅电极120可以与第一下部图案BP1相交。第一栅电极120可围绕第一片状图案NS1。
第一栅电极120的一部分可设置在在第三方向D3上彼此相邻的第一片状图案NS1之间。当第一片状图案NS1包括彼此相邻的第一_1片状图案和第一_2片状图案时，第一栅电极120的一部分可设置在彼此面对的第一_1片状图案的上表面NS1_US和第一_2片状图案的下表面NS1_BS之间。
第一栅电极120可以包括金属、金属合金、导电金属氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和/或导电金属氮氧化物中的至少一种。例如，第一栅电极120可包括但不限于氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及其组合中的至少一种。导电金属氧化物和导电金属氮氧化物可以包括但不限于上述材料的氧化形式。
第一栅电极120可以设置在将在下面描述的第一源极/漏极图案150的两侧上。第一栅极结构GS1可以设置在第一源极/漏极图案150在第一方向D1上的两侧上。
作为示例，设置在第一源极/漏极图案150的任一侧上的两个第一栅电极120可以是用于晶体管的栅极的栅电极(例如，普通栅电极)。作为另一示例，尽管设置在第一源极/漏极图案150的一侧上的第一栅电极120用作晶体管的栅极，但是设置在第一源极/漏极图案150的另一侧上的第一栅电极120可以是虚设栅电极。
第一栅极绝缘膜130可以沿着场绝缘膜105的上表面和第一下部图案BP1的上表面延伸。第一栅极绝缘膜130可围绕第一片状图案NS1。第一栅极绝缘膜130可以沿着第一片状图案NS1的外围设置。第一栅电极120设置在第一栅极绝缘膜130上。第一栅极绝缘膜130设置在第一栅电极120和第一片状图案NS1之间。
第一栅极绝缘膜130的一部分可以设置在在第三方向D3上彼此相邻的第一片状图案NS1之间。当第一片状图案NS1包括彼此相邻的第一_1片状图案和第一_2片状图案时，第一栅极绝缘膜130的一部分可沿着彼此面对的第一_1片状图案的上表面NS1_US和第一_2片状图案的下表面NS1_BS延伸。
第一栅极绝缘膜130可以包括氧化硅、氮氧化硅、氮化硅和/或具有比氧化硅的介电常数高的介电常数的高介电常数材料。高介电常数材料可以包括例如氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和/或铌酸铅锌中的一种或多种。
尽管第一栅极绝缘膜130被示出为单个膜，但是这仅是为了便于说明，并且本公开的实施例不限于此。第一栅极绝缘膜130可以包括多个膜。第一栅极绝缘膜130可包括设置于第一片状图案NS1和第一栅电极120之间的界面层、以及高介电常数绝缘膜。
根据一些实施例的半导体装置可以包括使用负电容器的NC(负电容)FET。例如，第一栅极绝缘膜130可以包括具有铁电性质的铁电材料膜和具有顺电性质的顺电材料膜。
铁电材料膜可具有负电容，而顺电材料膜可具有正电容。例如，如果两个或更多个电容器串联连接并且每个电容器的电容具有正值，则相比于单独电容器中的每一个的电容，总电容减小。另一方面，如果串联连接的两个或更多个电容器的电容中的至少一个具有负值，则总电容可以大于单独电容中的每一个的绝对值，同时具有正值。
当具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接时，串联连接的铁电材料膜和顺电材料膜的总电容值可以增加。利用增加的总电容值，包括铁电材料膜的晶体管可在室温下具有小于60mV/decade的亚阈值摆动(SS)。
铁电材料膜可具有铁电性质。铁电材料膜可以包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛中的至少一种。这里，作为示例，氧化铪锆可以是通过用锆(Zr)掺杂氧化铪而获得的材料。作为另一示例，氧化铪锆可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料膜还可包括掺杂的掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和/或锡(Sn)中的至少一种。包含在铁电材料膜中的掺杂剂的类型可以根据铁电材料膜中包含的铁电材料的类型而变化。
当铁电材料膜包括氧化铪时，包括在铁电材料膜中的掺杂剂可包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和/或钇(Y)中的至少一种。
当掺杂剂是铝(Al)时，铁电材料膜可包括3至8at％(原子％)的铝。这里，掺杂剂的比率可以是铝与铪和铝之和的比率。
当掺杂剂是硅(Si)时，铁电材料膜可包括2至10at％的硅。当掺杂剂是钇(Y)时，铁电材料膜可包括2至10at％的钇。当掺杂剂是钆(Gd)时，铁电材料膜可包括1至7at％的钆。当掺杂剂是锆(Zr)时，铁电材料膜可包括50至80at％的锆。
顺电材料膜可具有顺电特性。顺电材料膜可以包括例如氧化硅和具有高介电常数的金属氧化物中的至少一种。顺电材料膜中包含的金属氧化物可以包括例如但不限于氧化铪、氧化锆和氧化铝中的至少一种。
铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜可具有铁电性质，但顺电材料膜可不具有铁电性质。例如，当铁电材料膜和顺电材料膜包含氧化铪时，铁电材料膜中包含的氧化铪的晶体结构与顺电材料膜中包含的氧化铪的晶体结构不同。
铁电材料膜可具有带铁电性质的厚度。铁电材料膜的厚度可以是例如但不限于0.5至10nm。由于表现出铁电性质的临界厚度针对每种铁电材料可以变化，所以铁电材料膜的厚度可以根据铁电材料而变化。
作为示例，第一栅极绝缘膜130可以包括一个铁电材料膜。作为另一示例，第一栅极绝缘膜130可以包括彼此隔开的多个铁电材料膜。第一栅极绝缘膜130可以具有其中多个铁电材料膜和多个顺电材料膜交替堆叠的堆叠膜结构。
第一栅极间隔件140可以设置在第一栅电极120的侧壁上。第一栅极间隔件140可以不设置在第一下部图案BP1和第一片状图案NS1之间、以及可以不设置在第三方向D3上彼此相邻的第一片状图案NS1之间。
第一栅极间隔件140可以包括在第三方向D3上延伸的间隔件孔140_H。在第三方向D3上延伸的间隔件孔140_H的侧壁可由第一栅极间隔件140和第一下部图案BP1限定。第一片状图案NS1可通过间隔件孔140_H连接到第一源极/漏极图案150(例如，与其接触)。在根据一些实施例的半导体装置中，间隔件孔140_H在第二方向D2上的宽度小于第一下部图案的上表面BP1_US在第二方向D2上的宽度。在一些实施例中，第一栅极间隔件140的一部分可以跨越第一下部图案的上表面BP1_US。
在图6和图7中，第一栅极结构GS1可以包括限定在第一栅极绝缘膜130和第一栅极间隔件140之间的间隔件边界SP_B。间隔件边界SP_B在第二方向D2上延伸。当第一栅极间隔件140包括面向第一栅电极120的内壁和面向层间绝缘膜190的外壁时，间隔件边界SP_B可以是第一栅极间隔件140的内壁。
第一栅极间隔件140可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)及其组合中的至少一种。尽管第一栅极间隔件140被示出为单个膜，但是这仅是为了便于说明，并且实施例不限于此。
第一栅极封盖图案145可以设置在第一栅电极120和第一栅极间隔件140上。第一栅极封盖图案145的上表面可与层间绝缘膜190的上表面设置在同一平面上。与所示的构造不同，第一栅极封盖图案145可以设置在第一栅极间隔件140之间。
第一栅极封盖图案145可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)及其组合中的至少一种。第一栅极封盖图案145可以包括对层间绝缘膜190具有蚀刻选择性的材料。
第一源极/漏极图案150可以形成在第一有源图案AP1上。第一源极/漏极图案150可以形成在第一下部图案BP1上。第一源极/漏极图案150可以与第一片状图案NS1接触。
第一源极/漏极图案150可以设置在第一栅极结构GS1的侧表面上。第一源极/漏极图案150可以设置在在第一方向D1上彼此相邻的第一栅极结构GS1之间。例如，第一源极/漏极图案150可以设置在第一栅极结构GS1的两侧上。与所示的构造不同，第一源极/漏极图案150设置在第一栅极结构GS1的一侧上，而可以不设置在第一栅极结构GS1的另一侧上。
第一源极/漏极图案150可包括在使用第一片状图案NS1作为沟道区域的晶体管的源极/漏极中。
第一源极/漏极图案150可以设置在第一源极/漏极凹陷部150R内。第一源极/漏极凹陷部150R可以在第三方向D3上延伸。第一源极/漏极凹陷部150R的底表面可以由第一下部图案BP1限定。第一源极/漏极凹陷部150R的侧壁可以由第一片状图案NS1和第一栅极结构GS1限定。第一栅极结构GS1中的第一栅极绝缘膜130和第一栅极间隔件140可以限定第一源极/漏极凹陷部150R的一部分。在图6和图7中，第一源极/漏极凹陷部150R包括间隔件孔140_H的侧壁。
尽管第一源极/漏极凹陷部150R的侧壁的上部被示出为其在第一方向D1上宽度随着其远离第一下部图案BP1而减小，但是本公开的实施例不限于此。
第一源极/漏极图案150的一部分可以穿过间隔件孔140_H。第一源极/漏极图案150可以填充间隔件孔140_H的至少部分。第一源极/漏极图案150可以通过间隔件孔140_H与第一片状图案NS1接触。
第一栅极间隔件140可以不设置在相邻的第一片状图案NS1之间的第一栅电极120与第一源极/漏极图案150之间。第一栅极绝缘膜130可以与第一源极/漏极图案150接触。
在设置在最下部的第一片状图案NS1与第一下部图案BP1之间，第一栅极绝缘膜130和第一下部图案BP1之间的边界可以是第一下部图案的上表面BP1_US。在一些实施例中，在图2中，第一栅极结构GS1可以包括设置在第一下部图案BP1与设置在最下部的第一片状图案NS1之间的最下部子栅极结构。最下部子栅极结构可以包括第一栅电极120的一部分和第一栅极绝缘膜130的一部分。第一下部图案的上表面BP1_US可以是最下部子栅极结构和第一下部图案BP1之间的边界。第一源极/漏极凹陷部150R的底表面可以低于第一下部图案的上表面BP1_US。
第一源极/漏极图案150可以包括下半导体图案151、上半导体图案152、填充半导体图案153和封盖半导体图案154。
下半导体图案151可以沿着第一源极/漏极凹陷部150R的轮廓延伸。下半导体图案151可以与第一栅极绝缘膜130、第一片状图案NS1和第一下部图案BP1接触。
下半导体图案151可以填充间隔件孔140_H的至少一部分。下半导体图案151覆盖间隔件孔140_H的侧壁的至少一部分。下半导体图案151与间隔件孔140_H的侧壁形成边界。
上半导体图案152可以设置在下半导体图案151上。上半导体图案152可以与下半导体图案151接触。填充半导体图案153可以设置在上半导体图案152上。填充半导体图案153可以与上半导体图案152接触。封盖半导体图案154可以设置在填充半导体图案153上。上半导体图案152、填充半导体图案153和封盖半导体图案154可以不与第一栅极绝缘膜130接触。
下半导体图案151、上半导体图案152和填充半导体图案153可以各自包括硅锗。在一些实施例中，下半导体图案151、上半导体图案152和填充半导体图案153可各自包括硅锗膜。封盖半导体图案154可以包括例如硅。封盖半导体图案154可以包括硅膜。
下半导体图案151、上半导体图案152和填充半导体图案153可以各自包括掺杂的p型杂质。p型杂质可以是但不限于例如硼(B)。封盖半导体图案154可以包括但不限于掺杂的p型杂质。
例如，上半导体图案152的锗分率可以大于下半导体图案151的锗分率，并且可以小于填充半导体图案的锗分率。第一源极/漏极图案150可以包括在第一下部图案BP1上的多个硅锗膜，在多个硅锗膜中，锗分率随着其远离第一下部图案BP1而增加。
第一源极/漏极图案150被示出为包括但不限于顺序形成在第一下部图案BP1上的三层的硅锗膜。与所示的构造不同，第一源极/漏极图案150可以包括两层的硅锗膜或四层或更多层的硅锗膜。此外，与所示的构造不同，第一源极/漏极图案150可以不包括封盖半导体图案154。
与所示的构造不同，第一源极/漏极图案150还可以包括在下半导体图案151和上半导体图案152之间的具有比下半导体图案151的锗分率低的锗分率的插入半导体图案。在一些实施例中，第一源极/漏极图案150还可以在上半导体图案152和填充半导体图案153之间包括具有比上半导体图案152的锗分率低的锗分率的插入半导体图案。
第一源极/漏极图案150包括与第一片状图案NS1接触的接触表面150_CS。第一源极/漏极图案的接触表面150_CS在第二方向D2上具有第一宽度W1。第一片状图案NS1在第二方向D2上具有第二宽度W2。在根据一些实施例的半导体装置中，第一宽度W1小于第二宽度W2。这里，第二宽度W2可以是第一片状图案NS1在第二方向D2上与第一栅电极120重叠的部分的宽度。
在根据一些实施例的半导体装置中，第一栅极间隔件140在第一方向D1上与第一片状图案NS1重叠。也就是说，第一片状图案NS1的一部分在第一方向D1上与第一栅极间隔件140重叠。第一栅极间隔件140覆盖第一片状图案的第一侧壁NS1_SW1的一部分。例如，间隔件孔140_H在第二方向D2上的宽度小于第一片状图案NS1在第二方向D2上的第二宽度W2。
由于第一源极/漏极图案的接触表面150_CS在第二方向D2上的第一宽度W1小于第一片状图案NS1在第二方向D2上的第二宽度W2，所以在下半导体图案151正在生长时，下半导体图案151的刻面发育(facet development)可能被延迟。在制造工艺期间，下半导体图案151的刻面可以容易地在第一片状图案NS1的在第二方向D2上的边缘部分(例如，图5的第一片状图案的第二侧壁NS1_SW2)中发育。然而，第一片状图案NS1的刻面容易发育的边缘部分被第一栅极间隔件140覆盖。结果，在下半导体图案151的刻面发育之前，与间隔件孔140_H的侧壁形成边界的下半导体图案151的厚度增加。因为与第一间隔件孔140_H的侧壁形成边界的下半导体图案151的厚度增加，所以在蚀刻用于形成第一栅电极120的牺牲图案(图38的SC_L)的蚀刻工艺中防止了上半导体图案152和/或填充半导体图案153的蚀刻。
在根据一些实施例的半导体装置中，第一片状图案NS1不包括在第一方向D1上从间隔件边界SP_B突出的部分。也就是说，第一片状图案的终端部NS1_EP可以位于间隔件边界SP_B处。在一些实施例中，第一片状图案NS1的至少一部分可以与间隔件边界SP_B共面。
蚀刻停止膜185可以设置在第一栅极结构GS1的侧壁、第一源极/漏极图案150的上表面、以及第一源极/漏极图案150的侧壁上。尽管未示出，但是蚀刻停止膜185可以设置在场绝缘膜105的上表面上。蚀刻停止膜185可以包括相对于稍后将描述的层间绝缘膜190具有蚀刻选择性的材料。蚀刻停止膜185可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)及其组合中的至少一种。
层间绝缘膜190可以设置在蚀刻停止膜185上。层间绝缘膜190可以设置在第一源极/漏极图案150上。层间绝缘膜190可以不覆盖第一栅极封盖图案145的上表面。例如，层间绝缘膜190的上表面可以与第一栅极封盖图案145的上表面设置在同一平面上。
层间绝缘膜190可以包括例如氧化硅、氮化硅、氮氧化硅和/或低介电常数材料中的至少一种。低介电常数材料可以包括例如但不限于氟化四乙基原硅酸盐(FTEOS)、氢硅倍半环氧乙烷(Hydrogen SilsesQuioxane)(HSQ)、双苯并环丁烯(BCB)、四甲基原硅酸盐(TMOS)、八甲基氯四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基硅烷基硼酸酯(TMSB)、二乙酰氧基二叔丁基硅氧烷(DADBS)、三甲硅烷基磷酸酯(TMSP)、聚四氟乙烯(PTFE)、TOSZ(TonenSilaZen)、FSG(氟化硅酸盐玻璃)、诸如聚环氧丙烷的聚酰亚胺纳米泡沫、CDO(掺碳的氧化硅)、OSG(有机硅酸盐玻璃)、SiLK、非晶氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合。
图8和图9是用于说明根据一些实施例的半导体装置的示图。为了便于说明，将主要描述与使用图1至图7描述的那些点不同的点。
参照图8和图9，在根据一些实施例的半导体装置中，第一片状图案NS1中的每一个还可以包括设置在第一片状图案的终端部NS1_EP处的外延沟槽NS1_ET。
外延沟槽NS1_ET可形成在第一片状图案的第一侧壁NS1_SW1上。外延沟槽NS1_ET可从第一片状图案的第一侧壁NS1_SW1在第一方向D1上穿入。
第一源极/漏极图案150的一部分可以在外延沟槽NS1_ET中和/或填充外延沟槽NS1_ET。例如，下半导体图案151可以在外延沟槽NS1_ET中和/或填充外延沟槽NS1_ET。
填充外延沟槽NS1_ET的第一源极/漏极图案150可在间隔件边界SP_B处朝向第一片状图案NS1突出。
在图9中，在第一源极/漏极图案150突出的部分中，第一栅极绝缘膜130可以沿着第一源极/漏极图案150的轮廓朝向第一栅电极120突出。
图10至图12是根据本公开的一些实施例的半导体装置的示图。为了便于说明，将主要描述与使用图1至图7描述的那些点不同的点。作为参考，图10是沿图1的C-C截取的剖视图，并且图11和图12是沿图2的D-D和E-E截取的剖视图。
参照图10至图12，根据一些实施例的半导体装置还可以包括在第一栅极间隔件140和第一源极/漏极图案150之间在第三方向D3上延伸的外延间隔件155。
外延间隔件155可以沿着间隔件孔140_H的侧壁延伸。外延间隔件155可以设置在第一片状图案的第一侧壁NS1_SW1上。
外延间隔件155可在第一方向D1上从第一片状图案NS1突出。更具体地，外延间隔件155可以从第一片状图案的第一侧壁NS1_SW1朝向第一源极/漏极图案150突出。第一源极/漏极图案150可以在在第一方向D1上延伸的外延间隔件155的侧壁上和/或覆盖这些侧壁。
第一源极/漏极图案的接触表面150_CS在第二方向D2上的第一宽度W1小于间隔件孔140_H在第二方向D2上的宽度。
外延间隔件155限定第一源极/漏极凹陷部150R的一部分。下半导体图案151可以与外延间隔件155形成边界。外延间隔件155可以与第一栅极绝缘膜130接触。
外延间隔件155可以与第一下部图案的上表面BP1_US重叠。外延间隔件155可以不与场绝缘膜105的上表面重叠。
在一些实施例中，外延间隔件155可以不沿着第一下部图案的上表面BP1_US延伸。外延间隔件155可以不沿着间隔件孔140_H的最上部分的侧壁延伸。与所示的构造不同，外延间隔件155也可以沿着间隔件孔140_H的整个圆周形成。
外延间隔件155可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)及其组合中的至少一种。
图13和图14是根据本公开的一些实施例的半导体装置的示图。为了便于说明，将主要描述与使用图10至图12描述的那些点不同的点。作为参考，图13和图14是沿图2的D-D和E-E截取的剖视图。
参照图13和图14，在根据一些实施例的半导体装置中，第一片状图案NS1的一部分可在第一方向D1上突出超过间隔件边界SP_B。
第一片状图案NS1的一部分可设置在间隔件孔140_H内。第一片状图案NS1的一部分可在第二方向D2上与第一栅极间隔件140重叠。
第一源极/漏极图案的接触表面150_CS可以比间隔件边界SP_B更靠近填充半导体图案153。第一源极/漏极图案的接触表面150_CS可以位于间隔件孔140_H内。
第一栅极绝缘膜130的与第一源极/漏极图案150接触的部分可以设置在间隔件孔140_H内。
图15是根据本公开的一些实施例的半导体装置的示图。为了便于说明，将主要描述与使用图13和图14描述的那些点不同的点。作为参考，图15是沿图2的D-D截取的剖视图。
参照图15，在根据一些实施例的半导体装置中，第一片状图案NS1中的每一个还可以包括外延沟槽NS1_ET，其从第一片状图案的第一侧壁NS1_SW1与外延间隔件155之间的边界在第一方向D1上穿入。
外延沟槽NS1_ET可设置在第一片状图案的终端部NS1_EP处。第一源极/漏极图案150的一部分可以在外延沟槽NS1_ET中和/或填充外延沟槽NS1_ET。虽然第一源极/漏极图案150的填充外延沟槽NS1_ET的部分被示为在第二方向D2上不与第一栅极间隔件140重叠，但是本公开的实施例不限于此。与所示的构造不同，填充外延沟槽NS1_ET的第一源极/漏极图案150可以完全设置在间隔件孔140_H之间。
图16是根据本公开的一些实施例的半导体装置的示图。为了便于说明，将主要描述与使用图1至图7描述的那些点不同的点。作为参考，图16是沿图1的A-A截取的剖视图。
参照图16，在根据一些实施例的半导体装置中，第一片状图案NS1当中的设置在最上部的第一最上部片状图案的上表面NS1_US高于间隔件孔140_H的最上部。
从第一下部图案的上表面BP1_US到第一最上部片状图案的上表面NS1_US的高度H2大于从第一下部图案的上表面BP1_US到间隔件孔140_H的最上部的高度H1。
图17至图19是根据本公开一些实施例的半导体装置的示图。为了便于说明，将主要描述与使用图1至图7描述的那些点不同的点。图17是沿图1的C-C截取的剖视图，并且图18和图19是沿图2的D-D和E-E截取的剖视图。
参照图17至图19，根据一些实施例的半导体装置还包括在第一栅极间隔件140和第一源极/漏极图案150之间在第三方向D3上延伸的外延间隔件155。第一栅极间隔件140可以在第一方向D1上不与第一片状图案NS1重叠。
例如，间隔件孔140_H在第二方向D2上的宽度可与第一下部图案的上表面BP1_US在第二方向D2上的宽度相同。在一些实施例中，第一栅极间隔件140可以不跨越第一下部图案的上表面BP1_US。
第一栅极间隔件140可以不在第一片状图案的第一侧壁NS1_SW1上和/或不覆盖第一片状图案的第一侧壁NS1_SW1。间隔件孔140_H在第二方向D2上的宽度可以与第一片状图案NS1在第二方向D2上的第二宽度W2相同。
外延间隔件155可以沿着间隔件孔140_H的侧壁延伸。外延间隔件155可以设置在第一片状图案的第一侧壁NS1_SW1上。外延间隔件155可在第一方向D1上从第一片状图案NS1突出。第一源极/漏极图案150可以在在第一方向D1上延伸的外延间隔件155的侧壁上和/或覆盖这些侧壁。
外延间隔件155可以限定第一源极/漏极凹陷部150R的一部分。下半导体图案151可以与外延间隔件155形成边界。外延间隔件155可以与第一栅极绝缘膜130接触。
外延间隔件155可以与第一下部图案的上表面BP1_US重叠。外延间隔件155可以不与场绝缘膜105的上表面重叠。
在一些实施例中，外延间隔件155可以不沿着第一下部图案的上表面BP1_US延伸。外延间隔件155可以不沿着间隔件孔140_H的最上部的侧壁延伸。与所示的构造不同，外延间隔件155也可以沿着间隔件孔140_H的整个圆周形成。
图20和图21是根据本公开的一些实施例的半导体装置的示图。为了便于说明，将主要描述与使用图17至图19描述的那些点不同的点。作为参考，图20和图21是沿图2的D-D和E-E截取的剖视图。
参照图20和图21，在根据一些实施例的半导体装置中，每个第一片状图案NS1还可包括设置在第一片状图案的终端部NS1_EP处的外延沟槽NS1_ET。
外延沟槽NS1_ET可形成在第一片状图案的第一侧壁NS1_SW1上。外延沟槽NS1_ET可从第一片状图案NS1和外延间隔件155之间的边界在第一方向D1上穿入。
第一源极/漏极图案150可以在外延沟槽NS1_ET中和/或填充外延沟槽NS1_ET。例如，下半导体图案151可填充外延沟槽NS1_ET。
图22和图23是根据本公开的一些实施例的半导体装置的示图。为了便于说明，将主要描述与使用图17至图19描述的那些点不同的点。作为参考，图22和图23是沿图2的D-D和E-E截取的剖视图。
参照图22和图23，在根据一些实施例的半导体装置中，第一片状图案NS1的一部分可设置在间隔件孔140_H中。
第一片状图案NS1的一部分可在第二方向D2上与第一栅极间隔件140重叠。第一片状图案NS1的一部分可从间隔件边界SP_B在第一方向D1上突出。
第一源极/漏极图案的接触表面150_CS可以比间隔件边界SP_B更靠近填充半导体图案153。第一源极/漏极图案的接触表面150_CS可以位于间隔件孔140_H内。第一栅极绝缘膜130的与第一源极/漏极图案150接触的部分可以设置在间隔件孔140_H内。
图24和图25是用于说明根据一些实施例的半导体装置的示图。为了便于说明，将主要描述与使用图22和图23描述的那些点不同的点。作为参考，图24和图25是沿图2的D-D和E-E截取的剖视图。
参照图24和图25，在根据一些实施例的半导体装置中，每个第一片状图案NS1还可以包括外延沟槽NS1_ET，其从第一片状图案的第一侧壁NS1_SW1与外延间隔件155之间的边界在第一方向D1上穿入。
虽然第一源极/漏极图案150的位于外延沟槽NS1_ET内的部分被示出为在第二方向D2上不与第一栅极间隔件140重叠，但是实施例不限于此。与所示的构造不同，位于外延沟槽NS1_ET中和/或填充外延沟槽NS1_ET的第一源极/漏极图案150可完全位于间隔件孔140_H之间(例如，一个或多个间隔件孔140_H的侧壁之间)。
图26和图27分别是根据一些实施例的半导体装置的示图。为了便于说明，将主要描述与使用图1至图7描述的那些点不同的点。作为参考，图26和图27是沿图1的A-A截取的剖视图。
参照图26和图27，根据一些实施例的半导体装置还可以包括设置在第一源极/漏极图案150上的源极/漏极接触件180。
源极/漏极接触件180连接到(例如，电连接到)第一源极/漏极图案150。源极/漏极接触件180可以穿过层间绝缘膜190和蚀刻停止膜185，并且可以连接到第一源极/漏极图案150。
还可以在源极/漏极接触件180和第一源极/漏极图案150之间设置金属硅化物膜175。
在图26中，源极/漏极接触件180的底表面可以高于第一片状图案NS1当中的设置在最上部的第一片状图案的下表面NS1_BS。
在图27中，源极/漏极接触件180的底表面可以位于第一片状图案NS1当中的设置在最下部的第一片状图案的下表面NS1_BS与第一片状图案NS1当中的设置在最上部的第一片状图案的下表面NS1_BS之间。
虽然源极/漏极接触件180被示出为单个膜，但是这仅是为了便于说明，并且本公开的实施例不限于此。源极/漏极接触件180可以包括例如金属、金属合金、导电金属氮化物、导电金属碳化物、导电金属氧化物、导电金属碳氮化物和/或二维(2D)材料中的至少一种。
金属硅化物膜175可以包括金属硅化物。
图28是根据本公开的一些实施例的半导体装置的示例平面图。图29和图30是沿图28的F-F截取的剖视图。
作为参考，沿图28的A-A截取的剖视图可以与图2和图16之一相同。另外，图28的第一区域I的描述可以与使用图1至图27描述的基本相同。因此，下面的描述将集中在与图28的第二区域II有关的内容上。
参照图28至图30，根据一些实施例的半导体装置可以包括第一有源图案AP1、多个第一栅极结构GS1、第一源极/漏极图案150、第二有源图案AP2、多个第二栅极结构GS2和第二源极/漏极图案250。
衬底100可以包括第一区域I和第二区域II。第一区域I可以是形成PMOS器件的区域，且第二区域II可以是形成NMOS器件的区域。
第一有源图案AP1、多个第一栅极结构GS1和第一源极/漏极图案150可以位于衬底100的第一区域I中。第二有源图案AP2、多个第二栅极结构GS2和第二源极/漏极图案250可以设置在衬底100的第二区域II中。
第二有源图案AP2可以包括第二下部图案BP2和多个第二片状图案NS2。第二下部图案BP2可以从衬底100突出。第二下部图案BP2可在第一方向D1上伸长地延伸(例如，具有在第一方向D1上延伸的纵向轴线)。多个第二片状图案NS2可以设置在第二下部图案BP2上。多个第二片状图案NS2可以在第三方向D3上与第二下部图案BP2间隔开。
第二下部图案BP2和第二片状图案NS2可以包括作为元素半导体材料的硅或锗、IV-IV族化合物半导体以及III-V族化合物半导体中的一种。在根据一些实施例的半导体装置中，第二下部图案BP2可以是包括硅的硅下部图案，且第二片状图案NS2可以是包括硅的硅片状图案。
多个第二栅极结构GS2可设置在衬底100上。每个第二栅极结构GS2可以在第二方向D2上延伸。相邻的第二栅极结构GS2可以在第一方向D1上彼此隔开。
第二栅极结构GS2可以设置在第二有源图案AP2上。第二栅极结构GS2可以与第二有源图案AP2相交。第二栅极结构GS2可以在第二下部图案BP2上和/或与其相交。第二栅极结构GS2可以围绕每个第二片状图案NS2。
第二栅极结构GS2可以包括例如第二栅电极220、第二栅极绝缘膜230、第二栅极间隔件240和第二栅极封盖图案245。
在图29中，与第一栅极间隔件140不同，第二栅极间隔件240可以包括外部间隔件241和内部间隔件242。内部间隔件242可设置在在第三方向D3上彼此相邻的第二片状图案NS2之间。内部间隔件242可以与第二栅极绝缘膜230接触。内部间隔件242可以限定第二源极/漏极凹陷部250R的一部分。
在图30中，与第一栅极间隔件140一样，第二栅极间隔件240不包括内部间隔件。也就是说，第二栅极绝缘膜230可以与第二源极/漏极图案250接触。
第二栅电极220、第二栅极绝缘膜230、第二栅极间隔件240和第二栅极封盖图案245的描述与第一栅电极120、第一栅极绝缘膜130、第一栅极间隔件140和第一栅极封盖图案145的描述基本相同，因此，下面将不提供这些描述。
第二源极/漏极图案250可以形成在第二有源图案AP2上。第二源极/漏极图案250可以形成在第二下部图案BP2上。第二源极/漏极图案250可以连接到(例如，接触)第二片状图案NS2。
第二源极/漏极图案250可以设置在第二栅极结构GS2的侧表面上。第二源极/漏极图案250可以设置在在第一方向D1上彼此相邻的第二栅极结构GS2之间。例如，第二源极/漏极图案250可以设置在第二栅极结构GS2的任一侧上。与所示的构造不同，第二源极/漏极图案250设置在第二栅极结构GS2的一侧上，且可以不设置在第二栅极结构GS2的另一侧上。
第二源极/漏极图案250可包括在使用第二片状图案NS2作为沟道区域的晶体管的源极/漏极中。
第二源极/漏极图案250可以设置在第二源极/漏极凹陷部250R内。第二源极/漏极凹陷部250R的底表面可以由第二下部图案BP2限定。第二源极/漏极凹陷部250R的侧壁可以由第二片状图案NS2和第二栅极结构GS2限定。
第二源极/漏极图案250可以包括掺杂有n型杂质的硅。n型杂质可以是但不限于例如磷(P)或砷(As)。
如图30所示，当第二源极/漏极图案250与第二栅极绝缘膜230接触时，与上述构造不同，第二源极/漏极图案250可以包括沿第二源极/漏极凹陷部250R的轮廓延伸的硅锗衬垫。第二源极/漏极图案250可以包括在硅锗衬垫上的掺杂有n型杂质的硅。
图31至图38是用于说明根据本公开的一些实施例的半导体装置的制造方法的中间阶段图。作为参考，图31、图34、图36和图37可以是沿图1的A-A截取的剖视图。图32、图33、图35和图38可以是沿图31、图34和图37的E-E截取的剖视图。
参照图31和图32，可以形成第一下部图案BP1和在第一方向D1上伸长地延伸的上部图案结构U_AP。
可以在第一下部图案BP1上设置上部图案结构U_AP。上部图案结构U_AP可以包括交替地堆叠在第一下部图案BP1上的牺牲图案SC_L和有源图案ACT_L。
例如，牺牲图案SC_L可以包括硅锗膜。有源图案ACT_L可以包括硅膜。
随后，可以在上部图案结构U_AP上形成虚设栅极绝缘膜130p、虚设栅电极120p和虚设栅极封盖膜120_HM。虚设栅极绝缘膜130p可以包括但不限于例如氧化硅。虚设栅电极120p可以包括但不限于例如多晶硅。虚设栅极封盖膜120_HM可以包括但不限于例如氮化硅。
参照图33，可以蚀刻未被虚设栅电极120p覆盖的牺牲图案SC_L和有源图案ACT_L中的一些。通过这种蚀刻工艺，可以减小未被虚设栅电极120p覆盖的牺牲图案SC_L和有源图案ACT_L在第二方向D2上的宽度。
作为示例，当牺牲图案SC_L和有源图案ACT_L在第二方向D2上的宽度减小时，可以不蚀刻最上部有源图案ACT_L的一部分。作为另一示例，可以蚀刻最上部有源图案ACT_L的一部分，同时牺牲图案SC_L和有源图案ACT_L在第二方向D2上的宽度减小。
下面将使用未蚀刻最上部有源图案ACT_L的一部分的情况来进行描述。
参照图34和图35，可以在虚设栅电极120p的侧壁上形成预备栅极间隔件140p。
预备栅极间隔件140p可以在第二方向D2上伸长地延伸。
参照图36，可以使用虚设栅电极120p和预备栅极间隔件140p作为掩模，在上部图案结构U_AP内形成第一源极/漏极凹陷部150R。第一源极/漏极凹陷部150R可以被底切至预备栅极间隔件140p的下部。
可以在第一下部图案BP1内形成第一源极/漏极凹陷部150R的一部分。
参照图37和图38，可以在第一源极/漏极凹陷部150R内形成第一源极/漏极图案150。
第一源极/漏极图案150可以包括下半导体图案151、上半导体图案152、填充半导体图案153和封盖半导体图案154。
随后，参照图2和图7，可以在第一源极/漏极图案150上顺序形成蚀刻停止膜185和层间绝缘膜190。随后，可以去除层间绝缘膜190的一部分、蚀刻停止膜185的一部分以及虚设栅极封盖膜120_HM，以暴露出虚设栅电极120p的上表面。可以在正在暴露出虚设栅电极120p的上表面的同时形成第一栅极间隔件140。
随后，可以去除虚设栅极绝缘膜130p和虚设栅电极120p，以暴露出第一栅极间隔件140之间的上部图案结构U_AP。随后，可以去除牺牲图案SC_L以形成第一片状图案NS1。在正在形成第一片状图案NS1的同时，可暴露出第一源极/漏极图案150的一部分。
随后，可以形成第一栅极绝缘膜130和第一栅电极120。此外，可以形成第一栅极封盖图案145。
图39至图44是用于说明根据本公开的一些实施例的制造半导体装置的方法的中间阶段图。作为参考，图39、图41和图43可以是沿图1的A-A截取的剖视图。图40、图42和图44可以是沿图39、图41和图43的E-E截取的剖视图。在下面的描述中，将简要说明使用图31至图38说明的内容的重复部分。
参照图39和图40，可以形成第一下部图案BP1和上部图案结构U_AP。
随后，可以在上部图案结构U_AP上形成虚设栅极绝缘膜130p、虚设栅电极120p、虚设栅极封盖膜120_HM和预备栅极间隔件140p。
随后，可以使用虚设栅电极120p和预备栅极间隔件140p作为掩模，在上部图案结构U_AP内形成第一源极/漏极凹陷部150R。
参照图41和图42，可以在由上部图案结构U_AP和预备栅极间隔件140p限定的第一源极/漏极凹陷部150R的侧壁上形成预备外延间隔件155p。
更具体地，可以沿着第一源极/漏极凹陷部150R的轮廓形成预备外延间隔件155p。随后，可以使用各向异性蚀刻去除形成在第一源极/漏极凹陷部150R的底表面上的预备外延间隔件155p。
参照图43和图44，可以使用各向同性蚀刻去除预备外延间隔件155p的形成在第一源极/漏极凹陷部150R的侧壁上的部分。
因此，可以形成从牺牲图案SC_L和有源图案ACT_L突出的外延间隔件155。
在形成外延间隔件155期间，可以去除牺牲图案SC_L和有源图案ACT_L中的一些，并且可以增加第一源极/漏极凹陷部150R在第一方向D1上的宽度。与所示的构造不同，在形成外延间隔件155期间，第一源极/漏极凹陷部150R在第一方向D1上的宽度可以不增加。
随后，可以在第一源极/漏极凹陷部150R内形成第一源极/漏极图案150。
在总结详细描述时，本领域技术人员将理解，在基本上不偏离本公开的范围的情况下，可以对本文描述的实施例进行许多变化和修改。因此，仅以一般和描述性的意义而非出于限制的目的使用本公开的公开实施例。

Claims (20)

1.一种半导体装置，包括：
有源图案，其包括下部图案和片状图案，其中，所述片状图案在第一方向上与所述下部图案间隔开；
栅极结构，其位于所述下部图案上，其中，所述栅极结构包括围绕所述片状图案的栅电极，并且其中，所述栅电极在垂直于所述第一方向的第二方向上延伸；以及
源极/漏极图案，其位于所述下部图案上并与所述片状图案接触，
其中，所述片状图案与所述源极/漏极图案之间的接触表面在所述第二方向上具有第一宽度，并且
其中，所述片状图案在所述第二方向上具有大于所述第一宽度的第二宽度。
2.根据权利要求1所述的半导体装置，其中，所述栅极结构包括：
栅极间隔件，其位于所述栅电极上；以及
栅极绝缘膜，其位于所述栅电极和所述栅极间隔件之间，并且
其中，所述栅极间隔件在垂直于所述第一方向和所述第二方向的第三方向上与所述片状图案重叠。
3.根据权利要求2所述的半导体装置，其中，所述栅极结构包括在所述栅极绝缘膜与所述栅极间隔件之间在所述第二方向上延伸的间隔件边界，并且
其中，所述片状图案的至少一部分与所述间隔件边界共面。
4.根据权利要求2所述的半导体装置，其中，所述片状图案还包括位于所述片状图案的一端处的外延沟槽，所述外延沟槽在所述第三方向上穿入所述片状图案，并且
其中，所述源极/漏极图案的一部分位于所述外延沟槽内。
5.根据权利要求2所述的半导体装置，还包括在所述第三方向上从所述片状图案突出的外延间隔件，所述外延间隔件在所述栅极间隔件与所述源极/漏极图案之间延伸。
6.根据权利要求1所述的半导体装置，还包括：
外延间隔件，其在垂直于所述第一方向和所述第二方向的第三方向上从所述片状图案突出，
其中，所述外延间隔件包括在所述第三方向上延伸的侧壁，并且
其中，所述源极/漏极图案位于所述外延间隔件的侧壁上。
7.根据权利要求6所述的半导体装置，其中，所述栅极结构包括：
栅极间隔件，其位于所述栅电极上；以及
栅极绝缘膜，其位于所述栅电极和所述栅极间隔件之间，并且
其中，所述栅极间隔件在所述第三方向上不与所述片状图案重叠。
8.根据权利要求7所述的半导体装置，其中，所述栅极结构包括在所述栅极绝缘膜与所述栅极间隔件之间在所述第二方向上延伸的间隔件边界，并且
其中，所述片状图案的一部分从所述间隔件边界在所述第三方向上突出。
9.根据权利要求6所述的半导体装置，其中，所述片状图案还包括位于所述片状图案的一端处的外延沟槽，所述外延沟槽在所述第三方向上穿入所述片状图案，并且
其中，所述源极/漏极图案的一部分位于所述外延沟槽内。
10.根据权利要求1所述的半导体装置，其中，所述栅极结构包括位于所述栅电极与所述源极/漏极图案之间的栅极绝缘膜，并且
其中，所述栅极绝缘膜与所述源极/漏极图案接触。
11.根据权利要求1所述的半导体装置，其中，所述源极/漏极图案包括下半导体图案和位于所述下半导体图案上的上半导体图案，
其中，所述下半导体图案和所述上半导体图案各自包括硅锗，并且
其中，所述下半导体图案的锗分率低于所述上半导体图案的锗分率。
12.一种半导体装置，包括：
有源图案，其包括下部图案和在第一方向上与所述下部图案间隔开的多个片状图案；
栅极结构，其包括位于所述下部图案上的栅极绝缘膜、位于所述栅极绝缘膜上的栅电极、以及位于所述栅电极的侧壁上的栅极间隔件，其中，所述栅极绝缘膜围绕所述多个片状图案中的相应片状图案，并且其中，所述栅电极在垂直于所述第一方向的第二方向上延伸；以及
源极/漏极图案，其位于所述下部图案上，并且与所述多个片状图案中的每一个以及所述栅极绝缘膜接触，
其中，所述栅极间隔件在垂直于所述第一方向和所述第二方向的第三方向上与所述多个片状图案中的每一个重叠，
其中，所述多个片状图案中的相应片状图案与所述源极/漏极图案之间的接触表面在所述第二方向上具有第一宽度，并且
其中，所述多个片状图案中的相应片状图案在所述第二方向上具有大于所述第一宽度的第二宽度。
13.根据权利要求12所述的半导体装置，其中，所述多个片状图案中的每一个片状图案还包括位于所述每一个片状图案的一端处的外延沟槽，所述外延沟槽在所述第三方向上穿入所述每一个片状图案，并且
其中，所述源极/漏极图案的一部分位于所述外延沟槽内。
14.根据权利要求12所述的半导体装置，其中，所述栅极结构包括在所述栅极绝缘膜与所述栅极间隔件之间在所述第二方向上延伸的间隔件边界，并且
其中，所述多个片状图案中的至少一部分与所述间隔件边界共面。
15.根据权利要求12所述的半导体装置，其中，所述源极/漏极图案包括下半导体图案和位于所述下半导体图案上的上半导体图案，
其中，所述下半导体图案与所述多个片状图案中的相应片状图案接触，
其中，所述上半导体图案与所述下半导体图案接触，
其中，所述下半导体图案和所述上半导体图案各自包括硅锗，
其中，所述下半导体图案的锗分率低于所述上半导体图案的锗分率，并且
其中，所述上半导体图案不与所述栅极绝缘膜接触。
16.根据权利要求12所述的半导体装置，其中，所述多个片状图案包括最上部片状图案，
其中，所述栅极间隔件包括在所述第一方向上延伸的间隔件孔，
其中，所述源极/漏极图案经由所述间隔件孔与所述多个片状图案中的每一个接触，并且
其中，从所述下部图案的上表面到所述间隔件孔的最上部的高度小于从所述下部图案的上表面到所述最上部片状图案的上表面的高度。
17.一种半导体装置，包括：
有源图案，其包括下部图案和在第一方向上与所述下部图案间隔开的多个片状图案；
栅极结构，其包括位于下部图案上的栅极绝缘膜、位于所述栅极绝缘膜上的栅电极、以及位于所述栅电极的侧壁上的栅极间隔件，其中，所述栅极绝缘膜围绕所述多个片状图案中的相应片状图案，并且其中，所述栅电极在垂直于所述第一方向的第二方向上延伸；
源极/漏极图案，其位于所述下部图案上并且与所述多个片状图案中的每一个以及所述栅极绝缘膜接触；以及
外延间隔件，其位于所述栅极间隔件和所述源极/漏极图案之间并在所述第一方向上延伸，
其中，所述外延间隔件在垂直于所述第一方向和所述第二方向的第三方向上从所述多个片状图案中的每一个突出，并且
其中，所述外延间隔件与所述多个片状图案中的每一个以及所述栅极绝缘膜接触。
18.根据权利要求17所述的半导体装置，其中，所述多个片状图案中的每一个与所述源极/漏极图案之间的接触表面在所述第二方向上具有第一宽度，并且
其中，所述多个片状图案中的相应片状图案在所述第二方向上具有大于所述第一宽度的第二宽度。
19.根据权利要求17所述的半导体装置，其中，所述多个片状图案中的每一个还包括位于所述每一个片状图案的一端处的外延沟槽，所述外延沟槽在所述第三方向上穿入所述每一个片状图案，并且
其中，所述源极/漏极图案的一部分位于所述外延沟槽内。
20.根据权利要求17所述的半导体装置，其中，所述栅极结构包括在所述栅极绝缘膜与所述栅极间隔件之间在所述第二方向上延伸的间隔件边界，并且
其中，所述多个片状图案中的一部分从所述间隔件边界在所述第三方向上突出。
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