CN115881731A - 具有改进的电互连结构的半导体器件 - Google Patents

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Abstract

一种半导体器件包括：有源区，在衬底上沿第一方向延伸；栅电极，与有源区相交并沿垂直于第一方向的第二方向延伸；接触结构，在栅电极的一侧设置在有源区上并沿第二方向延伸；以及第一过孔，设置在接触结构上以连接到接触结构，并且第一过孔具有在第二方向上的长度大于在第一方向上的长度的形状。多个第一金属互连被设置，多个第一金属互连在第一过孔上沿第一方向延伸并连接到第一过孔。第二过孔被设置，第二过孔设置在多个第一金属互连上以连接到多个第一金属互连，并且第二过孔具有在第二方向上的长度大于在第一方向上的长度的形状。

Description

具有改进的电互连结构的半导体器件
相关申请的交叉引用
本申请要求2021年9月27日递交的韩国专利申请No.10-2021-0127089的优先权，其公开内容通过引用合并于此。
技术领域
本公开涉及集成电路器件，更具体地涉及其中具有多层互连的高度集成电路器件。
背景技术
随着对半导体器件中高性能、高速度和/或多功能性的需求的增加，半导体器件的集成密度已经增加。随着半导体器件的集成密度增加，已经进行研究以设计包括了用于连接半导体器件的更有效的互连布线的布局并降低互连的电阻和电容。
发明内容
示例实施例提供了一种具有改进的电特性、更高的集成度和可靠性的半导体器件。
根据示例实施例，一种半导体器件包括：有源区，在衬底上沿第一方向纵向延伸；栅电极，与有源区相交并沿垂直于第一方向的第二方向纵向延伸；以及接触结构，在栅电极的一侧设置在有源区上并沿第二方向纵向延伸。还设置了第一过孔，该第一过孔设置在接触结构上以连接到接触结构，并且具有在第二方向上的长度大于在第一方向上的长度的形状。设置了多个第一金属互连，该多个第一金属互连在第一过孔上沿第一方向延伸并连接到第一过孔。设置了第二过孔，该第二过孔设置在多个第一金属互连上并电连接到多个第一金属互连，并且该第二过孔具有在第二方向上的长度大于在第一方向上的长度的形状。
根据示例实施例，一种半导体器件包括：衬底上的沟道区和第一源/漏区；栅电极，在衬底上与沟道区重叠；第一接触结构，连接到第一源/漏区；以及多个第一金属互连，设置在第一接触结构上，沿第一方向(并且平行于衬底的上表面)延伸并彼此间隔开。设置了第一过孔，该第一过孔在第一接触结构和多个第一金属互连之间与第一接触结构和多个第一金属互连接触。设置了第二过孔，该第二过孔与多个第一金属互连接触并且在多个第一金属互连上。
根据示例实施例，一种半导体器件包括器件区，该器件区包括：有源区，在衬底上沿第一方向延伸；以及栅电极，沿垂直于第一方向的第二方向延伸。设置了第一供电线和第二供电线，该第一供电线和第二供电线设置在器件区上以沿第一方向延伸，并且被配置为向器件区提供不同的电位。设置了多个互连图案，该多个互连图案并排设置在与第一供电线和第二供电线基本相同的水平上并沿第一方向延伸。设置了第一过孔，该第一过孔设置在多个互连图案下方以将多个互连图案彼此电连接，并且该第一过孔沿第二方向充分延伸，从而具有大于或等于多个互连图案之间的最小间隔距离的长度。设置了第二过孔，该第二过孔设置在多个互连图案上以将多个互连图案彼此电连接，并且该第二过孔沿第二方向充分延伸，从而具有大于或等于多个互连图案之间的最小间隔距离的长度。
附图说明
根据结合附图给出的以下具体实施方式，将更清楚地理解本公开的上述和其他方面、特征和优点。
图1A是根据示例实施例的半导体器件的示意性透视图。
图1B是示出了根据示例实施例的互连线结构的示意性平面图。
图2A是根据示例实施例的半导体器件的示意性透视图。
图2B是示出了根据示例实施例的半导体器件的互连线结构的示意性平面图。
图3A是根据示例实施例的半导体器件的示意性透视图。
图3B是示出了根据示例实施例的半导体器件的互连线结构的示意性平面图。
图4A是根据示例实施例的半导体器件的示意性透视图。
图4B是示出了根据示例实施例的半导体器件的互连线结构的示意性平面图。
图5A是根据示例实施例的半导体器件的示意性透视图。
图5B是示出了根据示例实施例的半导体器件的互连线结构的示意性平面图。
图6A是根据示例实施例的半导体器件的示意性透视图。
图6B是示出了根据示例实施例的半导体器件的互连线结构的示意性平面图。
图7A至图7D是示出了根据示例实施例的半导体器件的互连线结构的示意性平面图。
图8A和图8B分别是根据示例实施例的由半导体器件中包括的标准单元提供的单元电路的电路图。
图9是示出了根据示例实施例的半导体器件的布局图。
图10A至图10C是根据示例实施例的半导体器件的截面图。
图11是根据示例实施例的半导体器件的截面图。
图12是根据示例实施例的半导体器件的布局图。
具体实施方式
在下文中，将参考附图来描述示例实施例。
图1A是根据示例实施例的半导体器件的示意性透视图，而图1B是示出了根据示例实施例的互连线结构的示意性平面图。参考图1A和图1B，半导体器件100A可以包括衬底101、衬底101中的器件隔离层115、衬底101上的栅电极135、在栅电极135的至少一侧设置在衬底101上的源/漏区120、源/漏区120上的接触结构150、接触结构150上的第一过孔(via)160、第一过孔160上的多个第一金属互连170、以及多个第一金属互连170上的第二过孔180。
衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体、或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。衬底101可以以体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体层等形式提供。在衬底101中，有源区可以由器件隔离层115限定并且可以沿第一方向(例如，X方向)延伸。有源区可以具有从衬底101突出的结构。
器件隔离层115可以通过例如浅沟槽隔离(STI)工艺形成。器件隔离层115可以设置为在衬底101内沿X方向延伸。器件隔离层115可以由绝缘材料形成并且可以包括例如氧化物、氮化物、或其组合。
源/漏区120可以设置在栅电极135的至少一侧的有源区上。源/漏区120可以设置为晶体管的源区或漏区。源/漏区120可以由半导体材料形成。例如，源/漏区120可以包括硅(Si)、硅锗(SiGe)、砷化硅(SiAs)、磷化硅(SiP)和碳化硅(SiC)中的至少一种。例如，源/漏区120可以包括N型掺杂硅(Si)和/或P型掺杂硅锗(SiGe)。在示例实施例中，源/漏区120可以包括多个区域，该多个区域包括具有不同浓度的元素和/或掺杂元素。
栅电极135可以设置为沿第二方向(例如，Y方向)延伸同时与有源区相交。晶体管的沟道区C1和沟道区C2可以形成在与栅电极135相交的有源区中。栅电极135可以设置为与沟道区C1和沟道区C2重叠。沟道区C1和沟道区C2可以通过器件隔离层115在Y方向上彼此分开。沟道区C1和沟道区C2可以与源/漏区120接触。术语“沟道区”可以指包括晶体管的耗尽区的区域。包括绝缘材料的栅介电层132可以设置在栅电极135与沟道区C1和沟道区C2之间。栅电极135可以包括导电材料，例如，金属氮化物(例如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN))、和/或金属(例如铝(Al)、钨(W)或钼(Mo))、或半导体材料(例如掺杂多晶硅)。
接触结构150可以连接到源/漏区120以将电信号施加到源/漏区120或向源/漏区120供电。接触结构150可以从上部延伸到下部以与源/漏区120接触。在附图中，接触结构150被示为沿源/漏区120的上表面延伸。然而，根据一些实施例，接触结构150可以设置为使源/漏区120的一部分凹陷。接触结构150可以设置为在Y方向上伸长，例如，接触结构150可以具有在Y方向上的长度大于在X方向上的长度的线形状或条形状。接触结构150可以根据纵横比而具有下部比上部窄的倾斜侧表面，但示例实施例不限于此。接触结构150可以包括以下至少一种：例如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、碳氮化钨(WCN)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)、铝(Al)、钴(Co)、钌(Ru)和钼(Mo)。金属-半导体化合物层(例如金属硅化物、金属锗化物或金属硅化物-锗化物)可以进一步设置在接触结构150和源/漏区120之间。
如图1A所示，栅接触结构155可以进一步设置在栅电极135上。栅接触结构155可以将电信号施加到栅电极135。栅接触结构155可以是以下至少一种：例如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、碳氮化钨(WCN)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)、铝(Al)、钴(Co)、钌(Ru)和钼(Mo)。在示例实施例中，栅接触结构155可以具有堆叠至少两个接触部的形式。
第一过孔160可以设置在接触结构150上以连接到接触结构150。第一过孔160可以设置在多个第一金属互连170下方，并且多个第一金属互连170可以分别连接到单个第一过孔160。第一过孔160可以设置在接触结构150和多个第一金属互连170之间。第一过孔160可以在Y方向上伸长以提供从接触结构150到多个第一金属互连170的多个电信号路径。例如，第一过孔160可以具有在Y方向上的长度大于在X方向上的长度的线形状或条形状。第一过孔160在Y方向上的长度可以大于在Y方向上相邻的第一线图案170_1和第二线图案170_2之间的分开距离或间距。第一过孔160可以设置为与多个第一金属互连170相交。第一过孔160的上表面可以包括与第一线图案170_1接触的第一部分和与第二线图案170_2接触的第二部分。可以通过第一部分和第二部分来提供从接触结构150到第一线图案170_1和第二线图案170_2的多个电信号路径。第一过孔160可以具有下部比上部窄的倾斜侧表面，但示例实施例不限于此。第一过孔160可以包括以下至少一种：例如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、碳氮化钨(WCN)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)、铝(Al)、钴(Co)、钌(Ru)和钼(Mo)。
多个第一金属互连170可以具有沿X方向延伸的线形状或条形状。多个第一金属互连170可以设置在第一过孔160上以连接到第一过孔160。多个第一金属互连170可以通过第一过孔160电连接到单个接触结构150，并且可以通过第二过孔180彼此电连接。多个第一金属互连170可以包括设置为彼此相邻并且彼此平行的一对第一金属互连170，并且该对第一金属互连170可以包括第一线图案170_1和第二线图案170_2。该对第一金属互连170可以彼此间隔开。第一线图案170_1和第二线图案170_2可以包括在Y方向上彼此相对的部分。由于多个第一金属互连170提供来自接触结构150的多个电信号路径，因此在竖直方向上的电阻可以比当单个接触结构150和单个金属互连170彼此电连接时进一步降低。电连接到单个接触结构150的多个第一金属互连170的数量不限于附图中所示的数量，并且可以大于附图中所示的数量。多个第一金属互连170可以包括以下至少一种：例如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、碳氮化钨(WCN)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)、铝(Al)、钴(Co)、钌(Ru)和钼(Mo)。
第二过孔180可以设置在多个第一金属互连170上以连接到多个第一金属互连170。第二过孔180可以具有在Y方向上伸长的线形状或条形状。第二过孔180在Y方向上的长度可以大于第二过孔180在X方向上的长度。第二过孔180可以设置为与多个第一金属互连170相交。第二过孔180在Y方向上的长度可以大于在Y方向上相邻的第一线图案170_1和第二线图案170_2之间的分开距离或间距。第二过孔180可以用于将电连接到第一过孔160的多个第一金属互连170彼此电连接，并且可以与多个第一金属互连170交叉，如图所示。在这种情况下，半导体器件100可以包括或可以不包括用于将多个第一金属互连170彼此电连接的上互连(例如，第二金属互连190)。当半导体器件100不包括上互连时，可以在半导体器件100中确保在设置上互连的水平上的互连的布置空间，并且可以减小由上互连生成的寄生电容。此外，因为多个第一金属互连170通过下层部分中的第一过孔160连接并且通过上层部分中的第二过孔180连接，所以可以进一步降低电阻。第二过孔180可以具有下部比上部窄的倾斜侧表面，但示例实施例不限于此。第二过孔180可以包括以下至少一种：例如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、碳氮化钨(WCN)、钛(Ti)、钽(Ta)、钨(W)、铜(Cu)、铝(Al)、钴(Co)、钌(Ru)和钼(Mo)。
图2A是根据示例实施例的半导体器件的示意性透视图，而图2B是示出了根据示例实施例的半导体器件的互连线结构的示意平面图。现在参考图2A和图2B，在半导体器件100B中，在平面图中，第一过孔160、多个第一金属互连170和第二过孔180可以以网状类型或网格图案设置。例如，第二过孔180可以设置为在竖直方向(例如Z方向)上不与第一过孔160重叠，并且相对于图1A至图1B所示的第二过孔180的不同位置，在平面图中，第二过孔180可以设置为从第一过孔160偏移。
图3A是根据示例实施例的半导体器件的示意性透视图，而图3B是示出了根据示例实施例的半导体器件的互连线结构的示意性平面图。现在参考图3A和图3B，在半导体器件100C中，第一过孔160可以具有在X方向上彼此相对的第一侧表面S1和第二侧表面S2，第一线图案170_1可以与第一过孔160的上表面接触并且可以在第一过孔160的第一侧表面S1上延伸，并且第二线图案170_2可以与第一过孔160的上表面接触并且可以在第一过孔160的第二侧表面S2上延伸。例如，第一线图案170_1在X方向上的一个端部可以设置为与第一过孔160的第二侧表面S2相邻，并且第二线图案170_2在X方向上的一个端部可以设置为与第一过孔160的第一侧表面S1相邻。第一线图案170_1和第二线图案170_2可以彼此平行地延伸。例如，第一线图案170_1和第二线图案170_2可以相对于第一过孔160沿相反方向延伸得更长。
图4A是根据示例实施例的半导体器件的示意性透视图，而图4B是示出了根据示例实施例的半导体器件的互连线结构的示意性平面图。参考图4A和图4B，在半导体器件100D中，多个第一金属互连170可以具有过孔形状，使得其各自的端部被设置为与第一过孔160的侧表面相邻。多个第一金属互连170可以提供从接触结构150到第二过孔180的多个电信号路径，该第二过孔180作为与第一过孔组合的“双堆叠”过孔操作。多个第一金属互连170在X方向上的长度可以相对小于先前实施例中的所述长度。
图5A是根据示例实施例的半导体器件的示意性透视图，而图5B是示出了根据示例实施例的半导体器件的互连线结构的示意性平面图。参考图5A和图5B，半导体器件100E可以包括第一线图案1701、第二线图案170_2、第三线图案170_3和第四线图案170_4，其中多个第一金属互连170连接到第一过孔160。第一线图案170_1可以通过例如栅接触结构155连接到栅电极135，第三线图案170_3可以具有如图4A和图4B所示的过孔形状，以及第二线图案170_2和第四线图案170_4可以如图3A和图3B所示相对于第一过孔160沿相反方向延伸的更长。
图6A是根据示例实施例的半导体器件的示意性透视图，而图6B是示出了根据示例实施例的半导体器件的互连线结构的示意性平面图。参考图6A和图6B，半导体器件100F可以包括第一过孔160、第一过孔160上的第一金属互连170、以及第一金属互连170上的第二过孔180和第二过孔180’，并且半导体器件100F还可以包括分别在第二过孔180和第二过孔180’上的第二金属互连190_1和第二金属互连190_2。第二金属互连190_1和第二金属互连190_2可以分别连接到第二过孔180和第二过孔180’。第二金属互连190_1和第二金属互连190_2可以具有沿Y方向延伸的线形状或条形状。第二过孔180和第二过孔180’可以形成为具有线形状或条形状，并且第二金属互连190_1和第二金属互连190_2可以设置为在Z方向上分别与第二过孔180和第二过孔180’部分地重叠，使得可以确保第二过孔180和第二过孔180’上的多个第二金属互连190_1和190_2之间的稳定距离。例如，第二金属互连190_1可以与第二过孔180的上表面的一部分接触。例如，多个第二金属互连190_1和190_2可以被设计在布局中，同时满足端到端(tip-to-tip)(T2T)间隔规则，并且即使当在Y方向上相邻的第二过孔180和第二过孔180’之间的间隔窄时，第二过孔180和第二过孔180’之一可以形成为具有在Y方向上伸长的线。因此，可以在稳定地满足端到端间隔规则的同时设计半导体器件的期望布局。
图7A至图7D是示出了根据示例实施例的半导体器件的互连线结构的示意性平面图。参考图7A和图7B，第一过孔160在Y方向上的相对端部中的至少一个可以设置为在Z方向上与多个第一金属互连170重叠。参考图7C和图7D，与先前的实施例相比，第一过孔160和第二过孔180可以在X方向上具有增加的宽度。此外，如图7C所示，第一过孔160和第二过孔180可以在Z方向上不彼此重叠，而如图7D所示，第一过孔160和第二过孔180可以在Z方向上彼此重叠。
图8A和图8B分别是根据示例实施例的由半导体器件中包括的标准单元提供的单元电路的电路图。参考图8A，单元电路可以是反相器电路。反相器电路可以包括接收第一电力VDD的PMOS上拉器件/晶体管TR1和接收第二电力VSS的NMOS下拉器件/晶体管TR2。上拉器件TR1和下拉器件TR2的栅极可以彼此连接以提供输入端子IN。另一方面，上拉器件TR1的漏区和下拉器件TR2的漏区可以彼此连接以提供输出端子OUT。
参考图8B，示例性电路可以包括接收第一电力VDD的第一PMOS晶体管TR1、第二PMOS晶体管TR2、第三PMOS晶体管TR3和第四PMOS晶体管TR4、以及接收第二电力VSS的第一NMOS晶体管TR5、第二NMOS晶体管TR6、第三NMOS晶体管TR7和第四NMOS晶体管TR8。第一PMOS晶体管TR1、第二PMOS晶体管TR2、第三PMOS晶体管TR3和第四PMOS晶体管TR4的栅极和第一NMOS晶体管TR5、第二NMOS晶体管TR6、第三NMOS晶体管TR7和第四NMOS晶体管TR8的栅极可以提供输入端子IN。第一PMOS晶体管TR1、第二PMOS晶体管TR2、第三PMOS晶体管TR3和第四PMOS晶体管TR4中的每一个的漏区和第一NMOS晶体管TR5、第二NMOS晶体管TR6、第三NMOS晶体管TR7和第四NMOS晶体管TR8中的每一个的漏区可以彼此连接以提供输出端子OUT。然而，图8A和图8B所示的电路仅仅是可以利用标准单元来提供的单元电路的示例。例如，除了这样的电路之外，标准单元还可以提供诸如NAND电路或NOR电路之类的各种电路。
图9是根据示例实施例的半导体器件的布局图。图9的布局可以与对应于图8B的八(8)晶体管“反相器”电路的半导体器件的布局相对应。此外，图10A至图10C是根据示例实施例的半导体器件的截面图。具体地，图10A至10C分别示出了图9的半导体器件的沿线I-I'、线II-II'和线III-III'截取的示例性截面。为了便于描述，在图10A至图10C中仅示出了半导体器件的主要组件。
参考图9至图10C，半导体器件200可以包括衬底101、各自包括有源鳍110的有源区ACT、器件隔离层115、源/漏区120、各自包括栅电极135的栅结构GL(130)、下层间绝缘层IL、接触结构CA(150)、第一过孔V0(160)、第一互连线M1、第二过孔V1(180)和第二互连线M2。半导体器件200还可以包括层间绝缘层L1、层间绝缘层L2、层间绝缘层L3和层间绝缘层L4以及蚀刻停止层ES1、蚀刻停止层ES2、蚀刻停止层ES3和蚀刻停止层ES4。半导体器件200可以包括FinFET器件，其中晶体管的有源区ACT包括具有鳍结构的有源鳍110。
衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体、或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。衬底可以设置为体晶片、外延层、绝缘体上硅(SOI)层、绝缘体上半导体层等。衬底101可以包括诸如N阱区NWELL之类的掺杂区。
器件隔离层115可以在衬底101中限定有源区ACT。器件隔离层115可以通过例如浅沟槽隔离(STI)工艺形成。如图10A中所示，器件隔离层115可以包括衬底101的在相邻有源区ACT之间的向下更深地延伸的区域，但示例实施例不限于此。在一些实施例中，器件隔离层115可以具有弯曲的上表面，该弯曲的上表面的水平在朝向有源鳍110的方向上变得更高。器件隔离层115可以由绝缘材料形成并且可以包括例如氧化物、氮化物或其组合。
有源区ACT可以由器件隔离层115在衬底101中限定，并且可以设置为沿第一方向(例如，X方向)延伸。有源鳍110可以从衬底101突出。有源鳍110的上端可以设置为从器件隔离层115的上表面突出预定高度。有源鳍110可以形成为衬底101的一部分，或可以包括从衬底101生长的外延层。有源鳍110的一部分可以在与栅结构130相邻的相对侧上凹陷，并且源/漏区120可以设置在凹陷的有源鳍110上。在一些实施例中，有源区ACT可以具有包括杂质的掺杂区。例如，有源鳍110可以在与源/漏区120接触的区域中包括从源/漏区120扩散的杂质。根据示例实施例，可以省略有源鳍110。在这种情况下，有源区ACT的结构可以具有平坦的上表面。
源/漏区120可以设置在与栅结构130相邻的相对侧上的有源鳍110被凹陷的凹陷区域上。源/漏区120可以被设置为晶体管的源区或漏区。在图10C的沿X方向截取的截面中，源/漏区120的上表面可以设置在与栅结构130的下表面的水平相同或相似的高度处。然而，源/漏区120和栅结构130的相对高度可以根据示例实施例而变化。
如图10A所示，源/漏区120可以具有在沿Y方向彼此相邻的有源鳍110之间彼此连接的合并形状，但示例实施例不限于此。在图10A的沿Y方向截取的截面中，源/漏区120可以具有其侧表面成角度的形状。然而，在示例实施例中，源/漏区120可以具有各种形状并且可以具有例如多边形形状、圆形形状、椭圆形形状和矩形形状中的一种。
源/漏区120可以包括外延层并且可以包括例如硅(Si)、硅锗(SiGe)或碳化硅(SiC)。源/漏区120还可以包括诸如砷(As)和/或磷(P)之类的杂质。在示例实施例中，源/漏区120可以包括多个区域，该多个区域包括具有不同浓度的元素和/或掺杂元素。
栅结构130可以设置在有源区ACT上以与有源区ACT相交并且沿一个方向(例如Y方向)延伸。晶体管的沟道区可以形成在与栅结构130相交的有源鳍110中。栅结构130可以包括栅介电层132、栅电极135、栅间隔物层134和栅封盖层136。
栅介电层132可以设置在有源鳍110和栅电极135之间。在示例实施例中，栅介电层132可以包括多个层或可以设置为延伸到栅电极135的侧表面上。栅介电层132可以包括氧化物、氮化物或高k介电材料。高k介电材料可以指介电常数高于氧化硅(SiO2)的介电常数的介电材料。
栅电极135可以包括导电材料，例如，金属氮化物(例如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN))、和/或金属(例如铝(Al)、钨(W)或钼(Mo))、或半导体材料(例如掺杂多晶硅)。栅电极135可以具有包括两层或更多层的多层结构。根据半导体器件200的电路配置，栅电极135可以设置为在Y方向上在至少一些相邻的晶体管之间彼此分开。例如，栅电极135可以由附加的栅分离层分开。栅电极135可以各自连接到单个标准单元中的栅接触结构(CB)155以提供图8B的电路，并且可以通过在上层部分中的第一金属互连M1(170)彼此电连接。
栅间隔物层134可以设置在栅电极135的相对侧表面上。栅间隔物层134可以使源/漏区120与栅电极135绝缘。根据示例实施例，栅间隔物层134可以具有多层结构。栅间隔物层134可以由氧化物、氮化物或氮氧化物以及例如低k介电材料形成。栅间隔物层134可以由例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种形成。
栅封盖层136可以设置在栅电极135上，并且栅封盖层136的下表面和侧表面可以分别被栅电极135和栅间隔物层134围绕。栅封盖层136可以由例如氧化物、氮化物和氮氧化物形成。
下层间绝缘层IL可以设置为覆盖源/漏区120和栅结构130。下层间绝缘层IL可以包括例如氧化物、氮化物和氮氧化物中的至少一种，并且可以包括低k介电材料。
接触结构CA(150)可以通过下层间绝缘层IL连接到源/漏区120，并且可以将电信号施加到源/漏区120。接触结构CA(150)可以设置为使源/漏区120凹陷预定深度，但示例实施例不限于此。接触结构CA(150)可以包括导电材料，例如，金属(例如，钨(W)、铝(Al)、铜(Cu)等)或半导体材料(例如，掺杂多晶硅)。在一些实施例中，接触结构CA(150)可以包括沿外表面设置的阻挡金属层。此外，在一些实施例中，接触结构CA(150)还可以包括设置在与源/漏区120接触的界面上的金属-半导体化合物层(例如硅化物层)。
层间绝缘层L1、层间绝缘层L2、层间绝缘层L3和层间绝缘层L4可以覆盖接触结构CA(150)，并且可以设置在与包括第一过孔V0(160)、第一互连线M1、第二过孔V1(180)和第二互连线M2在内的互连结构相同的水平上。层间绝缘层L1、层间绝缘层L2、层间绝缘层L3和层间绝缘层L4可以包括第一绝缘层L1、第二绝缘层L2、第三绝缘层L3和第四绝缘层L4，并且可以分别设置在与第一过孔V0(160)、第一互连线M1、第二过孔V1(180)和第二互连线M2相同的水平上。层间绝缘层L1、层间绝缘层L2、层间绝缘层L3和层间绝缘层L4可以由氧化硅或低k介电材料形成。层间绝缘层L1、层间绝缘层L2、层间绝缘层L3和层间绝缘层L4可以包括例如SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
蚀刻停止层ES1、蚀刻停止层ES2、蚀刻停止层ES3和蚀刻停止层ES4可以设置在第一绝缘层L1、第二绝缘层L2、第三绝缘层L3和第四绝缘层L4中的每一个的下表面上。蚀刻停止层ES1、蚀刻停止层ES2、蚀刻停止层ES3和蚀刻停止层ES4可以在形成第一过孔V0(160)、第一互连线M1、第二过孔V1(180)和第二互连线M2的蚀刻工艺中用作蚀刻停止层。蚀刻停止层ES1、蚀刻停止层ES2、蚀刻停止层ES3和蚀刻停止层ES4可以包括高k材料，例如氮化硅或氧化铝。
构成互连结构的第一过孔V0(160)、第一互连线M1、第二过孔V1(180)和第二互连线M2可以从下层部分顺序地堆叠。从下层部分堆叠到上层部分的第一过孔V0(160)、第一互连线M1、第二过孔V1(180)和第二互连线M2可以具有相对较大的厚度，因为它们设置在较高的上部，但示例实施例不限于此。
根据示例实施例，第一过孔V0(160)和第二过孔V1(180)可以形成为与多个第一互连线M1(170)相交。第一过孔V0(160)和第二过孔V1(180)可以具有在Y方向上的长度大于在X方向上的长度的线形状或条形状。因此，可以提供从接触结构CA(150)到多个第一互连线M1(170)的多个电信号路径，并且与当单个接触结构CA(150)和单个互连线M1(170)彼此电连接时相比，竖直方向上的电阻可以进一步减小。
第一过孔V0(160)、第一互连线M1、第二过孔V1(180)和第二互连线M2可以分别包括阻挡层162、阻挡层172、阻挡层182和阻挡层192以及导电层164、导电层174、导电层184和导电层194。阻挡层162、阻挡层172、阻挡层182和阻挡层192可以分别覆盖导电层164、导电层174、导电层184和导电层194的侧表面和底表面。阻挡层162、阻挡层172、阻挡层182和阻挡层192可以包括以下至少一种：例如，钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)和碳氮化钨(WCN)。导电层164、导电层174、导电层184和导电层194可以包括以下至少一种：例如，钌(Ru)、钼(Mo)、钨(W)、铜(Cu)、铝(Al)和钴(Co)。
第一互连线M1可以包括向包括源区ACT和栅电极135的器件区提供不同电位的第一供电线M1(VDD)和第二供电线M1(VSS)。例如，第一供电线M1(VDD)和第二供电线M1(VSS)可以向设置在它们之间的标准单元提供不同的电位。例如，第一供电线M1(VDD)可以将第一电力VDD提供给标准单元，并且第二供电线M1(VSS)可以将第二电力VSS提供给标准单元，并且第一电力VDD可以高于第二电力VSS。第一供电线M1(VDD)和第二供电线M1(VSS)可以沿X方向延伸并且可以被布置为在Y方向上彼此间隔开。可以将与本文所述的第一过孔V0(160)相似的结构应用于关于第一供电线M1(VDD)和第二供电线M1(VSS)的配电图案，使得可以减小供电线和第二互连线之间的接触电阻以提高半导体器件的电特性。设置在供电线M1(VDD)和供电线M1(VSS)与接触结构CA(150)之间的第一过孔V0可以被称为“供电线连接过孔”。
第一互连线M1可以并排设置在与第一供电线M1(VDD)和第二供电线M1(VSS)基本相同的高度上，并且可以进一步包括沿X方向延伸的多个第一金属互连M1(170)。第一过孔V0(160)可以设置在多个第一金属互连M1(170)下方以将多个第一金属互连M1(170)彼此电连接，并且可以沿Y方向延伸以具有大于或等于第一金属互连M1(170)之间的最小间隔距离的长度。第二过孔V1(180)可以设置在多个第一金属互连M1(170)上以将多个第一金属互连M1(170)彼此电连接，并且可以沿Y方向延伸以具有大于或等于第一金属互连M1(170)之间的最小间隔距离的长度。
图11是根据示例实施例的半导体器件的截面图。图11示出了与图10C相对应的区域。参考图11，半导体器件200A还可以包括多个沟道层140和内间隔物层118，该多个沟道层140在有源区ACT上彼此竖直地间隔开，该内间隔物层118在多个沟道层140之间与栅电极135并排设置。半导体器件200A可以包括全环绕栅型晶体管，在该全环绕栅型晶体管中，栅结构130a设置在有源鳍110和沟道层140之间以及具有纳米片形状的多个沟道层140之间。例如，半导体器件200A可以包括具有由沟道层140、源/漏区120和栅结构130a形成的多桥沟道FET(MBCFETTM)结构的晶体管。
多个沟道层140可以包括两个或更多个沟道层，该两个或更多个沟道层被设置为在有源区ACT上在垂直于有源鳍110的上表面的方向(例如Z方向)上彼此间隔开。沟道层140可以连接到源/漏区120并且可以与有源鳍110的上表面间隔开。沟道层140可以在Y方向上具有与有源鳍110的宽度相同或相似的宽度，并且可以在X方向上具有与栅结构130a的宽度相同或相似的宽度。然而，在一些实施例中，沟道层140可以具有减小的宽度，使得其侧表面在X方向上设置在栅结构130a下方。
多个沟道层140可以由半导体材料形成，并且可以包括例如硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。沟道层140可以由例如与衬底101相同的材料形成。构成单个沟道结构的沟道层140的数量和形状可以根据示例实施例而变化。例如，在一些实施例中，沟道层还可以设置在有源鳍110与栅电极135接触的区域中。
栅结构130a可以设置在有源鳍110和多个沟道层140上以延伸并与有源鳍110和多个沟道层140相交。晶体管的沟道区可以形成在与栅结构130a相交的有源鳍110和多个沟道层140中。在本实施例中，栅介电层132可以设置在多个沟道层140和栅电极135之间、以及有源鳍110和栅电极135之间。栅电极135可以设置在有源鳍110上以填充多个沟道层140之间的空间并在多个沟道层140上方延伸。栅电极135可以通过栅介电层132与多个沟道层140间隔开。
内间隔物层118可以设置为平行于多个沟道层140之间的栅电极135。栅电极135可以通过内间隔物层118与源/漏区120间隔开以与源/漏区120电分离。内间隔物层118可以具有与栅电极135相对的平坦的侧表面，或者可以具有朝向栅电极135向内凸出的圆形形状。内间隔物层118可以由氧化物、氮化物或氮氧化物以及例如低k介电材料形成。
图12是根据示例实施例的半导体器件的布局图。参考图12，半导体器件200’的布局与图9的半导体器件的布局相似；然而，在图12中，一些接触结构CA(150)被接触分离结构(未示出)分开。例如，沿Y方向延伸的接触结构CA(150)可以不共享在Y方向上彼此间隔开的有源区ACT。在图9中，一个接触结构CA(150)可以共享两个有源区ACT，图12中的一个接触结构CA(150)可以被接触分离结构分成两个，并且两个接触结构CA(150)可以分别设置在两个有源区ACT上。
如上所述，在接触结构上设置连接到多个金属互连的过孔，使得可以提供具有改进的电特性和可靠性的半导体器件。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员应清楚，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
衬底上沿第一方向延伸的有源区；
栅电极，与所述有源区相交并沿垂直于所述第一方向的第二方向延伸；
接触结构，在所述栅电极的一侧设置在所述有源区上并沿所述第二方向延伸；
第一过孔，设置在所述接触结构上以连接到所述接触结构，并且所述第一过孔具有在所述第二方向上的长度大于在所述第一方向上的长度的形状；
多个第一金属互连，在所述第一过孔上沿所述第一方向延伸并连接到所述第一过孔；以及
第二过孔，设置在所述多个第一金属互连上以连接到所述多个第一金属互连，并且所述第二过孔具有在所述第二方向上的长度大于在所述第一方向的长度的形状。
2.根据权利要求1所述的半导体器件，其中，所述第一过孔和所述第二过孔中的每一个被设置为与所述多个第一金属互连相交。
3.根据权利要求1所述的半导体器件，其中，所述多个第一金属互连包括彼此平行且彼此间隔开的一对第一金属互连，以及
其中，所述一对第一金属互连与所述第一过孔接触。
4.根据权利要求3所述的半导体器件，其中，所述一对第一金属互连包括在所述第二方向上彼此面向的部分。
5.根据权利要求1所述的半导体器件，其中，所述第一过孔具有在所述第一方向上彼此相对的第一侧表面和第二侧表面，以及
其中，所述多个第一金属互连包括：第一线图案，设置为与所述第一过孔的上表面的第一部分接触并在所述第一过孔的所述第一侧表面上延伸；以及第二线图案，设置为与所述第一过孔的所述上表面的第二部分接触并在所述第一过孔的所述第二侧表面上延伸。
6.根据权利要求1所述的半导体器件，其中，所述多个第一金属互连具有过孔形状使得所述多个第一金属互连中的每一个的端部被设置为与所述第一过孔的侧表面相邻。
7.根据权利要求1所述的半导体器件，其中，在所述第一过孔的在所述第二方向上彼此相对的端部中，至少一个端部被设置为在垂直于所述衬底的上表面的竖直方向上与所述多个第一金属互连重叠。
8.根据权利要求1所述的半导体器件，其中，在平面图中，所述第一过孔、所述多个第一金属互连和所述第二过孔形成网格图案。
9.根据权利要求1所述的半导体器件，还包括：
第二金属互连，设置在所述第二过孔上以连接到所述第二过孔并沿所述第二方向延伸，所述第二金属互连在垂直于所述第二过孔的上表面的方向上与所述第二过孔的上表面的一部分接触。
10.根据权利要求1所述的半导体器件，其中，所述接触结构连接到源/漏区，所述源/漏区在与所述栅电极相邻的相对侧设置在所述有源区上。
11.根据权利要求1所述的半导体器件，其中，所述有源区包括：有源鳍，从所述衬底突出；以及多个沟道层，所述多个沟道层被堆叠在所述有源鳍上以彼此竖直地间隔开。
12.一种半导体器件，包括：
衬底上的沟道区和第一源/漏区；
栅电极，在所述衬底上与所述沟道区重叠；
第一接触结构，连接到所述第一源/漏区；
多个第一金属互连，设置在所述第一接触结构上，沿平行于所述衬底的上表面的第一方向延伸，并且彼此间隔开；
第一过孔，在所述第一接触结构和所述多个第一金属互连之间与所述第一接触结构和所述多个第一金属互连接触；以及
第二过孔，在所述多个第一金属互连上与所述多个第一金属互连接触。
13.根据权利要求12所述的半导体器件，其中，所述第一过孔的上表面包括第一部分和第二部分，所述第一部分与所述多个第一金属互连的第一线图案接触，所述第二部分与所述多个第一金属互连的第二线图案接触。
14.根据权利要求13所述的半导体器件，其中，所述第一线图案和所述第二线图案被设置为与所述第一过孔相交。
15.根据权利要求12所述的半导体器件，其中，所述第一过孔具有在垂直于所述第一方向的第二方向上的第二长度大于在所述第一方向上的第一长度的形状。
16.根据权利要求15所述的半导体器件，其中，所述第一过孔在所述第二方向上的所述第二长度大于在所述第二方向上彼此相邻的所述多个第一金属互连之间的距离。
17.根据权利要求15所述的半导体器件，其中，所述第二过孔具有在所述第二方向上的第四长度大于在所述第一方向上的第三长度的形状。
18.根据权利要求12所述的半导体器件，还包括：
所述衬底上的第二源/漏区；
第二接触结构，连接到所述第二源/漏区；
供电线连接过孔，设置在所述第二接触结构上以连接到所述第二接触结构；以及
供电线，设置在所述供电线连接过孔上并沿所述第一方向延伸，并且所述供电线在垂直于所述第一方向的第二方向上具有比所述多个第一金属互连的宽度宽的宽度。
19.一种半导体器件，包括：
器件区，包括有源区和栅电极，所述有源区沿第一方向在衬底上延伸，所述栅电极沿垂直于所述第一方向的第二方向延伸；
第一供电线和第二供电线，设置在所述器件区上以沿所述第一方向延伸并被配置为向所述器件区提供不同的电位；
多个互连图案，并排设置在与所述第一供电线和所述第二供电线基本相同的水平上并沿所述第一方向延伸；
第一过孔，设置在所述多个互连图案下方以将所述多个互连图案彼此电连接，并且所述第一过孔沿所述第二方向延伸以具有大于或等于所述多个互连图案之间的最小间隔距离的长度；以及
第二过孔，设置在所述多个互连图案上以将所述多个互连图案彼此电连接，并且所述第二过孔在所述第二方向上延伸以具有大于或等于所述多个互连图案之间的所述最小间隔距离的长度。
20.根据权利要求19所述的半导体器件，其中，所述多个互连图案中的每一个连接到单个第一过孔，以及
其中，所述第一过孔设置为与所述多个互连图案中的每一个相交。
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