TWI459559B

TWI459559B - 半導體構造及該半導體構造之製造方法

Info

Publication number: TWI459559B
Application number: TW096140544A
Authority: TW
Inventors: Fujio Masuoka; Keon Jae Lee
Original assignee: Unisantis Elect Singapore Pte
Priority date: 2007-10-29
Filing date: 2007-10-29
Publication date: 2014-11-01
Also published as: TW200919723A

Description

半導體構造及該半導體構造之製造方法

本發明主要係有關一種與SGT(Surrounding Gate Transistor；環繞閘極式電晶體)CMOS(Complementary Metal－Oxide Semiconductor；互補式金氧半導體)技術相關連的半導體構造及該半導體構造之製造方法。

CMOS技術係VLSI(very－large－scale IC；超大型積體電路)主要技術的一種，如同字面上的意義，能將數千萬個電晶體形成為單一個積體電路。在CMOS技術中，強烈地希望進一步提高持續增大的裝置(device)密度。

為了增加高性能電晶體的數目，已提案一種稱為SGT的FET(Field－Effect Transistor；場效電晶體)。藉由使用SGT，能抑制短通道效應(SCE；Short Channel Effects)，並降低漏電流，而能預見理想的切換(Switching)動作。並且，由於能加大閘極區域，故無須加大閘極長度而能提高SGT的電流控制功能。

作為能一邊維持良好的性能一邊縮小CMOS尺寸的方法之一，係考慮提高半導體材料的載子(carrier)移動率。於CMOS中，在n通道FET中係使用電子作為載子，在p通道FET中係使用電洞作為載子。當施加電場至半導體基板時，基板內的載子會受力，電子與電洞會沿著電場分別朝逆方向加速。此種載子的速度稱為漂移(drift)速度，係與所施加的電場成比例。此時的比例常數為移動率。此移動率越高則電流密度越高，結果，電晶體的切換速度會變快。

在習知的平面(planer)型CMOS中，載子的移動率雖依存於很多的要素而變化，然而當中，受到晶圓表面的影響很大。亦即，載子會受到藉由結晶面所決定的原子的週期性(藉由原子所形成的型樣(pattern))之影響。因此，平面型裝置係具有恆常地依存於其所形成的面之移動率，並且，即使改變形成為相同結晶面的平面型FET的電流面方位，移動率亦為固定。

因此，在習知的CMOS技術中，係使用具有面方位(100)的面之矽基板。選擇具有(100)面的矽基板之理由為：(a)將矽基板設成(100)面時，矽基板與氧化矽膜間的表面的狀態密度會變成最小；以及(b)由於在(100)面的電子移動率比其他的結晶面還大，故在(100)面的半導體基板上所形成的n通道FET的源極－汲極電流會產生最大電流。然而，由於在(100)面中電洞的移動率不會變成最大，故在(100)面的半導體基板上所形成的p通道FET的源極－汲極電流必然會變小。因此，即使n通道FET具有良好的特性，p通道FET卻無法具有期望的特性。若將p通道FET形成於(110)面上時，尤其在施加高電場時電洞的移動率會變大。然而，由於在(110)面中電子的移動率小，故習知的平面型CMOS未使用(110)面。在習知的平面型CMOS中，由於無法依各個裝置使用不同的面，故使用(100)面可說是在電洞移動率的最大化與電子移動率的最大化之間妥協的結果。

如第85圖(a)至第85圖(c)所示，SGT CMOS裝置係已揭示於各種先前技術文獻中(參照非專利文獻1至3及專利文獻1)。第85圖(a)係顯示製作成SGT CMOS後與平面型CMOS相比，縮小了裝置面積之示意圖。第85圖(b)係顯示由電路圖及裝置構造所表示的SGT CMOS的佈局。

並且，亦已提案使用有各種結晶面的FINFET(Fin Field Effect Transistor；鰭式場效電晶體)CMOS裝置(參照專利文獻2及3)。如第85圖(c)所示，FINFET CMOS反相器(inverter)300係由PFET 302與NFET 308這一對的組所形成。在此，PFET 302及NFET 308各者的汲極306及312係藉由配線316來連接而成為輸出(Out)，且各者的閘極305及311係藉由閘極導體314來連接而成為輸入(In)。在由上述一對的組所構成的FINFET CMOS反相器300中，係沿著連接至PFET 302的源極304之配線317供給電源電壓(Vdd)，且藉由連接至NFET 308的源極310之配線318而連接至接地(Gnd)。然而，上述的文獻中，在設計SGT CMOS時皆未考慮到結晶的面方位及與此面方位關連的移動率。

因此，關於FET的電流通道及柱形狀，仍有藉由利用各種結晶面而改善SGT CMOS技術的空間。如此，因應特定的用途依各個裝置將移動率最佳化、或降低移動率，藉此可維持期望的CMOS性能。

此外，作為提升CMOS SGT性能的另一種方法，係考慮選擇最適當的形狀來作為矽柱的形狀(圓形或正方形等)之方法。由於根據矽柱側壁的面方位，移動率的值會不同，故矽柱的形狀及其面方向會對移動率造成影響。並且，藉由改變SGT柱的形狀，裝置的物理性性質(電場或局部性的移動率等)會產生變化。例如，由於電場係局部性地依存於端部的曲率半徑或縮小整體時的構造，故藉由局部性之移動率而決定的垂直方向的電場會使裝置的性能明顯地產生變化。

專利文獻1：美國專利第5,258,635號專利文獻2：美國專利第6,815,277號專利文獻3：美國專利第6,658,259號

非專利文獻1：IEEE Trans.Electron Dev.,Vol.38(3),579至583頁,1991年非專利文獻2：IEDM Tech.Dig.,736頁,1987年非專利文獻3：journal．of．Applied physics(物理應用刊物),Vol.43(10),6904頁,2004年

本發明提供一種CMOS SGT，相對於場效電晶體(FET)的設計及製造中的習知之平面型CMOS技術，無需複雜的裝置製程，且係將各種結晶面利用於FET的通道及柱的形狀而在與習知相同的基板上形成者。並且，在本發明中，與變化平面型FET的面方位之設計不同，係藉由變化SGT的面方位而實現移動率的提升。因此，在相同的基板上形成具有各種結晶面的複數個SGT，藉此實現複數個不同的載子移動率，而能獲得期望的性能。

用以形成本發明的第一實施形態的半導體構造之方法係可包含有：準備具有預定的結晶方位的基板之步驟；以及以令第一SGT本體的側壁形成第一電流通道的方式來形成第一電晶體的步驟。第一SGT本體的側壁係能具有設成第二結晶方位的第一載子移動率的值。第二SGT本體的側壁係以形成第二電流通道的方式來形成第二電晶體。第二SGT本體的側壁係能設成第三結晶方位，且設定成與第一載子移動率的值不同之第二載子移動率。

針對此實施形態，有很多例示性的變化。作為第一變化，基板係能包含單結晶矽，及/或表面係能設成定位於{110}結晶面及{100}結晶面上者。作為第二變化，第一及第二SGT本體的形狀係能設成存在有未限制的側壁面之圓形。作為第三變化，關於第一SGT的形狀，係能將矽柱的兩個平行的側壁作成{n m l}面，將矽柱剩餘的兩個側壁作成{a b c}面(在此，n、m、l、a、b、c為任意的整數，且na＋bm＋cl＝0)，且作成正方形的SGT及矩形的SGT中的一方。作為第二SGT的形狀，係能將矽柱的兩個平行的側壁作成{p q r}面，將矽柱剩餘的兩個側壁作成{e f g}面(在此，p、q、r、e、f、g為任意的整數，且pe＋fg＋qr＝0)，且作成正方形的SGT及矩形的SGT中的一方。作為第四變化，關於第一SGT本體的形狀，係能將多數的側壁面作成存在於SGT柱表面的圓柱狀，第二SGT本體的形狀係能將矽柱的兩個平行的側壁作成{n m l}面，將矽柱剩餘的兩個側壁作成{a b c}面(在此，n、m、l、a、b、c為任意的整數，且na＋bm＋cl＝0)，且作成正方形的SGT及矩形的SGT中的一方。作為第五變化，第一電晶體係能作成第一p通道SGT(PEFT)及第一n通道SGT(NEFT)中的一方，第二電晶體係能作成第二PFET及第二NFET中的一方。能以具有已最佳化的載子移動率及未最佳化的載子移動率中的一方之方式，來形成第一PFET及第一NFET中一方的第一SGT本體的側壁(及/或使其旋轉)。

以一種觀點來觀看本發明，本發明的半導體構造係具備有具有第一面方位的第一單結晶半導體側壁通道、以及具有與前述第一面方位不同的第二面方位的第二單結晶半導體側壁通道，其中，前述第一面方位與第二面方位係根據對稱性變換而不同。

前述第一單結晶半導體側壁通道係第一移動率，前述第二單結晶半導體側壁通道係第二移動率，前述第一移動率的值與前述第二移動率的值係能設定成不同的值。

前述半導體構造係能作成形成於{100}面及/或{110}面的晶圓上者。

前述第一單結晶半導體側壁通道係能構成第一SGT，前述第二單結晶半導體側壁通道係能構成第二SGT。

前述第一SGT係能作成為第一p通道SGT(PFET)及第二n通道SGT(NFET)中的一方，前述第二SGT係能作成為第二p通道SGT(PFET)及第二n通道SGT(NFET)中的一方。

能以前述第一PFET及前述第一NFET中一方的側壁係具有已最佳化的載子移動率或未最佳化的載子移動率中的任一方之方式，來設定前述第一結晶面，並且以前述第二PFET及前述第二NFET中一方的側壁係具有已最佳化的載子移動率或未最佳化的載子移動率中的任一方之方式，來設定前述第二結晶面。

前述第一PFET及前述第一NFET中一方之全部的側壁的方位係能以成為將{100}面、{110}面、以及{111}面的任一面予以組合者之方式來定位，前述第二PFET及前述第二NFET中一方全部的側壁係能以成為將{100}面、{110}面、以及{111}面的任一面予以組合者之方式來定位。

前述第一PFET及前述第一NFET的形狀為圓柱狀，兩者中一方的側壁係能作成具有複數個結晶面，且前述第二PFET及前述第二NFET中一方全部的側壁的方位係能以成為組合{100}面、{110}面、以及{111}面的任一面者之方式來定位。

於前述半導體構造中，係能作成：包含有由第一矩形狀NFET與第一及第二矩形狀PFET所構成的SGT CMOS，且該SGT CMOS係形成於矽晶圓的(100)面上；前述第一矩形狀NFET係具有{100}面；前述第二矩形狀PFET係具有{110}面。

於前述半導體構造中，係能作成：包含有由第一圓柱狀NFET與第一長方形狀PFET所構成的SGT CMOS，且該SGT CMOS係形成於矽晶圓的(110)面上；前述第一圓柱狀NFET的側壁係作成具有複數個結晶面；前述第一長方形狀PFET的短邊的兩個側壁係設成{100}面，而長邊的兩個側壁係設成{110}面。

於前述半導體構造中，係能作成：包含有由第一圓柱狀NFET與第一矩形狀PFET所構成的SGT CMOS，且該SGT CMOS係形成於矽晶圓的(110)面上；前述第一圓柱狀NFET的側壁係作成具有複數個結晶面；前述第一矩形狀PFET的兩個側壁係設成{100}面，而其他兩個側壁係設成{110}面。

於前述半導體構造中，前述第一單結晶半導體的本體及前述第二單結晶半導體的本體係可藉由從包含有矽、鍺、矽的化合物、鍺的化合物、III－V族材料以及II－IV族材料的群組中所選擇的材料所構成。

於前述半導體構造中，前述第一單結晶半導體的本體及前述第二單結晶半導體的本體係能作成以10¹⁰ 至10¹⁷ 間的濃度來進行摻雜(doping)者。

從本發明的一種觀點來看，本發明的半導體構造的製造方法係包含有：準備具有定位於之後會作為通道來利用的第一結晶面的表面的基板之步驟；以第一SGT柱會形成第一通道、且前述第一SGT柱的側壁以具有第二結晶面的方式來定位、以及前述第二結晶面具有第一載子移動率之方式，來形成第一電晶體之步驟；以及以第二SGT柱會形成第二通道、且前述第二SGT柱的側壁以具有第三結晶面之方式來定位、以及前述第三結晶面具有與前述第一載子移動率的值不同的第二載子移動率的方式，來形成第二電晶體之步驟。

於前述半導體構造之製造方法中，前述基板的表面係能作成以成為{100}面及/或{110}面的方式來定位者。

於前述半導體構造之製造方法中，形成前述第一電晶體的步驟係能包含有：以第一矩形(或長方形)的SGT本體的側壁係以{nml}面的兩個平行的柱側壁以及剩餘的{abc}面的兩個側壁來定位(在此，n、m、l、a、b、c為任意的整數，且na＋mb＋lc＝0)之方式，來形成第一電晶體之步驟；形成前述第二電晶體的步驟係能包含有：以第二矩形(或長方形)的SGT本體的側壁係以{pqr}面的兩個平行的柱側壁以及剩餘的{efg}面的兩個側壁來定位(在此，p、q、r、e、f、g為任意的整數，且pe＋qf＋rg＝0)之方式，來形成第二電晶體之步驟。

於前述半導體構造之製造方法中，形成前述第一電晶體的步驟係能包含有：以第一圓柱狀的SGT本體的側壁係以複數個側壁來定位之方式，來形成第一電晶體之步驟；形成前述第二電晶體的步驟係能包含有：以第二矩形(或長方形)的SGT本體的側壁係以{nml}面的兩個平行的側壁以及剩餘的{abc}面的兩個側壁來定位(在此，n、m、l、a、b、c為任意的整數，且na＋mb＋lc＝0)之方式，來形成第二電晶體之步驟。

於前述半導體構造之製造方法中，形成前述第一電晶體的步驟係能包含有形成第一p通道SGT(PFET)及第一n通道SGT(NFET)中的一方之步驟；形成前述第二電晶體的步驟係能包含有形成第二p通道SGT(PFET)及第二n通道SGT(NFET)中的一方之步驟。

於前述半導體構造之製造方法中，形成前述第一PFET及前述第一NFET中的一方的步驟係能包含有：以前述第一SGT本體的側壁係設成特定的結晶方位，且具有已最佳化的載子移動率及未最佳化的載子移動率中的一方之方式，來形成前述第一PFET及前述第一NFET中的一方之步驟；形成前述第二PFET及前述第二NFET中的一方的步驟係能包含有：以前述第二SGT本體的側壁係設成特定的結晶方位，且具有已最佳化的載子移動率及未最佳化的載子移動率中的一方之方式，來形成前述第二PFET及前述第二NFET中的一方之步驟。

於前述半導體構造之製造方法中，形成前述第一PFET及前述第一NFET中的一方的步驟係能包含有：以前述第一SGT本體的側壁係定位於複數個結晶面，且具有已最佳化的載子移動率及未最佳化的載子移動率中的一方之方式，來形成圓柱狀的前述第一PFET及圓柱狀的前述第一NFET中的一方之步驟；形成前述第二PFET及前述第二NFET中的一方的步驟係能包含有：以成為特定的結晶面之方式來定位且具有已最佳化的載子移動率及未最佳化的載子移動率中的一方之方式，來形成前述第二PFET及前述第二NFET中的一方之步驟。

於前述半導體構造之製造方法中，形成前述第一PFET及前述第一NFET中的一方的步驟係能包含有：以前述第一SGT本體的全部的側壁係定位成組合{100}面、{110}面、以及{111}面任一面者之方式，來形成前述第一PFET及前述第一NFET中的一方之步驟；形成前述第二PFET及前述第二NFET中的一方的步驟係能包含有：以前述第二SGT本體的全部的側壁係定位成組合{100}面、{110}面、以及{111}面的任一面者之方式，來形成前述第二PFET及前述第二NFET中的一方之步驟。

於前述半導體構造之製造方法中，形成前述第一PFET及前述第一NFET中一方的步驟係能包含有：以前述第一SGT本體的全部的側壁係定位成具有複數個結晶面之方式，來形成前述第一PFET及前述第一NFET中的一方之步驟；形成前述第二PFET及前述第二NFET中的一方的步驟係能包含有：以前述第二SGT本體的全部的側壁係定位成組合{100}面、{110}面、{111}面任一面者之方式，來形成前述第二PFET及前述第二NFET中的一方之步驟。

於前述半導體構造之製造方法中，復能包含有：於矽晶圓的(100)面上形成包含有一個正方形狀的NMOS與兩個矩形狀的PMOS之SGT CMOS之步驟；以及以具有{100}面的方式來定位並形成矩形狀的前述第一NFET，並以具有{110}面之方式來定位並形成矩形狀的前述第二PFET之步驟。

復能包含有：於矽晶圓的(100)面上形成包含有一個圓柱狀NMOS與一個矩形狀PMOS之SGT CMOS之步驟；以及以具有複數個面方位之方式來定位並形成圓柱狀的前述第一NFET之步驟；其中，矩形狀的前述第二PFET的兩個平行的側壁係以具有{100}面之方式來定位，而前述矩形狀的前述第二PFET剩餘之平行的側壁係以具有{110}面之方式來定位。

於前述半導體構造之製造方法中，復能包含有：於矽晶圓的(110)面上形成包含有一個圓柱狀NMOS與一個矩形狀PMOS之SGT CMOS之步驟；以及以具有複數個面方位之方式來定位並形成圓柱狀的前述第一NFET之步驟；其中，矩形狀的前述第二PFET的兩個側壁係以具有{100}面之方式來定位，而前述矩形狀的前述第二PFET剩餘之平行的側壁係以具有{110}面之方式來定位。

並且，在本說明書中，所謂「最佳化」一般雖意指製作成移動率變成最高者，但依據用途的不同亦有刻意設定成比最高的移動率還低的移動率之情形，此情形中亦可使用「最佳化」來表示所指的移動率。

本發明的上述特徵及其他特徵與效果，係如附圖所示，可從本發明下述的詳細說明而理解。

以下，參照附圖說明本發明的各種實施形態。並且，在以下的實施形態中，相同的參照符號係用以表示相同的構成。

如上所述，本發明係利用半導體的物理性性質，為了在特定的裝置中將移動率最佳化或減少移動率，故使用各種的結晶面用於FET的通道。因此，為了能更理解本發明，首先說明晶格及結晶方位的概要。

1.概要

構成固體結晶之原子係空間性地配置成具有一定週期的格點。晶格係恆常地包含有代表晶格整體之體積(volume)，且此體積係跨越結晶整體規則性地重複。晶格中的方位係以具有與朝向其方位的向量之成分為相同關係的三個整數的組來表示。這三個向量成分係以基本向量的倍數來給予。例如在具有鑽石構造的矽這種立方晶格中，對角線方向係使用表示方位的括弧[]而表示成[111]。然而，結晶中多數的方向即使根據軸方向的選擇方式看起來會不同，但由於對稱變換(symmetry transformation)而為等價。例如，立方體晶格[100]、[010]、以及[001]中的結晶方向全部皆結晶學性地等價。在本說明書中，某方向以及與此等價的所有方向係以< >這種括弧來表示。亦即，當標記為<100>時，係包含有[100]、[010]、以及[001]這些全部之等價的方向。此外，由於這些方向從原點(任意指定)觀之亦有位於負側者，故在本說明書中，除了有特別指定的情形外，結晶的方向係指包含有正負雙方的整數者。因此，例如當表記為方向<100>時，除了包含有[100]、[010]、以及[001]各方向外，亦包含有[－100]、[0－10]、以及[00－1]方向。

此外，關於結晶內的面之指定，亦使用三個整數的組。此整數的組係以括弧()表示，藉由此整數的組來特定彼此平行的複數個平面的組。藉由此三個整數而特定的組係與藉由相同的三個整數的組而特定的方向垂直。例如，與方位[100]垂直的面係以(100)來表示。因此，在立方晶格的情形中，只要知道方位或面的任一者，即可立即得知與其方位或面垂直的方位或面。與方位的情形相同，晶格中多數的平面係由於對稱變換而等價。例如，(100)面、(010)面、以及(001)面係為具有彼此等價的對稱性之面。在本說明書中，某面以及與此面等價的全部的面係以括弧{}來表示。因此，表記為面{100}時，係包含有彼此等價的面(100)、面(010)、以及面(001)。在本說明書中，與方位的情形相同，只要無特別限定，結晶面係指包含有正負雙方的整數者。例如，當表記為面{100}時，除了包含有(100)、(010)、以及(001)各面外，亦包含有(－100)、(0－10)、以及(00－1)各面。

2.詳細說明

可將本發明利用於，為了使所需之具體性的裝置中的移動率最佳化或降低移動率而獲得期望的性能而在使用有各種結晶面作為FET的通道及柱形狀的相同基板上製作CMOS SGT的各種方法中。只要為此技術領域的業者，應當可理解本發明並未限定於由附圖所示的特定構造或本說明書中所詳細說明之具體的步驟。並且，應當能理解只要為了形成裝置的各種部位而選擇的摻雜劑(dopant)之種類與該裝置所謀求的電性動作並無矛盾者，本發明即未限定於特定種類的摻雜劑之使用。

第1圖係顯示於矽的(100)面的晶圓(第1圖(a))及(110)面的晶圓上所形成的矽SGT柱的側壁的各種方位(參照Cullitu,“Element of X－Ray Diffraction”,Second Edition,Addison－Wesley Publishing Company,Inc,76頁,1978年)。第2圖係顯示根據第1圖所記載的SGT柱的側壁的面方位，電子(第2圖(a))及電洞(第2圖(b))的移動率產生何種變化之圖表(Sato；美國專利3,603,848號)。於第2圖中，針對(100)面的晶圓上的裝置係使用左側的繪圖(plot)(0°/(011)－45°/(001)的側壁、[100]區(zone))，針對(110)面的晶圓上的裝置係使用右側的繪圖(0°/(011)－90°/(001)的側壁、[110]區)。電流的流通方向在上述任一種晶圓的情形中皆為與晶圓垂直的方向。

第3圖為圓柱狀的SGT的概略圖，R表示圓柱的半徑、L表示閘極長度、W_SGT 表示閘極寬度。第4圖及第5圖係分別為完整的正方形形狀的SGT(具有完整的正方形形狀的剖面之SGT)的概略圖(第4圖)、以及於端部具有圓弧的正方形形狀的SGT(具有於端部具有圓弧的正方形形狀的剖面之SGT)的概略圖(第5圖)，t表示正方形的柱的厚度、r表示具有圓弧的端部的半徑、L表示閘極長度、W_SGT 表示閘極寬度。第6圖係顯示0字狀的SGT(具有0字狀的剖面之SGT)的概略圖。其中，「0字狀」係由位於左右的圓形部分以及位於中央部分的矩形部分所構成。在此，R表示左右的圓形部分的半徑、t表示中央的矩形部分的長度、L表示閘極長度、W_SGT 表示閘極寬度。SGT的源極、閘極、以及汲極係配置於與矽基板垂直的方向。閘極電極係完全地包圍矽柱，並沿著柱的側壁形成通道區域。關於半導體晶圓的尺寸，例如柱的高度約為20nm至300nm、柱的尺寸(t或R)為5nm至250nm。

為了進行本發明之模擬(第7圖至第44圖)，係例示性地採用以下的構造。在NMOS SGT中，對矽柱中的主體區域均勻地摻雜硼(3.9×10¹⁵ )，在PMOS SGT中，對矽柱中的主體區域均勻地摻雜胂(arsine)(3.9×10¹⁵ )。t與2R(與矽柱的尺寸相關連)係設定成25nm。為了抑制關斷電流(off current)以調整臨界電壓(threshold voltage)，係於閘極材料使用具有4.65ev的工作函數的金屬矽化物。閘極氧化物的厚度係設定成1nm。關於源極/汲極區域的擴散層(其長度(1)為20nm)，當為PFET時係摻雜硼(1×10²⁰ )，當為NFET時係摻雜胂(1×10²⁰ )。並且，在此模擬中未考慮量子充電侷限效應(quantum charge confinement effects)。將圓柱狀的NMOS SGT及PMOS SGT的垂直側壁分割成36等份。亦即，一個元件(element)的方位係以10°逐一變化。如此，以36個多面體來分割圓柱的側壁，藉此以不同移動率的36個個別的MOSFET元件來構成裝置。取單一電流的總合來計算裝置整體的終端電流(terminal current)。

正方形形狀的SGT及具有圓弧的正方形形狀的SGT的垂直側壁係分別分割成第4圖(b)及第5圖(b)中的剖面圖的虛線(B－B’)所示之四個三角形501至504(正方形形狀SGT的情形)以及八個多面體(505至512)。0字狀的SGT的垂直側壁係分割成第6圖(b)的剖面圖的虛線(B－B’)所示的36個多面體及一個正方形(整體為37個個別的MOSFET元件)。裝置的模擬係使用ATLAS(Automatically Tuned Linear Algebra Software；線性代數程式庫)的三次元模擬器(SILVACO)來進行。在三次元裝置模擬器中，係考慮波茲曼載子統計模式(Boltzmann carrier statistics model)、達維斯無段變速系統移動率模式(Darwish CVT(Continuosusly Variable Transmission)mobility model)、以及肖克萊一里德一霍爾(Shockly－Reed－Hall)再結合模式。

第7圖(a)、第8圖(a)、以及第9圖(a)係顯示於矽(100)面的晶圓上製作出之正方形形狀的NMOS SGT(分別為Qn₂₀₀ 、Qn₂₀₁ 、以及Qn₂₀₂ )之概略圖。第7圖(b)、第8圖(b)、以及第9圖(b)係分別為沿著第7圖(a)、第8圖(a)、以及第9圖(a)的B－B剖線所取得的正方形形狀的NMOS SGT(Qn₂₀₀ 、Qn₂₀₁ 、以及Qn₂₀₂ )的剖面圖。這些圖中係顯示有NMOS SGT(Qn₂₀₀ 、Qn₂₀₁ 、以及Qn₂₀₂ )的側壁方位及電流方向。須留意，Qn₂₀₂ 的NMOS SGT的側壁方位係為使Qn₂₀₀ 的NMOS SGT旋轉45°者之點。第7圖(c)、第8圖(c)、以及第9圖(c)係分別為沿著第7圖(a)、第8圖(a)、以及第9圖(a)的A－A剖線所取得的正方形形狀的NMOS SGT(Qn₂₀₀ 、Qn₂₀₁ 、以及Qn₂₀₂ )的縱剖面圖。第10圖(a)係於矽的(100)面的晶圓上製作出之圓柱狀的NMOS SGT(Qn₂₀₃ )之概略圖。第10圖(b)係沿著第10圖(a)的B－B’剖線所取得的圓柱狀的NMOS SGT(Qn₂₀₃ )之剖面圖。第10圖(c)係沿著第10圖(a)的A－A’剖線所取得的圓柱狀狀的NMOS SGT(Qn₂₀₃ )之縱剖面圖。

第11圖係顯示在V_d ＝0.05V中，於矽的(100)面的晶圓上製作出之圓柱狀及正方形形狀的NMOS SGT(第7圖的Qn₂₀₀ 、第8圖的Qn₂₀₁ 、第9圖的Qn₂₀₂ 、以及第10圖的Qn₂₀₃ )的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。相較於圓柱狀的NMOS SGT及具有(110)面的側壁之正方形形狀的NMOS SGT，具有(100)面的壁側之正方形形狀的NMOS SGT之相同的V_g (on)中的每單位長度的電流較大。此外，完整的正方形形狀的SGT以及在端部具有圓弧的正方形形狀的SGT之I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)係顯示幾乎相同的特徵。第12圖係顯示在V_d ＝0.05V中，於矽的(100)面的晶圓上製作出之圓柱狀及正方形形狀的NMOS SGT(第7圖的Qn₂₀₀ 、第8圖的Qn₂₀₁ 、第9圖的Qn₂₀₂ 、以及第10圖的Qn₂₀₃ )的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。由於圓柱狀的SGT具有比正方形形狀的SGT還短的閘極寬度，故與其他正方形形狀的SGT相比，第12圖的相對性電流值(每單位柱的電流)係從第11圖的電流值(每單位長度的電流)明顯地降低。

第13圖至第16圖係顯示針對在矽晶圓的(100)面上所形成的圓柱狀SGT(第10圖的Qn₂₀₃ )以及正方形形狀SGT(第7圖的Qn₂₀₀ )所進行之詳細的三次元模擬的結果。第13圖係顯示在V_g ＝1V、V_d ＝0.05V中，電子的密度分佈如何從圓柱狀SGT(第10圖的Qn₂₀₃ )及正方形形狀SGT(第7圖的Qn₂₀₀ )的矽的側壁表面朝內側(沿著第7圖及第10圖的C－C’剖線)變化之圖。第14圖係顯示在V_g ＝1V、V_d ＝0.05V時，垂直電場(與圓柱的表面垂直的電場)如何從圓柱狀SGT(第10圖的Qn₂₀₃ )及正方形形狀SGT(第7圖的Qn₂₀₀ )的矽的側壁表面朝內側(沿著第7圖及第10圖的C－C’剖線)變化之圖。第15圖係顯示V_g ＝1V、V_d ＝0.05V時，局部性的移動率如何從圓柱狀SGT(第10圖的Qn₂₀₃ )及正方形形狀SGT(第7圖的Qn₂₀₀ )的矽的側壁表面朝內側(沿著第7圖及第10圖的C－C’剖線)變化之圖。第16圖(c)係針對圓柱狀SGT(第10圖的Qn₂₀₃ )及正方形形狀SGT(第7圖的Qn₂₀₃ )，顯示達維斯(Darwish)移動率如何相對於垂直電場產生變化之圖。並且，解出帕松方程式(Poisson equation)及漂移(drift)擴散輸送方程式，以計算出電位及電子密度分佈。

從第13圖及第14圖中可得知，電子密度及垂直電場不論為圓柱狀SGT及正方形形狀SGT的任一種，皆顯示沿著x軸(從表面的距離)彼此類似的分佈。然而，依存於側壁的面方位及垂直電場之圓柱狀及正方形形狀的SGT的局部性達維斯移動率係顯現出很大的不同，由於此差異而產生I_d －V_g 曲線(第11圖)的裝置性能的差異。亦即，由於電流的值係與電子密度及移動率成比例，故相同的閘極電壓(V_g ＝1V)時的正方形形狀SGT的I_d －V_g 曲線(第11圖的Qn₂₀₀ )的電流係比圓柱狀SGT的I_d －V_g 曲線(第11圖的Qn₂₀₃ )的電流還大。為了更詳細地理解上述參數的關係，參照以下的達維斯無段變速系統(以下簡稱為達維斯CVT)模式及漂移擴散輸送模式的公式。

達維斯CVT：

其中，μ_r 為移動率、μ_AC 為音頻聲子(acoustical phonon)中的散亂所導致的表面移動率、μ_b 為光頻聲子(optical phonon)的能帶谷際散射(intervalley scattering)所導致的移動率、μ_sr 為表面粗糙度係數、E_⊥ 為垂直電場。a、b、c、d、e、f、以及g係依存於摻雜、溫度、面方位等之部分的常數或參數。

漂移擴散輸送模式：Jn(electron current densities；電流密度)＝－q μ_T,n n▽Φ_n

其中，q為電子的電荷、μ_T,n 為電子的移動率、n為電子的密度、Φ n為準費米能階(quasi－Fermi level)(參照Darwish,“An Improved Electron and Hole Mobility Model for General Purpose Device Simulation”,IEEE Electron Devices,vol44,No.9,1997年9月,1529頁以及“ATLAS User’s Manual：Device Simulation Software”,Silvaco International,2006年8月,3至26頁)。

第17圖(a)係於矽晶圓的(100)面上製作出之NMOS SGT(Qn₂₀₄ )之概略圖；第17圖(b)係沿著第17圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₀₄ )的剖面圖；第17圖(c)係沿著第17圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₀₄ )之剖面圖。第18圖係為於矽晶圓的(100)面製作出之NMOS SGT(Qn₂₀₄ )之V_d ＝0.05V時的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。第19圖係為於矽晶圓的(100)面製作出之NMOS SGT(Qn₂₀₄ )之V_d ＝0.05V時的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第20圖(a)、第21圖(a)、以及第22圖(a)係分別為在矽晶圓的(100)面製作出之正方形形狀PMOS SGT(分別為Qp₂₀₀ 、Qp₂₀₁ 、以及Qp₂₀₂ )之概略圖。第20圖(b)、第21圖(b)、以及第22圖(b)係分別為沿著第20圖(a)、第21圖(a)、以及第22圖(a)的B－B’剖線所取得的正方形形狀PMOS SGT(Qp₂₀₀ 、Qp₂₀₁ 、以及Qp₂₀₂ )之剖面圖。在這些圖中係顯示有PMOS SGT(Qp₂₀₀ 、Qp₂₀₁ 、以及Qp₂₀₂ )的側壁的面方位以及電流的方向。其中，Qp₂₀₂ 的NMOS SGT的側壁的方位係將Qp₂₀₀ 的NMOS SGT旋轉45°者。第20圖(c)、第21圖(c)、以及第22圖(c)係分別為沿著第20圖(a)、第21圖(a)、以及第22圖(a)的A－A’剖線所取得的正方形形狀PMOS SGT(Qp₂₀₀ 、Qp₂₀₁ 、以及Qp₂₀₂ )之剖面圖。第23圖(a)係在矽晶圓的(100)面製作出之圓柱狀PMOS SGT(Qp₂₀₃ )之概略圖；第23圖(b)係沿著第23圖(a)的B－B’剖線所取得的圓柱狀的PMOS SGT(Qp₂₀₃ )之剖面圖；第23圖(c)係沿著第23圖(a)的A－A’剖線所取得的圓柱狀的PMOS SGT(Qp₂₀₃ )之剖面圖。

第24圖係顯示於矽晶圓的(100)面製作出之圓柱狀及正方形形狀的PMOS SGT(第20圖的Qp₂₀₀ 、第21圖的Qp₂₀₁ 、第22圖的Qp₂₀₂ 、以及第23圖的Qp₂₀₃ )之V_d ＝0.05V時的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。與圓柱狀的PMOS SGT及具有(100)面的側壁之正方形形狀的PMOS SGT相比，在具有(110)面的壁側之正方形形狀的PMOS SGT中，相同的V_g (on)中的每單位長度的電流較大。此外，完整的正方形形狀的SGT以及具有圓弧的正方形形狀的SGT之I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)係顯示時，幾乎相同的性能。第25圖係顯示V_d ＝0.05V於矽晶圓的(100)面上製作出之圓柱狀及正方形形狀的PMOS SGT(第20圖的Qp₂₀₀ 、第21圖的Qp₂₀₁ 、第22圖的Qp₂₀₂ 、以及第23圖的Qp₂₀₃ )的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第26圖(a)係於矽晶圓的(100)面上製作出之PMOS SGT(Qp₂₀₄ )之概略圖；第26圖(b)係沿著第26圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₀₄ )的剖面圖；第26圖(c)係沿著第26圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₀₄ )之剖面圖。第27圖係顯示於矽晶圓的(100)面製作出之PMOS SGT(Qp₂₀₄ )於V_d ＝0.05V時的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。第28圖係顯示在V_d ＝0.05V中，在矽晶圓的(100)面製作出之PMOS SGT(Qp₂₀₄ )的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第29圖(a)係於矽晶圓的(110)面製作出之正方形形狀的NMOS SGT(Qn₂₁₀ )之概略圖；第29圖(b)係沿著第29圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₁₀ )的剖面圖。在第29圖(b)中係顯示有SGT的側壁的面方位以及電流的方向。其中，在矽晶圓的(110)面上製作出的SGT的電流方向為<110>，而非為在矽晶圓的(100)面上製作出的SGT的<100>方向。第29圖(c)為沿著第29圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₁₀ )之剖面圖。第30圖(a)係於矽晶圓的(110)面上製作出之圓柱狀的NMOS SGT(Qn₂₁₁ )之概略圖；第30圖(b)係沿著第30圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₁₁ )的剖面圖；第30圖(c)係沿著第30圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₁₁ )之剖面圖。第31圖(a)及第32圖(a)係於矽晶圓的(110)面上製作出之NMOS SGT(Qn₂₁₂ 與Qn₂₁₃ )之概略圖。第31圖(b)及第32圖(b)係分別為沿著第31圖(a)及第32圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₁₂ 與Qn₂₁₃ )之剖面圖。第31圖(c)及第32圖(c)係分別為沿著第31圖(a)及第32圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₁₂ 與Qn₂₁₃ )之剖面圖。第33圖係顯示於矽晶圓的(110)面上製作出之NMOS SGT(第29圖的Qn₂₁₀ 、第30圖的Qn₂₁₁ 、第31圖的Qn₂₁₂ 、以及第32圖的Qn₂₁₃ )於V_d ＝0.05V時的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。第34圖係顯示於矽晶圓的(110)面上製作出之NMOS SGT(第29圖的Qn₂₁₀ 、第30圖的Qn₂₁₁ 、第31圖的Qn₂₁₂ 、以及第32圖的Qn₂₁₃ )於V_d ＝0.05V時的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第35圖(a)係於矽晶圓的(110)面上製作出之正方形形狀的PMOS SGT(Qp₂₁₀ )之概略圖；第35圖(b)係沿著第35圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₁₀ )的剖面圖；第35圖(c)為沿著第35圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₁₀ )之剖面圖。第36圖(a)係於矽晶圓的(110)面上製作出之圓柱狀的PMOS SGT(Qp₂₁₁ )之概略圖；第36圖(b)係沿著第36圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₁₁ )的剖面圖；第36圖(c)係沿著第36圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₁₁ )之剖面圖。第37圖(a)及第38圖(a)係分別為於矽晶圓的(110)面上製作出之PMOS SGT(Qp₂₁₂ 與Qp₂₁₃ )之概略圖。第37圖(b)及第38圖(b)係分別為沿著第37圖(a)及第38圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₁₂ 與Qp₂₁₃ )之剖面圖。第37圖(c)及第38圖(c)係分別為沿著第37圖(a)及第38圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₁₂ 與Qp₂₁₃ )之剖面圖。第39圖係顯示於矽晶圓的(110)面上製作出之PMOS SGT(第35圖的Qp₂₁₀ 、第36圖的Qp₂₁₁ 、第37圖的Qp₂₁₂ 、以及第38圖的Qp₂₁₃ )於V_d ＝0.05V時的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。第40圖係顯示在矽晶圓的(110)面上製作出之PMOS SGT(第35圖的Qp₂₁₀ 、第36圖的Qp₂₁₁ 、第37圖的Qp₂₁₂ 、以及第38圖的Qp₂₁₃ )於V_d ＝0.05V時的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第41圖(a)及第42圖(a)係於矽晶圓的(110)面製作出矩形狀的PMOS SGT(Qp₂₂₀ 與Qp₂₂₁ )之概略圖。第41圖(b)及第42圖(b)係分別為沿著第41圖(a)及第42圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₂₀ 與Qp₂₂₁ )之橫剖面圖。第41圖(c)及第42圖(c)係分別為沿著第41圖(a)及第42圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₂₀ 與Qp₂₂₁ )之縱剖面圖。第43圖係顯示於矽晶圓的(110)面上製作出的矩形狀及正方形形狀的PMOS SGT(第35圖的Qp₂₁₀ 、第41圖的Qp₂₂₀ 、以及第42圖的Qp₂₂₁ )於V_d ＝0.05V時的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。第44圖係顯示在矽晶圓的(110)面上製作出的矩形狀以及正方形形狀的PMOS SGT(第35圖的Qp₂₁₀ 、第41圖的Qp₂₂₀ 、以及第42圖的Qp₂₂₁ )於V_d ＝0.05V時的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第45圖係用以表示PMOS SGT及NMOS SGT的各種組合所產生的CMOS SGT的電流值的絕對值(每單位長度的電流以及每單位柱的電流)之表。藉由改變形狀並旋轉形狀，可獲得具有各種每單位寬度的電流以及每單位柱的電流之CMOS的組合。第45圖中，係顯示有合計為18種類的CMOS的組合例，且如第7圖至第44圖所示，各CMOS的組合之柱形狀及對應的面方位全部皆不同。各SGT的I_d －V_g 曲線的電流絕對值係於V_g －V_th ＝0.6V及V_d ＝0.05V中所獲得者。

第46圖係為將第45圖所示的各種CMOS SGT組合的電流值予以正規化而顯示之表。在此，將圓柱狀NMOS(第10圖的Qn₂₀₃ )的電流絕對值(V_g －V_th ＝0.6V、V_d ＝0.05V時)作為基準值(＝100)予以選擇。在此，臨界電壓(V_th )係定義為每單位閘極寬度的汲極電流為10^－10 A/nm時的閘極電壓。可根據特定的用途，從第46圖的組合中選擇必要的CMOS，以將裝置的移動率最佳化或降低移動率。第46圖所示的組合並未意指NMOS及PMOS裝置的數目必須各為一個。當然能以一個NMOS與一個PMOS來構成CMOS，但亦可根據用途而例如以一個NMOS與兩個PMOS來構成CMOS。在習知技術的SGT CMOS(第85圖(a)與第85圖(b))中，如第46圖中的組合53或第46圖中的組合54之任一者，在NMOS與PMOS之間使用相同面的SGT構造。

第47圖及第48圖係顯示第46圖所示的CMOS組合例中的兩個例子。在此，第47圖(a)係於矽晶圓的(100)面上製作出之CMOS SGT反相器(第46圖的組合52)的電路圖；第47圖(b)係對應第47圖(a)的CMOS SGT反相器的佈局圖。第47圖的CMOS反相器係由一個正方形形狀NMOS柱(Qn₁ 、四個側壁皆在(100)面上決定方位)以及已45。旋轉的兩個正方形形狀PMOS柱(Qp₁ 及Qp₂ 、各正方形形狀PMOS的四個側壁皆在(110)面上決定方位)所構成。PMOS SGT與NMOS SGT各者的汲極係藉由局部配線來連接並作為輸出(V_out、1 )，而各者的閘極係藉由閘極導體來連接並作為輸入(V_in、1 )。已連接的CMOS係沿著連接至PMOS的源極之局部配線來供給電源電壓(V_dd、1 )，並從已連接至局部配線的NMOS的源極連接至接地(Gnd₁ )。如此，串聯的組合係連接於V_dd、1 與Gnd₁ 之間。選擇第47圖所示的佈局的理由，是因為藉由設成這種佈局能表現出NMOS裝置與PMOS裝置兩者的優秀的裝置性能(亦即I_d －V_g 曲線的電流位準)之故。在第47圖所示的典型的反相器中，由於NMOS的I_d －V_g 曲線的電流位準遠大於PMOS的I^d －V_g 曲線的電流位準，故需要一個正方形形狀NMOS柱(Qn₁ )與兩個正方形形狀PMOS柱(Qp₁ 與Qp₂ )。

第48圖(a)係於矽晶圓的(110)面上製作出之CMOS SGT反相器(第46圖的組合66)的電路圖。第48圖(b)係對應第48圖(a)的CMOS SGT反相器的佈局圖。第48圖的CMOS反相器係由一個圓柱狀NMOS柱(Qn₃ )以及一個矩形狀PMOS柱(Qp₃ )所構成。矩形狀PMOS的兩個平行的側壁(長側壁)係設為(110)面，而其他兩個平行的側壁(短側壁)係設為(100)面。PMOS SGT與NMOS SGT各者的汲極係藉由局部配線來連接並作為輸出(V_out、3 )，而各者的閘極係藉由閘極導體來連接並作為輸入(V_in、3 )。已連接的CMOS係沿著連接至PMOS的源極之局部配線來供給電源電壓(V_dd、3 )，並從已連接至局部配線的NMOS的源極連接至接地(Gnd₃ )。如此，串聯的組合係連接於V_dd、3 與Gnd₃ 之間。選擇第48圖所示的佈局的理由，是因為圓柱狀NMOS裝置能表現出與矩形狀PMOS類似的裝置性能(I_d －V_g 曲線的電流位準)，且作為CMOS裝置亦能表現出高性能之故。由於第48圖所示的CMOS的組合(並非如第47圖所示由一個NMOS柱與兩個PMOS柱所構成)係由一個NMOS柱與一個PMOS柱所構成，故與第47圖所示的CMOS的組合相比，係大幅縮小單元的尺寸。藉由縮小單元的尺寸來提高MPU(micro processing unit；微處理器)或DRAM(動態隨機存取記憶體)等之高度的電子裝置的封裝密度且降低配線電阻，因此能實現具有高速的切換速度之高性能CMOS裝置。如上所述，依據本發明，使單元的尺寸縮小(或者，將NMOS裝置與PMOS裝置間的電流位準設成相等)之目的係藉由使用不同的結晶面來達成。在習知的平面型CMOS裝置中，為了將PMOS裝置與NMOS裝置的電流位準設為相等，必須將PMOS的通道寬度製作成比NMOS裝置還長。

第49圖至第54圖係顯示SGT CMOS裝置的性能(尤其是在關斷電流的動作)如何依存於矽本體的摻雜。第49圖係顯示於矽晶圓的(110)面製作出之SGT CMOS(第46圖的CMOS組合61)之平面圖以及對應此平面圖之電路圖。第50圖係於矽晶圓的(100)面上的SGT CMOS(矽本體摻雜為3×10¹⁸ )之平面圖以及對應此平面圖之電路圖。除了矽本體的摻雜濃度，裝置構造與第50圖的模擬條件係與第49圖中者完全相同。換言之，在第49圖的情形中，NMOS及PMOS(分別為Qn₁₀₁ 的N_a 及Qp₁₀₁ 的N_d )的矽本體的摻雜濃度係設定成9×10¹⁵ ，在第50圖的情形中，NMOS及PMOS(分別為Qn₁₀₀ 的N_a 及Qp₁₀₀ 的N_d )的矽本體的摻雜濃度係設定成3×10¹⁸ 。第51圖係顯示在將矽本體的摻雜濃度設定成N_d ＝3×10¹⁸ 的正方形形狀PMOS SGT(Qp₁₀₀ )裝置的關斷電流狀態(I_off ＝10¹² A/nm)下的電子密度。第52圖係顯示在將矽本體的摻雜濃度設定成N_d ＝3.9×10¹⁵ 的正方形形狀PMOS SGT(Qp₁₀₁ )裝置的關斷電流狀態(I_off ＝10¹² A/nm)下的電子密度。第53圖係顯示在將矽本體的摻雜濃度設定成N_a ＝3×10¹⁸ 的圓柱狀NMOS SGT(Qn₁₀₀ )的關斷電流狀態(I_off ＝10¹² A/nm)下的電洞密度。第54圖係顯示在將矽本體的摻雜濃度設定成N_a ＝3.9×10¹⁵ 的圓柱狀NMOS SGT(Qn₁₀₁ )的關斷電流狀態(I_off ＝10¹² A/nm)下的電洞密度。如第51圖所示，與低通道摻雜SGT(第52圖)相比，高通道摻雜SGT(第51圖)會產生強的角效應(corner effect)(亦即，角部中載子的蓄積)。此外，可發現正方形形狀SGT(第51圖)比圓柱狀SGT(第35圖)具有更強的角效應，此為正方形形狀SGT在四個角落(角部)中具有四個垂直的角度之故。已知此角效應會引起裝置切斷(cut off)特性。(參照“Design Optimization of Gate－All－Around(GAA)MOSFETs”,IEEE.Trans.Nanotechnology,vol5,No.3,2006年3月,186至1221頁)。因此，當使用低通道濃度(3.9×10¹⁵ )時，會明顯地降低角效應所導致的不良影響。尤其在將矽本體的摻雜濃度設定成10¹⁰ 至10¹⁷ 這種低值時，由於降低角效應而提升裝置性能，故為本發明的較佳實施形態。當進一步降低本體摻雜時，係能抑制V_th 變動而提升移動率。

第55圖(a)係於矽晶圓的(110)面製作出之CMOS SGT裝置構造(第46圖的CMOS組合66)之電路圖；第55圖(b)係對應第55圖(a)的構造之平面圖。第55圖(c)至第55圖(f)係分別為沿著第55圖(b)的B－B’剖線、C－C’剖線、D－D’剖線所取得之CMOS SGT裝置之剖面圖。NMOS矽柱128(Qn₅ )及PMOS矽柱129(Qp₅ )係製作於半導體114上，且被閘極氧化物131及閘極導體132包圍。NMOS(Qn₅ )與PMOS(Qp₅ )係藉由溝槽部115而分離，且分別由底部汲極118、116、上部源極138、137所構成。藉由自動對準所形成的矽化物(自動對準矽化物(Salicide；Self－Aligned Silicide))120、139以及金屬線152係將CMOS SGT裝置從汲極電壓(V_dd、55 )連接至接地(Gnd₅₅ )。導體間的分離係使用電介質材料150、130來進行。PMOS(Qp₅ )及NMOS(Qn₅ )各者的汲極係藉由局部配線來連接而得到輸出(V_out、5 )，各者的閘極係藉由閘極的導體132部分來連接而得到輸入(V_in、5 )。PMOS(Qp₅ )及NMOS(Qn₅ )係沿著已連接至PFET(Qp₅ )的源極之局部配線來供給電源電壓(V_dd、5 )，並從已連接至局部配線之NFET(Qn₅ )的源極連接至接地(Gnd₅ )。如此，串聯的組合係連接於V_dd、5 與Gnd₅ 之間。

用以實現實際之多面CMOS SGT(第55圖)的裝置構造之本發明的較佳方法100係顯示於第56圖。第57圖係顯示以各者的直線彼此正交之方式進行兩次的曝光，而在矽晶圓上將奈米尺寸的四角形的硬質遮罩(hardmask)予以圖案化之方法。第58圖(a)至第84圖(a)係顯示在執行第56圖所示的製造方法時之本發明一實施形態的半導體構造之平面圖以及與此平面圖對應的微影遮罩。第58圖(b)至第84圖(b)係分別為沿著第58圖(a)至第84圖(a)所示的平面圖的A－A’剖線所取得的剖面圖。

在本發明的製造方法100中，係藉由以下概略性敘述的步驟來形成CMOS SGT。首先，準備表面為第一結晶方位的基體(substrate)。此面係於稍後作為通道來利用。接著，第一SGT主體的側壁係形成第一電流通道，且第一SGT主體的側壁係變成具有第一載子移動率的第二結晶方位，藉此方式來形成第一電晶體。接著，第二SGT主體的側壁係形成第二電流通道，且第二SGT主體的側壁係變成具有與前述第一載子移動率不同的第二載子移動率之第三結晶方位，藉此方式來形成第二電晶體。

更具體而言，在第56圖的方法100的第一步驟102中，係準備能於之後作為FET的電流通道來使用之例如{110}面或{100}面等之第一結晶面。晶格的排列會對基板的電性性質(例如載子的移動率)等之基板材料的性質產生很大的影響。如後述所說明，藉由設置具有例如{110}面或{100}面的表面之基板，並藉由方法100來形成SGT，而能將之後所形成的面作為FET的電流通道來利用。

因此，依據本發明的方法100，關於例如{100}面、{110}面、{111}面這種側壁表面的任意組合，不論n通道SGT(NFET)與p通道SGT(PFET)產生之何種的組合皆能予以製造。在NFET的情形中，電子的移動率係在(100)面的矽晶圓上的正方形形狀SGT之{100}面的側壁時最佳化，電洞的移動率係在(100)面的矽晶圓上的正方形形狀SGT之{110}面的側壁時最佳化。此外，在NFET的情形中，電子的移動率係在圓柱狀SGT中在(100)面的矽晶圓的各面時會降低，電洞的移動率係在矩形狀SGT中於(110)面的矽晶圓的{110}及{100}側壁面時最佳化。

如第2圖所示，即使在相同的側壁面，移動率亦依存於電流方向而有很大的不同(例如，在{110}面中，通道在<110>方向的電洞移動率為230cm² /Vs，而在{110}中，通道在<100>方向的電洞移動率則為148cm² /Vs)。在SGT的情形中，電流方向係由矽晶圓的方位來決定(換言之，在(110)面矽晶圓上所形成的SGT裝置的電流變成<110>方向，而在(100)面的矽晶圓上形成的SGT裝置的電流則變成<100>方向)。{100}面、{110}面、以及{111}面這種側壁為非常有用的面，而藉由使用本發明的方法100，可實現從基板表面至已旋轉220。的表面之多樣的組合。亦即，藉由方法100所獲得之等價的面係能表示為(100)面的矽晶圓上的{n m 0}面或者(110)面的矽晶圓上的{a a b}。在此，n、m、a、b等為任意的整數(參照第1圖，其係有關在(100)面的矽晶圓及(110)面的矽晶圓上所製作出的SGT的各種可利用的側壁面)。因此，可將本發明的方法100利用於，在特定的裝置中，根據需要而將載子的移動率最佳化或降低移動率。

在此，參照第57圖，說明製作用以進行矽柱的蝕刻之四角形的硬質遮罩87的方法。雖然將光阻予以圖案化成奈米尺寸(未滿30 μm的尺寸)的線或空間並非不可能，但實際上由於光微影的解析度的限度，要將奈米尺寸的四角形的光阻86(未滿30 μm的尺寸)予以圖案化並非易事。使用圖案化成四角形的光罩而藉由一次曝光形成的四角形光阻，係有角部帶有圓弧或變成圓柱狀的傾向。

在本發明中，係使用兩個光罩81－1、81－2(未滿30 μm的尺寸)並進行兩次曝光，藉此形成更完全地接近四角形的光阻圖案86。在最初的步驟中，如第57圖(a)所示，沈積硬質遮罩薄膜83。硬質遮罩薄膜83係具有作為蝕刻的停止層之功能，根據需要，能使用於整體的CMOS SGT的製造製程。作為硬質遮罩薄膜83的材料之較佳的實施例為氮化矽(Si₃ N₄ )或二氧化矽(SiO₂ )。在下一個步驟中，將硬質遮罩薄膜83予以圖案化並進行蝕刻。此步驟能使用該領域習知的各種技術。例如，以適當的光阻82的薄層來覆蓋硬質遮罩薄膜83的表面，並經由具有直線與空間的圖案之光罩81使紫外線通過，透過光阻(第57圖(a))之未被遮罩的區域進行曝光。接著，將光罩81旋轉90°並再次以紫外線來進行曝光時，會變成僅光阻的正方形(或長方形)的區域85未被曝光(第57圖(b))。當藉由顯像液去除已曝光的光阻後，於硬質遮罩83上僅剩餘光阻的區域85。如後述說明可知，SGT側壁的面(此側壁面與電子或電洞的移動率有關)的方位係藉由將遮罩設置在哪個方向而決定。

於最初，選擇根據本發明的方法100預先決定的遮罩，藉此能在每個不同的裝置指定矽柱的特定的結晶側壁面。在被光阻覆蓋的硬質遮罩薄膜83上形成小的SGT形狀後，針對硬質遮罩薄膜83執行具有適當的方向性之蝕刻，藉此於硬質遮罩薄膜形成小的四角形的圖案形狀87。之後，藉由適當的化學製程去除光阻86後，如第57圖(e)及(f)所示，於半導體上形成硬質遮罩薄膜87。

第58圖至第84圖係顯示在執行第56圖的方法100時之本發明的一實施形態的半導體構造的剖面圖，以及與此剖面圖對應的微影遮罩。參照第58圖所示的基板。在此，基板114係能作成由單結晶的塊體(bulk)所構成的矽晶圓或者SOI(Silicon On Insulator；絕緣層上覆矽)晶圓。在作成SOI晶圓的情形中，除了分離製程等不同外，必要的處理基本上係與塊體狀的矽晶圓的情形相同。

並且，在第58圖中，雖顯示晶圓114為單純的晶圓，但晶圓114亦能使用形態更複雜的晶圓。作為晶圓114，除了能使用Si、Ge、GaP、InAs、InP、SiGe、GaAs、以及其他的III－V族化合物之外，只要是作為晶圓的適當材料皆能使用(惟並未限定於這些材料)。晶圓114的表面係設成之後作為用以產生FET的電流通道的面來利用之第一結晶面。具體而言，作為較佳實施例，係設成單結晶的{110}面及/或{100}面。

在第59圖及第60圖所示的下一階段中，使用硬質遮罩121對半導體114進行非等向性蝕刻以形成分離部(isolation)115。如第57圖所說明，係使用分離遮罩(第59圖(a)的遮罩1)在矽晶圓114上進行硬質遮罩121的圖案化。矽的蝕刻(第60圖所示)係能藉由適合蝕刻半導體114之反應性離子蝕刻(RIE)來進行。

接著如第61圖及第62圖所示，在方法100的步驟104中，在基板設置溝槽分離部115後，從半導體晶圓114形成一個或複數個SGT柱128及129。柱128、129(亦即柱本體)係變成電晶體的本體部。能於基板上形成任意數的柱(從而為SGT)，這些柱亦可使用上述說明過之任一技術來形成。在此，作為階段104的較佳態樣，能以下述說明的方法從半導體晶圓114形成柱。

在第一階段中，使用第61圖所示的遮罩2來將硬質遮罩113的薄層予以圖案化。硬質遮罩113(Si₃ N₄ 或SiO₂ )係作為蝕刻停止層來作用。接著，藉由使用硬質遮罩113對半導體114進行非等向性蝕刻而形成矽柱128、129。於此，能使用適合蝕刻半導體114之反應性離子蝕刻(RIE)製程。結果，如第62圖所示，係成為剩餘柱、且這些柱包含有半導體114的部份、且柱上重疊著硬質遮罩薄膜的狀態。這些柱係具有彼此相對的垂直側壁122、123。

藉由在先前的階段中預先決定遮罩的方向，而形成具有特定結晶面的側壁122、123。如此，根據需求，可將雙方的載子移動率予以最佳化或降低移動率，如此，能實現期望的性能。因此，能將矽本體的側壁122、123的結晶方位作成具有期望的不同移動率者。此外，能將側壁122作為第一結晶面，將側壁123作成即使對稱變化亦與第一結晶面非等價的第二結晶面。並且，能將側壁122、123作成已最佳化之載子移動率的載子移動率及未最佳化的載子移動率(亦即，比最佳化狀態小的載子移動率)中的任一種。

柱係根據需要來進行摻雜。此摻雜一般係藉由對柱進行離子注入之方式來進行，如此，形成p阱(well)構造(p阱)及n阱構造(n阱)。p阱及n阱的摻雜程度典型的範圍為10¹⁷ cm^－3 至5×10¹⁸ cm^－3 。做為其它的選擇，亦有不形成阱構造而使用本徵(intrinsic)的矽晶圓來形成NFET及PFET之方法。在本發明的CMOS技術中，例如為了在共同的基板將NFET及PFET予以積體化，係使用本徵矽晶圓。

以上為執行用以從半導體114形成一個或複數個柱之步驟104(第56圖)的一個較佳的方法。如同後述，在矽本體中設置有閘極的側壁係形成電流通道，且柱的此通道兩側的非閘極區域會變成源極區域及汲極區域。用以形成電流通道的SGT側壁係形成特定方位的第一面122，柱本體的側壁係作成即使對稱變換亦不會與第一面等價的第二面123。並且，能將柱本體的側壁122、123的面方位設成具有已最佳化的載子移動率及未最佳化的載子移動率(亦即，比最佳化小的移動率)中的任一者之結晶面。此外，亦能將SGT的側壁作成將{100}、{110}、及{111}這些面方位予以任意地組合者。在此，{110}面係針對PFET將載子移動率最佳化，而{100}面係針對NFET將載子移動率最佳化。並且，能將第一SGT本體的形狀作成其表面存在有各種結晶面的圓柱狀，將第二SGT作成正方形或矩形，且矽柱的兩組平行的側壁係成為{100}、{110}、{111}各面的任意組合。

第63圖係顯示將受體(acceptor)116注入半導體114而形成底部PMOS汲極區域的樣子。此時，藉由使用光罩(遮罩3)且以光微影技術所形成的遮罩117(例如氮化矽或二氧化矽)來將NMOS區域予以遮蔽。亦即，選擇性地注入受體116。接著去除受體遮罩117(第63圖)，並如第64圖所示，藉由使用光罩(遮罩4)的光微影，於基板114上形成摻雜劑用的遮罩125。接著，將摻雜劑118注入至半導體114而形成底部NMOS汲極區域。所注入的受體及摻雜劑的量及分配係在設計時進行選擇。能使用至今已知的各種方法來形成源極及汲極的各個區域(S/D區域)。為了形成S/D區域係存在有各種方法，藉此能形成具有各種程度之複雜度的S/D區域。在本發明的數個實施形態中，形成S/D區域時係使用離子注入。藉此，針對NFET係以例如能量1KeV至5KeV、劑量5×10¹⁴ 至2×10¹⁵ cm^－3 來將P、As或Sb注入至S/D區域。針對PFET係以例如能量0.5KeV至3KeV、劑量5×10¹⁴ 至2×10¹⁵ cm^－3 來將B、In或Ga注入至S/D區域。

第65圖至第67圖係顯示形成汲極的自動對準矽化物(已自動對準的矽化物)的接觸體之方法。在最初的步驟中，去除第64圖所示的摻雜劑遮罩125，接著沈積電介質材料127。藉由硬質遮罩113覆蓋矽柱的上部，並如第65圖所示在最上方覆蓋電介質材料127。在下一個步驟中，使用習知的間隔物(spacer)形成技術(亦即相同的RIE蝕刻)，以電介質材料119來覆蓋矽柱。在第67圖所示的最終步驟中，由自動對準所形成的矽物化接觸體(自動對準矽化物)120係形成於NMOS裝置區域及PMOS裝置區域的底部汲極區域。屬於低電阻率及低接觸電阻的矽化物而於現今使用者例如為TiSi₂ 、CoSi₂ 、以及NiSi的C54相(C54 phase)。

參照第68圖及第69圖。使用化學機械研磨(CMP；chemical mechanical polishing)及之後的深蝕刻(etch back)製程，將平坦的氮化物層(或氧化物層)130堆疊成比矽柱的高度還低。為此，首先，將厚的氮化物層堆疊達至矽柱上方，再藉由化學機械研磨(CMP)法將氮化物層予以平坦化(第68圖)。接著，如第69圖所示，藉由電漿蝕刻將已研磨的氮化物層126予以蝕刻。此製程的目的係為了減少閘極與底部的汲極的重疊(overlap)部間的寄生電阻(更詳細的資料請參照Kunz等,“Reduction of Parasitic Capacitance in Vertical MOSFET by Spacer Local Oxidation”,IEEE Electron Devices,vol50,No.6,2003年6月,1487頁)。

接著，參照第70圖及第71圖，說明方法100的步驟106至109之閘極堆疊(Gate Stack)的形成。首先，在步驟106中，於相對向的垂直側壁122及123形成閘極絕緣層131。關於此閘極絕緣層131的形成，除了能以750℃至800℃的溫度之熱氧化來形成外，亦能藉由沈積電介質的薄層來形成。作為閘極絕緣層131，如習知已知，能使用SiO₂ 、氮化氧化物材料、高介電率(high－K)電介質材料、或者這些材料的組合。形成閘極絕緣層131後，將閘極導電層132予以沈積。此沈積係能使用已知的光微影技術及蝕刻技術。閘極導電層132一般雖使用多結晶矽材料，但亦可使用任意之適當的導電材料，例如能使用非晶矽、非晶矽與多晶矽的組合、多晶矽鍺、以及其他適當的材料。並且，金屬閘極導電層132除了能使用W、Mo、Ta等之高熔點金屬外，亦能使用由添加有Ni或Co的多晶矽所構成的矽化物閘極導體。

在令閘極導電層132包圍矽材料的步驟108中，能將相關之層作為已摻雜的層(就地摻雜；in－situ doping)來沈積。當閘極導電層132為金屬層時，能使用物理蒸鍍法、化學蒸鍍法、以及其他方法來進行沈積。如此，在藉由半導體114所形成的柱的側壁122、123上形成氧化物層131，並在氧化物層131上形成閘極構造。接著，如第72圖及第73圖所示，沈積CMP蝕刻停止層133(例如氮化物層)及厚的氧化物層134。接著，以CMP製程將氧化物層134研磨達至CMP停止層133(第74圖)為止。接著，在步驟109中，使用電漿蝕刻將已露出的CMP停止層/閘極導電層予以蝕刻，藉此形成閘極導電層的圖案(第75圖)。

接著，藉由方法100的步驟110，完成第76圖至第84圖所示的SGT。首先，沈積矽的磊晶層135(第76圖)，並使用光微影技術(第77圖的遮罩6)及蝕刻技術來進行圖案化。接著，如第78圖所示，將受體137注入至磊晶層135，而形成上部PMOS源極區域。由於此注入為選擇性地注入受體137，故於此注入時，係使用遮罩136(其係使用光罩(第78圖的遮罩7)並以光微影所形成者)來將NMOS區域予以遮蔽。之後，去除受體遮罩136(第78圖)，以使用了光罩(第79圖的遮罩8)的光微影來形成摻雜劑用的遮罩140(第79圖)。接著，將摻雜劑138注入至磊晶層135，而形成上部NMOS源極區域。接著，在去除注入遮罩140後，如第81圖所示，藉由自動對準於NMOS裝置區域及PMOS裝置區域雙方的上部源極區域形成金屬矽化物139。

繼續進行步驟110，如第82圖至第84圖所示，針對源極、汲極、以及閘極形成接觸體。首先，在金屬間沈積電介質150，並使用CMP製程等進行平坦化(第82圖)。接著，如第83圖所示，藉由使用光罩(遮罩9)來進行之非等向性製程(例如RIE)等來形成接觸孔151。接著，沈積金屬層，並使用光罩(遮罩10)及RIE製程等來形成金屬層152(第84圖)。此金屬層的形成亦能使用金屬鑲嵌法製程(damascene prosecess)來進行。

本發明中，於FET電流通道及柱形狀使用各種結晶面且於相同的基板上所形成的複數個CMOS SGT係能使用於多樣的各種電路中，例如能使用於高性能邏輯裝置、低功率邏輯裝置、或高密度記憶體裝置等電路(包含有高密度數十億位元(Multi－Gigabit)DRAM)中。並且，本發明的CMOS SGT係能容易地與其他的元件組合，例如可容易地與電容、電阻、以及記憶體單元等元件組合。

(產業上的可利用性)

本發明係適用於半導體構造及該半導體構造之製造方法。

83．．．硬質遮罩薄膜

81、81－1、81－2．．．光罩

85．．．區域

86．．．光阻、光阻圖案

87、113、121．．．硬質遮罩、硬質遮罩薄膜

114．．．半導體、晶圓、基板

115．．．溝槽部、溝槽分離部

116、118．．．底部汲極

116．．．受體

117．．．受體遮罩

118．．．摻雜劑

120、139．．．矽化物

122、123．．．側壁

125．．．遮罩

128．．．NMOS矽柱

129．．．PMOS矽柱

126、130．．．氮化物層

119、127、130、150．．．電介質材料

131．．．閘極氧化物、閘極絕緣層

132．．．閘極導體、閘極導電層

134．．．氧化物層

135．．．磊晶層

136．．．遮罩、受體遮罩

137、138．．．上部源極

137．．．受體

138．．．摻雜劑

139．．．金屬矽化物

140．．．注入遮罩

150．．．電介質

151．．．接觸孔

152．．．金屬線

300．．．FINFET CMOS反相器

302．．．PFET

304、310．．．源極

305、311．．．閘極

306、312．．．汲極

308．．．NFET

314．．．閘極導體

316、317、318．．．配線

第1圖(a)係顯示於(100)面的矽晶圓上製作出之矽柱的側壁的面方位之概略剖面圖；第1圖(b)係顯示於(110)面的矽晶圓上製作出之矽柱的側壁的面方位之概略剖面圖。

第2圖(a)係顯示電晶體的活性區域的結晶面與流經此區域的電子移動率的關係之圖表；第2圖(b)係顯示電晶體的活性區域的結晶面與流經此區域的電洞移動率的關係之圖表(引用美國專利3,603,848號)。

第3圖(a)係圓柱狀的SGT的概略圖；第3圖(b)係沿著第3圖(a)的B－B’剖線所取得之圓柱狀SGT的剖面圖；第3圖(c)係沿著第3圖(a)的A－A’剖線所取得之圓柱狀SGT的剖面圖。

第4圖(a)係完整的正方形形狀的SGT的概略圖；第4圖(b)係沿著第4圖(a)的B－B’剖線所取得之完整的正方形形狀的SGT的剖面圖；第4圖(c)係沿著第4圖(a)的A－A’剖線所取得之完整的正方形形狀的SGT的剖面圖。

第5圖(a)係端部具有圓弧的正方形形狀的SGT的概略圖；第5圖(b)係沿著第5圖(a)的B－B’剖線所取得之端部具有圓弧的正方形形狀的SGT的剖面圖；第5圖(c)係沿著第5圖(a)的A－A’剖線所取得之端部具有圓弧的正方形形狀的SGT的剖面圖。

第6圖(a)係0字狀的SGT的概略圖；第6圖(b)係沿著第6圖(a)的B－B’剖線所取得之0字狀SGT的剖面圖；第6圖(c)係沿著第6圖(a)的A－A’剖線所取得之0字狀SGT的剖面圖。

第7圖(a)係於矽(100)晶圓上製作出之完整的正方形形狀的NMOS SGT(Qn₂₀₀ )的概略圖；第7圖(b)係沿著第7圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₀₀ )的剖面圖，且顯示NMOS SGT(Qn₂₀₀ )的側壁方位及電流方向；第7圖(c)係沿著第7圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₀₀ )的剖面圖(C－C’係離矽柱的表面之距離)。

第8圖(a)係於矽(100)晶圓上製作出之在端部具有圓弧的正方形形狀的NMOS SGT(Qn₂₀₁ )的概略圖；第8圖(b)係沿著第8圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₀₁ )的剖面圖，且顯示NMOS SGT(Qn₂₀₁ )的側壁方位及電流方向。第8圖(c)係沿著第8圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₀₁ )的剖面圖。

第9圖(a)係於矽(100)晶圓上製作出之完整的正方形形狀的NMOS SGT(Qn₂₀₂ )的概略圖；第9圖(b)係沿著第9圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₀₂ )的剖面圖，且顯示NMOS SGT(Qn₂₀₂ )的側壁方位及電流方向；第9圖(c)係沿著第9圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₀₂ )的剖面圖。

第10圖(a)係於矽(100)晶圓上製作出之圓柱狀的NMOS SGT(Qn₂₀₃ )的概略圖；第10圖(b)係沿著第10圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₀₃ )的剖面圖，且顯示NMOS SGT(Qn₂₀₃ )的側壁方位及電流方向；第10圖(c)係沿著第10圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₀₃ )的縱剖面圖(C－C’係離矽柱的表面之距離)。

第11圖係顯示在V_d ＝0.05V中，於矽(100)晶圓上製作出之圓柱狀及正方形形狀的NMOS SGT(第7圖的Qn₂₀₀ 、第8圖的Qn₂₀₁ 、第9圖的Qn₂₀₂ 、以及第10圖的Qn₂₀₃ )的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。

第12圖係顯示在V_d ＝0.05V中，於矽(100)晶圓上製作出之圓柱狀及正方形形狀的NMOS SGT(第7圖的Qn₂₀₀ 、第8圖的Qn₂₀₁ 、第9圖的Qn₂₀₂ 、以及第10圖的Qn₂₀₃ )的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第13圖係顯示在閘極電壓＝1V、V_d ＝0.05V中，相對於離矽表面(第7圖的C－C’剖線與第10圖)的距離之圓柱狀及正方形形狀的NMOS SGT(第7圖的Qn₂₀₀ 與第10圖的Qn₂₀₃ )的電子密度。

第14圖係顯示在閘極電壓＝1V、V_d ＝0.05V中，相對於離矽表面(第7圖的C－C’剖線與第10圖)的距離之圓柱狀及正方形形狀的NMOS SGT(第7圖的Qn₂₀₀ 與第10圖的Qn₂₀₃ )的垂直電場。

第15圖係顯示在閘極電壓＝1V、V_d ＝0.05V中，相對於離矽表面(第7圖的C－C’剖線與第10圖)的距離之圓柱狀及正方形形狀的NMOS SGT(第7圖的Qn₂₀₀ 與第10圖的Qn₂₀₃ )的局部的達維斯移動率。

第16圖係顯示圓柱狀及正方形形狀的NMOS SGT(第7圖的Qn₂₀₀ 與第10圖的Qn₂₀₃ )之相對於垂直電場的達維斯移動率。

第17圖(a)係於矽(100)晶圓上製作出之NMOS SGT(Qn₂₀₄ )的概略圖；第17圖(b)係沿著第17圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₀₄ )的剖面圖，且顯示NMOS SGT(Qn₂₀₄ )的側壁方位及電流方向；第17圖(c)係沿著第17圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₀₄ )的剖面圖。

第18圖係顯示於V_d ＝0.05V中，於矽(100)晶圓上製作出之NMOS SGT(第17圖的Qn₂₀₄ )的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。

第19圖係顯示於V_d ＝0.05V中，於矽(100)晶圓上製作出之NMOS SGT(第17圖的Qn₂₀₄ )的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第20圖(a)係於矽(100)晶圓上製作出之完整的正方形形狀的PMOS SGT(Qp₂₀₀ )的概略圖；第20圖(b)係沿著第20圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₀₀ )的剖面圖，且顯示PMOS SGT(Qp₂₀₀ )的側壁方位及電流方向；第20圖(c)係沿著第20圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₀₀ )的剖面圖。

第21圖(a)係於矽(100)晶圓上製作出之端部具有圓弧的正方形形狀的PMOS SGT(Qp₂₀₁ )的概略圖；第21圖(b)係沿著第21圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₀₁ )的剖面圖，且顯示PMOS SGT(Qp₂₀₁ )的側壁方位及電流方向；第21圖(c)係沿著第21圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₀₁ )的剖面圖。

第22圖(a)係於矽(100)晶圓上製作出之完整的正方形形狀的PMOS SGT(Qp₂₀₂ )的概略圖；第22圖(b)係沿著第22圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₀₂ )的剖面圖，且顯示PMOS SGT(Qp₂₀₂ )的側壁方位及電流方向；第22圖(c)係沿著第22圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₀₂ )的剖面圖。

第23圖(a)係於矽(100)晶圓上製作出之圓柱狀的PMOS SGT(Qp₂₀₃ )的概略圖；第23圖(b)係沿著第23圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₀₃ )的剖面圖，且顯示PMOS SGT(Qp₂₀₃ )的側壁方位及電流方向；第23圖(c)係沿著第23圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₀₃ )的剖面圖。

第24圖係顯示於V_d ＝－0.05V中，於矽(100)晶圓上製作出之圓柱狀及正方形形狀的PMOS SGT(第20圖的Qp₂₀₀ 、第21圖的Qp₂₀₁ 、第22圖的Qp₂₀₂ 、以及第23圖的Qp₂₀₃ )的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。

第25圖係顯示於V_d ＝－0.05V中，於矽(100)晶圓上製作出之圓柱狀及正方形形狀的PMOS SGT(第20圖的Qp₂₀₀ 、第21圖的Qp₂₀₁ 、第22圖的Qp₂₀₂ 、以及第23圖的Qp₂₀₃ )的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第26圖(a)係於矽(100)晶圓上製作出之PMOS SGT(Qp₂₀₄ )的概略圖；第26圖(b)係沿著第26圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₀₄ )的剖面圖，且顯示PMOS SGT(Qp₂₀₄ )的側壁方位及電流方向；第26圖(c)係沿著第26圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₀₄ )的剖面圖。

第27圖係顯示於V_d ＝0.05V中，於矽(100)晶圓上製作出之PMOS SGT(第26圖的Qp₂₀₄ )的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。

第28圖係顯示於V_d ＝0.05V中，於矽(100)晶圓上製作出之PMOS SGT(第26圖的Qp₂₀₄ )的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第29圖(a)係於矽(110)晶圓上製作出之完整的正方形形狀的NMOS SGT(Qn₂₁₀ )的概略圖；第29圖(b)係沿著第29圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₁₀ )的剖面圖，且顯示NMOS SGT(Qn₂₁₀ )的側壁方位及電流方向；第29圖(c)係沿著第29圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₁₀ )的剖面圖。

第30圖(a)係於矽(110)晶圓上製作出之圓柱狀的NMOS SGT(Qn₂₁₁ )的概略圖；第30圖(b)係沿著第30圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₁₁ )的剖面圖，且顯示NMOS SGT(Qn₂₁₁ )的側壁方位及電流方向；第30圖(c)係沿著第30圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₁₁ )的剖面圖。

第31圖(a)係於矽(110)晶圓上製作出NMOS SGT(Qn₂₁₂ )的概略圖；第31圖(b)係沿著第31圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₁₂ )的剖面圖，且顯示NMOS SGT(Qn₂₁₂ )的側壁方位及電流方向；第31圖(c)係沿著第31圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₁₂ )的剖面圖。

第32圖(a)係於矽(110)晶圓上製作出之NMOS SGT(Qn₂₁₃ )的概略圖；第32圖(b)係沿著第32圖(a)的B－B’剖線所取得的NMOS SGT(Qn₂₁₃ )的剖面圖，且顯示NMOS SGT(Qn₂₁₃ )的側壁方位及電流方向；第32圖(c)係沿著第32圖(a)的A－A’剖線所取得的NMOS SGT(Qn₂₁₃ )的剖面圖。

第33圖係顯示於V_d ＝0.05V中，於矽(110)晶圓上製作出之NMOS SGT(第29圖的Qn₂₁₀ 、第30圖的Qn₂₁₁ 、第31圖的Qn₂₁₂ 、以及第32圖的Qn₂₁₃ )的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。

第34圖係顯示於V_d ＝0.05V中，於矽(110)晶圓上製作出之NMOS SGT(第29圖的Qn₂₁₀ 、第30圖的Qn₂₁₁ 、第31圖的Qn₂₁₂ 、以及第32圖的Qn₂₁₃ )的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第35圖(a)係於矽(110)晶圓上製作出之完整的正方形形狀的PMOS SGT(Qp₂₁₀ )的概略圖；第35圖(b)係沿著第35圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₁₀ )的剖面圖，且顯示PMOS SGT(Qp₂₁₀ )的側壁方位及電流方向；第35圖(c)係沿著第35圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₁₀ )的剖面圖。

第36圖(a)係於矽(110)晶圓上製作出之圓柱狀的PMOS SGT(Qp₂₁₁ )的概略圖；第36圖(b)係沿著第36圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₁₁ )的剖面圖，且顯示PMOS SGT(Qp₂₁₁ )的側壁方位及電流方向；第36圖(c)係沿著第36圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₁₁ )的剖面圖。

第37圖(a)係於矽(110)晶圓上製作出之PMOS SGT(Qp₂₁₂ )的概略圖；第37圖(b)係沿著第37圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₁₂ )的剖面圖，且顯示PMOS SGT(Qp₂₁₂ )的側壁方位及電流方向；第37圖(c)係沿著第37圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₁₂ )的剖面圖。

第38圖(a)係於矽(110)晶圓上製作出之PMOS SGT(Qp₂₁₃ )的概略圖；第38圖(b)係沿著第38圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₁₃ )的剖面圖，且顯示PMOS SGT(Qp₂₁₃ )的側壁方位及電流方向；第38圖(c)係沿著第38圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₁₃ )的剖面圖。

第39圖係顯示於V_d ＝0.05V中，於矽(110)晶圓上製作出之PMOS SGT(第35圖的Qp₂₁₀ 、第36圖的Qp₂₁₁ 、第37圖的Qp₂₁₂ 、以及第38圖的Qp₂₁₃ )的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。

第40圖係顯示於V_d ＝0.05V中，於矽(110)晶圓上製作出之PMOS SGT(第35圖的Qp₂₁₀ 、第36圖的Qp₂₁₁ 、第37圖的Qp₂₁₂ 、以及第38圖的Qp₂₁₃ )的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第41圖(a)係於矽(110)晶圓上製作出之矩形狀的PMOS SGT(Qp₂₂₀ )的概略圖；第41圖(b)係沿著第41圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₂₀ )的剖面圖，且顯示PMOS SGT(Qp₂₂₀ )的側壁方位及電流方向；第41圖(c)係沿著第41圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₂₀ )的剖面圖。

第42圖(a)係於矽(110)晶圓上製作出之矩形狀的PMOS SGT(Qp₂₂₁ )的概略圖；第42圖(b)係沿著第42圖(a)的B－B’剖線所取得的PMOS SGT(Qp₂₂₁ )的剖面圖，且顯示PMOS SGT(Qp₂₂₁ )的側壁方位及電流方向；第42圖(c)係沿著第42圖(a)的A－A’剖線所取得的PMOS SGT(Qp₂₂₁ )的剖面圖。

第43係顯示於V_d ＝0.05V中，於矽(110)晶圓上製作出之矩形狀的PMOS SGT(第41圖的Qp₂₂₀ 以及第42圖的Qp₂₂₁ )的I_d －V_g 曲線(相對於閘極電壓之每單位長度的電流)。

第44係顯示於V_d ＝0.05V中，於矽(110)晶圓上製作出之矩形狀的PMOS SGT(第41圖的Qp₂₂₀ 以及第42圖的Qp₂₂₁ )的I_d －V_g 曲線(相對於閘極電壓之每單位柱的電流)。

第45圖係顯示各種CMOS SGT組合的絕對電流值(每單位長度的電流及每單位柱的電流)之表，各個CMOS的組合係具有第7圖至第44圖所示不同的柱形狀以及與不同的柱形狀對應的面方位，全體共有18個CMOS的組合(各個SGT的I_d －V_g 曲線的絕對電流值可於V_g －V_th ＝0.6V及V_d ＝0.05V中獲得。臨界電壓(V_th )係由每單位閘極寬度的汲極電流為10^－10 A/nm時的閘極電壓所決定)。

第46圖係顯示從第45圖所計算出的各種CMOS SGT組合的正規化的電流值之表(V_g －V_th ＝0.6V及V_d ＝0.05V中的圓柱狀的NMOS(第10圖的Qn₂₀₃ )的I_d －V_g 曲線的絕對電流值係被選擇為電流密度及每單位柱的電流兩方的基準值(＝100))。

第47圖(a)係於矽(100)晶圓上製作出之CMOS SGT反相器(第46圖的組合52)的電路圖；第47圖(b)係CMOS SGT反相器(第47圖(a))之等價的示意圖。

第48圖(a)係於矽(110)晶圓上製作出之CMOS SGT反相器(第46圖的組合66)的電路圖；第48圖(b)係CMOS SGT反相器(第48圖(a))之等價的示意圖。

第49圖(a)係於矽(110)晶圓上製作出之CMOS SGT反相器(第46圖的組合61)的電路圖；第49圖(b)係CMOS SGT反相器(第49圖a)之等價的示意圖(CMOS SGT反相器係包含有一個圓柱狀的NMOS(第30圖的Qn₂₁₁ )與一個正方形形狀的PMOS(第35圖的Qp₂₁₀ )，且形成於矽(110)晶圓上)。

第50圖(a)係於矽(110)晶圓上製作出之CMOS SGT反相器的電路圖(除了矽主體摻雜外，裝置構造及模擬條件係與第49圖(第46圖的組合61)相同。高矽主體摻雜(3×10¹⁸ )係適用於NMOS(Qn₁₀₀ 的Na)裝置及PMOS(Qp₁₀₀ 的Nd)裝置的雙方)。

第51圖係顯示具有3×10¹⁸ 這種高主體摻雜的正方形形狀的PMOS SGT(第50圖的Qp₁₀₀ )的一定電子密度輪廓之示意圖。

第52圖係顯示具有3.9×10¹⁵ 這種低主體摻雜的正方形形狀的PMOS SGT(第49圖的Qp₁₀₁ )的一定電子密度輪廓之示意圖。

第53圖係顯示具有3×10¹⁸ 這種高主體摻雜的圓柱狀的PMOS SGT(第50圖的Qn₁₀₀ )的一定電子密度輪廓之示意圖。

第54圖係顯示具有3.9×10¹⁵ 這種低主體摻雜的圓柱狀的NMOS SGT(第49圖的Qn₁₀₁ )的一定電子密度輪廓之示意圖。

第55圖(a)及(b)係顯示已完成的CMOS SGT裝置構造(第46圖的CMOS組合66)的電路圖以及與電路圖對應的平面圖；第55圖(c)至(f)係顯示沿著第55圖(b)的B－B’、C－C’、以及D－D’剖線之已完成的CMOS SGT裝置之剖面圖。

第56圖係顯示本發明的製造方法之流程圖。

第57圖(a)至(f)係顯示分別使用包含有複數條直線的兩個正交之曝光，且於矽晶圓上將奈米尺寸的正方形形狀的(矩形狀的)硬質遮罩予以圖案化之微影法的平面圖。

第58圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第58圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第59圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第59圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第60圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第60圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第61圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第61圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第62圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第62圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第63圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第63圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第64圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第64圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第65圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第65圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第66圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第66圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第67圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第67圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第68圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第68圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第69圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第69圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第70圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第70圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第71圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第71圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第72圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第72圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第73圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第73圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第74圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第74圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第75圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第75圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第76圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第76圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第77圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第77圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第78圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第78圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第79圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第79圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第80圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第80圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第81圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第81圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第82圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第82圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第83圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第83圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第84圖(a)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的平面圖以及與此平面圖對應的微影遮罩；第84圖(b)係顯示第56圖所示的製造方法中的本發明的一實施形態的半導體構造的剖面圖。

第85圖(a)係顯示用以比較習知的平面型CMOS並說明裝置區域的降低之習知技術的SGT CMOS。

第85圖(b)係顯示習知技術的SGT CMOS的反相器的電路圖以及裝置構造。

第85圖(c)係概略地顯示於FET電流通道利用各種結晶面的習知技術的FINFET CMOS反相器。

無元件符號

Claims

一種半導體構造，係具備有：第一單結晶半導體側壁通道，係具有第一面方位；以及第二單結晶半導體側壁通道，係具有與前述第一面方位不同的第二面方位；其中，前述第一面方位與第二面方位係因對稱性變換而不同；前述第一單結晶半導體側壁通道係第一SGT的一部分，前述第二單結晶半導體側壁通道係第二SGT的一部分；前述第一SGT係第一p通道SGT(PFET)及第二n通道SGT(NFET)中的一方，前述第二SGT係第二p通道SGT(PFET)及第二n通道SGT(NFET)中的一方；前述第一PFET及前述第一NFET中一方之全部的側壁係結晶的{100}面、{110}面、以及{111}面之中的任意組合；前述第二PFET及前述第二NFET中一方之全部的側壁係結晶{100}面、{110}面、以及{111}面之中的任意組合；前述第一PFET及前述第一NFET中一方之全部的側壁的結晶面之組合、與前述第二PFET及前述第二NFET中一方之全部的側壁的結晶面之任意的組合，係構成為使前述第一PFET及前述第一NFET之中一方與前述第二PFET及前述第二NFET之中一方之間的電流位準相等。
如申請專利範圍第1項之半導體構造，其中，前述第一單結晶半導體側壁通道為第一移動率，前述第二單結晶半導體側壁通道為第二移動率，且前述第一移動率的值與前述第二移動率的值不同。
如申請專利範圍第1項之半導體構造，其中，前述半導體構造係形成於{100}面及/或{110}面的晶圓上。
如申請專利範圍第1項之半導體構造，其中，以前述第一PFET及前述第一NFET中一方的側壁係具有已最佳化的載子移動率或未最佳化的載子移動率中的任一方之方式來設定前述第一結晶面；以前述第二PFET及前述第二NFET中一方的側壁係具有未最佳化的載子移動率或已最佳化的載子移動率中的任一方之方式來設定前述第二結晶面。
如申請專利範圍第1項之半導體構造，其中，前述第一PFET及前述第一NFET的形狀為圓柱狀，且其中一方的側壁係作成具有複數個結晶面；前述第二PFET及前述第二NFET中一方之全部的側壁的方位係以成為將{100}面、{110}面、以及{111}面任一面予以組合者之方式來定位。
如申請專利範圍第1項之半導體構造，其中，復包含有形成於矽晶圓的(100)面上、且由第一矩形狀NFET與第一及第二矩形狀PFET所構成的SGT CMOS；前述第一矩形狀NFET係具有{100}面，而前述第二矩形狀PFET係具有{110}面。
如申請專利範圍第5項之半導體構造，其中，復包含有形成於矽晶圓的(110)面上、且由第一圓柱狀NFET與第一長方形形狀PFET所構成的SGT CMOS；前述第一圓柱狀NFET的側壁係作成具有複數個結晶面；前述第一長方形形狀PFET的短邊的兩個側壁係設為{100}面，且長邊的兩個側壁係設為{110}面。
如申請專利範圍第5項之半導體構造，其中，復包含有形成於矽晶圓的(110)面上，且由第一圓柱狀NFET與第一矩形狀PFET所構成的SGT CMOS；前述第一圓柱狀NFET的側壁係作成具有複數個結晶面；前述第一矩形狀PFET的兩個側壁係設為{100}面，且另外兩個側壁係設為{110}面。
如申請專利範圍第1項之半導體構造，其中，前述第一單結晶半導體的本體及前述第二單結晶半導體的本體係藉由從包含有矽、鍺、矽的化合物、鍺的化合物、III-V族材料以及II-IV族材料的群組中所選擇的材料所構成。
如申請專利範圍第1項之半導體構造，其中，前述第一單結晶半導體的本體及前述第二單結晶半導體的本體係以10¹⁰ 至10¹⁷ 之間的濃度來摻雜者。
一種半導體構造的製造方法，係具備有：準備具有定位於之後作為通道來利用的第一結晶面的表面之基板的步驟；以第一SGT柱係形成第一通道、且前述第一SGT柱的側壁係以具有第二結晶面之方式來定位、以及前述第二結晶面係具有第一載子移動率之方式，來形成第一電晶體之步驟；以及，以第二SGT柱係形成第二通道、且前述第二SGT柱的側壁係以具有第三結晶面之方式來定位、以及前述第三結晶面係具有與前述第一載子移動率的值不同的第二載子移動率之方式，來形成第二電晶體之步驟；形成前述第一電晶體的步驟係包含有用以形成第一p通道SGT(PFET)及第一n通道SGT(NFET)中的一方之步驟；形成前述第二電晶體的步驟係包含有用以形成第二p通道SGT(PFET)及第二n通道SGT(NFET)中的一方之步驟；形成前述第一PFET及前述第一NFET中的一方之步驟復包含有，以前述第一SGT本體的全部的側壁係定位成將{100}面、{110}面、以及{111}面的任一面予以組合者之方式形成前述第一PFET及前述第一NFET中的一方之步驟；形成前述第二PFET及前述第二NFET中的一方之步驟復包含有，以前述第二SGT本體的全部的側壁係定位成將{100}面、{110}面、以及{111}面的任一面予以組合者之方式形成前述第二PFET及前述第二NFET中的一方之步驟；前述第一PFET及前述第一NFET中一方之全部的側壁的結晶面之組合、與前述第二PFET及前述第二NFET中一方之全部的側壁的結晶面之任意的組合，係構成為使前述第一PFET及前述第一NFET之中一方與前述第二PFET及前述第二NFET之中一方之間的電流位準相等。
如申請專利範圍第11項之半導體構造的製造方法，其中，前述基板的表面係以成為{100}面及/或{110}面之方式來定位。
如申請專利範圍第11項之半導體構造的製造方法，其中，形成前述第一電晶體的步驟係包含有，以第一矩形(或長方形)的SGT本體的側壁係以{nml}面的兩個平行的柱的側壁以及剩餘的{abc}面的兩個側壁來定位之方式(在此，n、m、l、a、b、c為任意的整數，且na+mb+lc=0)，來形成第一電晶體的步驟；形成前述第二電晶體的步驟係包含有，以第二矩形(或長方形)的SGT本體的側壁係以{pqr}面的兩個平行的柱的側壁以及剩餘的{efg}面的兩個側壁來定位之方式(在此，p、q、r、e、f、g為任意的整數，且pe+qf+rg=0)，來形成第二電晶體的步驟。
如申請專利範圍第11項之半導體構造的製造方法，其中，形成前述第一電晶體的步驟係包含有，以第一圓柱狀的SGT本體的側壁係以複數個側壁來定位之方式，來形成第一電晶體的步驟；形成前述第二電晶體的步驟係包含有，以第二矩形(或長方形)的SGT本體的側壁係以{nml}面的兩個平行的側壁以及剩餘的{abc}面的兩個側壁來定位之方式(在此，n、m、l、a、b、c為任意的整數，且na+mb+lc=0)，來形成第二電晶體的步驟。
如申請專利範圍第11項之半導體構造的製造方法，其中，形成前述第一PFET及前述第一NFET中的一方之步驟係包含有，以前述第一SGT本體的側壁係設成特定的結晶方位，且具有已最佳化的載子移動率及未最佳化的載子移動率中的一方之方式，來形成前述第一PFET及前述第一NFET中的一方之步驟；形成前述第二PFET及前述第二NFET中的一方之步驟係包含有，以前述第二SGT本體的側壁係設成特定的結晶方位，且具有已最佳化的載子移動率及未最佳化的載子移動率中的一方之方式，來形成前述第二PFET及前述第二NFET中的一方之步驟。
如申請專利範圍第11項之半導體構造的製造方法，其中，形成前述第一PFET及前述第一NFET中的一方之步驟係包含有，以前述第一SGT本體的側壁定位於複數個結晶面，且具有已最佳化的載子移動率及未最佳化的載子移動率中的一方之方式，來形成圓柱狀的前述第一PFET及圓柱狀的前述第一NFET中的一方之步驟；形成前述第二PFET及前述第二NFET中的一方之步驟係包含有，以具有特定的結晶面之方式來定位，且具有已最佳化的載子移動率及未最佳化的載子移動率中的一方之方式，來形成前述第二PFET及前述第二NFET中的一方之步驟。
如申請專利範圍第11項之半導體構造的製造方法，其中，形成前述第一PFET及前述第一NFET中的一方之步驟復包含有，以前述第一SGT本體的全部的側壁係定位成具有複數個結晶面之方式，形成前述第一PFET及前述第一NFET中的一方之步驟；形成前述第二PFET及前述第二NFET中的一方之步驟復包含有，以前述第二SGT本體的全部的側壁係定位成將{100}面、{110}面、以及{111}面任一面予以組合者之方式，形成前述第二PFET及前述第二NFET中的一方之步驟。
如申請專利範圍第11項之半導體構造的製造方法，其中，復包含有：在矽晶圓的(100)面上形成包含有一個正方形形狀的NMOS與兩個矩形狀的PMOS之SGT CMOS的步驟；以及矩形狀的前述第一NFET係以具有{100}面之方式來定位並形成，且矩形狀的前述第二PFET係以具有{110}面的方式來定位並形成之步驟。
如申請專利範圍第17項之半導體構造的製造方法，其中，復包含有：在矽晶圓的(100)面上形成包含有一個圓柱狀的NMOS與一個矩形狀的PMOS之SGT CMOS的步驟；以及圓柱狀的前述第一NFET係以具有複數個面方位之方式來定位並形成之步驟；並且矩形狀的前述第二PFET的兩個平行的側壁係以具有{100}面之方式來定位，且前述矩形狀的前述第二PFET剩餘的平行的側壁係以具有{110}面的方式來定位。
如申請專利範圍第17項之半導體構造的製造方法，其中，復包含有：在矽晶圓的(110)面上形成包含有一個圓柱狀的NMOS與一個矩形狀的PMOS之SGT CMOS的步驟；以及圓柱狀的前述第一NFET係以具有複數個面方位之方式來定位並形成之步驟；並且矩形狀的前述第二PFET的兩個側壁係以具有{100}面之方式來定位，且前述矩形狀的前述第二PFET剩餘的平行的側壁係以具有{110}面的方式來定位。