JPWO2009057194A1 - 半導体構造及び当該半導体構造の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 71
- 239000004065 semiconductor Substances 0.000 title claims description 158
- 230000037230 mobility Effects 0.000 claims abstract description 166
- 239000013078 crystal Substances 0.000 claims abstract description 142
- 238000000034 method Methods 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 231
- 229910052710 silicon Inorganic materials 0.000 claims description 195
- 239000010703 silicon Substances 0.000 claims description 194
- 239000000463 material Substances 0.000 claims description 18
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 150000002291 germanium compounds Chemical class 0.000 claims description 3
- 150000003377 silicon compounds Chemical class 0.000 claims description 3
- 238000005457 optimization Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 13
- 238000005516 engineering process Methods 0.000 abstract description 10
- 230000005669 field effect Effects 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 143
- 238000010586 diagram Methods 0.000 description 32
- 238000001459 lithography Methods 0.000 description 29
- 238000005530 etching Methods 0.000 description 16
- 230000005684 electric field Effects 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000001020 plasma etching Methods 0.000 description 13
- 239000002019 doping agent Substances 0.000 description 10
- 239000010409 thin film Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000000370 acceptor Substances 0.000 description 9
- 239000004020 conductor Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 229910052720 vanadium Inorganic materials 0.000 description 8
- 239000002105 nanoparticle Substances 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- 238000004088 simulation Methods 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 239000010408 film Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000000704 physical effect Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 2
- 238000002441 X-ray diffraction Methods 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- QORIDDWXQPAYGJ-UHFFFAOYSA-N [AsH3].[AsH3] Chemical compound [AsH3].[AsH3] QORIDDWXQPAYGJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000005535 acoustic phonon Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- -1 or Ta can be used Inorganic materials 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
Description
特許文献2:米国特許第6,815,277号
特許文献3:米国特許第6,658,259号
非特許文献1:IEEE Trans. Electron Dev.、Vol.38(3)、579-583頁、1991年
非特許文献2:IEDM Tech. Dig.、736頁、1987年
非特許文献3:ジャーナル・オブ・アプライドフィジクス、Vol.43(10)、6904頁、2004年
本発明の上述した特徴及び他の特徴並びに効果は、添付図面に示すように、本発明の以下のさらに詳細な説明から明らかとなろう。
上述したように、本発明は半導体の物理的性質を利用して、特定のデバイスにおいて移動度を最適化するために、あるいは移動度を減少させるために、FETのチャネルのために種々の結晶面を用いる。そこで、最初に、本発明をよりよく理解できるよう、結晶格子及び結晶方位についての概要から説明する。
固体の結晶を構成する原子は、空間的に一定の周期を伴う格子点に配列される。結晶格子は常に、格子全体を代表するボリューム(volume)を含んでおり、このボリュームは、結晶全体にわたって規則的に繰り返される。格子における方位は、その方位を向いたベクトルの成分と同一の関係を有する3つの整数の組で表わされる。これら3つのベクトル成分は、基本ベクトルの倍数で与えられる。例えばダイアモンド構造を有する有するシリコンのような立方格子では、対角線方向は、方位を示す括弧[ ]を用いて[111]と表される。しかしながら、結晶中の多くの方向は、軸方向の選び方によって異なるように見えても、対称変換(symmetry transformation)によって等価である。例えば、立方体の格子[100]、[010]及び[001]における結晶の方向はすべて、結晶学的には等価である。本明細書では、或る方向と、これに等価なすべての方向は、< >という括弧で表すことにする。すなわち、<100>と標記した場合には、[100]、[010]及び[001]というすべての等価な方向を含む。また、これらの方向は、原点(任意に定められる)からみて負の側にもあるので、本明細書では、特に指定する場合を除いて、結晶の方向は正負の両方の整数を含むものとする。したがって、例えば、方向<100>と表記したときは、[100]、[010]、[001]の各方向に加え、[−100]、[0−10]、[00−1]方向も含む。
本発明は、必要とされる具体的なデバイスにおける移動度を最適化しあるいは低下させて所望の性能得るために、FETのチャネル及びピラー形状として種々の結晶面を用いた同じ基板上にCMOS SGTを作製するさまざまな方法において利用することができる。当業者であれば、本発明が、添付図面に示された特定の構造又は本明細書で詳細に説明する具体的なステップに限定されるないことを理解できるだろう。また、デバイスの様々な部位を形成するために選択されるドーパントの種類がそのデバイスの意図された電気的動作と矛盾するものでない限り、本発明が特定種類のドーパントの使用に限定されないことも理解されるだろう。
ダルウィッシュCVT:
ここで、
は移動度であり、
は、音響フォノンでの散乱による表面移動度であり、
は、光学フォノンの谷内散乱(intervalley scattering)による移動度であり、
は、表面粗さ係数であり、
は、垂直電界である。さらに、a、b、c、d、e、f及びgは、ドーピング、温度、面方位等の依存する部分である定数又はパラメータである。
ドリフト拡散輸送モデル:
ここで、qは電子の電荷であり、μT,nは電子の移動度であり、nは電子の密度であり、Фnは、擬フェルミ準位である(Darwish他、“An Improved Electron and Hole Mobility Model for General Purpose Device Simulation”、IEEE Electron Devices、vol 44、No. 9、1997年9月、1529頁、及び、“ATLAS User's Manual: Device Simulation Software”、Silvaco International、2006年8月、3-26頁、を参照)。
数の異なるキャリア移動度が実現され、これにより所望の性能を得ることができる。
[0013]
本発明の第1の実施形態に関連する半導体構造を形成するための方法は、所定の結晶方位を有する基板を準備するステップと、第1のSGT本体の側壁が第1の電流チャネルを形成するように第1のトランジスタを形成するステップと、を含むことができる。第1のSGT本体の側壁は、第2の結晶方位とされた第1のキャリア移動度の値をもたらすことができ、第2のSGT本体の側壁は、第2の電流チャネルを形成するように、第2のトランジスタを形成する。第2のSGT本体の側壁は、第3の結晶方位とされ、第1のキャリア移動度の値とは異なる第2のキャリア移動度とすることができる。
[0014]
この実施形態については、多くの例示的なバリエーションがある。第1のバリエーションとして、基板が単結晶シリコンを含むことができ、及び/又は、表面が(110)結晶面及び(100)結晶面の上に方位付けられるものとすることができる。第2のバリエーションとして、第1及び第2のSGT本体の形状は、制限のない側壁面が存在する円形とすることができる。第3のバリエーションとして、第1のSGTの形状は、シリコンピラーの2つの平行な側壁が(n m l)面とされ、シリコンピラーの残りの2つの側壁が(a b c)面とされ(ここで、n、m、l、a、b、cは任意の整数であり、na+bm+cl=0である)、正方形のSGT及び矩形のSGTのうちの一方とすることができる。また、第2のSGTの形状は、シリコンピラーの2つの平行な側壁が(p q r)面とされ、シリコンピラーの残りの2つの側壁が(e f g)面とされ(ここで、p、q、r、e、f、gは任意の整数であり、pe+fg+qr=0である)、正方形のSGT及び矩形のSGTのうちの一方とすることができる。第4のバリエーションとして、第1のSGT本体の形状は、多くの側壁面がSGTピラーの表面に存在する円柱状とすることができ、第2のSGT本体の形状は、シリコンピラーの2つの平行な側壁が(n m l)面とされ、シリコンピラーの残りの2つの側壁が(a b c)面とされ(ここで、n、m、l、a、b、cは任意の整数であり、na+bm+cl=0である)、正方形のSGT及び矩形のSGTのうちの一方とすることができる。第5のバリエーションとして、第1のトランジスタは、第1のpチャネルSGT(PFET)及び第1のnチャネルSGT(NFET)のうちの一方とすることができ、第2のトランジスタは、第2のPFET及び第2のNFETのうちの一方とすることができる。最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方をもたらすように、第1のPFET及び第
1のNFETのうちの一方の第1のSGT本体の側壁を形成すること(及び/又は回転させること)ができる。
[0015]
本発明を一つの観点から見ると、第1の面方位を有する第1の単結晶半導体側壁チャネルと、前記第1の面方位とは異なる第2の面方位を有する第2の単結晶半導体側壁チャネルとを具備し、前記第1の面方位と第2の面方位が、対称性変換によって異なること特徴とする半導体構造である。
[0016]
前記第1の単結晶半導体側壁チャネルは第1の移動度であり、前記第2の単結晶半導体側壁チャネルは第2の移動度であり、前記第1の移動度の値と前記第2の移動度の値とは異なるものとすることができる。
[0017]
前記半導体構造は、(100)面及び/又は(110)面のウェハ上に形成されているものとすることができる。
[0018]
前記第1の単結晶半導体側壁チャネルが、第1のSGTを構成し、前記第2の単結晶半導体側壁チャネルが、第2のSGTを構成することができる。
[0019]
前記第1のSTGは第1のpチャネルSGT(PFET)及び第2のnチャネルSGT(NFET)のうちの一方であり、前記第2のSGTは第2のpチャネルSGT(PFET)及び第2のnチャネルSGT(NFET)のうちの一方であるようにすることができる。
[0020]
前記第1のPFET及び前記第1のNFETのうちの一方の側壁が最適化されたキャリア移動度又は最適化されていないキャリア移動度のうちのいずれか一方を有するよう、前記第1の結晶面とされ、前記第2のPFET及び前記第2のNFETのうちの一方の側壁が最適化されていないキャリア移動度又は最適化されたキャリア移動度のうちのいずれか一方を有するよう、前記第2の結晶面とされているものとすることができる。
[0021]
前記第1のPFET及び前記第1のNFETのうちの一方のすべての側壁の方位が、(100)面、(110)面及び(111)面のいずれかを組み合わせたものとなるよう方位付けされ、前記第2のPFET及び前記第2のNFETのうちの一方のすべての側壁が、(100)面、(110)面及び(111)面のいずれかを組み合わせたものとなるよう方位付けされているものとすることができる。
[0022]
前記第1のPFET及び前記第1のNFETの形状は円柱状であり、このうちの一方の側壁は複数の結晶面となるようにされ、前記第2のPFET及び前記第2のNFETのう
ちの一方のすべての側壁の方位が、(100)面、(110)面及び(111)面のいずれかを組み合わせたものとなるよう方位付けられているものとすることができる。
[0023]
前記半導体構造において、シリコンウェハの(100)面上に形成され、第1の矩形状NFETと第1及び第2の矩形状PFETからなるSGT CMOSを含んでおり、前記第1の矩形状NFETは(100)面を有し、前記第2の矩形状PFETは(110)面にを有しているものとすることができる。
[0024]
前記半導体構造において、シリコンウェハの(110)面上に形成され、第1の円柱状NFETと第1の長方形状PFETからなるSGT CMOSを含んでおり、前記第1の円柱状NFETの側壁は複数の結晶面となるようにされ、前記第1の長方形状PFETの短い辺の2つの側壁は(100)面とされるとともに、長い辺の2つの側壁は(110)とされているものとすることができる。
[0025]
前記半導体構造において、シリコンウェハの(110)面上に形成され、第1の円柱状NFETと第1の矩形状PFETからなるSGT CMOSを含んでおり、前記第1の円柱状NFETの側壁は複数の結晶面となるようにされ、前記第1の矩形状PFETの2つの側壁は(100)面とされるとともに、他の2つの側壁は(110)とされているものとすることができる。
[0026]
前記半導体構造において、前記第1の単結晶半導体の本体及び前記第2の単結晶半導体の本体が、シリコン、ゲルマニウム、シリコンの化合物、ゲルマニウムの化合物、III−V族材料及びII−IV族材料を含むグループから選択される材料により構成されたものとすることができる。
[0027]
前記半導体構造において、前記第1の単結晶半導体の本体及び前記第2の単結晶半導体の本体が、1010〜1017の間の濃度でドーピングされたものとすることができる。
[0028]
本発明を一つの観点から見ると、半導体構造の製造方法であって、後にチャネルとして利用される第1の結晶面に方位付けされた表面を有する基板を準備する工程と、第1のSGTピラーが第1のチャネルを形成するように、かつ、該第1のSGTピラーの側壁が第2の結晶面を有するよう方位付けられて該第2の結晶面が第1のキャリア移動度を有するように、第1のトランジスタを形成する工程と、第2のSGTピラーが第2の
チャネルを形成するように、かつ、該第2のSGTピラーの側壁が第3の結晶面を有するよう方位付けられて、前記第3の結晶面が、前記第1のキャリア移動度の値とは異なる第2のキャリア移動度を有するように、第2のトランジスタを形成する工とを含むことを特徴とする方法である。
[0029]
前記方法において、前記基板の表面が、(100)面及び/又は(110)面のとなるよう方位付けられているものとすることができる。
[0030]
前記方法において、前記第1のトランジスタを形成する工程は、第1の矩形(又は長方形)のSGT本体の側壁が(nml)面の2つの平衡なピラーの側壁と、残りの(abc)面の2つの側壁で方位付けられるように(ここで、n,m,l,a,b,cは任意の整数であり、na+mb+lc=0である)、第1のトランジスタを形成する工程を含み、前記第2のトランジスタを形成する工程は、第2の矩形(又は長方形)のSGT本体の側壁が(pqr)面の2つの平行なピラーの側壁と、残りの(efg)面の2つの側壁で方位付けられるように(ここで、p,q,r,e,f,gは任意の整数であり、pe+qf+rg=0である)、第2のトランジスタを形成するステップを含むものとすることができる。
[0031]
前記方法において前記第1のトランジスタを形成するステップは、第1の円柱状のSGT本体の側壁が複数の側壁で方位付けられるように、第1のトランジスタを形成するステップを含み、前記第2のトランジスタを形成するステップは、第2の矩形(又は長方形)のSGT本体の側壁が(nml)面の2つの平行な側壁と、残りの(abc)面の2つの側壁が方位付けられるように(ここで、n,m,l,a,b,cは任意の整数であり、na+mb+lc=0である)、第2のトランジスタを形成するステップを含むものとすることができる。
[0032]
前記方法において、前記第1のトランジスタを形成する工程が、第1のpチャネルSGT(PFET)及び第1のnチャネルSGT(NFET)のうちの一方を形成する工程を含み、前記第2のトランジスタを形成する工程が、第2のpチャネルFET(PFET)及び第2のnチャネルSGT(NFET)のうちの一方を形成する工程を含むものとすることができる。
[0033]
前記方法において、前記第1のPFET及び前記第1のNFETのうちの一方を形成する工程は、前記第1のSGT本体の側壁が特定の結晶方位とされ、最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、
前記第1のPEFT及び前記第1のNFETのうちの一方を形成する工程を含み、前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程は、前記第2のSGT本体の側壁が特定の結晶方位とされ、最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程を含むものとすることができる。
[0034]
前記方法において、前記第1のPFET及び前記第1のNFETのうちの一方を形成する工程が、前記第1のSGT本体の側壁が複数の結晶面に方位付けられて、最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、円柱状の前記第1のPFET及び円柱状の前記第1のNFETのうちの一方を形成する工程を含み、前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程が、特定の結晶面となるよう方位付けられて最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程を含むものとすることができる。
[0035]
前記方法において、前記第1のPFET及び前記第1のNFETのうちの一方を形成する工程は、前記第1のSGT本体のすべての側壁が(100)面、(110)面及び(111)面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第1のPFET及び前記第1のNFETのうちの一方を形成する工程を含み、前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程は、前記第2のSGT本体のすべての側壁が(100)面、(110)面及び(111)面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程を含むものとすることができる。
[0036]
前記方法において、前記第1のPFET及び前記第1のNFETのうちの一方を形成する工程は、前記第1のSGT本体のすべての側壁が複数の結晶面となるよう方位付けられるように、前記第1のPFET及び前記第1のNFETのうちの一方を形成する形成を含み、前記第2のPFET及び第2のNFETのうちの一方を形成する工程は、前記第2のSGT本体のすべての側壁が(100)面、(110)面及び(111)面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程を含むものとすることができる。
[0037]
前記方法において、1つの正方形状のNMOSと2つの矩形状のPMOSとを含むSGT CMOSをシリコンウェハの(100)面上に形成する工程と、矩形状の前記第1のNFETを(100)面を有するよう方位付けて形成し、矩形状の前記第2のPFETを(110)面を有するよう方位付けて形成する工程とをさらに含むものとすることができる。
[0038]
1つの円柱状NMOSと1つの矩形状PMOSとを含むSGT CMOSをシリコンウェハの(100)面上に形成する工程と、円柱状の前記第1のNFETを複数の面方位を有するよう方位付けて形成する工程とをさらに含み、矩形状の前記第2のPFETの2つの平行な側壁が(100)面を有するよう方位付けられ、前記矩形状の前記第2のPFETの残りの平行な側壁が(110)面を有するよう方位付けられているものとすることができる。
[0039]
前記方法において、1つの円柱状NMOSと1つの矩形状PMOSとを含むSGT CMOSをシリコンウェハの(110)面上に形成する工程と、円柱状の前記第1のNFETを複数の面方位を有するよう方位付けて形成する工程とをさらに含み、矩形状の前記第2のPFETの2つの側壁が(100)面を有するよう方位付けられ、前記矩形状の前記第2のPFETの残りの平行な側壁が(110)面を有するよう方位付けられているものとすることができる。
[0040]
なお、本明細書で、「最適化されている」とは、通常は移動度が最も高くなるようにされることを意味するが、用途によっては、意図的に最も高い移動度よりも低い移動度にする場合があり、そのような場合も指すものとして「最適化されている」という用語を用いている。
本発明の上述した特徴及び他の特徴並びに効果は、添付図面に示すように、本発明の以下のさらに詳細な説明から明らかとなろう。
発明を実施するための最良の形態
[0041]
以下、添付図面を参照して本発明の様々な実施形態を説明する。なお、以下の実施形態において、同様の参照符号は同様の構成を示すために用いられる。
上述したように、本発明は半導体の物理的性質を利用して、特定のデバイスにおいて移動度を最適化するために、あるいは移動度を減少させるために、FETのチャネルのために種々の結晶面を用いる。そこで、最初に、本発明をよりよく理解できるよう
、結晶格子及び結晶方位についての概要から説明する。
[0042]
[0043]
[0044]
本発明は、必要とされる具体的なデバイスにおける移動度を最適化しあるいは低下させて所望の性能得るために、FETのチャネル及びピラー形状として種々の結晶面を用いた同じ基板上にCMOS SGTを作製するさまざまな方法において利用することができる。当業者であれば、本発明が、添付図面に示された特定の構造又は本明細書で詳細に説明する具体的なステップに限定されるないことを理解できるだろう。また、デバイスの様々な部位を形成するために選択されるドーパントの種類がそのデバイスの意図された電気的動作と矛盾するものでない限り、本発明が特定種類のドーパントの使用に限定されないことも理解されるだろう。
[0045]
図1は、シリコンの(100)面のウェハ(図1(a))及び(110)面のウェハ上に形成されたシリコンSGTピラーの側壁のさまざまな方位を示している(Cullity他、“Element of X−Ray Diffraction”、Second Edition、Addison−Wesley Publishing Company、Inc、76頁、1978年、を参照)。図2は、図1に記載されたSGTピラーの側壁の面方位によって電子(図2(a))及びホール(図2(b))の移動度がどのように変化するかを示したグラフである(Sato他、米国特許3,603,848号を参照)。図2において、(100)面のウェハ上のデバイスについては左側のプロット(0°/(011)−45°/(001)の側壁、[100]ゾーン)を用い、(110)面のウェハ上のデバイスについては右側のプロット(0°/(011)−90°/(001)の側壁、[110]ゾーン)を用いる。電流が流れる方向は、いずれのウェハの場合もウェハに垂直な方向である。
[0046]
図3は、円柱状のSGTの概略図であり、Rは円柱の半径、Lはゲート長、WSGTはゲート幅をそれぞれ示している。図4、図5はそれぞれ、完全な正方形状のSGT(完全な正方形状の断面を有するSGT)の概略図(図4)、及び、端部に丸みを有する正方形状のSGT(端部に丸みを有する正方形状の断面を有するSGT)の概略図(図5)であり、tは正方形のピラーの厚さであり、rは丸みを有する端部の半径、Lはゲート長、WSGTはゲート幅をそれぞれ示している。図6は、0字状のSGT(0字状の断面を有するSGT)の概略図を示す。なお、「0字形状」は、左右にある円形部分と中央部分にあ
うに2回の露光を行って、シリコンウェハ上にナノサイズの四角形のハードマスクをパターニングする方法を示している。図58〜図84の(a)は、図56に示した作製方法を実行している間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示している。図58〜84の(b)は、それぞれ、図58〜図84の(a)に示した平面図のラインA−A’に沿って切った断面図である。
[0067]
本発明の製造方法100では、概略以下に述べるステップによってCMOS SGTが形成される。まず、表面が第1の結晶方位であるサブストレートを用意する。この面は、後にチャネルとして利用される。次に、第1のSGTボディの側壁が第1の電流チャネルを形成し、かつ、その第1のSGTボディの側壁が、第1のキャリア移動度を有する第2の結晶方位となるように、第1のトランジスタを形成する。そして、第2のSGTボディの側壁が第2の電流チャネルを形成し、かつ、その第2のSGTボディの側壁が、前記第1のキャリア移動度とは異なる第2のキャリア移動度を有する第3の結晶方位となるように、第2のトランジスタを形成する。
[0068]
より具体的には、図56の方法100の第1のステップ102において、後にFETの電流チャネルとして使うことができる例えば(110)面や(100)面などの第1の結晶面を用意する。結晶格子の配列は、基板の電気的性質(例えばキャリアの移動度)などの基板材料としての性質に大きな影響を与える。後に説明するように、例えば(110)面又は(100)面の表面を有する基板を設けることによって、方法100によりSGTを形成し、その後に形成される面をFETの電流チャンネルとして利用することができる。
[0069]
したがって、本発明の方法100によって、例えば(100)面、(110)面、(111)面といった側壁表面の任意の組合せに関して、nチャネルSGT(NFET)とpチャネルSGT(PFET)によるどのような組合せをも製造することができる。NFETの場合、電子の移動度は、(100)面のシリコンウェハ上の正方形状SGTの(100)面の側壁に関して最適化され、ホールの移動度は、(100)面のシリコンウェハ上の正方形状SGTの(110)面の側壁に関して最適化される。また、NFETの場合、電子の移動度は、円柱状SGTでは(110)面のシリコンウェハの様々な面に関して低下し、ホールの移動度は、矩形状SGTでは(110)面のシリコンウェハの(110)及び(100)側壁面に関して最適化される。
[0070]
図2に示すように、移動度は、同じ側壁面でも、電流の方向に依存して大きく異なる(例えば、(110)面においてチャネルが<110>方向でのホール移動度は230cm2/Vsであるが、(110)面においてチャネルが<100>方向でのホール移動度は148cm2/Vsである)。SGTの場合、電流方向はシリコンウェハの方位によって決まる(換言すれば、(110)面シリコンウェハ上に形成されたSGTデバイスの電流は<110>方向となるが、(100)面のシリコン上に形成されたSGTデバイスの電流は<100>方向となる)。(100)面、(110)面及び(111)面という側壁は非常に有用な面であるが、本発明の方法100を用いることによって、基板表面から220°回転させた表面の多くの組み合わせを実現することができる。すなわち、方法100により得られる等価な面は、(100)面のシリコンウェハ上の(n m 0)面又は(110)面のシリコンウェハ上の(a a b)と表すことができる。ここで、n、m、a、b等は任意の整数である((100)面のシリコンウェハ及び(110)面のシリコンウェハ上に作製されたSGTの様々な利用可能な側壁面に関連した図1を参照)。したがって、本発明の方法100を、特定のデバイスにおいて、必要に応じてキャリアの移動度を最適化したり移動度を低減させるのに利用することができる。
[0071]
ここで図57を参照して、シリコンピラーのエッチングのために四角形のハードマスク87を作製する方法について説明する。フォトレジストをナノサイズ(30μm未満のサイズ)の線やスペースにパターニングすることは不可能ではないが、実際にナノサイズの四角形のフォトレジスト86(30μm未満のサイズ)をパターニングすることは、光リソグラフィの分解能の制約のために容易ではない。四角形にパターニングされたフォトマスクを用いて1回の露光により形成される四角形のフォトレジストは、角部が丸みを帯びるか、又は、円柱状になる傾向がある。
[0072]
本発明では、2つのフォトマスク81−1、81−2(30μm未満のサイズ)を用いて2回の露光を行うことで、より完全に近い四角形のフォトレジストパターン86を形成する。最初のステップでは、図57(a)に示すように、ハードマスク薄膜83を堆積する。ハードマスク薄膜83は、エッチングのストップ層として機能し、必要に応じてCMOS SGT製造プロセスの全体にわたって用いられる。ハードマスク薄膜83の材料として好ましい実施例は、窒化シリコン(Si3N4)又は二酸化ケイ素(SiO2)である。次のステッ
は、好ましい実施例として、単結晶の(110)面及び/又は(100)面とする。
[0076]
図59及び図60に示す次の段階では、ハードマスク121を用いて半導体114に対して異方性エッチングを行って、分離部(isolation)115を形成する。図57に関して説明したように、シリコンウェハ114上でのハードマスク121のパターニングには、分離マスク(図59(a)のマスク1)が用いられる。シリコンのエッチング(図60に示す)は、半導体114をエッチングするのに相応しい反応性イオンエッチング(RIE)によって行うことができる。
[0077]
続いて図61及び図62に示すように、方法100のステップ104において、基板にトレンチ分離部115を設けた後に、半導体ウェハ114から1つ又は複数のSGTピラー128、129を形成する。このピラー128、129(すなわちピラー本体)は、トランジスタの本体部となる。基板上には任意の数のピラー(ひいてはSGT)を形成することができ、これらのピラーは、上記で説明したいずれの技術を用いても形成することができる。ここでは、段階104の好ましい態様として、以下に説明する方法でピラーを半導体ウェハ114から形成することができる。
[0078]
第1の段階では、図61に示すマスク2を用いてハードマスク113の薄層をパターニングする。ハードマスク113(Si3N4又はSiO2)は、エッチングストップ層として働く。次に、ハードマスク113を用い、半導体114に対して異方性エッチングを行うことにより、シリコンピラー128、129が形成される。これには、半導体114をエッチングする適切な反応性イオンエッチング(RIE)プロセスを用いてることができる。その結果、図62に示すようにピラーが残り、これらのピラーには半導体114の部分を含まれ、かつ、上にはハードマスクフィルムが重なった状態となる。そして、これらのピラーは、互いに向かい合う垂直な側壁122、123を有する。
[0079]
以前の段階でマスクの方向を決めておいたことによって特定の結晶面を持った側壁122、123が形成される。これにより、必要に応じて、両方のキャリアの移動度を最適化したり、又は必要に応じて移動度を下げることが可能となり、これによって意図した通りの性能を実現することができる。したがって、ピラー本体の側壁122、123の結晶方位を、意図したとおり異なる移動度を持ったものとすることができる。また、側壁122を第1の結晶面とし、側壁123を、対称変換しても当該第1結晶面とは等価ではな
い第2の結晶面とすることができる。さらに、側壁122、123を、最適化したキャリア移動度のキャリア移動度及び最適化されていないキャリア移動度(すなわち、最適化状態より小さいキャリア移動度)のうちのいずれかとすることもできる。
[0080]
ピラーは、必要に応じてドーピングされる。このドーピングは一般にピラーへのイオン注入によって行われ、これによりpウェル構造(pウェル)及びnウェル構造(nウェル)が形成される。pウェル及びnウェルのドーピングレベルは、典型的には、1017cm−3から5×1018cm−3の範囲である。他の選択肢として、井戸構造を形成せずに真性(intrinsic)のシリコンウェハを使用してNFET及びPFETを形成する方法もありうる。本発明のCMOS技術において、例えば共通の基板にNFET及びPFETを集積化するために、真性シリコンウェハが使用される。
[0081]
以上は、半導体114から1つ又は複数のピラーを形成するステップ104(図56)を実行する1つの好ましい方法である。後述のように、ピラー本体においてゲートが設けられる側壁は電流チャネルを形成し、ピラーのこのチャネルの両側の非ゲート領域は、ソース領域及びドレイン領域となる。電流チャネルを形成するSGTの側壁は、特定方位の第1の面122を形成し、ピラー本体の側壁は、対称変換しても第1の面とは等価でない第2の面123とされる。さらに、ピラー本体の側壁122、123の面方位を、最適化されたキャリア移動度及び最適化されないキャリア移動度(すなわち最適化されたものより小さい移動度)のうちのいずれかを持つような結晶面とすることができる。また、SGTの側壁を、(100)、(110)及び(111)といった面方位を任意に組み合わせたものとすることもできる。ここで(110)面は、PFETについてキャリア移動度が最適化され、(100)面は、NFETについてキャリア移動度が最適化される。さらに、第1のSGT本体の形状についてはその表面に種々の結晶面が存在する円柱状とし、第2のSGTについては正方形又は矩形として、シリコンピラーの2組の平行な側壁が(100)、(110)及び(111)の各面の任意の組み合わせとなるようとすることができる。
[0082]
図63は、半導体114にアクセプタ116が注入されて、底部PMOSドレイン領域が形成される様子を示している。このとき、フォトマスク(マスク3)を用いてフォトリソグラフィ技術により形成されたマスク117(例えば窒化シリコン又は二酸化シリコン)によって、NMOS領域はマスクされる。すなわち、アクセプタ116の選択的な注入である。
Claims (25)
- 第1の面方位を有する第1の単結晶半導体側壁チャネルと、
前記第1の面方位とは異なる第2の面方位を有する第2の単結晶半導体側壁チャネルとを具備し、
前記第1の面方位と第2の面方位が、対称性変換によって異なること特徴とする半導体構造。 - 前記第1の単結晶半導体側壁チャネルは第1の移動度であり、前記第2の単結晶半導体側壁チャネルは第2の移動度であり、
前記第1の移動度の値と前記第2の移動度の値とは異なるものである、請求項1に記載の半導体構造。 - 前記半導体構造は、{100}面及び/又は{110}面のウェハ上に形成されていることを特徴とする請求項1に記載の半導体構造。
- 前記第1の単結晶半導体側壁チャネルが、第1のSGTを構成し、前記第2の単結晶半導体側壁チャネルが、第2のSGTを構成することを特徴とする請求項1に記載の半導体構造。
- 前記第1のSTGは第1のpチャネルSGT(PFET)及び第2のnチャネルSGT(NFET)のうちの一方であり、前記第2のSGTは第2のpチャネルSGT(PFET)及び第2のnチャネルSGT(NFET)のうちの一方である、請求項4に記載の半導体構造。
- 前記第1のPFET及び前記第1のNFETのうちの一方の側壁が最適化されたキャリア移動度又は最適化されていないキャリア移動度のうちのいずれか一方を有するよう、前記第1の結晶面とされ、
前記第2のPFET及び前記第2のNFETのうちの一方の側壁が最適化されていないキャリア移動度又は最適化されたキャリア移動度のうちのいずれか一方を有するよう、前記第2の結晶面とされていることを特徴とする請求項5に記載の半導体構造。 - 前記第1のPFET及び前記第1のNFETのうちの一方のすべての側壁の方位が、{100}面、{110}面及び{111}面のいずれかを組み合わせたものとなるよう方位付けされ、前記第2のPFET及び前記第2のNFETのうちの一方のすべての側壁が、{100}面、{110}面及び{111}面のいずれかを組み合わせたものとなるよう方位付けされていることを特徴とする、請求項5に記載の半導体構造。
- 前記第1のPFET及び前記第1のNFETの形状は円柱状であり、このうちの一方の側壁は複数の結晶面となるようにされ、
前記第2のPFET及び前記第2のNFETのうちの一方のすべての側壁の方位が、{100}面、{110}面及び{111}面のいずれかを組み合わせたものとなるよう方位付けられていることを特徴とする、請求項5に記載の半導体構造。 - シリコンウェハの(100)面上に形成され、第1の矩形状NFETと第1及び第2の矩形状PFETからなるSGT CMOSを含んでおり、
前記第1の矩形状NFETは{100}面を有し、前記第2の矩形状PFETは{110}面にを有している、請求項7に記載の半導体構造。 - シリコンウェハの(110)面上に形成され、第1の円柱状NFETと第1の長方形状PFETからなるSGT CMOSを含んでおり、
前記第1の円柱状NFETの側壁は複数の結晶面となるようにされ、前記第1の長方形状PFETの短い辺の2つの側壁は{100}面とされるとともに、長い辺の2つの側壁は{110}とされていることを特徴とする、請求項8に記載の半導体構造。 - シリコンウェハの(110)面上に形成され、第1の円柱状NFETと第1の矩形状PFETからなるSGT CMOSを含んでおり、
前記第1の円柱状NFETの側壁は複数の結晶面となるようにされ、前記第1の矩形状PFETの2つの側壁は{100}面とされるとともに、他の2つの側壁は{110}とされていることを特徴とする、請求項8に記載の半導体構造。 - 前記第1の単結晶半導体の本体及び前記第2の単結晶半導体の本体が、シリコン、ゲルマニウム、シリコンの化合物、ゲルマニウムの化合物、III-V族材料及びII-IV族材料を含むグループから選択される材料により構成されたものである、請求項1に記載の半導体構造。
- 前記第1の単結晶半導体の本体及び前記第2の単結晶半導体の本体が、1010〜1017の間の濃度でドーピングされたものである、請求項5に記載の半導体構造。
- 半導体構造の製造方法であって、
後にチャネルとして利用される第1の結晶面に方位付けされた表面を有する基板を準備する工程と、
第1のSGTピラーが第1のチャネルを形成するように、かつ、該第1のSGTピラーの側壁が第2の結晶面を有するよう方位付けられて該第2の結晶面が第1のキャリア移動度を有するように、第1のトランジスタを形成する工程と、
第2のSGTピラーが第2のチャネルを形成するように、かつ、該第2のSGTピラーの側壁が第3の結晶面を有するよう方位付けられて、前記第3の結晶面が、前記第1のキャリア移動度の値とは異なる第2のキャリア移動度を有するように、第2のトランジスタを形成する工と、
を含むことを特徴とする方法。 - 前記基板の表面が、{100}面及び/又は{110}面のとなるよう方位付けられている、請求項14に記載の方法。
- 前記第1のトランジスタを形成する工程は、第1の矩形(又は長方形)のSGT本体の側壁が{nml}面の2つの平衡なピラーの側壁と、残りの{abc}面の2つの側壁で方位付けられるように(ここで、n,m,l,a,b,cは任意の整数であり、na+mb+lc=0である)、第1のトランジスタを形成する工程を含み、
前記第2のトランジスタを形成する工程は、第2の矩形(又は長方形)のSGT本体の側壁が{pqr}面の2つの平行なピラーの側壁と、残りの{efg}面の2つの側壁で方位付けられるように(ここで、p,q,r,e,f,gは任意の整数であり、pe+qf+rg=0である)、第2のトランジスタを形成するステップを含む、
ことを特徴とする請求項14に記載の方法。 - 前記第1のトランジスタを形成するステップは、第1の円柱状のSGT本体の側壁が複数の側壁で方位付けられるように、第1のトランジスタを形成するステップを含み、
前記第2のトランジスタを形成するステップは、第2の矩形(又は長方形)のSGT本体の側壁が{nml}面の2つの平行な側壁と、残りの{abc}面の2つの側壁が方位付けられるように(ここで、n,m,l,a,b,cは任意の整数であり、na+mb+lc=0である)、第2のトランジスタを形成するステップを含む、
ことを特徴とする請求項14に記載の方法。 - 前記第1のトランジスタを形成する工程が、第1のpチャネルSGT(PFET)及び第1のnチャネルSGT(NFET)のうちの一方を形成する工程を含み、
前記第2のトランジスタを形成する工程が、第2のpチャネルFET(PFET)及び第2のnチャネルSGT(NFET)のうちの一方を形成する工程を含むことを特徴とする、請求項14に記載の方法。 - 前記第1のPFET及び前記第1のNFETのうちの一方を形成する工程は、前記第1のSGT本体の側壁が特定の結晶方位とされ、最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、前記第1のPEFT及び前記第1のNFETのうちの一方を形成する工程を含み、
前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程は、前記第2のSGT本体の側壁が特定の結晶方位とされ、最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程を含む、
ことを特徴とする請求項18に記載の方法。 - 前記第1のPFET及び前記第1のNFETのうちの一方を形成する工程が、前記第1のSGT本体の側壁が複数の結晶面に方位付けられて、最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、円柱状の前記第1のPFET及び円柱状の前記第1のNFETのうちの一方を形成する工程を含み、
前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程が、特定の結晶面となるよう方位付けられて最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程を含む、
ことを特徴とする請求項18に記載の方法。 - 前記第1のPFET及び前記第1のNFETのうちの一方を形成する工程は、前記第1のSGT本体のすべての側壁が{100}面、{110}面及び{111}面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第1のPFET及び前記第1のNFETのうちの一方を形成する工程を含み、
前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程は、前記第2のSGT本体のすべての側壁が{100}面、{110}面及び{111}面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程を含む、
ことを特徴とする請求項18に記載の方法。 - 前記第1のPFET及び前記第1のNFETのうちの一方を形成する工程は、前記第1のSGT本体のすべての側壁が複数の結晶面となるよう方位付けられるように、前記第1のPFET及び前記第1のNFETのうちの一方を形成する形成を含み、
前記第2のPFET及び第2のNFETのうちの一方を形成する工程は、前記第2のSGT本体のすべての側壁が{100}面、{110}面及び{111}面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第2のPFET及び前記第2のNFETのうちの一方を形成する工程を含む、
ことを特徴とする請求項18に記載の方法。 - 1つの正方形状のNMOSと2つの矩形状のPMOSとを含むSGT CMOSをシリコンウェハの(100)面上に形成する工程と、
矩形状の前記第1のNFETを{100}面を有するよう方位付けて形成し、矩形状の前記第2のPFETを{110}面を有するよう方位付けて形成する工程と、
をさらに含むことを特徴とする、請求項21に記載の方法。 - 1つの円柱状NMOSと1つの矩形状PMOSとを含むSGT CMOSをシリコンウェハの(100)面上に形成する工程と、
円柱状の前記第1のNFETを複数の面方位を有するよう方位付けて形成する工程と、
をさらに含み、
矩形状の前記第2のPFETの2つの平行な側壁が{100}面を有するよう方位付けられ、前記矩形状の前記第2のPFETの残りの平行な側壁が{110}面を有するよう方位付けられていることを特徴とする、請求項22に記載の方法。 - 1つの円柱状NMOSと1つの矩形状PMOSとを含むSGT CMOSをシリコンウェハの(110)面上に形成する工程と、
円柱状の前記第1のNFETを複数の面方位を有するよう方位付けて形成する工程と、
をさらに含み、
矩形状の前記第2のPFETの2つの側壁が{100}面を有するよう方位付けられ、前記矩形状の前記第2のPFETの残りの平行な側壁が{110}面を有するよう方位付けられている、請求項22に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2007/071052 WO2009057194A1 (ja) | 2007-10-29 | 2007-10-29 | 半導体構造及び当該半導体構造の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2009057194A1 true JPWO2009057194A1 (ja) | 2011-03-10 |
JP5204121B2 JP5204121B2 (ja) | 2013-06-05 |
Family
ID=40590604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009538870A Active JP5204121B2 (ja) | 2007-10-29 | 2007-10-29 | 半導体構造及び当該半導体構造の製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5204121B2 (ja) |
WO (1) | WO2009057194A1 (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
JP5317343B2 (ja) | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
SG165252A1 (en) | 2009-03-25 | 2010-10-28 | Unisantis Electronics Jp Ltd | Semiconductor device and production method therefor |
JP5032532B2 (ja) | 2009-06-05 | 2012-09-26 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
KR101077789B1 (ko) | 2009-08-07 | 2011-10-28 | 한국과학기술원 | Led 디스플레이 제조 방법 및 이에 의하여 제조된 led 디스플레이 |
JP5006378B2 (ja) | 2009-08-11 | 2012-08-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
JP4987926B2 (ja) * | 2009-09-16 | 2012-08-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
JP5006379B2 (ja) * | 2009-09-16 | 2012-08-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
KR101113692B1 (ko) | 2009-09-17 | 2012-02-27 | 한국과학기술원 | 태양전지 제조방법 및 이에 의하여 제조된 태양전지 |
JP5356970B2 (ja) * | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
KR101211442B1 (ko) | 2010-03-08 | 2012-12-12 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 고체 촬상 장치 |
US8487357B2 (en) | 2010-03-12 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high sensitivity and high pixel density |
JP5066590B2 (ja) | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
US8564034B2 (en) | 2011-09-08 | 2013-10-22 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
US8669601B2 (en) | 2011-09-15 | 2014-03-11 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor |
US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US8748938B2 (en) | 2012-02-20 | 2014-06-10 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
JP5312656B2 (ja) * | 2012-08-29 | 2013-10-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
US9024376B2 (en) | 2013-01-25 | 2015-05-05 | Unisantis Electronics Singapore Pte. Ltd. | Vertical transistor with dielectrically-isolated work-function metal electrodes surrounding the semiconductor pillar |
US9484460B2 (en) | 2013-09-19 | 2016-11-01 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device having gate dielectric surrounding at least some of channel region and gate electrode surrounding at least some of gate dielectric |
US9450026B2 (en) | 2014-03-24 | 2016-09-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP6527831B2 (ja) * | 2016-03-02 | 2019-06-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置 |
JP6527839B2 (ja) * | 2016-06-01 | 2019-06-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6337633A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体集積回路装置 |
JPH0878533A (ja) * | 1994-08-31 | 1996-03-22 | Nec Corp | 半導体装置及びその製造方法 |
US6204187B1 (en) * | 1999-01-06 | 2001-03-20 | Infineon Technologies North America, Corp. | Contact and deep trench patterning |
JP2000357736A (ja) * | 1999-06-15 | 2000-12-26 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2001352047A (ja) * | 2000-06-05 | 2001-12-21 | Oki Micro Design Co Ltd | 半導体集積回路 |
JP4639040B2 (ja) * | 2002-10-10 | 2011-02-23 | パナソニック株式会社 | 半導体装置の製造方法 |
WO2004084228A1 (en) * | 2003-03-18 | 2004-09-30 | Kabushiki Kaisha Toshiba | Phase change memory device |
US6943407B2 (en) * | 2003-06-17 | 2005-09-13 | International Business Machines Corporation | Low leakage heterojunction vertical transistors and high performance devices thereof |
US7429536B2 (en) * | 2005-05-23 | 2008-09-30 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
-
2007
- 2007-10-29 WO PCT/JP2007/071052 patent/WO2009057194A1/ja active Application Filing
- 2007-10-29 JP JP2009538870A patent/JP5204121B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
WO2009057194A1 (ja) | 2009-05-07 |
JP5204121B2 (ja) | 2013-06-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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