TWI614899B - 增加鰭式場效電晶體及奈米線的開關電流比 - Google Patents

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Abstract

大致而言，積體電路電晶體結構具有：半導體材料的本體，該本體具有有著通道在其間之兩縱向隔開的摻雜源極/汲極體積；閘極堆疊，配置在該本體外面且沿著該通道面向該本體之該等表面的至少一表面。該本體包含調整體積，係縱向在該通道體積內，且在該第一表面後被隔開第一距離，且在縱向上與源極/汲極體積二者皆隔開。該調整體積包含調整體積材料，至少在該電晶體於關閉狀態的同時，該調整體積材料在各個縱向位置中具有不同於相同縱向位置中之該鄰接本體材料的導電性之導電性。在一實施例中，該調整體積材料為介電質。在另一實施例中，該調整體積材料為電導體。

Description

增加鰭式場效電晶體及奈米線的開關電流比
本發明係相關於半導體製造，尤其是用以增加鰭式場效電晶體、奈米線、及其他類似結構的開關電流比之技術。
隨著積體電路技術繼續朝更高的密度推進，一些電晶體類型已變得普及，包含一或更多個以閘極電極包裹之窄通道結構。通道結構通常被稱作鰭，及有時將包括它們的電晶體稱作FinFET(鰭式場效電晶體)，例如在D.Hisamoto等人在IEDA，1998年；及N.Lindert等人的IEEE電子裝置函件第487頁，2001年中所說明者，二者皆併入本文中做為技術參考。鰭包含通常平行配置在基板上之半導體本體，使得它們從基板向上垂直突出。閘極介電層覆蓋在鰭的側邊及頂部，及例如可使用金屬或多晶矽來實施之閘極導體延伸過鰭且在閘極介電層之上。在閘極導體的任一側上，在鰭中實施源極及汲極區。所產生的FET電晶體具有在鰭中之源極、通道、及汲極區，以及覆 蓋鰭的閘極。此種電晶體通常被稱作多閘極電晶體，因為閘極導體包裹鰭的三側，結果，增加通道的有效寬度。在未來建議的結構中，閘極完全包裹通道結構，在此例中，多閘極電晶體有時被稱作奈米線。然而，如此處所使用一般，奈米線被視作FinFET的特有事例，及此處有時仍將通道結構稱作鰭。
用於實施FinFET電晶體的鰭相當狹窄。由於多閘極閘極結構及鰭的狹窄寬度，所以FinFET電晶體具有絕佳的性能特性及小的佈局面積。但是甚至具有此種狹窄的鰭，當裝置在其關閉狀態時由閘極控制電壓所產生之電場會被限制在深度中，及無法充分延伸到鰭的橫剖面中間內。此使得漏洩經過鰭的中間。鰭越寬，漏洩越高，因為中間距離閘極太遠而無法在閘極電壓控制之下。如此，開關電流比變糟。製造商藉由進一步窄化鰭可降低此問題，但是難以實施此解決方法，因為此種狹窄的鰭之機械不穩定性和線邊緣粗糙性會產生產量損失。
因此，具有提高多閘極電晶體的開關電流比之更好的方法之需要。
因此針對降低多閘極電晶體的開關電流比之問題產生建立健全解決方法的機會。可產生更好的晶片產量、及更密集和更有力的電路、組件、及系統。
大致而言，本發明包含積體電路電晶體結構，其具有 半導體材料的本體，本體具有有著通道在其間之兩縱向隔開的摻雜源極/汲極體積；閘極堆疊，係配置在本體外面且沿著通道面向本體之表面的至少一表面。本體包含“調整體積”，其為縱向配置在通道體積內的體積，且在第一表面後被隔開第一距離，且在縱向上與源極/汲極體積二者皆隔開。在FinFET實施例中，調整體積係可完全配置在鰭內。調整體積包含調整體積材料，至少在電晶體於關閉狀態的同時，調整體積材料在各個縱向位置中具有不同於相同縱向位置中之鄰接本體材料的導電性之導電性。在一實施例中，調整體積材料為介電質。在另一實施例中，調整體積材料為電導體。
提供本發明的上述總結以提供本發明的一些態樣的基本瞭解。此總結並不用於識別本發明的關鍵或必要的元件或者描劃本發明的範圍。其唯一目的在於以簡化形式來陳述本發明的一些概念，做為稍後將陳述之更詳細說明的前言。在申請專利範圍、說明書、及圖式中將說明本發明的特定態樣。
HR‧‧‧高度
W‧‧‧寬度
SP‧‧‧間隔
d1‧‧‧距離
d2‧‧‧距離
d3‧‧‧距離
d4‧‧‧距離
L‧‧‧長度
100‧‧‧電晶體
102‧‧‧絕緣體上矽晶片晶圓
110‧‧‧鰭
114‧‧‧塊狀矽基板
116‧‧‧埋藏氧化物層
118‧‧‧閘極介電層
120‧‧‧閘極導體
124‧‧‧源極體積
126‧‧‧摻雜體積
128‧‧‧通道體積
300‧‧‧電晶體
310‧‧‧本體
318‧‧‧閘極介電
320‧‧‧閘極導體
324‧‧‧源極體積
326‧‧‧汲極體積
328‧‧‧通道區
330‧‧‧調整體積
332‧‧‧頂表面
334‧‧‧左表面
336‧‧‧右表面
338‧‧‧底表面
410‧‧‧線
412‧‧‧線
414‧‧‧箭頭
414A‧‧‧箭頭
414B‧‧‧箭頭
414C‧‧‧箭頭
416‧‧‧線
418‧‧‧箭頭
418A‧‧‧箭頭
418B‧‧‧箭頭
418C‧‧‧箭頭
710‧‧‧鰭
712‧‧‧調整體積
810‧‧‧奈米線
812‧‧‧鰭
814‧‧‧閘極堆疊
816‧‧‧調整體積
910‧‧‧鰭
912‧‧‧犧牲性閘極堆疊
914‧‧‧氧化物
916‧‧‧洞
918‧‧‧源極/汲極區
920‧‧‧側壁間隔物
920A‧‧‧側壁
920B‧‧‧側壁
922‧‧‧摻雜體積
924‧‧‧未摻雜體積
926‧‧‧新層
928‧‧‧閘極堆疊
1002‧‧‧矽表面層
1004‧‧‧重摻雜矽層
1006‧‧‧未摻雜矽層
1010‧‧‧鰭
1012‧‧‧犧牲性閘極堆疊
1014‧‧‧鰭段
1016‧‧‧源極/汲極區
1190‧‧‧波狀基板
1191‧‧‧脊狀物
1290-A‧‧‧晶圓
1290-B‧‧‧波狀基板
1291-A‧‧‧脊狀物
1291-B‧‧‧脊狀物
1291-C1‧‧‧平行脊狀物
1291-C2‧‧‧平行脊狀物
1291-C3‧‧‧平行脊狀物
1291-C4‧‧‧平行脊狀物
1291-D1‧‧‧平行脊狀物
1291-D2‧‧‧平行脊狀物
1291-F1‧‧‧平面半導體表面區
1291-F2‧‧‧平面半導體表面區
1295‧‧‧局部脊狀物組
1295-C‧‧‧局部脊狀物組
1295-D‧‧‧局部脊狀物組
1299‧‧‧劃割線
1301‧‧‧活性區
1301-1‧‧‧活性區
1301-2‧‧‧活性區
1301-3‧‧‧活性區
1301-4‧‧‧活性區
1390‧‧‧波狀基板
1391‧‧‧脊狀物
1391A‧‧‧脊狀物群組
1391B‧‧‧脊狀物群組
1392‧‧‧脊狀物隔離材料
美國優先權申請的專利或申請案包含以彩色來製作的至少一圖式。當要求及支付必要費用時，美國專利及商標局將提供具有彩色圖式之此專利或申請案出版品的拷貝。此處併入彩色圖式做為參考。
本發明將說明有關其特定實施例，及將參考圖式，其 中：圖1D、1C、1A、及1B(統稱作圖1)為簡化的習知技術FinFET電晶體圖。
圖2A、2B、及2C有時被統稱作圖2。
圖2A為圖1之電晶體的通道體積之橫剖面圖。
圖2B為圖1之電晶體的俯視圖，經由鰭高度的中間從水平2D切片所取，且著色以顯示關閉狀態漏洩電流密度。
圖2C為圖1之電晶體的俯視圖，經由鰭高度的中間從水平2D切片所取，且著色以顯示關閉狀態靜電電位。
圖3C、3A、及3B(統稱作圖3)為併入本發明的態樣之簡化FinFET電晶體300圖。
圖4為有關一些不同例示組態之開關電流(Ion及Ioff)如何隨著圖3的調整體積之引進而改變的模擬之描繪圖。
圖5A及5B(此處有時統稱作圖5)為電晶體300的俯視圖，經由鰭高度的中間從水平2D切片所取，及其中圖3之調整體積為空氣隙。
圖6A及6B(此處有時統稱作圖6)為電晶體300的俯視圖，經由鰭高度的中間從水平2D切片所取，及其中圖3之調整體積為導電絲網材料。
圖7及8為另一鰭形狀。
圖9A-9I(統稱作圖9)為可將調整體積材料形成在如圖3所示的鰭內部之步驟的順序圖。
圖10A-10F(統稱作圖10)為可將調整體積材料形成在如圖10F所示的鰭內部之步驟的另一順序圖。
圖11為併入本發明的特徵之例示波狀基板。
圖12A、12B、12C、及12D為併入本發明的特徵之不同波狀基板的俯視圖。
圖13為併入本發明的特徵之波狀基板圖，另外為欲待形成電路的功能元件之位置圖。
陳述下面說明以使精於本技藝之人士能夠進行和使用本發明，及在特定應用及其要求的背景下予以提供。精於本技藝之人士將容易明白對揭示的實施例之各種修改，及在不違背本發明的精神和範疇之下，此處所定義之一般原則可被應用到其他實施例和應用。如此，本發明並不用於限制所示的實施例，而是欲符合與此處所揭示之原則和特徵一致的最廣泛範疇。
圖1D為SOI(絕緣體上矽晶片)晶圓102上之簡化的FinFET電晶體100之立體圖。如同此處的所有機械圖式，圖1D並未按比例圖示。塊狀矽基板114位在埋藏氧化物層116之下，及在它們之上的未摻雜矽層已被圖案化具有鰭(本體110)，鰭具有用於電晶體100之縱向隔開的源極和汲極體積。在其他實施例中，可省略埋藏氧化物層116，或者矽本體110可往下延伸經過氧化物層116(在此種實施例中其可以是STI)到塊狀矽基板114內。 在這些事例的任一個中，可說成鰭110從晶圓表面垂直延伸。
在圖式中，只有源極體積124是可見的，汲極區被隱藏在閘極結構下面。再者，儘管圖1D只圖示一個鰭110，但是典型上一些鰭被平行形成且在其到共同源極和汲極著陸墊片之各自端點中分別連接在一起。但是為了清楚圖解，所以在圖1D只圖示一個鰭。此外，儘管圖1D中的本體110為完全未摻雜的矽，但是如此處所使用一般，「本體」一詞不一定需要結構全是單一材料。也不需要與不同材料的鄰接本體實體上分開。
閘極介電層118覆蓋及包裹在矽本體110四周。閘極介電118可以是單一材料或者一個以上的材料之合成物，此處將它們所有都統稱作閘極介電。例如可使用金屬或多晶矽來實施之閘極導體120覆蓋及包裹在閘極介電118四周。如同閘極介電118，閘極導體120亦可使用單一材料或者一個以上的材料之合成物來實施，此處將它們所有都統稱作閘極導體120。此處有時將閘極介電118和閘極導體120的組合稱作閘極堆疊，此處並未具有堆疊必須是垂直的含意。圖1D亦指示此處稱作縱向、橫向、及垂直之裝置的方向。(此處有時將橫向方向稱作側向方向。)在閘極導體包裹鰭的兩或更多側之FinFET中，如同在圖1D一般，此處有時將面向鰭的不同側之閘極導體的部位稱作不同「閘極」。然而，此處有時亦將它們稱作單一閘極或閘極導體。
圖1C為沿著圖1D的視線C-C’所取之電晶體100的橫剖面圖。為了清楚圖解，圖1C省略晶圓102。圖1C亦指示裝置的橫向和垂直方向。
圖1A為沿著圖1D及1C二者的視線A-A’所取之電晶體100的俯視圖。圖1C的圖式係沿著圖1A的視線C-C’所取。圖1A亦指示裝置的橫向方向以及縱向方向。可看出鰭110包含摻雜體積124及126在通道體積128的縱向相對端上。雖然體積124及126充作電晶體的源極及汲極體積，但是典型上哪一個是源極及哪一個是汲極的選擇係依據他們在電路中如何連接而定。因此此處有時將這些體積通稱作源極/汲極體積。源極/汲極體積124及126被摻雜作相同導電型(N或P)。例如，通道體積可以是未摻雜矽，或者可被摻雜以展現出與源極/汲極體積之導電型相反的導電型。在圖1A中亦可看見閘極導體120的兩側(但非頂側)，其藉由閘極介電118與通道體積128分開。
圖1B為沿著圖1D及1A二者的視線B-B’所取之電晶體100的側視圖。圖1A的圖式係沿著圖1B的視線A-A’所取。圖1B亦指示裝置的縱向及垂直方向。圖1B可見鰭110的通道體積128以及兩源極/汲極區124及126。圖1B亦可見閘極導體120的頂部，其藉由閘極介電118與通道體積128分開。此處有時將圖1D、1C、1A及1B統稱作圖1。
圖2A為藉由模擬在電晶體為關閉狀態的同時於特定 縱向位置上之鰭中的電流密度之橫剖面分佈所示的通道體積128之橫剖面圖。如此處所使用一般，電晶體的“關閉狀態”為閘極源極電壓為零及汲極源極電壓係在供電電壓Vdd之電晶體的狀態。在這些圖式中，以顏色指示電流密度，朝向光譜的藍端之顏色指示較低電流密度，而朝向光譜的紅端之顏色指示較高電流密度。可看出，漏流流經通道，及在閘極電壓的影響最弱之鰭的橫剖面中央電流最強。
圖2B為圖1A之電晶體的俯視圖，經由鰭高度的中間從水平2D切片所取，且為電晶體為關閉狀態的同時之鰭的電流密度之縱向及橫向分佈的模擬圖解。如圖2A一般，電流密度係由顏色來指示，朝向光譜的藍端之顏色指示較低電流密度，而朝向光譜的紅端之顏色指示較高電流密度。可看出，大致上在橫向的鰭之中央有著最強密度的漏流流動。再者，需注意的是，這是閘極電壓的影響最弱之處。圖2B亦圖示施加電壓偏壓VDS及VGS到電晶體。
圖3C、3A及3B(統稱作圖3)圖解在SOI晶圓上(未圖示)之結合本發明的態樣之簡易FinFET電晶體300。圖3C為對應於圖1C之電晶體100圖的電晶體300之橫剖面圖；圖3A為對應於圖1A之電晶體100圖的電晶體300之俯視圖；及圖3B為對應於圖1B之電晶體100圖的電晶體300之側視圖。在圖3中，未摻雜矽鰭(本體310)具有用於電晶體300之縱向隔開的源極及汲極體積324及326。通道區328在縱向上隔開源極及汲極體積 324及326。閘極介電318覆蓋及包裹在矽本體310四周，及閘極導體320覆蓋及包裹在閘極介電318四周。如此，閘極介電318係配置在閘極導體320與通道體積328之間。電晶體300之元件的其他態樣及變化係同於有關電晶體100的上述那些。
然而，電晶體300不同於電晶體100之處在於，鰭310包括調整體積330在其通道體積內。至少在電晶體300為關閉狀態時，在鰭310中調整體積330具有與周圍材料不同的導電性。較佳的是，至少在電晶體300在關閉狀態時，各個縱向位置中之調整體積中的材料具有不同於同一縱向位置上之鄰近本體材料的導電性之導電性。最佳如圖3C所見，在其上形成閘極導體320的鰭310之各側上的表面後方隔開調整體積330的橫剖面。如此，以距離d1在頂表面332下方隔開調整體積330，以距離d2與左表面334的右邊隔開，及以距離d3與右表面336的左邊隔開。圖3中的調整體積330亦被圖示成與結構的底表面338隔開，其中未存在閘極導體，但並非所有實施例都必須如此。如此處所使用一般，「表面」不一定是平坦的，但是典型上是連續的。再者如此處所使用一般，在本體的表面「後方」位置為本體內部的位置。語詞並不依據裝置取向，因此例如若從上方觀看，則在表面「後方」意指在表面「下方」。另外，雖然此處有時將左及右表面334及336稱作彼此「橫向對面」或者「橫向對立」，但是應明白具有那說明的表面並不一定是垂直的。它們可以是對角 的，例如，諸如圖7等。
在一實施例中，在關閉狀態中，調整體積具有比周圍鰭體積較小的導電性。較佳的是，調整體積為介電質或者空氣隙。距離d1、d2、及d3被選擇成夠小，以便當電晶體300在關閉狀態時，調整體積阻隔大部分的漏洩電流流經鰭310之較弱受控的橫剖面中央，同時當電晶體300在開通狀態時仍舊使大量的電流能夠流動在調整體積四周。距離d1、d2、及d3的精確尺寸將依據特定應用而定。
圖4為藉由模擬一些不同的例示組態之開關電流如何隨著調整體積330的引進而改變所圖解之描繪圖。線410描繪有關四種不同的閘極功函數A、B、C、及D之用於未具有調整體積的例示習知FinFET之開關電流的值。具有閘極功函數A或B之電晶體欲針對高性能應用，因為它們以較高的關電流(Ioff)為代價來達成較高的開電流(Ion)。具有閘極功函數C或D之電晶體欲針對低電力應用，因為它們以較低Ion為代價來達成較低的Ioff。可看出，有關閘極功函數A，Ion約為3×10-5 A及Ioff約為2.5×10-8 A，Ion/Ioff比約為1200。有關閘極功函數B，Ion約為2.4×10-5 A及Ioff約為2.5×10-9 A，Ion/Ioff比約為9600。有關閘極功函數C，Ion約為1.8×10-5 A及Ioff約為2×10-10 A，Ion/Ioff比約為90000。希望將此曲線位移到右邊及/或向下，其指出固定Ioff時之Ion的增益、或者固定Ion時之Ioff的下降、或者兩者的組合。
線412描繪有關閘極功函數A、B、及C之具有空氣 隙調整體積插入在其間的同一例示FinFET之Ion及Ioff的值。箭頭414A、414B、及414C(統稱作414)指示Ion及Ioff值針對三種閘極功函數A、B、及C如何改變。可看出，儘管在所有三種事例中Ion及Ioff二者已被降低，但是曲線412仍維持大致與曲線410一致。儘管如此，針對低電力應用的晶片而言仍顯示出小幅改良。
儘管空氣隙調整體積提供一些有利點給低電力晶片，但是希望提供額外的有利點給更廣泛的應用。
圖5A為經由鰭高度的中間從水平2D切片所取之電晶體300的俯視圖，及其中調整體積330為空氣隙。圖示圖解在電晶體為關閉狀態的同時之鰭中的電流密度之縱向及橫向分佈的模擬。如圖2A一般，以顏色指示電流密度，朝向光譜的藍端之顏色指示較低的電流密度，而朝向光譜的紅端之顏色指示較高的電流密度。可看出，儘管在鰭310的橫剖面中央已經由空氣隙阻隔漏洩電流，但是它們仍持續流動在鰭的外區四周。漏洩電流的密度比在電晶體100中小(與圖2B比較)，但是由於電流能夠流動的橫剖面面積縮減，可預期開通狀態中的電流密度也會較小。
回到圖4，線416描繪有關閘極功函數A、B、及C之同一例示FinFET的Ion及Ioff的值，但是這次具有導電絲網材料在調整體積中。絲網材料可以是例如金屬或者重摻雜半導體。箭頭418A、418B、及418C(統稱作418)指示Ion及Ioff值針對三種閘極功函數A、B、及C 如何改變。可看出，在所有三種事例中，在Ion降低的同時，Ioff大致上降低。曲線416因此明顯地向下位移。在所示的例子中，在固定Ioff為10-10 A時，導電絲網可增加Ion達50%。另一選擇是，可以25%等級的量來增加交換速度，或者可以40等級的因子來降低漏洩電流，或者兩者的組合。
圖6A為經由鰭高度的中間從水平2D切片所取之電晶體300的俯視圖，及其中調整體積330為導電材料。如同圖5A，圖6A圖解在電晶體為關閉狀態的同時之鰭中的電流密度之縱向及橫向分佈的模擬。以顏色指示電流密度，朝向光譜的藍端之顏色指示較低的電流密度，而朝向光譜的紅端之顏色指示較高的電流密度。可看出，儘管微小的漏洩電流繼續流動在鰭的外區四周，但是在鰭310的橫剖面中央它們已被導電絲網有效阻隔。
相信鑑於圖5A實施例的空氣隙係藉由實際上阻隔電流流經鰭的中央來操作，所以取而代之的是，圖6A的導電絲網係藉由終止關閉狀態靜電汲極電位場來操作。圖2C為經由鰭高度的中間從水平2D切片所取之電晶體300的俯視圖，及在調整體積330中沒有材料差異。如此，結構同於圖2B的結構。圖2B圖解電流密度，而圖2C圖解在電晶體為關閉狀態的同時之鰭中的靜電電位之縱向及橫向分佈的模擬。以顏色指示電位，朝向光譜的藍端之顏色指示較低值(較低數值電位)，而朝向光譜的紅端之顏色指示較高值(較高數值電位)。可看出，在習知FinFET 中，汲極電場貫穿過通道及降低源極接合屏障。此效應被稱作汲極感應屏障降低(DIBL)，及促成圖2B所見的漏洩電流。
圖5B為經由鰭高度的中間從水平2D切片所取之電晶體300的俯視圖，及其中調整體積330為空氣隙。結構對應於圖5A的結構。使用同於圖2C的色階之色階，圖5B圖解在電晶體為關閉狀態的同時之鰭中的靜電電位之縱向及橫向分佈的模擬。可看出，在具有介電材料在調整體積之FinFET中，汲極電場貫穿到調整體積內，及無法明顯影響DIBL。此將說明為什麼明顯的漏洩電流如圖5A所示一般繼續流動。
圖6B為經由鰭高度的中間從水平2D切片所取之電晶體300的俯視圖，及其中調整體積330為電導體。結構對應於圖6A的結構。使用同於圖2C的色階之色階，圖6B圖解在電晶體為關閉狀態的同時之鰭中的靜電電位之縱向及橫向分佈的模擬。可看出，在具有導電材料於調整體積之FinFET中，在調整體積的汲極側垂直表面中汲極電位的數值急遽降低。DIBL因此大幅降低，說明漏洩電流為何如圖6A所示一般大幅降低。此外，可明白在開通狀態中，電流未明顯降低，因為電流流經電導體。
設計考量
本發明的態樣包含不同或者修改的材料在電晶體之通道體積內的調整體積中。在如同圖5A的實施例之實施例 中，調整體積材料可以是空氣或介電質，在此事例中可提供上述及圖解在圖4、線412的有利點主要但非排他性地給低電力裝置。儘管這些有利點看起來好像最適用於(至少在關閉狀態中)具有非常低的導電性之調整體積材料，但是相信針對關閉狀態中的導電性將是小於周圍鰭材料的導電性到任何程度之調整體積材料都可達成一些有利點。可使用之具有較低導電性的其他例示材料包括像二氧化矽的典型介電質、或低k介電質、或高k介電質、或具有較寬能隙之半導體，此種較寬能隙之半導體針對NMOSFET具有適當的導電帶偏移，或者針對PMOSFET具有適當的價電子帶偏移，使得載子被推動遠離調整體積而朝向閘極。
另一選擇是，在如同圖6A的實施例之實施例中，調整體積材料可以是電導體，若是那樣，可提供上述及圖解在圖4、線416的有利點。儘管這些有利點看起來好像最適用於(至少在關閉狀態中)具有非常高的導電性之調整體積材料，但是相信針對關閉狀態中的導電性將是高於周圍鰭材料的導電性到任何程度之調整體積材料都可達成一些有利點。可使用之具有較高導電性的例示材料包括諸如鈷、銀、或鋁等金屬，但是這些侷限於使用在低溫處理中以避免與周圍矽作用或相互混合。其他材料包括諸如氮化鈦或氮化鉭等氮化物。可使用的另一材料僅為鰭的重摻雜部。需注意的是，如上述，從將導電材料用於調整體積中所獲得之有利點的一部分在於，做為導體，開通狀態傳導 最適合或不受影響，因為電流能夠流經它。此暗示若調整體積材料為鰭的重摻雜部，則摻雜應該與縱向鄰接材料是相同摻雜型(或者縱向鄰接材料應未被摻雜)。
如上述，圖3C圖解調整體積所在之鰭內的橫剖面位置。圖解係用於具有矩形橫剖面、理想化的矩形平行六面體之調整體積、及包裹在鰭的三側四周之閘極導體320的鰭。在此事例中，三個距離d1、d2、及d3容易被定義作如圖式所圖解。至少在調整體積材料在關閉狀態時比周圍鰭材料更導電之實施例中，這些距離較佳地應足夠小到當電晶體為關閉狀態時終止或阻隔大部分的汲極電場，但是足夠大到當電晶體為開通狀態時允許通道中有良好的導電性。良好的開通狀態導電性限制最小距離，因為諸如在非常細薄通道中之量子分離及載子散射等效應。做為例子，距離d1、d2、及d3各個為3nm等級。
圖3A及3B亦圖示距離d4，其為調整體積的汲極側表面從汲極體積326往回設定之縱向距離。距離d4應足夠大到在電方面隔開調整體積與源極及汲極，使得調整體積具有攜帶不同於源極及/或汲極的電位之電位的能力。然而，若距離d4太大，則調整體積應會小到難以製造。因此，為了實際考量，距離d4應為幾奈米，在1nm至5nm的範圍中。
圖3A及3B亦圖示長度L，其為調整體積326的縱向方向上之長度。長度L應足夠長到有效地終止汲極電場。做為例子，長度L應至少約2nm。亦可更長，如此可簡化 製造。
需注意的是，距離d1、d2、及d3不需要在所有實施例中都彼此相等。亦需注意的是，在特定實施例中，閘極未如圖3C所示一般包裹在鰭的所有三側四周。如此處所使用一般，若閘極大致平行給定側，則閘極被說成“面向”鰭的給定側，具有介電材料在其間將閘極與給定側隔開，及依據開通狀態或關閉狀態電壓是否施加到閘極導體而影響鰭材料的導電性。在一些實施例中，閘極可只面向鰭的兩側，或者在一些實施例中，諸如ETSOI等，閘極只面向“鰭”的一側(即通道區的頂表面)。在這些事例中，與上述有關距離d1、d2、及d3相同的考量應繼續應用，但是只針對面向閘極導體的一部分之鰭的側邊。在一些實施例中，到沒有面對的閘極導體之鰭的側邊之距離的一或更多個甚至可以是零。
可依據特定設計的目標來選擇各種距離d1、d2、d3、以及d4。回到圖4的描繪圖，將明白線412或416(看情形)將依據此種距離以及依據電晶體尺寸、橫剖面的鰭形狀、及所包含的所有材料而移動到不同的位置。在所有情況中，可找出距離的最佳設定，其能夠最佳達成特定設計目標並且選用地考量到製造合算。
再者，需注意的是，雖然圖3C的圖解係用於具有矩形橫剖面，理想化的矩形平行六面體之調整體積，及包裹在鰭的三側四周之閘極導體320的鰭，但是在不同實施例中不一定需要獲得那些特徵。圖7例如圖解具有三角橫剖 面的鰭710。以點輪廓圖示調整體積712。圖8圖解奈米線810，其中鰭812為圓柱形且藉由閘極堆疊814在橫剖面上將其包裹在所有側邊上。以點輪廓圖示調整體積816。這些結構以及許多其他結構也一樣，亦可得利於如此處所說明之使用與周圍鰭材料的關閉狀態導電性不同之調整體積。在所有事例中，在鰭的表面後方往回設定調整體積之距離將依據特定結構而定，及那些距離和調整材料導電性二者可最適用於交換速度、漏洩電流、及/或Ion/Ioff之想要的改良。一般而言，使用此種調整體積能夠明顯改良這些量，同時視製造可製造性的需要來保留較大的鰭寬度。
此外，亦可選擇調整體積材料以針對應力引擎目的而引進想要的應力。大致而言，有關半導體，電子得利於縱向伸長應力而電洞得利於縱向壓縮應力。典型上，調整體積主要感應縱向應力。因此，有關調整體積材料為結晶之N通道電晶體，其晶體型應同於通道晶體型，但是其應具有稍微大於通道材料之晶格尺寸。例如，通道中的鰭材料可以是矽而調整體積材料可以是SiGe。此將引進縱向伸長應力到通道中之周圍本體材料內。相反地，有關調整體積材料為結晶之P通道電晶體，其晶體型應同於通道晶體型，但是其應具有稍微小於通道材料之晶格尺寸。例如，通道中的鰭材料可以是SiGe而調整體積材料可以是矽。此將引進縱向壓縮應力到通道中之周圍本體材料內。其他材料和變化對讀者而言是顯而易見的。
製造方法
圖9A-9I(統稱作圖9)圖解可如圖3所示將想要的調整體積材料形成在鰭內部之步驟順序。應明白及瞭解，此處所說明之處理步驟和結構並不說明積體電路的製造之完整的處理流程。本發明可連同習知技藝中所使用或者將來所發展之各種積體電路製造技術一起實施，及此處只視需要包括普遍實用的處理步驟來瞭解本發明。
各個圖9A-9I圖示三種圖：端視圖、俯視圖、及側視圖，其分別對應於圖3C、3A及3B所示的相同三圖。圖9的實施例中之鰭材料為矽，但是在其他實施例中，可以是其他半導體類型，諸如但並不侷限於鍺(Ge)、矽鍺合金(SixGey)、砷化鎵(GaAs)、InSb、GaP、GaSb、以及碳奈米管等。再者在圖9的實施例中，鰭為本徵(即未摻雜的)矽膜。在其他實施例中，鰭被摻雜成具有濃度位準在1016-1019atoms/cm3之間的p型或n型導電性。再者在圖9的實施例中，調整體積材料為重摻雜矽。
在圖9A中，矽鰭910係形成在SOI晶圓(未圖示)上。圖9A的俯視圖圖示顯示出端視圖所取之視線E-E’，及顯示出側視圖所取之視線S-S’。側視圖圖示顯示出俯視圖所取之視線T-T’。為了清楚圖解，許多隨後圖式省略視線。矽鰭910係可藉由任何方法來形成，諸如藉由沉積矽及接著微影蝕刻等。鰭910從晶圓垂直延伸到大致等於鰭的想要高度之晶圓表面上方的高度。例如，鰭910的高度 可以是30nm。
在圖9B中，若矽鰭910的話，則犧牲性閘極堆疊912係形成在所有露出的側邊上。典型上，犧牲性閘極堆疊912此外在所有三側邊上包括諸如包裹鰭之氧化物等薄閘極介電及諸如形成在其上之多晶矽等閘極導體。層912被稱作犧牲性，因為與一些習知處理一致，在下游其將被移除及以其他材料來取代。在此觀點中，層912僅充作佔位器。
在圖9C中，晶圓被塗佈有氧化物914，而後回蝕以露出犧牲層912的頂表面。因為層912的頂表面係高於矽鰭910的高度，所以將變成源極/汲極區918之鰭的縱向部位維持被一層氧化物914覆蓋。在圖9D中，犧牲層912例如藉由選擇性蝕刻來移除。此步驟露出矽鰭910頂表面，並且打開洞916在鰭的兩橫向飾面側邊上。鰭910現在暴露在所有三側邊上(頂及兩橫向飾面側邊)上，但是只在通道區的縱向範圍內。
在圖9E中，氮化矽係沉積在整個晶圓之上，而後各向異性地回蝕以再次暴露鰭910的頂表面。SiN側壁間隔物920維持在結構中的所有垂直表面上，包括氧化物914之所有內部側壁及鰭912的兩橫向飾面側邊。重要的是，此包括位在鰭910之通道體積的兩縱向相對端之氧化物914的側壁920A及920B。間隔物可具有_nm等級的厚度。
接著，亦如圖9E所示，諸如B或As等摻雜劑被植 入或擴散到矽的暴露部位內到足夠重的濃度，以維持摻雜體積內的矽導電性。摻雜劑類型應與源極及汲極中的摻雜劑相反。例如，摻雜劑可以是用於PMOSFET的砷，及摻雜體積內的濃度可以在1019cm-3至1021cm-3的範圍。重摻雜體積未延伸到SiN間隔物920A及920B下方之鰭的部位內。再者，雖然在一實施例中，植入能量為摻雜劑原子一路直達地被注射到鰭910內下至晶圓表面位準，但是並非總是必要的，在圖9的實施例中，摻雜劑原子未到達如此深。重摻雜體積因此與晶圓表面的位準隔開一些小距離。
在圖9F中，SiN層被移除，留下在圖式中圖示成點區922之重摻雜體積。可看出，以未摻雜矽體積924將摻雜體積922與晶圓表面位準隔開，並且以SiN側壁間隔物的厚度在縱向上大致與源極/汲極體積918隔開。然而，在未摻雜體積924上，摻雜體積922一路直達延伸到鰭910的頂表面及兩橫向飾面表面。
在圖9G中，未摻雜矽的新層926係磊晶生長在鰭910之所有露出表面上。可看出，重摻雜體積922不僅如上述與源極/汲極體積918也隔開，並且在鰭的所有三個表面(頂及兩橫向相對側表面)後方也隔開。在圖9H中，閘極堆疊928係藉由習知機制形成在包括頂及兩橫向相對側表面之鰭的所有露出表面之上。在圖9I中，氧化物914係藉由習知機制來移除，及以製造積體電路晶片所包含的其他步驟繼續處理。此包括以施體或受體摻雜劑原 子來摻雜源極/汲極體積，以便分別製造N型電晶體或P型電晶體。
其他製造方法
圖10A-10F(統稱作圖10)圖解可將想要的調整體積材料形成在鰭內之其他步驟順序。以圖10F圖示及說明由此其他處理所產生的結構。再者，此處視需要只包括來自典型製造處理之一般實用的處理步驟來瞭解本發明。圖10處理將有關上文圖9所提及之所有選擇及警告併入做為參考。
各個圖10A-10F圖示三種圖：端圖、俯視圖、及側視圖。圖10之實施例中的鰭材料為本徵矽，及調整體積材料為重摻雜矽，具有與源極及汲極相同的摻雜型。另一選擇是，調整體積材料可以是具有寬於通道材料的能隙之能隙的材料。在另一選擇中，調整體積可由多個子層所製成，其中一些可以是導電的，一些是介電的，一些具有寬於通道材料的能隙之能隙等等。其他變化對讀者而言是顯而易見的。
最初，SOI晶圓(未圖示)係設置有矽表面層1002。層1002在橫向上至少覆蓋將形成電晶體的區域，及在一些實施例中覆蓋整個晶圓。重摻雜矽層1004係磊晶生長在矽層1002上方，及另一未摻雜矽層1006係生長在層1004上方。最後結構圖示於圖10A。
在圖10B中，鰭1010係藉由蝕刻脊狀物所形成，諸 如藉由King美國專利號碼7190050所使用之方法等，以形成所謂的“波狀”基板。King專利中的圖式圖示結構在各種實施例如何呈現。鰭然後同樣在此點被縱長地切割，或者那步驟被延緩直到後面。在King專利中也討論切割方法。在此點，各個鰭具有其最後的鰭寬度，及包含材料的垂直矽/摻雜矽/矽堆疊。摻雜矽層1004在橫向上一路直達延伸過鰭。如此，King專利的圖式中所圖解之脊狀物的一些或全部將包含材料的垂直矽/摻雜矽/矽堆疊。此處併入King美國專利號碼7190050做為參考，包括此處所說明的所有變化。將King專利的一些相關部分重現在附錄及圖式中。
在圖10C中，犧牲性閘極堆疊1012係形成在鰭1010的所有三個露出側邊上。典型上，犧牲性閘極堆疊1012此外於所有三個側邊上包括諸如包裹鰭之氧化物等薄閘極介電及諸如形成在其上之多晶矽等閘極導體。層1012被稱作犧牲性，因為與一些習知處理一致，在下游其將被移除及以其他材料來取代。在此觀點中，層1012僅充作佔位器。
在圖10D中，鰭在縱向上被回蝕。蝕刻甚至在超過閘極堆疊1012的縱向端仍繼續著，如此使最後的鰭材料在兩縱向端上之閘極堆疊下方凹入。此類型的下蝕步驟也同樣出現在一些習知處理中，但是在圖10D中下蝕的範圍較大。
在圖10E中，未摻雜矽係磊晶生長在鰭的露出矽側壁 上，在圖10E的事例中，其只是鰭材料的縱向端表面。此在縱向上形成鰭段1014於摻雜矽層1004的兩側上，在縱向上隔開摻雜矽層1004與源極及汲極材料，藉此至少當電晶體為關閉狀態時，電隔開摻雜矽材料1004的調整“體積”與源極/汲極區。
在圖10F中，矽的沉積繼續著，但是源極/汲極摻雜劑現在混合到生長大氣內。如此形成源極/汲極區1016。需注意的是在圖10F中，摻雜的源極及汲極區被圖示作局部延伸在閘極堆疊下方。在另一實施例中，摻雜直到未摻雜矽鰭材料生長到等於或超過閘極堆疊1012的縱向邊緣為止才開始。此外，在源極/汲極形成期間其他雜質可混合到生長大氣內，諸如用於應力引擎之鍺或其他材料等。
需注意的是在圖10的實施例中，調整體積1004在縱向上與鰭的頂部及底部隔開並且與源極及汲極區隔開。但是其延伸過鰭的整個橫向寬度。此在本發明的奈米線實施例中也是合適的。在另一實施例中，調整體積1004亦與鰭的橫向對側上之閘極堆疊隔開。此係可在步驟10B及10C之間(即在形成脊狀物之後及形成閘極堆疊之前)藉由生長額外的矽在脊狀物之橫向對相對側壁上來完成。此稍微加寬鰭，如此提高機械穩定性，但並不使Ioff由於調整體積的存在而劣化。可以習知方式來完成生長額外的矽在脊狀物之橫向對相對側壁上，諸如藉由生長額外的矽在晶圓上之所有露出矽表面上，而後各向異性回蝕所生長的矽以移除所有但除了生長在垂直側壁上的部位以外等。另 一選擇是，取代在形成閘極堆疊之前生長額外的半導體材料，可後面再生長。在許多現代製造處理中，最初所形成之閘極堆疊為犧牲性的，及在稍後處理中移除閘極堆疊及以不同材料再形成。如此，在此另一方法中，在移除犧牲性材料之後及以不同材料再形成閘極堆疊之前，將額外的半導體材料形成在鰭的橫向對側上。其他變化對讀者而言將是顯而易見的。
此外，雖然在上面有關說明圖10的實施例中，最初生長在通道的兩縱向端面上之額外的鰭段1014未被摻雜，但是將明白至少當電晶體為關閉狀態時，可分別從任何材料或導電性低於源極及汲極材料之材料來建構額外的鰭段1014。例如可以與源極及汲極之摻雜型相反的摻雜型，比調整層材料更輕微地摻雜段1014。應將段1014的材料選擇成段1014充分隔離調整層材料與源極及汲極，以當電晶體為關閉狀態時使調整層材料能夠具有不同於源極及/或汲極的電位。如此處所使用一般，當材料A被說成比材料B更輕微摻雜時，此包括材料A未被摻雜之結構。同樣地，如此處所使用一般，當材料A被說成比材料B更重摻雜時，此包括材料B未被摻雜之結構。
波狀晶圓
如上面有關圖10A及10B的說明，製造結合如此處所說明之調整體積的電晶體係可藉由提供預形成脊狀物之開始的“波狀”晶圓來製造。此段落說明可用於備製此種波 狀晶圓之技術。
最初，設置基板，其例如可以是塊狀矽或絕緣體上矽晶片(SOI)。然後如圖10A所示之三層1002、1004、及1006係可例如藉由磊晶生長摻雜矽層1004在所設置的基板之頂表面上來形成，所設置的基板本身變成鰭的下矽層1002。頂矽層1006然後係藉由磊晶生長在摻雜矽層1004上來形成。生長所有脊狀物層可較佳地以單一磊晶生長處理來執行，單一磊晶生長處理中生長大氣被控制，以在生長層1004期間比生長其他層1006期間包括更多的摻雜劑。另一選擇是，所設置的基板之現存矽可被維持，以形成下及上矽層1002及1006二者，及摻雜矽層1004係可藉由高能量離子植入操作來形成，其中植入的摻雜劑離子全都滲透到表面下方想要的深度，接著退火以修補矽。然而，磊晶生長法較佳，因為從一層到下一層可形成較急遽的過渡。
圖11為包括一組脊狀物1191之例示波狀基板1190圖。脊狀物1191的每一個具有高度HR、寬度W、及脊狀物之間的間隔SP。在脊狀物的每一個中可看見摻雜矽層1004。因為脊狀物1191係在任何特定裝置圖案化之前製造，所以各種處理技術可被用於以高度準確性和規則性來產生脊狀物1191。例如，壓印微影為使用電子射束微影精確地圖案化母模版之技術。母模版然後被用於圖案化晶圓(如、藉由壓印抗蝕劑圖案到晶圓上)，藉以使精確的子波長特徵形成在那些晶圓上。壓印微影可使脊狀物 1191能夠以高度精確且規律的尺寸來產生，藉以避免與光學微影相關聯之固有不準確性。用以形成脊狀物1191之其他技術(諸如Y.-K.Choi等人於IEEE電子裝置會刊第49冊、第3號、第436-441頁(2002)的“用於奈米尺度CMOS之間隔物圖案化技術”所說明之間隔物微影法，其中沿著隨後被蝕刻掉之犧牲性特徵的側壁產生垂直薄膜)將顯而易見。
藉由在分離的裝置界定之前產生脊狀物1191做為獨立的結構，可使用不一定適用於一般IC生產(如、壓印微影和間隔物微影)之技術來高精確度(.+-.15%公差或更好)形成脊狀物1191。預形成的波狀晶圓然後被提供給隨後IC製造，例如，上述有關圖10C-10F。在一實施例中，波狀晶圓可被設置有在橫向上一路直達延伸到脊狀物的相對側表面之調整層材料1004，如圖11所示。在另一實施例中，在晶圓被提供給隨後IC製造之前，將額外的未摻雜矽生長在脊狀物的橫向相對側上。如上述有關圖10，此係可藉由生長額外的矽在晶圓上之所有露出的矽表面上，而後各向異性回蝕所生長的矽以移除全部但除了生長在垂直側壁上之部位以外來完成。
在另一實施例中，不管具有或未具有額外的未摻雜矽在脊狀物的橫向相對側上，波狀晶圓亦可預塗佈有閘極堆疊材料1012(最終或犧牲性的)，及以那形式提供給隨後IC製造。在此實施例中，藉由蝕刻閘極堆疊材料以只在想要的位置中留下閘極，隨後IC製造可達成圖10C所 示之起點。
在一實施例中，半導體晶圓可被完全圖案化有脊狀物，藉以使電晶體能夠隨後形成在晶圓上的任何想要位置。例如，圖12A圖示晶圓1290-A的俯視圖，其包括幾乎行進過整個晶圓表面之一列脊狀物1291-A。脊狀物1291-A實質上類似於上述的脊狀物1911，及具有預定高度(圖11中的HR)、寬度(圖11中的W)、間隔(圖11中的SP)、及組成(如、矽、矽鍺、矽鍺上的矽、或碳奈米管等等)。藉由在晶圓位準中形成脊狀物，最低限度地影響IC生產成本，因為比起在隨後IC處理期間所形成之局部化特徵形成而言，此類型的簡易塊狀圖案化非常不複雜(因此非常不昂貴)。需注意的是，在一實施例中，晶圓1291-A可包括脊狀物隔離材料在脊狀物1291-A之間。
另外需注意的是，在各種其他實施例中，波狀基板可包括平行脊狀物的局部群組，而非如圖12A所示之橫跨整個晶圓表面的連續脊狀物1291-A。例如，圖12B圖示包括局部脊狀物組1295之波狀基板1290-B的另一實施例。各個局部脊狀物組包括脊狀物1291-B，其展現出與有關圖12A所示之脊狀物1291-A所說明之相同尺寸及物理一致性，但是在劃割線1299上非連續，如此可簡化隨後IC形成和晶圓切割操作。因此，在波狀基板1290-B上的各個晶錠位置(即欲待形成IC的各個位置)包括分開脊狀物組1295。如有關12A所說明一般，脊狀物組1295亦可 包括脊狀物隔離材料在脊狀物1291-B之間。需注意的是，在一些實施例中，在各個脊狀物組1295內，脊狀物1291-B的局部群組可展現出不同的材料組成(如下面有關圖13更詳細說明一般)。
另外需注意的是，儘管為了例示目的將脊狀物1291-B全都圖示成行進在同一方向上，但是根據各種其他實施例，波狀基板可包括多個局部脊狀物組，其中不同組中的脊狀物行進在不同方向上。例如，圖12C圖示可被實施以取代圖12B中的局部脊狀物組1295之另一局部脊狀物組1295-C的俯視圖。局部脊狀物組1295-C包括具有平行脊狀物1291-C1之脊狀物組、具有平行脊狀物1291-C2之脊狀物組、具有平行脊狀物1291-C3之脊狀物組、及具有平行脊狀物1291-C4之脊狀物組。如有關圖12B所說明一般，在脊狀物組的每一個中選用脊狀物隔離材料可分開脊狀物。平行脊狀物1291-C1及1291-C4垂直於平行脊狀物1291-C2及1291-C3行進。脊狀物的任何其他配置可提供上述有利點，只要任何特定組的平行脊狀物中之脊狀物長於將使用脊狀物所形成之裝置的必要尺寸(即最小幾何)。然而，需注意的是，脊狀物本身實際上可薄於必要尺寸(因為脊狀物可使用除了那些一般用於實際裝置生產以外的技術來製造，如上述)。另外需注意的是，儘管為了例示目的，將平行脊狀物1291-C1、1291-C2、1291-C3、及1291-C4所佔據的面積描劃作大致相等，但是晶錠位置內之不同的脊狀物群組(即在劃割線之間)可彼此展 現出任何想要的尺寸關係。
另外需注意的是，波狀基板可包括大的平面半導體表面區。例如，圖12D圖示可被實施以取代圖12B的局部脊狀物組1295之另一局部脊狀物組1295-D的俯視圖。局部脊狀物組1295-D包括具有平行脊狀物1291-D1之脊狀物組(由選用脊狀物隔離材料分開)、具有平行脊狀物1291-D2之脊狀物組(由選用脊狀物隔離材料分開)、及平面(非脊狀)半導體表面區1291-F1及1291-F2。例如藉由使用上述的製造處理流程，可將習知平面半導體裝置(即電晶體、電阻器、及/或電容器)與波狀半導體裝置一起同時形成在這些平面半導體表面區1291-F1及1291-F2中。需注意的是，儘管為了例示目的將平面半導體表面區1291-F1及1291-F描劃作大致覆蓋與平行脊狀物1291-D1及1291-D2相同的面積，但是平行脊狀物的群組及平面區可展現出任何相對尺寸規劃。另外需注意的是，波狀基板的一部分可被視作平面區，只要那部位提供至少如同脊狀物加上那兩脊狀物之間的間隔一般寬之非脊狀區。
理想上，波狀基板將包括覆蓋至少大如基本功能區塊(如、執行特定邏輯功能之一組裝置)之區域的幾組平行脊狀物。提供以此方式制定尺寸之脊狀物組的波狀基板可有利地最小化對功能區塊內的裝置之間的額外互連佈線之需求。較大的脊狀組同樣可最小化功能區塊之間的互連佈線要求。
例如，圖13圖示波狀基板1390，其包括一組平行脊狀物1391，選用地供應有脊狀物隔離材料1392存在於脊狀物1391之間，另一選擇是，介電形成操作可被執行，以形成脊狀物隔離材料1392。脊狀物1391實質上類似於上述脊狀物1191，及具有預定高度(圖11中之HR)、寬度(圖11中之WR)、間隔(圖11中之SP)、及組成。活性區1301(以點線指示)表示欲待形成電路的功能元件之位置。
需注意的是，儘管脊狀物1391在尺寸上非常類似，但是脊狀物1391的組成可改變。例如，在脊狀物群組1391A中，形成層1002、1004、及1006的矽可具有(110)表面結晶取向，而在脊狀物群組1391B中，形成層1002、1004、及1006的矽可具有(001)表面結晶取向。然後，若活性區1301-1及1301-2表示欲待形成PMOS裝置的區域，則脊狀物群組1391A中之脊狀物1391提供最適於PMOS性能的表面結晶取向。同樣地，若活性區1301-3及1301-4表示欲待形成NMOS裝置的區域，則脊狀物群組1391B中之脊狀物1391提供最適於NMOS性能的表面結晶取向。
申請人藉此獨立揭示此處所說明之各個個別特徵及兩或更多個此種特徵的任何組合到此種特徵或組合能夠憑藉精於本技藝之人士的一般知識依據本說明書整個來完成之程度，不管此種特徵或特徵的組合是否解決此處所揭示的任何問題，及未侷限於申請專利範圍的範疇。申請人指出 本發明的態樣可由任何此種特徵或特徵的組合來組成。鑑於上述說明，顯而易見地，精於本技藝之人士在本發明的範疇內可進行各種修改。
為了圖解及說明目的已提供本發明的較佳實施例之上面說明。並不用於耗盡性或侷限本發明到所揭示的精確形式。顯然地，許多修改及變化對精於本技藝之人士將顯而易見。尤其是，且並無限制地，本專利的先前技術(Background)段落中所說明、建議、或併入做為參考之任何及所有變化特別併入到此處本發明的實施例之說明做為參考。此外，有關任何一實施例之此處所說明、建議、或併入做為參考的任何或所有變化亦被視作有關所有其他實施例。選擇及說明此處所說明的實施例，以便最佳解釋本發明的原理及其實際應用，藉此使精於本技藝之人士能夠瞭解用於各種實施例的本發明，及各種修改適用於所預計的特定使用。本發明的範疇欲由下面申請專利範圍及其等效物來定義。
300‧‧‧電晶體
318‧‧‧閘極介電
320‧‧‧閘極導體
324‧‧‧源極體積
326‧‧‧汲極體積
328‧‧‧通道區
330‧‧‧調整體積
B、C‧‧‧閘極功函數
C’‧‧‧視線

Claims (60)

  1. 一種積體電路電晶體結構，包含：半導體材料的本體，該本體具有第一和第二縱向隔開的摻雜源極/汲極體積，及另具有至少非共平面的第一表面及第二表面，該本體另具有縱向位在該第一與第二源極/汲極體積之間的通道體積；閘極導體，係配置在該本體外面，該閘極導體具有第一部及第二部，該第一部面向該第一表面且該第二部面對該第二表面，且縱向定位在至少局部沿著該通道體積的至少一部分；以及介電材料，係在該閘極導體與該本體的該第一表面之間，該本體包含調整體積，該調整體積係縱向在該通道體積內，及在該第一表面後被隔開第一距離且在該第二表面後被隔開第二距離，且在縱向上與該第一和第二源極/汲極體積二者皆隔開，其中，該調整體積包含調整體積材料，至少在該電晶體於關閉狀態的同時，該調整體積材料在各個縱向位置中具有不同於相同縱向位置中之該鄰接本體材料的導電性之導電性。
  2. 根據申請專利範圍第1項之結構，其中，該本體的該第一表面為該本體的頂表面。
  3. 根據申請專利範圍第2項之結構，其中，該本體包含從晶圓表面垂直延伸之鰭。
  4. 根據申請專利範圍第1項之結構，其中，該本體包含從晶圓表面垂直延伸之鰭，其中，該第一表面為該鰭的第一側表面。
  5. 根據申請專利範圍第4項之結構，其中，該本體的該第二表面係為與該第一側表面橫向相對之該鰭的第二側表面。
  6. 根據申請專利範圍第5項之結構，其中，該第一及第二表面為垂直的。
  7. 根據申請專利範圍第5至6項任一項之結構，其中，該介電材料係另配置在該本體的第三表面上，該本體的該第三表面為該本體的頂表面，其中，該閘極導體包括第三部，該第三部係配置成面向該第三表面，且由該介電材料與該第三表面分開，並且其中，該調整體積係在該第三表面後另被隔開第三距離。
  8. 根據申請專利範圍第1項之結構，其中，該閘極導體包圍該本體。
  9. 根據申請專利範圍第1項之結構，其中，在該電晶體係為關閉狀態的同時，該調整體積材料的導電性係小於該等縱向位置中的每一個之該鄰接本體材料的導電性。
  10. 根據申請專利範圍第1項之結構，其中，該調整體積材料為介電質。
  11. 根據申請專利範圍第1項之結構，其中，該調整體積材料為空氣。
  12. 根據申請專利範圍第1項之結構，其中，在該電晶體係為關閉狀態的同時，該調整體積材料的導電性係大於該等縱向位置中的每一個之該鄰接本體材料的導電性。
  13. 根據申請專利範圍第1項之結構，其中，該調整體積材料為金屬。
  14. 根據申請專利範圍第1項之結構，其中，該調整體積材料為重摻雜半導體。
  15. 根據申請專利範圍第1項之結構，其中，該調整體積材料包含半導體材料，該半導體材料具有與該源極/汲極體積的摻雜型相反之摻雜型，且比分開該半導體材料與該第一表面的該材料摻雜地更重。
  16. 根據申請專利範圍第1項之結構，其中，該調整體積材料將機械應力引進該鄰接本體材料內。
  17. 根據申請專利範圍第1項之結構，其中，該電晶體結構形成N通道電晶體，並且其中，該調整體積材料將縱向伸長應力引進該鄰接本體材料內。
  18. 根據申請專利範圍第1項之結構，其中，該電晶體結構形成P通道電晶體，並且其中，該調整體積材料將縱向壓縮應力引進該鄰接本體材料內。
  19. 一種積體電路電晶體結構，包含：半導體材料的本體，該本體具有第一和第二縱向隔開的摻雜源極/汲極體積，及另具有至少第一表面，該本體另具有縱向位在該第一與第二源極/汲極體積之間的通道體積； 閘極導體，係配置在該本體外面，該閘極導體具有第一部，該第一部面向該第一表面且縱向定位在至少局部沿著該通道體積的至少一部分；以及介電材料，係在該閘極導體與該本體的該第一表面之間，該本體包含介電材料，該介電材料在該第一表面後被隔開第一距離，且在縱向上與該第一和第二源極/汲極體積二者皆隔開，且縱向設置在該通道體積內，以阻擋關閉狀態漏洩電流。
  20. 根據申請專利範圍第19項之結構，其中，該介電材料包含空氣。
  21. 一種積體電路電晶體結構，包含：半導體材料的本體，該本體具有第一和第二縱向隔開的摻雜源極/汲極體積，及另具有至少第一表面，該本體另具有縱向位在該第一與第二源極/汲極體積之間的通道體積；閘極導體，係配置在該本體外面，該閘極導體具有第一部，該第一部面向該第一表面且縱向定位在至少局部沿著該通道體積的至少一部分；以及介電材料，係在該閘極導體與該本體的該第一表面之間，該本體包含導電材料，該導電材料係縱向在該通道體積內，及在該第一表面後被隔開第一距離，及在縱向上與該第一和第二源極/汲極體積二者皆隔開。
  22. 根據申請專利範圍第21項之結構，其中，該導電材料包含金屬。
  23. 根據申請專利範圍第21項之結構，其中，該導電材料包含重摻雜半導體。
  24. 根據申請專利範圍第23項之結構，其中，該導電材料包含半導體材料，該半導體材料具有與該源極/汲極體積的摻雜型相反之摻雜型，且比分開該半導體材料與該第一表面的該材料摻雜地更重。
  25. 一種製造積體電路電晶體結構之方法，包含以下步驟：設置半導體材料的本體，該本體具有第一和第二縱向隔開的摻雜源極/汲極體積，及另具有至少非共平面的第一表面及第二表面，該本體另具有縱向位在該第一與第二源極/汲極體積之間的通道體積；將閘極導體形成在該本體外面，該閘極導體具有第一部及第二部，該第一部面向該第一表面且該第二部面對該第二表面，且縱向定位在至少局部沿著該通道體積的至少一部分；將介電材料形成在該閘極導體的該第一部與該本體的該第一表面之間，且在該閘極導體的該第二部與該本體的該第二表面之間；以及將調整體積形成在該本體中，該調整體積係縱向配置在該通道體積內，且在該第一表面後被隔開第一距離且在該第二表面後被隔開第二距離，且在縱向上與該第一和第 二源極/汲極體積二者皆隔開，其中，該調整體積包含調整體積材料，至少在該電晶體於關閉狀態的同時，該調整體積材料在各個縱向位置中具有不同於相同縱向位置中之該鄰接本體材料的導電性之導電性。
  26. 根據申請專利範圍第25項之方法，其中，該調整體積材料包含介電質。
  27. 根據申請專利範圍第25項之方法，其中，該調整體積材料包含電導體。
  28. 一種製造積體電路電晶體結構之方法，包含以下步驟：設置中間結構，包含：材料的本體，該本體具有包含調整體積材料之調整層及半導體材料的上層，該上層覆蓋該調整層，該本體外面的閘極導體，該閘極導體具有在該本體的至少三側邊上面向該本體且定義該本體的通道體積之部位，該本體具有第一和第二縱向相對端表面，該閘極導體在兩縱向方向上延伸過該本體，以及介電材料，係在該閘極導體與該本體之間；將第一和第二額外半導體材料分別形成在該本體的該第一和第二端表面上；以及將源極及汲極體積分別縱向形成鄰接於該第一和第二額外半導體材料，其中，至少在該電晶體於關閉狀態的同時，該調整體 積材料在各個縱向位置中具有不同於相同縱向位置中之半導體材料的該上層之導電性的導電性，其中，至少當該電晶體於該關閉狀態時，該第一額外材料的導電性比該源極材料的導電性小，並且其中，至少當該電晶體於關閉狀態時，該第二額外材料的導電性比該汲極材料的導電性小。
  29. 根據申請專利範圍第28項之方法，其中，該調整體積材料包含介電質。
  30. 根據申請專利範圍第28項之方法，其中，該調整體積材料包含電導體。
  31. 根據申請專利範圍第28項之方法，其中，該調整體積材料包含具有能帶隙寬於該上層中之該半導體材料的能帶隙之材料。
  32. 根據申請專利範圍第28至31項任一項之方法，其中，該調整體積材料包含材料的複數個子層。
  33. 根據申請專利範圍第28項之方法，其中，材料的該本體另具有在該調整層下面之半導體材料的下層。
  34. 根據申請專利範圍第33項之方法，其中，半導體材料的該上及下層係相同。
  35. 根據申請專利範圍第28項之方法，其中，藉由包括半導體的其他材料，將材料的該本體中之該調整體積材料與該介電材料橫向隔開。
  36. 根據申請專利範圍第28項之方法，另包含將其他半導體材料橫向形成在該本體與該介電材料之間的步 驟。
  37. 根據申請專利範圍第28項之方法，其中，該第二額外材料為半導體材料，其具有分別與源極及汲極材料的摻雜型相反之摻雜型。
  38. 一種晶圓，其包含形成在基板上之第一複數個平行脊狀物，其中，該等脊狀物的每一個包含：包括調整體積材料之調整層；及覆蓋該調整層之半導體材料的上層，在該調整層之上的該半導體材料的頂表面與該調整層分開不超過約3nm，其中，該調整體積材料包含半導體材料，並且其中，該等脊狀物係以該調整體積材料比在該調整層之上的半導體材料的所有層摻雜地更重之方式來磊晶生長。
  39. 根據申請專利範圍第38項之晶圓，其中，該等脊狀物的每一個具有兩橫向相對表面，另包含比該調整體積材料摻雜地更輕之半導體材料在該橫向相對表面的每一個上。
  40. 根據申請專利範圍第38至39項任一項之晶圓，其中，該調整體積材料包含材料的複數個子層。
  41. 根據申請專利範圍第38項之晶圓，其中，該等脊狀物的每一個另具有在該調整層下面之半導體材料的下層。
  42. 根據申請專利範圍第41項之晶圓，其中，半導體材料的該上及下層係相同。
  43. 根據申請專利範圍第41至42項任一項之晶圓，其中，該等脊狀物係以該調整體積材料也比半導體材料的該下層摻雜地更重之方式來磊晶生長。
  44. 根據申請專利範圍第38項之晶圓，其中，該等脊狀物的每一個另具有形成在其上之閘極堆疊材料。
  45. 根據申請專利範圍第38項之晶圓，其中，在該第一複數個平行脊狀物的所有該等脊狀物皆實質上一路延伸過該基板。
  46. 根據申請專利範圍第38項之晶圓，另包含形成在該基板上之第二複數個脊狀物。
  47. 根據申請專利範圍第38項之晶圓，其中，該基板被劃割成晶粒，並且其中，該第一複數個平行脊狀物中之所有該等脊狀物僅延伸在該等晶粒的第一晶粒內，及實質上一路延伸過該第一晶粒。
  48. 根據申請專利範圍第38項之晶圓，其中，該基板被劃割成晶粒，另包含形成在該基板上之第二複數個脊狀物，其中，該第一複數個平行脊狀物中之所有該等脊狀物僅延伸在該等晶粒的第一晶粒內，及該第二複數個平行脊狀物中之所有該等脊狀物僅延伸在該等晶粒的第二晶粒內。
  49. 一種製造晶圓的方法，包含：形成第一複數個平行脊狀物在基板上，其中，該等脊] 狀物的每一個包含：包括調整體積材料之調整層及覆蓋該調整層之半導體材料的上層，該半導體材料的該上層具有不超過約3nm的厚度，其中，該調整體積材料包含半導體材料，並且其中，該等脊狀物係以該調整體積材料比在該調整層之上的半導體材料的所有層摻雜地更重之方式來磊晶生長。
  50. 根據申請專利範圍第49項之方法，其中，該等脊狀物的每一個具有兩橫向相對表面，另包含形成比該調整體積材料摻雜地更輕之半導體材料在該橫向相對表面的每一個上。
  51. 根據申請專利範圍第49項之方法，其中，該等脊狀物的每一個另具有在該調整層下面之半導體材料的下層。
  52. 根據申請專利範圍第51項之方法，其中，該等脊狀物係以該調整體積材料也比半導體材料的該下層摻雜地更重之方式來磊晶生長。
  53. 根據申請專利範圍第49項之方法，另包含形成閘極堆疊材料在該等脊狀物的每一個上。
  54. 根據申請專利範圍第49項之方法，其中，在該第一複數個平行脊狀物的所有該等脊狀物皆實質上一路延伸過該基板。
  55. 根據申請專利範圍第49項之方法，另包含形成第二複數個脊狀物在該基板上。
  56. 根據申請專利範圍第49項之方法，另包含劃割該基板成晶粒，並且其中，該第一複數個平行脊狀物中之所有該等脊狀物僅延伸在該等晶粒的第一晶粒內，及實質上一路延伸過該第一晶粒。
  57. 根據申請專利範圍第49項之方法，另包含劃割該基板成晶粒，且另包含形成第二複數個脊狀物在該基板上，其中，該第一複數個平行脊狀物中之所有該等脊狀物僅延伸在該等晶粒的第一晶粒內，及該第二複數個平行脊狀物中之所有該等脊狀物僅延伸在該等晶粒的第二晶粒內。
  58. 一種晶圓，其包含形成在基板上之第一複數個平行脊狀物，其中，該等脊狀物的每一個包含：包括調整體積材料之調整層；及覆蓋該調整層之半導體材料的上層，半導體材料的該上層具有不比GaP的能隙寬之能隙，在該調整層之上的該半導體材料的頂層的頂表面與該調整層分開不超過約3nm，其中，該調整體積材料包含半導體材料，並且其中，該等脊狀物係以該調整體積材料比在半導體材料的該上層摻雜地更重之方式來磊晶生長。
  59. 一種製造晶圓的方法，包含：形成第一複數個平行脊狀物在基板上，其中，該等脊 狀物的每一個包含：包括調整體積材料之調整層及覆蓋該調整層之半導體材料的上層，其中，半導體材料的該上層具有不比GaP的能隙寬之能隙，其中，該調整體積材料包含半導體材料，並且其中，該等脊狀物係以該調整體積材料比在半導體材料的該上層摻雜地更重之方式來磊晶生長，在該調整層之上的該半導體材料的頂表面與該調整層分開不超過約3nm。
  60. 一種用於選擇用於積體電路第一電晶體的設計的設計工具，其中該第一電晶體包含：半導體材料的本體，該本體具有第一和第二縱向隔開的摻雜源極/汲極體積，及另具有至少第一表面，該本體另具有縱向位在該第一與第二源極/汲極體積之間的通道體積；閘極導體，係配置在該本體外面，該閘極導體具有第一部，該第一部面向該第一表面且縱向定位在至少局部沿著該通道體積的至少一部分；以及介電材料，係在該閘極導體與該本體的該第一表面之間，該本體包含體積調整材料，該體積調整材料係縱向在該通道體積內，及在該第一表面後被隔開第一距離，及在縱向上與該第一源極/汲極體積隔開第二距離，及在 縱向上與該第二源極/汲極體積隔開，該調整體積包含調整體積材料，至少在該電晶體於關閉狀態的同時，在各個縱向位置中，該調整體積材料具有不同於該鄰接本體材料的導電性之導電性；該工具組態以執行以下步驟：選擇該第一電晶體，依據由，想要的開關速度、想要的漏洩電流、想要的開關電流比及想要的機械應力，組成的群組中的至少之一因子，且依據由以下組成的群組中的參數的值的至少之一：該第一距離；該第二距離；調整體積導電率；及該調整體基材料；以及將所選擇的該值實施於該第一電晶體的該設計中。
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