CN104854685A - 提高纳米线和finfet的ion/ioff比率 - Google Patents

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Abstract

概述地，集成电路晶体管结构具有半导体材料的本体，本体具有两个纵向间隔的两者之间具有沟道的掺杂源极区域/漏极区域，布置在本体外并且沿着沟道面向本体表面的至少一个的栅极堆叠。本体包含调整区域，纵向地在沟道区域内并且以第一距离间隔在第一表面背后以及纵向地从源极区域/漏极区域间隔开。调整区域包括调整区域材料，在每个纵向位置处具有不同于在相同纵向位置处相邻本体材料的导电率，至少当晶体管在关断状态时。在一个实施例中调整区域材料是电介质。在另一实施例中调整区域材料是电导体。

Description

提高纳米线和FINFET的ION/IOFF比率
交叉引用
本申请是2012年12月17日提交的美国申请No.13/717,532、案卷No.SYNP2076-1的部分延续申请，并且要求其优先权，该申请在此通过引用整体并入本文。
技术领域
本发明涉及半导体制造，并且更具体地涉及一种用于提高FinFET、纳米线和其他类似结构中Ion/Ioff比率的技术。
背景技术
随着集成电路技术继续推进至更高密度，包括由栅极电极包围的一个或多个窄沟道结构的大量晶体管类型变得流行。沟道结构通常称作鳍，并且包括它们的晶体管有时称作FinFET，例如D.Hisamoto等人在IEDM,1998中以及N.Lindert等人在IEEE Electron DeviceLetters 2001中的第487页中所述，在此出于它们的教导而通过引用被并入本文。鳍包括通常平行设置在衬底上的半导体本体，以使得它们从衬底垂直向上突起。栅极介电层跨越在鳍的侧边和顶部上，并且可以使用例如金属或多晶硅实施的栅极导体跨越鳍并且在栅极介电层之上延伸。在栅极导体的任意侧边上，源极和漏极区域实施在鳍中。得到的FET晶体管具有在鳍中的源极、沟道和漏极区域，以及跨越在鳍上的栅极。这些晶体管通常称作多栅极晶体管，因为栅极导体包围了鳍的三个侧边，并且结果增大了沟道的有效宽度。在未来提出的结构中，栅极整体包围围绕沟道结构，在该情形中多栅极晶体管有时称作纳米线。然而如在此所使用的，纳米线视作FinFET的特定情形，并且沟道结构有时仍在此称作鳍。
用于实施FinFET晶体管的鳍可以是相当窄的。作为多栅极结构和鳍的窄宽度的结果，FinFET晶体管具有优越的性能特性以及小的版图面积。但是即便具有这种窄鳍，当器件处于关断状态时由栅极控制电压所产生的电场可以在深度上受限，并且可以不足以延伸进入鳍的截面中部。这引起了通过鳍中部的泄漏。鳍越宽，泄漏越高，因为中部距离栅极太远而不足以在栅极电压控制下。因此Ion/Ioff比率受损。制造商可以通过使得鳍进一步变窄而减小该问题，但是该解决方案难以实施，因为这种窄鳍的机械不稳定性和线边缘粗糙度可以引起产率损失。
因此，需要更好的方式以改进多栅极晶体管中的Ion/Ioff比率。
发明内容
因此出现了建立对于多栅极晶体管中减小的Ion/Ioff比率的问题的稳健解决方案的机会。可以得到更好的芯片产率，以及更密集和更强大的电路、部件和系统。
概括地，本发明涉及一种集成电路晶体管结构，具有半导体材料的本体，本体具有两个纵向间隔开的、两者之间具有沟道的掺杂源极区域/漏极区域，布置在本体外部并且沿着沟道朝向本体的至少一个表面的栅极堆叠。本体包含“调整区域”，其是纵向布置在沟道区域内、以第一距离间隔在第一表面后并且从源极区域/漏极区域纵向间隔开的区域。在FinFET实施例中，调整区域可以整体布置在鳍内。调整区域包括调整区域材料，在每个纵向位置处具有至少当晶体管在关断状态时与在相同纵向位置处相邻本体材料不同的导电率。在一个实施例中，调整区域材料是电介质。在另一实施例中，调整区域材料是电导体。
提供本发明的以上发明内容以便于提供对本发明一些特征的基本理解。该发明内容并非旨在标识本发明的基本或关键元素或者描绘本发明的范围。其纯粹目的在于以简化形式展示本发明的一些特征而作为稍后展示的更详细说明书的开篇。本发明的特定特征描述在权利要求、说明书以及附图中。
附图说明
美国临时申请的专利或申请文档包含了彩色描绘的至少一个附图。一旦请求并且支付了必须费用，具有彩色附图的本专利或专利申请公开的副本将由美国专利和商标局提供。在此通过引用方式而在本文中包含彩色附图。
将参照其具体实施例而描述本发明，并且将对于附图做出参考，其中：
图1D、图1C、图1A和图1B(统称为图1)示出了简化的现有技术FinFET晶体管。
图2A、图2B和图2C有时统称为图2。
图2A是图1的晶体管沟道区域的截面图。
图2B是图1晶体管的俯视图，从穿过鳍高度中部的水平2D切片获得，并且被上色以显示关断状态的泄漏电流密度。
图2C是图1晶体管的俯视图，从穿过鳍高度中部的水平2D切片获得，并且被上色以显示关断状态的静电电势。
图3C、图3A和图3B(统称为图3)示出了包括本发明特征的简化FinFET晶体管300。
图4是通过仿真示出了对于大量不同示例性配置的Ion和Ioff随着图3调整区域的引入而如何改变的绘图。
图5A和图5B有时在此统称为图5，是晶体管300的从穿过鳍高度中部的水平2D切片获得的俯视图，并且其中图3的调整区域是空气间隙。
图6A和图6B有时在此统称为图6，是晶体管300的从穿过鳍高度中部的水平2D切片获得的俯视图，并且其中图3的调整区域是导电屏材料。
图7和图8示出了备选的鳍形状。
图9A－图9I(统称为图9)示出了由此调整区域材料可以如图3中所示形成在鳍内的步骤序列。
图10A－图10F(统称为图10)示出了由此调整区域材料可以如图10F中所示形成在鳍内的备选步骤序列。
图11示出了包括本发明特征的示例性波纹状衬底。
图12A、图12B、图12C和图12D是包括本发明特征的不同波纹状衬底的俯视图。
图13示出了包括本发明特征并且进一步显示了将要形成电路的功能元件的位置的波纹状衬底。
具体实施方式
展示以下说明书以使得本领域技术人员制造和使用本发明，并且在特定应用及其需求的环境下提供以下说明。对所述实施例的各种修改对于本领域技术人员是易于明显的，并且在此限定的普遍原理可以适用于其他实施例和应用而并未脱离本发明的精神和范围。因此，本发明并非意在限定于所示实施例，而是符合与在此所述原理和特征一致的最宽范围。
图1D是在SOI晶片102上的简化FinFET晶体管100的立体图。与在此所有机械附图一样，图1D并未按照比例绘制。体硅衬底114位于掩埋的氧化物层116下方，并且在它们上方的掺杂硅层已经图案化为具有用于晶体管100的纵向分隔开的源极和漏极区域的鳍(本体110)。在其他一些实施例中，掩埋的氧化物层116可以省略，或者硅本体110可以向下延伸穿过氧化物层116(其在该实施例中可以为STI)进入体硅衬底114中。在任何这些情形中，鳍110可以描述为从晶片表面垂直地延伸。
在附图中，仅源极区域124可见，漏极区域隐藏在栅极结构背后。此外，尽管图1D仅示出了一个鳍110，但是通常大量鳍平行地形成并且在它们各自端部在一起分别连接至共用的源极和漏极焊区焊盘。为了清楚说明，在图1D中仅示出了一个鳍。此外，尽管图1D中本体110完全是未掺杂硅，如在此所使用地，术语“本体”并不必须要求结构全部是单一材料。也并不需要其与不同材料地相邻本体物理地分隔。
栅极电介质层118位于硅本体110之上并且包围硅本体110。栅极电介质118可以是单一材料或者多于一种材料的合成物，所有这些在此统称为栅极电介质。可以使用例如金属或多晶硅实施的栅极导体120位于栅极电介质118上方并且包围围绕栅极电介质。与栅极电介质118一样，栅极导体120可以使用单一材料或者多于一种材料的合成物，所有这些共同地在此称作栅极导体120。栅极电介质118与栅极导体120的组合有时在此称作栅极堆叠，并未在此暗示堆叠必须是垂直的。图1D也指示了在此称作纵向、横向和垂直的器件方向。(横向方向有时也在此称作侧向方向。)在其上栅极导体包围了鳍的两个或多个侧边的FinFET中，如图1D中所示，栅极导体的面向鳍不同侧边的部分有时在此称作不同的“栅极”。然而，它们也有时在此称作单个栅极或栅极导体。
图1C是沿着图1D的视线C-C’获得的晶体管100的截面图。为了清楚说明而从图1C中省略了晶片102。图1C也指示了器件的横向和垂直方向。
图1A是沿着图1D和图1C的视线A-A’获得的晶体管100的俯视图。图1C的视图是沿着图1A的视线C-C’获取。图1A也指示了器件的横向方向以及纵向方向。可以看出，鳍110包括在沟道区域128的纵向相对端部上的掺杂区域124和126。区域124和126用作晶体管的源极和漏极区域，尽管通常对于哪个是源极哪个是漏极的选择取决于它们如何连接在电路中。这些区域因此有时在此统称为源极区域/漏极区域。源极区域/漏极区域124和126掺杂为相同导电类型(N或P)。沟道区域可以是例如未掺杂的硅，或者可以被掺杂以展现与源极区域/漏极区域相反的导电类型。在图1A中可以看到栅极导体120的两侧(但是并非顶部)，由栅极电介质118与沟道区域128分隔。
图1B是沿着图1D和图1A的视线B-B’获取的晶体管100的侧视图。沿着图1B的视线A-A’获取图1A的视图。图1B也指示了器件的纵向和垂直方向。鳍110的沟道区域128以及两个源极区域/漏极区域124和126可以在图1B中看到。也可以在图1B中看到栅极导体120的顶部部分，由栅极电介质118与沟道区域128分隔。图1D、图1C、图1A和图1B有时共同在此统称为图1。
图2A是沟道区域28的截面图，通过仿真示出了当晶体管处于关断状态时在特定纵向位置处鳍中电流密度的截面分布。如在此所使用，晶体管的“关断状态”是其中栅极-源极电压为零并且漏极-源极电压在电源电压Vdd下的晶体管的状态。在这些附图中，电流密度以颜色指示，其中朝向光谱蓝色端的颜色指示了较低电流密度而朝向光谱红色端的颜色指示了较高电流密度。可以看到，泄漏电流流过沟道，并且在鳍截面中心的栅极电压影响最弱处电流最强。
图2B是从穿过鳍高度中部的水平2D切片获得的图1A晶体管的俯视图，并且通过仿真示出了当晶体管处于关断状态时鳍中电流密度的纵向和横向分布。如图2A中所示，电流密度以颜色指示，其中朝向光谱蓝色端的颜色指示了较低电流密度而朝向光谱红色端的颜色指示了较高电流密度。可以看到，泄漏电流大约在鳍横向中心具有最大密度。再次注意，这是栅极电压的影响最弱的地方。图2B也示出了将电压偏置VDS和VGS施加至晶体管。
图3C、图3A和图3B(统称为图3)示出了包括本发明的特征的、在SOI晶片(未示出)上的简化FinFET晶体管300。图3C是对应于图1C中晶体管100视图的晶体管300的截面图；图3A是对应于图1A中晶体管100视图的晶体管300的俯视图；以及图3B是对应于图1B中晶体管100视图的晶体管300的侧视图。在图3中，未掺杂的硅鳍(本体310)具有用于晶体管300的纵向分隔的源极和漏极区域324和326。沟道区域328纵向地分隔了源极和漏极区域324和326。栅极电介质318位于硅本体310之上并且包围硅本体，以及栅极导体320位于栅极电介质318之上并且包围栅极电介质。因此栅极电介质318布置在栅极导体320与沟道区域328之间。晶体管300元件的其他特征和变化与针对晶体管100的如上所述相同。
然而，晶体管300不同于晶体管100之处在于：鳍310在其沟道区域内包括调整区域330。调整区域330具有至少当晶体管300在关断状态时与鳍310中周围材料不同的导电率。优选地，至少当晶体管300在关断状态时，在调整区域中的材料在每个纵向位置处具有与相同纵向位置处的相邻本体材料不同的导电率。如图3C中最佳所示，调整区域330的截面在其上形成了栅极导体320的鳍310的每个侧边上间隔在表面背后。因此调整区域330以距离d1间隔在顶表面332下方，以距离d2间隔至左表面334的右侧，以及以距离d3间隔至右表面336的左侧。图3中调整区域330也示出与结构的底表面338间隔，在此处不存在栅极导体，但是这在所有实施例中并非是必须的。如在此所使用，“表面”无需是平坦的，尽管通常它们是连续的。也如在此所使用，在本体表面“背后”的位置是在本体内的位置。术语并非取决于器件朝向，因此如果例如从上方查看，在表面“背后”意味着在表面“下方”。另外的，尽管左和右表面334和336有时在此称作相互“侧向相对”或“横向面对”，将知晓的是，具有该描述的表面无需是垂直的。它们可以是对角倾斜的，例如诸如图7中所示。
在一个实施例中，调整区域具有在关断状态下比周围鳍区域更低的导电率。优选地，调整区域是电介质，或者空气间隙。距离d1、d2和d3选择为足够小以使得调整区域当晶体管300在导通状态时阻断流过鳍310的弱控制截面中心的大多数泄漏电流，而仍然允许当晶体管300在导通状态时充足电流在调整区域周围流动。距离d1、d2和d3的具体尺寸将取决于特定应用。
图4是由仿真示出了对于大量不同示例配置Ion和Ioff如何随着调整区域330的引入而改变的绘图。线410描绘了对于例如不具有调整区域的示例性传统FinFET、对于四个不同栅极功函数A、B、C和D的开电流Ion和关电流Ioff数值。具有栅极功函数A或B的晶体管将可能设计用于高性能应用，因为它们以较高关电流Ioff的代价获得了较高的开电流Ion。具有栅极功函数C或D的晶体管将可能设计用于低功耗应用，因为它们以较低的Ion的代价获得了较低的Ioff。可以看到，对于栅极功函数A而言，对于约1200的Ion/Ioff比率，Ion约为3×10-5A，而Ioff约为2.5×10-8A。对于栅极功函数B而言，对于约9000的Ion/Ioff比率，Ion约1.8×10-5A，而Ioff约为2×10-10A。需要向右和/或向下偏移该曲线，这指示了在固定Ioff下的Ion增益或者在固定Ion下的Ioff下降或者指示这两者。
线420描绘了针对栅极功函数A、B和C的、对于相同但是具有插入的空气间隙调整区域的示例性FinFET的Ion和Ioff。箭头414A、414B和414C(统称为414)指示了针对三个栅极功函数A、B和C Ion和Ioff如何改变。可以看到，尽管在所有三个情形中Ion和Ioff均已经减小，但是曲线412保持与曲线410大致一致。然而，针对设计用于低功耗应用的芯片示出了小改进。
尽管空气间隙调整区域对于低功耗芯片提供了一些便利，但是期望对于大范围应用提供额外的便利。
图5A是从穿过鳍高度中部的水平2D切片获取的晶体管300的俯视图，其中调整区域330是空气间隙。附图通过仿真显示了当晶体管在关断状态时鳍中电流密度的纵向和横向分布。如图2A中所示，电流密度由颜色指示，其中朝向光谱蓝色端的颜色指示了较低电流密度而朝向光谱红色端的颜色指示了较高电流密度。可以看出，尽管已经阻断了泄漏电流流过鳍310截面中心处的空气间隙，但它们继续绕过鳍的外侧区域而流动。泄漏电流的密度小于晶体管100中(与图2B相比)，但是由于电流可以流过的截面面积减小，可以预期在导通状态下电流密度也较小。
返回至图4，线416描绘了针对栅极功函数A、B和C的对于相同示例性FinFET 300的Ion和Ioff的数值，但是此时在调整区域中具有导电屏(screen)材料。屏材料可以例如是金属，或重掺杂半导体。箭头418A、418B和418C(统称为418)指示了针对三个栅极功函数A、B和C而言Ion和Ioff数值如何改变。可以看到，在所有三个情形中，当Ion减小时，Ioff显著减小。曲线416因此明显地向下偏移。在所示的示例中，导电屏可以在10-10A的固定Ioff下提高Ion 50％。备选地，其可以以25％量级的量增大开关速度，或者以40的量级的因子减小泄漏电流，或者两者组合。
图6A是从穿过鳍高度中部的水平2D切片获得的晶体管300的俯视图，并且其中调整区域330是导电材料。与图5A一样，图6A由仿真示出了当晶体管在关断状态时鳍中电流密度的纵向和横向分布。电流密度由颜色指示，其中朝向光谱蓝色端的颜色指示了较低电流密度而朝向光谱红色端的颜色指示了较高电流密度。可以看到，尽管小泄漏电流继续绕过鳍外侧区域而流动，但已经有效地阻断了它们流过鳍310的截面中心处的导电屏。
可以认为，尽管图5A实施例的空气间隙通过物理地阻断电流流过鳍中心而工作，但是图6A的导电屏替代地通过终结关断状态漏极电势场而工作。图2C是从穿过鳍高度中部的水平2D切片获得的晶体管300的俯视图，并且在调整区域330中不具有材料差异。因此结构与图2B相同。然而，图2B示出了电流密度，图2C通过仿真示出了当晶体管在关断状态时鳍中静电电势的纵向和横向分布。电势由颜色指示，其中朝向光谱蓝色端的颜色指示了较低数值(较低幅度的电势)而朝向光谱红色端的颜色指示了较高数值(较高幅度的电势)。可以看到在传统FinFET中，漏极电场穿过沟道并且降低了源极结势垒。该效应已知为漏极感应势垒降低(DIBL)，并且促成了图2B中所见的泄漏电流。
图5B是从穿过鳍高度中部水平2D切片获得的晶体管300的俯视图，并且其中调整区域330是空气间隙。结构对应于图5A的结构。使用与图2C中相同颜色比例，图5B通过仿真示出了当晶体管在关断状态时鳍中静电电势的纵向和横向分布。可以看到，在调整区域中具有电介质材料的FinFET中，漏极电场穿入调整区域中并且不显著影响DIBL。这解释了为何大泄漏电流继续如图5A所示而流动。
图6B是从穿过鳍高度中部水平2D切片获得的晶体管300的俯视图，以及其中调整区域330是电导体。结构对应于图6A的结构。使用与图2C相同的颜色比例，图6B由仿真示出了当晶体管在关断状态时鳍中静电电势的纵向和横向分布。可以看到，在调整区域中具有导电材料的FinFET中，漏极电势在调整区域的漏极侧垂直表面处的幅度急剧减小。因此大大减小了DIBL，从而解释了为何泄漏电流如图6A所示大大减小。此外，可以理解，在导通状态下，电流并未显著减小，因为电流流过电导体。
设计考虑
本发明的特征涉及在晶体管沟道区域内的调整区域中不同或修改的材料。在类似图5A的实施例中，调整区域材料可以是空气或电介质，在该情形中其可以提供如上所述以及如图4线412所示的益处，主要用于但是并非专用于低功耗器件。尽管这些益处看来对于具有非常低导电率(至少在关断状态下)的调整区域材料是最大化的，但是相信对于在关断状态下其导电率以任意程度小于周围鳍材料的导电率的调整区域材料可以实现一些益处。可以使用的具有较低导电率的其他示例性材料通常包括电介质，类似二氧化硅、或低k电介质、或高k电介质，或者具有较宽带隙的半导体，其对于NMOSFET具有合适的导带偏移或者对于PMOSFET具有合适的价带偏移以使得从调整区域朝向栅极推离载流子。
备选地，在类似图6A的实施例中，调整区域材料可以是电导体，在该情形中其可以提供如上所述和图4线416中所示的益处。尽管这些益处看来对于具有非常高导电率(至少在关断状态下)的调整区域材料是最大化的，可以认为对于在关断状态下其导电率以任意程度高于周围鳍材料导电率的调整区域材料可以实现一些益处。可以使用的具有较高导电率的示例性材料包括诸如钴、银或铝之类的金属，尽管它们可以限定用于低温工艺以便于避免与周围的硅反应或者混合。其他材料包括诸如氮化钛或氮化钽之类的氮化物。可以使用的另一材料简单地是鳍的重掺杂部分。注意如前所述，从在调整区域中使用导电材料获得的一部分优点在于：作为导体，导通状态导电最大化或者未受影响，因为电流可以流过它。这暗示了如果调整区域材料是鳍的重掺杂部分，则掺杂应该是与纵向相邻材料相同的掺杂类型(或者纵向相邻材料应该未掺杂)。
图3C如上所述示出了在鳍内在调整区域可以位于区域处的截面位置。图示是对于具有矩形截面、理想化长方体的调整区域、以及包围鳍三个侧边的栅极导体320的鳍。在该情形中，三个距离d1、d2和d3容易如附图重所示而限定。至少在其中调整区域材料在关断状态下比周围鳍材料更具有导电性的实施例中，这些距离可以优选地应该足够小以当晶体管在关断状态时终结或阻断大多数漏极电场，但是足够大以当晶体管在导通状态时允许沟道中良好导电性。良好的导通状态导电性限制了最小距离，这是因为诸如非常薄沟道中量子分隔和载流子散射的效应。作为示例，距离d1、d2和d3可以每个在3nm的量级上。
图3A和图3B也示出了距离d4，这是调整区域的漏极侧表面从漏极区域326后移的纵向距离。距离d4应该足够大以将调整区域与源极和与漏极电分隔，以使得调整区域具有承载不同于源极和/或漏极的电势的能力。然而如果距离d4太大，则调整区域将太小而难以制造。因此，出于实际考虑，距离d4应该为若干纳米，在从1nm至5nm的范围内。
图3A和图3B也示出了距离L，其是沿调整区域326的纵向方向的长度。长度L应该足够长以有效地终结漏极电场。作为示例，长度L应该至少约为2nm。其也可以远远更长，这可以简化制造。
注意，三个距离d1、d2和d3无需在所有实施例中相互相等。也注意，在特定实施例中，栅极可以并非如图3C中所示包围围绕鳍的所有三个侧边。如在此使用的，栅极描述为“面向”鳍的给定侧边，如果其通常平行于给定侧边，由在两者之间的电介质材料于给定侧边分隔，并且取决于导通状态或关断状态电压是否施加至栅极导体而影响鳍材料的导电率。在一些实施例中，栅极可以仅面向鳍的两侧，或者在一些实施例中，诸如ETSOI，栅极仅面向“鳍”的一侧(也即沟道区域的顶表面)。在这些情形中，如参照距离d1、d2和d3如上所述的相同考虑将继续适用，但是仅对于朝向栅极导体一部分的鳍的侧边。在一些实施例中，距缺乏面向栅极导体的鳍侧边的一个或多个距离可以甚至为零。
可以取决于特定设计的目标而选择各个距离d1、d2、d3以及d4。参照图4的绘图，将知晓的是线412或416(视情况而定)将取决于这些距离、以及也取决于晶体管尺寸、截面鳍形状以及涉及的所有材料而移动至不同位置。在所有情形中，可以发现距离的适宜集合，其适宜的实现了设计目标，可选地考虑了制造方便性。
此外，注意，尽管图3C的说明是对于具有矩形截面、理想化长方体调整区域以及包围鳍三个侧边的栅极导体320的鳍，但是在不同实施例中并不必然获得那些特征。例如，图7示出了具有三角形截面的鳍710。调整区域712采用虚线轮廓示出。图8示出了纳米线810，其中鳍812的圆柱形的并且由栅极堆叠814截面地包围在所有侧边上。调整区域816由虚线轮廓示出。这些以及许多其他结构也可以受益于使用与如在此所述周围鳍材料关断状态导电性不同的调整区域。在所有情形中，调整区域在鳍表面背后后移的距离将取决于特定结构，并且可以优化那些距离和调整材料导电率以用于所需的开关速度、泄漏电流和/或Ion/Ioff的改进。通常，使用该调整区域使得大大改进了这些量，而保持了可制造性所需的较大鳍宽度。
此外，也可以选择调整区域材料以出于应力工程设计目的而引入所需的应力。通常，对于半导体而言，电子受益于纵向张应力而空穴受益于纵向压应力。通常，调整区域主要包括纵向应力。因此对于N沟道晶体管，其中调整区域材料是晶体的，其晶体类型应该与沟道晶体类型相同，但是其应该具有稍微大于沟道材料的晶格尺寸。例如，沟道中的鳍材料可以是硅，而调整区域材料可以是SiGe。这将纵向张应力引入沟道中的周围本体材料中。相反地，对于P沟道晶体管，其中调整区域材料是晶体的，其晶体类型应该与沟道晶体类型相同但是具有比沟道材料稍微较小的晶格尺寸。例如，沟道中鳍材料可以是SiGe以及调整区域材料可以是硅。这将纵向压应力引入沟道中周围本体材料中。其他材料和变化对读者将是明显的。
制造方法
图9A-图9I(统称为图9)示出了可以在如图3所示鳍内形成所需调整区域材料的步骤的序列。应该理解并知晓的是，在此所述的工艺步骤和结构并未描述用于集成电路制造的完整工艺流程。本发明可以与本领域传统使用或者此后研发的各种集成电路制造技术结合而实施，并且在此仅包括如提供对本发明理解所需的普遍实施的那些工艺步骤。
图9A－图9I每个示出了三个视图：端部、顶部和侧边，分别对应于图3C、图3A和图3B中所示相同的三个视图。图9实施例中的鳍材料是硅，尽管在其他实施例中其可以是其他类型半导体，诸如但不限于锗(Ge)、硅锗合金(SixGe1-x)、砷化镓(GaAs)、InSb、GaP、GaSb以及碳纳米管。此外在图9实施例中，鳍是本征(也即未掺杂)硅薄膜。在其他实施例中，鳍被掺杂为p型或n型导电性，具有在1016-1019原子/cm3的浓度水平。此外在图9实施例中，调整区域材料是重掺杂硅。
在图9A中，硅鳍910形成在SOI晶片(未示出)上。图9A的俯视图示出了显示获取端视图处的视线E-E’，以及显示获取侧视图处的视线S-S’。侧视图示出了显示获取俯视图处的视线T-T’。为了清楚说明从许多后续附图中省略了视线。硅鳍910可以由任何方法形成，诸如硅沉积之后光刻刻蚀。鳍910从晶片垂直地延伸至在晶片表面之上大致等于鳍所需高度的高度。例如，鳍910的高度可以是30nm。
在图9B中，牺牲栅极堆叠912形成在硅鳍910的所有三个暴露侧边上。通常牺牲栅极堆叠912包括包围了鳍的诸如氧化物之类的薄栅极电介质，以及形成在其上的、同样在所有三个侧边上的诸如多晶硅之类的栅极导体。层912称作是牺牲的，因为与一些传统工艺一致，后续将被移除并且采用其他材料替代层912。就此而言，层912仅用作占位体。
在图9C中，采用氧化物914涂覆晶片，并且随后回刻晶片以暴露牺牲层912的顶表面。因为层912的顶表面高于硅鳍910的高度，将成为源极区域/漏极区域918的鳍的纵向部分保持由氧化物914的层所覆盖。在图9D中，例如通过选择性刻蚀而移除牺牲层912。该步骤暴露了硅鳍910的顶表面，并且也在鳍的两个横向面对侧边上开启了空穴916。鳍910现在暴露在所有三个侧边(顶部和两个横向面对的侧边)上，但是仅在沟道区域的纵向范围内。
在图9E中，氮化硅沉积在整个晶片之上并且随后各向异性地回刻以再次暴露鳍910的顶表面。SiN侧壁间隔物920保留在结构中所有垂直表面上，包括氧化物914的所有内侧壁以及鳍910的两个横向面对侧边。重要的是，这包括布置在鳍910的沟道区域的两个纵向相对端部处的氧化物914的侧壁920A和920B。间隔物可以具有__nm量级的厚度。
接着，也如图9E中所示，诸如B或As之类的掺杂剂注入或者扩散进入硅的暴露部分中至足够重的浓度以在掺杂区域内赋予硅导电性。掺杂剂类型应该与源极和漏极中掺杂剂相反。例如，对于PMOSFET而言掺杂剂可以是砷，并且掺杂区域内浓度可以在1019cm-3至1021cm-3的范围内。重掺杂区域并未延伸进入SiN间隔物920A和920B下方的鳍部分中。此外，尽管在一个实施例中，注入能量使得掺杂剂原子注入鳍910中一直向下至晶片表面水平，这并非总是必须的，并且在图9实施例中掺杂剂原子并未到达这么深。重掺杂区域因此以一些小距离而与晶片表面的水平间隔开。
在图9F中，移除了SiN层，在附图中留下了如曲线区域922所示的重掺杂区域。可以看到，掺杂区域922由未掺杂硅区域924与晶片表面水平间隔开，并且也大致由SiN侧壁间隔物的厚度与源极区域/漏极区域918纵向间隔开。尽管在未掺杂区域924顶部，掺杂区域922延伸直至鳍910的顶表面以及两个横向面对的表面。
在图9G中，未掺杂硅的新层926外延生长在鳍910的所有暴露表面上。可以看到，重掺杂区域922不仅如前所述与源极区域/漏极区域918间隔开，而且也在鳍的所有三个表面(顶表面和两个侧向相对侧表面)背后间隔开。在图9H中，栅极堆叠928通过传统机制形成在鳍的所有暴露表面上，包括顶表面和两个侧向相对的侧表面。在图9I中，通过传统机制移除氧化物914，并且继续进行集成电路芯片制造中涉及的剩余步骤。这包括采用施主或受主掺杂剂原子掺杂源极区域/漏极区域以便于分别使得晶体管为N型或P型晶体管。
备选制造方法
图10A-图10F(统称图10)示出了可以由此在鳍内形成所需调整区域材料的步骤的序列。从该备选工序得到的结构示出在图10F中并参照图10F描述。同样，在此仅包括提供对本发明理解所需的来自典型制造工艺的那些普遍实施的工艺步骤。通过参照图10工艺而包括如上参照图9所述的所有备选例和知会(caveat)。
每个图10A－图10F示出了三个视图：端部、顶部和侧边。图10的实施例中的鳍材料是本征硅，并且调整区域材料是具有与源极和漏极相同掺杂类型的重掺杂硅。备选地，调整区域材料可以是具有比沟道材料带隙更宽的材料。在又一备选例中，调整区域可以由多个子层构成，其中一些可以是导电的，一些是电介质，一些是半导体，一些具有比沟道材料更宽的带隙等等。其他变化对于读者是明显的。
初始地，SOI晶片(未示出)具有硅表面层1002。层1002横向地覆盖了至少其中将形成晶体管地区域，并且在一些实施例中可以覆盖整个晶片。重掺杂硅层1004外延生长在硅层1002之上，并且另一未掺杂硅层1006生长在层1004之上。得到的结构示出在图10A中。
在图10B中，鳍1010通过刻蚀脊部而形成，诸如通过King的美国专利No.7,190,050中使用的方法，以形成所谓的“波纹状”衬底。在King专利中的附图示出了在各个实施例中结构将如何出现。鳍可以随后在该点处沿着长度切割，或者可以延后步骤直至稍后。也在King专利中讨论了切割方法。在这点处，每个鳍具有其最终鳍宽度，并且包括垂直Si/掺杂Si/Si材料堆叠。掺杂Si层1004横向地延伸在整体鳍之上。因此在King专利附图中所示的一些或所有脊部将包括垂直的Si/掺杂Si/Si材料堆叠。在此通过引用将King的美国专利No.7,190,050并入本文，包括在此所述所有变形例。King专利的一些相关部分复制在附录和附图中。
在图10C中，牺牲栅极堆叠1012形成在鳍1010的所有三个暴露侧边上。典型的牺牲栅极堆叠1012包括包围了鳍的诸如氧化物之类的薄栅极电介质，以及形成在其上、同样在所有三个侧边上的诸如多晶硅之类的栅极导体。层1012称作是牺牲的，因为与一些传统工艺一致，后续将被移除并且采用其他材料替代层1012。就此而言，层1012仅用作占位物。
在图10D中，纵向地回刻鳍。刻蚀继续，甚至越过栅极堆叠1012的纵向端部，因此得到的鳍材料在两个纵向端部上凹陷在栅极堆叠下方。该类型欠刻蚀步骤也发生在一些传统工艺中，但是欠刻蚀的程度在图10D中更大。
在图10E中，未掺杂的硅外延生长在鳍的暴露的Si侧壁上，在图10E的情形中其仅是鳍材料的纵向端部表面。这在掺杂硅层1004的两侧上纵向地形成了鳍区段1014，将掺杂硅层1004纵向地与源极和漏极材料分隔并且因此将掺杂硅材料1004的调整“区域”与源极区域/漏极区域电分隔，至少在当晶体管在关断状态时。
在图10F中，硅的沉积继续，但是源极/漏极掺杂剂现在混入生长环境中。源极区域/漏极区域1016因此形成。注意在图10F中，掺杂源极和漏极区域示出为部分地在栅极堆叠下方延伸。在另一实施例中，掺杂并未开始，直至未掺杂的硅鳍材料生长至等于或者越过栅极堆叠1012的纵向边缘的位置之后。额外地，其他杂质可以在源极/漏极形成期间混入生长环境中，诸如锗或用于应力工程设计的其他材料。
注意在图10的实施例中，调整区域1004与鳍的顶部和底部分隔，并且也与源极和漏极区域纵向地分隔。但是其跨鳍的整体横向宽度延伸。这在本发明的纳米线实施例中也可以是真实的。在另一实施例中，调整区域1004也在鳍的侧向相对侧边上与栅极堆叠分隔开。这可以通过在步骤10B与10C之间(也即在形成脊部之后并且在形成栅极堆叠之前)在脊部的侧向相对侧壁上生长额外的硅而完成。这稍微增宽了鳍，改进了机械稳定性，但是由于调整区域的存在而并未退化Ioff。可以以传统方式完成在脊部的侧向相对侧边上生长额外的硅，诸如通过在晶片上所有暴露硅表面上生长额外的硅，并且随后各向异性回刻生长的硅以移除所有在垂直侧壁上生长的部分。备选地，替代于在形成栅极堆叠之前生长额外的半导体材料，其可以稍后生长。在许多现代制造工艺中，初始形成的栅极堆叠是牺牲的，并且在工艺中稍后移除栅极堆叠并且采用不同材料再次形成。因此在该备选方法中，在移除牺牲材料之后，并且在采用不同材料重新形成栅极堆叠之前，在鳍的侧向相对侧边上形成额外的半导体材料。其他变化对于读者将是明显的。
额外地，尽管在参照图10如上所述的实施例中初始生长在沟道两个纵向端面上的额外鳍区段1014是未掺杂的，但是应该知晓，额外鳍区段1014可以由至少当晶体管在关断状态时分别比源极和漏极材料导电性更小的任何材料构成。例如，区段1014可以是掺杂的，比调整层材料更轻，具有于源极和漏极相反的掺杂类型。区段1014的材料应该选择，使得区段1014充分地隔离了调整层材料与源极和漏极以当晶体管在关断状态时允许调整层材料具有与源极和/或漏极不同的电势。如在此使用，其中材料A描述为比材料B更轻地掺杂，这包括了其中材料A是未掺杂的结构。类似的，如在此使用的，其中材料A描述为比材料B更重地掺杂，这包括了其中材料B是未掺杂的结构。
波纹状晶片
如上面参照图10A和图10B所述，可以通过提供其中预形成了脊部的起始“波纹状”晶片而促进如在此所述的包括调整区域的晶体管的制造。该部分描述了可以用于准备这些波纹状晶片的技术。
初始地提供衬底，其可以例如是体硅或绝缘体上硅(SOI)。如图10A中所示的三个层1002、1004和1006随后可以例如通过在所提供衬底的顶表面上外延生长掺杂Si层1004而形成，衬底自身成为鳍的下部硅层1002。顶部硅层1006随后通过在掺杂硅层1004上外延生长而形成。所有脊部层的生长可以优选地在单一外延生长工艺中执行，其中控制生长环境以在层1004生长期间比在其他层1006生长期间包括更多掺杂剂。备选的，所提供衬底的已有硅可以保留以均形成下部和上部硅层1002和1006，并且可以通过高能离子注入操作而形成掺杂硅层1004，其中注入的掺杂剂离子均穿透至表面下方所需深度，接着退火以修复硅。然而，外延生长方法是优选的，因为可以从一个层至下一个形成更尖锐的转变。
图11示出了包括一系列脊部1191的示例性波纹状衬底1190。每个脊部1191具有高度HR、宽度W和在脊部之间的间距SP。掺杂硅层1004可以在每个脊部中看到。因为脊部1191在任何具体器件图案化之前形成，各种工艺处理技术可以用于产生具有高度精确性和规则性的脊部1191。例如，压印光刻是其中主刻线板(master stencil)使用电子束光刻精确地图案化的技术。主刻线板随后用于图案化晶片(例如通过将抗蚀剂图形压印至晶片上)，由此使得在那些晶片上形成精确的、亚波长特征。压印光刻可以允许形成具有极端精确和规则性尺寸的脊部1191，由此避免了与光学光刻相关联的固有不精确性。用于形成脊部的其他技术(诸如Y.-K.Choi等人的"A spacer patterningtechnology for nanoscale CMOS,"IEEE Transactions on ElectronDevices,Vol.49,No.3,pp.436-441(2002)中所述的间隔物光刻，其中沿着后续刻蚀去除的牺牲特征的侧壁而形成垂直薄膜)将是易于明显的。
通过在离散器件限定之前形成作为独立结构的脊部1191，可以使用将不必适用于通常IC制造的技术(例如压印光刻和间隔物光刻)以高度精确性(+-15％容差以及更好)形成脊部1191。预形成的波纹状晶片随后提供用于后续IC制造，例如如上参照图10C－图10F所述。在一个实施例中，波纹状晶片可以提供具有横向地延伸直至脊部的相对侧表面的调整层材料1004，如图11中所示。在另一实施例中，额外的未掺杂硅在提供晶片用于后续IC制造之前生长在脊部的侧向相对侧边上。如上参照图10所述，这可以通过在晶片上所有暴露硅表面上生长额外的硅、并且随后各向异性回刻所生长的硅以移除所有在垂直侧壁上生长的部分而完成。
在又一实施例中，在脊部侧向相对侧边上具有或者不具有额外的未掺杂硅，也都可以采用栅极堆叠材料1012(最终或牺牲的)预涂覆波纹状晶片，并且以用于后续IC制造的形式而提供。在该实施例中，后续IC制造可以通过刻蚀栅极堆叠材料以仅在所需部分中留下栅极而实现图10C中所示的起始点。
在一个实施例中，半导体晶片可以完全图案化为脊部，由此允许在晶片上任意所需位置处随后形成晶体管。例如，图12示出了晶片1290-A的俯视图，其包括延伸在几乎整体晶片表面之上的脊部1291-A的阵列。脊部1291-A基本上类似于之前所述的脊部1191，并且具有预定的高度(图11中HR)、宽度(图11中W)、间距(图11中SP)以及成分(例如硅、硅-锗、硅-锗上硅、或碳纳米管，等等)。通过在晶片层级上形成脊部，最低程度地影响IC制造成本，因为该类型简单批量图案化比在后续IC工艺期间执行地局部特征形成的复杂性更小(以及因此更廉价)。注意在一个实施例中，晶片1291-A可以包括在脊部1291-A之间的脊部隔离材料。
进一步注意，在各个其他实施例中，波纹状衬底可以包括平行脊部的局部分组，而不是如图12A所示跨越整体晶片表面的连续脊部1291-A。例如，图12B示出了包括局部脊部集合1295的波纹状衬底1290-B的另一实施例。每个局部脊部集合包括脊部1291-B，其展现了与参照图12A中所示脊部1291-A描述的相同的尺寸和物理一致性，但是在划片线1299处中断，这可以简化了后续IC形成和晶片划片操作。因此，在波纹状衬底1290-B上每个裸片位置(也即将要形成IC的每个位置)包括分立的脊部集合1295。如参照图12A所述，脊部集合1295可以也包括在脊部1291-B之间的脊部隔离材料。注意在一些实施例中，在每个脊部集合1295内，脊部1291-B的局部分组可以展现不同的材料成分(如以下参照图13更详细所述)。
进一步注意，尽管脊部1291-B均为了示例性目的而示出为沿着相同方向延伸，根据各个其他实施例，波纹状衬底可以包括多个局部脊部集合，其中不同集合中的脊部沿不同方向延伸。例如，图12C示出了可以替代于图12B中局部脊部集合1295的备选局部脊部集合1295-C。局部脊部集合1295-C包括包含平行脊部1291-C1的脊部集合，包含平行脊部1291-C2的脊部集合，包含平行脊部1291-C3的脊部集合，以及包含平行脊部1291-C4的脊部集合。如参照图12B所述，可选的脊部隔离材料可以分隔在每个脊部集合中的脊部。平行脊部1291-C1和1291-C4垂至于平行脊部1291-C2和1291-C3而延伸。脊部的任何其他设置可以提供如上所述的益处，只要在平行脊部的任何特定集合中的脊部比使用脊部形成的器件的临界尺寸(也即最小几何尺寸)更长。然而，注意，脊部自身实际上可以比临界尺寸更薄(因为脊部可以使用除了真实器件制造中普遍使用的那些之外的技术来制造，如上所述)。进一步注意，尽管由平行脊部1291-C1、1291-C2、1291-C3和1291-C4所占据面积为了示例性目的而描绘为大致相等，但是裸片位置内(也即划片线之间)的不同脊部分组可以展现任何所需的相互尺寸关系。
进一步注意，波纹状衬底可以包括大的平坦半导体表面区域。例如，图12D示出了可以替代于图12B中局部脊部集合1295而实施的备选局部脊部集合1295-D的俯视图。局部脊部集合1295-D包括包含平行脊部1291-D1(由可选的脊部隔离材料分隔)的脊部集合，包含平行脊部1291-D2(由可选的脊部隔离材料分隔)的脊部集合，以及平坦(非脊状)半导体表面区域1291-F1和1291-F2。传统的平坦半导体器件(也即晶体管、电阻器和/或电容器)可以例如通过使用如上所述制造工艺流程而与波纹状半导体器件同时形成在这些平坦半导体表面区域1291-F1和1291-F2中。注意，尽管平坦半导体表面区域1291-F1和1291-F2为了示例性目的而描述为覆盖了大致与平行脊部1291-D1和1291-D2相同的面积，但是平行脊部的分组与平坦区域可以展现任何相对尺寸。进一步注意，一部分波纹状衬底可以视为平坦区域，只要该部分提供了至少与两个脊部加上该两脊部之间间距一样宽的非脊状区域。
理想地，波纹状衬底将包括覆盖了至少与基本功能组块(例如执行特定逻辑功能的器件集合)一样大面积的平行脊部的集合。提供了以该方式确定脊部尺寸的波纹状衬底可以受益地减小对于在功能组块内器件之间额外互联布线的需求。更大的脊部集合可以同样地减小功能组块之间互联布线的需求。
例如，图13示出了波纹状衬底1390，其包括平行脊部1391的集合，可选地提供了存在于脊部1391之间的脊部隔离材料1392(备选的，可以执行电介质形成操作以形成脊部隔离材料1392)。脊部1391基本上类似于如前所述的脊部1191，并且具有预定的高度(图11中HR)、宽度(图11中WR)、间距(图11中SP)以及成分。有源区域1301(由虚线所示)展示了其中将要形成电路的功能元件的位置。
注意，尽管脊部1391尺寸上非常类似，但是脊部1391的成分可以改变。例如，在脊部分组1391A中，形成了层1002、1004和1006的硅可以具有(110)表面晶向，而在脊部分组1391B中形成了层1002、1004和1006的硅可以具有(001)表面晶向。接着，如果有源区域1301-1和1301-2展示了其中将要形成PMOS器件的区域，则脊部分组1391A中的脊部1391提供了对于PMOS性能优化的表面晶向。类似的，如果有源区域1301-3和1301-4展现了其中将要形成NMOS器件的区域，脊部分组1391B中脊部1391提供了对于NMOS性能优化的表面晶向。
申请人由此孤立地公开了在此所述的每个单个特征以及两个或多个这些特征的任意组合，在这方面来说这些特征或组合能够按照本领域技术人员的公知常识基于作为整体的本发明说明书而执行，不论这些特征或特征组合是否解决了在此所述的任何问题，并且不陷于权利要求的范围。申请人指示本发明的特征可以由任何这些特征或特征组合而构成。考虑导前述说明书，对于本领域技术人员明显的是可以在本发明范围内做出各种修改。
为了解释和说明目的已经提供了对本发明优选实施例的前述描述说明。并非意在穷举或者将本发明限定于所公开的精确形式。明显地，许多修改和变形对于本领域技术人员将是明显的。特别地，并且不受限制的，明确地将本专利申请的背景技术部分中描述、提出或参考包含的任何和所有变形例通过参考引用而并入本发明实施例的说明书中。此外，在此相对于任何一个实施例描述、提出或参考包含的任何和所有变形例也将视作适用于其他所有实施例。选择并且描述在此所述的实施例以便于最佳地解释本发明的原理及其实际应用，由此使得本领域技术人员对于各个实施例并且采用适用于特定使用预期的各个修改例而理解本发明。意在由以下权利要求及其等价方式限定本发明的范围。

Claims (48)

1.一种集成电路晶体管结构，包括：
半导体材料的本体，所述本体具有纵向间隔开的掺杂的第一和第二源极区域/漏极区域，并且进一步具有至少第一表面，所述本体进一步具有纵向地位于所述第一和第二源极区域/漏极区域之间的沟道区域；
栅极导体，布置在所述本体外，所述栅极导体具有面向所述第一表面并且至少部分地沿着所述沟道区域的至少一部分纵向定位的第一部分；以及
电介质材料，在所述栅极导体与所述本体的所述第一表面之间，
所述本体包含调整区域，所述调整区域纵向地在所述沟道区域内并且以第一距离间隔在所述第一表面背后，以及与所述第一和第二源极区域/漏极区域纵向地间隔开，
其中所述调整区域包括调整区域材料，所述调整区域材料在每个纵向位置处具有至少当所述晶体管在关断状态时与在相同纵向位置处的相邻本体材料不同的导电率。
2.根据权利要求1所述的结构，其中所述本体的第一表面是所述本体的顶表面。
3.根据权利要求2所述的结构，其中所述本体包括从晶片表面垂直地延伸的鳍。
4.根据权利要求1所述的结构，其中所述本体包括从晶片表面垂直地延伸的鳍，其中所述第一表面是所述鳍的第一侧表面。
5.根据权利要求4所述的结构，其中所述电介质材料进一步布置在所述本体的第二表面上，所述第二表面是与所述第一侧表面侧向相对的所述鳍的第二侧表面，
其中所述栅极导体包括面向所述第二表面布置并且通过所述电介质材料与所述第二表面分隔开的第二部分，以及
其中所述调整区域进一步以第二距离间隔在所述第二表面背后。
6.根据权利要求5所述的结构，其中所述第一表面和所述第二表面是垂直的。
7.根据权利要求5－6中任一项所述的结构，其中所述电介质材料进一步布置在作为所述本体的顶表面的所述本体的第三表面上，
其中所述栅极导体包括面向所述第三表面布置并且通过所述电介质材料与所述第三表面分隔开的第三部分，以及
其中所述调整区域进一步以第三距离间隔在所述第三表面背后。
8.根据权利要求1所述的结构，其中所述本体的第一表面环绕所述本体。
9.根据权利要求1－8中任一项所述的结构，其中当所述晶体管在关断状态时，所述调整区域材料的导电率小于在每个纵向位置处的相邻本体材料的导电率。
10.根据权利要求1－9中任一项所述的结构，其中所述调整区域材料是电介质。
11.根据权利要求1－9中任一项所述的结构，其中所述调整区域材料是空气。
12.根据权利要求1－8中任一项所述的结构，其中当所述晶体管在关断状态时，所述调整区域材料的导电率大于在每个纵向位置处的相邻本体材料的导电率。
13.根据权利要求1－8以及12中任一项所述的结构，其中所述调整区域材料是金属。
14.根据权利要求1－8以及12中任一项所述的结构，其中所述调整区域材料是重掺杂半导体。
15.根据权利要求1－8以及12中任一项所述的结构，其中所述调整区域材料包括具有与所述源极区域/漏极区域相反掺杂类型的半导体材料，并且比将所述半导体材料与所述第一表面分隔开的材料被更重地掺杂。
16.根据权利要求1－14中任一项所述的结构，其中所述调整区域材料将机械应力引入相邻本体材料中。
17.根据权利要求1－14中任一项所述的结构，其中所述晶体管结构形成N沟道晶体管，以及其中所述调整区域材料引入纵向张应力至所述相邻本体材料中。
18.根据权利要求1－14中任一项所述的结构，其中所述晶体管结构形成P沟道晶体管，以及其中所述调整区域材料引入纵向压应力至所述相邻本体材料中。
19.一种集成电路晶体管结构，包括：
半导体材料的本体，所述本体具有纵向间隔开的掺杂的第一和第二源极区域/漏极区域并且进一步具有至少第一表面，所述本体进一步具有纵向地位于所述第一和第二源极区域/漏极区域之间的沟道区域；
栅极导体，布置在所述本体外，所述栅极导体具有面向所述第一表面并且至少部分地沿着所述沟道区域的至少一部分纵向定位的第一部分；以及
电介质材料，在所述栅极导体与所述本体的第一表面之间，
所述本体包含电介质材料，纵向地在所述沟道区域内并且以第一距离间隔在所述第一表面背后，以及与所述第一和第二源极区域/漏极区域纵向地间隔开。
20.根据权利要求19所述的结构，其中所述电介质材料包括空气。
21.一种集成电路晶体管结构，包括：
半导体材料的本体，所述本体具有纵向间隔开的掺杂的第一和第二源极区域/漏极区域并且进一步具有至少第一表面，所述本体进一步具有纵向地位于所述第一和第二源极区域/漏极区域之间的沟道区域；
栅极导体，布置在所述本体外，所述栅极导体具有面向所述第一表面并且至少部分地沿着所述沟道区域的至少一部分纵向定位的第一部分；以及
电介质材料，在所述栅极导体与所述本体的第一表面之间，
所述本体包含导电材料，纵向地在所述沟道区域内并且以第一距离间隔在所述第一表面背后，以及与所述第一和第二源极区域/漏极区域纵向地间隔开。
22.根据权利要求21所述的结构，其中所述导电材料包括金属。
23.根据权利要求21所述的结构，其中所述导电材料包括重掺杂半导体。
24.根据权利要求23所述的结构，其中所述导电材料包括具有与所述源极区域/漏极区域相反掺杂类型的半导体材料，并且比将所述半导体材料与所述第一表面分隔开的材料被更重地掺杂。
25.一种用于制造集成电路晶体管结构的方法，包括如下步骤：
提供半导体材料的本体，所述本体具有纵向间隔开的掺杂的第一和第二源极区域/漏极区域并且进一步具有至少第一表面，所述本体进一步具有纵向地位于所述第一和第二源极区域/漏极区域之间的沟道区域；
在所述本体外形成栅极导体，所述栅极导体具有面向所述第一表面并且至少部分地沿着所述沟道区域的至少一部分纵向定位的第一部分；
在所述栅极导体与所述本体的第一表面之间形成电介质材料；以及
在所述本体中形成调整区域，所述调整区域纵向地布置在所述沟道区域内并且以第一距离间隔在所述第一表面背后，以及与所述第一和第二源极区域/漏极区域纵向地间隔开；
其中所述调整区域包括调整区域材料，所述调整区域材料在每个纵向位置处具有至少当所述晶体管在关断状态时与在相同纵向位置处相邻本体材料不同的导电率。
26.根据权利要求25所述的方法，其中所述调整区域材料包括电介质。
27.根据权利要求25所述的方法，其中所述调整区域材料包括电导体。
28.一种用于制造集成电路晶体管结构的方法，包括如下步骤：
提供中间结构，所述中间结构包括：
材料的本体，所述本体具有包括调整区域材料的调整层，以及半导体材料的上层，所述上层位于所述调整层之上，
栅极导体，在所述本体外，所述栅极导体具有在所述本体的至少三个侧边上面向所述本体并且限定所述本体的沟道区域的部分，所述本体具有纵向相对的第一端表面和第二端表面，所述栅极导体沿纵向方向延伸越过所述本体，以及
电介质材料，在所述栅极导体与所述本体之间，
分别在所述本体的第一端表面和第二端表面上形成第一额外的材料和第二额外的材料；以及
形成分别与所述第一额外的半导体材料和第二额外的半导体材料纵向相邻的源极区域和漏极区域，
其中所述调整区域材料在每个纵向位置处具有至少当所述晶体管在关断状态时与在相同纵向位置处半导体材料的上层不同的导电率，
其中所述第一额外的材料至少当所述晶体管在关断状态时比所述源极材料导电性更小，以及
其中所述第二额外的材料至少当所述晶体管在关断状态时比所述漏极材料导电性更小。
29.根据权利要求28所述的方法，其中所述调整区域材料包括电介质。
30.根据权利要求28所述的方法，其中所述调整区域材料包括电导体。
31.根据权利要求28所述的方法，其中所述调整区域材料包括具有比所述上层中的半导体材料的带隙更宽带隙的材料。
32.根据权利要求28－31中任一项所述的方法，其中所述调整区域材料包括多个材料子层。
33.根据权利要求28－32中任一项所述的方法，其中所述材料的本体进一步具有在所述调整层下方的半导体材料的下层。
34.根据权利要求33所述的方法，其中所述半导体材料的上层和下层是相同的。
35.根据权利要求28－34中任一项所述的方法，其中所述材料本体中的调整区域材料通过包括半导体的另外的材料而与所述电介质材料侧向地间隔开。
36.根据权利要求28－34中任一项所述的方法，进一步包括在所述本体与所述电介质材料之间侧向地形成另外的半导体材料的步骤。
37.根据权利要求28－36中任一项所述的方法，其中所述第二额外的材料是具有分别与所述源极和漏极材料相反掺杂类型的半导体材料。
38.一种晶片，包括在衬底上形成的第一多个平行脊部，其中每个所述脊部包括：
调整层，包括调整区域材料以及在所述调整层之上的半导体材料的上层，
其中所述调整区域材料包括半导体材料，以及
其中所述脊部被外延生长成使得所述调整区域材料比所述半导体材料的上层被更重地掺杂。
39.根据权利要求38所述的晶片，其中每个所述脊部具有两个侧向相对表面，
进一步包括，在每个所述侧向相对表面上，比所述调整区域材料较少重掺杂的半导体材料。
40.根据权利要求38－39中任一项所述的晶片，其中所述调整区域材料包括多个材料子层。
41.根据权利要求38－40中任一项所述的晶片，其中每个所述脊部进一步具有在所述调整层下方的半导体材料的下层。
42.根据权利要求41所述的晶片，其中所述半导体材料的上层和下层是相同的。
43.根据权利要求41－42中任一项所述的晶片，其中所述脊部被外延生长成使得所述调整区域材料也比所述半导体材料的下层被更重地掺杂。
44.根据权利要求38－43中任一项所述的晶片，其中每个所述脊部进一步具有在其上形成的栅极堆叠材料。
45.根据权利要求38－44中任一项所述的晶片，其中在所述第一多个平行脊部中的所有脊部基本上始终跨衬底延伸。
46.根据权利要求38－45中任一项所述的晶片，进一步包括在所述衬底上形成的第二多个脊部。
47.根据权利要求38－44中任一项所述的晶片，其中所述衬底被划片为多个裸片，以及
其中在所述第一多个平行脊部中的所有脊部仅在所述多个裸片的第一裸片内延伸并且基本上始终跨所述第一裸片延伸。
48.根据权利要求38－44中任一项所述的晶片，其中所述衬底被划片为多个裸片，
进一步包括在所述衬底上形成的第二多个脊部，
其中在所述第一多个平行脊部中的所有脊部仅在所述多个裸片的第一裸片内延伸，并且在所述第二多个平行脊部中的所有脊部仅在所述多个裸片的第二裸片内延伸。
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