JP2005277352A - 電界効果トランジスタ - Google Patents

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Abstract

【課題】 ソース・ドレインの浅接合化及び寄生抵抗低減のためにショットキーソース・ドレイン構造を用いながら、コンタクト抵抗を低減して駆動力の向上をはかる。
【解決手段】 チャネル領域を構成する第１の半導体領域１１ａと、第１の半導体領域１１ａ上にゲート絶縁膜１３を介して形成されたゲート電極１４と、第１の半導体領域１１ａをチャネル長方向から挟んで形成されたソース電極１５及びドレイン電極１７と、第１の半導体領域１１ａとソース電極１５及びドレイン電極１７との間にそれぞれ形成され、第１の半導体領域１１ａよりも不純物濃度が高い第２の半導体領域１６，１８とを具備してなる電界効果トランジスタにおいて、ソース電極１５及びドレイン電極１７は、ゲート電極１４に対してオフセットされてなり、ソース電極１５側の第２の半導体領域１６は、平衡状態においてチャネル長方向の全体が空乏化される厚さ以下である。
【選択図】 図１

Description

本発明は、半導体集積回路を構成するＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタに係わり、特にソース・ドレイン部分の改良をはかったＭＩＳ型電界効果トランジスタに関する。
電界効果トランジスタの高性能化は、スケーリング則に基づいた微細化により達成されてきた。しかしながら、ゲート長が１５ｎｍ以下の世代では、１０ｎｍ程度の非常に浅くかつ７００Ω以下の低抵抗のソース・ドレインが要求され、不純物拡散層でこれを実現することは困難となっている。
近年、従来のｐｎ接合の代わりに、ソース・ドレインとしてショットキー（金属−半導体）接合を用いたＭＯＳＦＥＴが提案されている。このショットキーソース・ドレイン構造のＭＯＳＦＥＴでは、ソース・ドレイン部に金属を用いるので極めて浅い接合が形成可能である。また、金属の低抵抗率により寄生抵抗を極めて低く抑えられる、などの種々の利点があり、次世代の電界効果トランジスタとして期待されている。
しかしながら、この種のショットキーソース・ドレイン構造のＭＯＳＦＥＴでは、金属ソース・ドレインとチャネル半導体との界面に生じるショットキーバリアに起因するコンタクト抵抗のため、大きな駆動力が得られないという問題があった。また、ソース・ドレイン電極がゲート電極に対してオフセットされたショットキーソース・ドレイン構造も提案されている（例えば、特開２００２−９４０５８号公報参照）。この素子においても同様に、ショットキーバリアに起因するコンタクト抵抗のため、大きな駆動力が得られないという問題があった。
特開２００２−９４０５８号公報
上記のように、ソース・ドレインの浅接合化及び寄生抵抗低減にはショットキーソース・ドレイン構造を有する電界効果トランジスタが有効であるが、この種のトランジスタではショットキーバリアに起因するコンタクト抵抗増大のため、大きな駆動力が得られないという問題があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ソース・ドレインの浅接合化及び寄生抵抗低減のためにショットキーソース・ドレイン構造を用いながら、コンタクト抵抗を低減して駆動力の向上をはかり得る電界効果トランジスタを提供することにある。
上記課題を解決するために本発明は、以下のような構成を採用している。
本発明は、ＭＩＳ型電界効果トランジスタにおいて、チャネル領域を構成する第１の半導体領域と、第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、第１の半導体領域をチャネル長方向から挟んで形成されたソース電極及びドレイン電極と、第１の半導体領域と前記ソース電極及びドレイン電極との間にそれぞれ形成され、第１の半導体領域よりも不純物濃度が高い第２の半導体領域とを具備してなり、前記ソース電極は、チャネル方向に対して前記ソース電極が前記ドレイン電極と離れる方向に前記ゲート電極とオフセットされてなり、前記ソース電極側の第２の半導体領域は、前記ソース電極と第２の半導体領域との平衡状態においてチャネル長方向の全体が空乏化される厚さ以下であることを特徴とする。
また本発明は、ＭＩＳ型電界効果トランジスタにおいて、チャネル領域を構成する第１の半導体領域と、第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、第１の半導体領域をチャネル長方向から挟んで形成されたソース・ドレイン電極と、第１の半導体領域と前記ソース・ドレイン電極との間にそれぞれ形成され、第１の半導体領域よりも不純物濃度が高い第２の半導体領域とを具備してなり、前記ソース・ドレイン電極は、チャネル方向に対して前記ソース・ドレイン電極が互いに離れる方向に各々前記ゲート電極とオフセットされてなり、第２の半導体領域は、前記ソース・ドレイン電極と第２の半導体領域との平衡状態においてチャネル長方向の全体が空乏化される厚さ以下であることを特徴とする。
本発明によれば、ソース電極及びドレイン電極（金属ソース・ドレイン領域）をチャネル方向に対してゲート電極とオフセットさせ、第２の半導体領域を、ソース電極と第２の半導体領域との平衡状態においてチャネル長方向の全体が空乏化される厚さ以下に設定している。これは、第２の半導体領域が完全に空乏化したＭＩＳ型電界効果トランジスタに関して、その金属ソース・ドレイン領域がゲート電極に対してオフセットした構造とみなすことができる。そして、このような構造では、オフリーク電流値を揃えた場合に、オフセット無し又はオーバーラップしている素子に比べ大きな駆動力を与えることができる。
即ち、ソース・ドレインの浅接合化及び寄生抵抗低減のためにショットキー接合を用いながら、コンタクト抵抗を低減して駆動力の向上をはかることができる。その結果、低い消費電力により高速に動作する半導体装置を実現することが可能となる。
また、金属ソース・ドレイン領域を第２の半導体領域の第１の半導体領域端が、第１の半導体領域において、ゲート電極に印加される電圧による電界の及ぶ範囲の境界に位置に配置することにより、ソース端の電界強度を最大にし、駆動電流とオフリーク電流の比を増大させることができる。
以下、本発明の詳細を図示の実施形態によって説明する。
(第１の実施形態)
図１は、本発明の第１の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。このトランジスタは、付加拡散層を有するショットキーソース・ドレイン構造のｐチャネルＭＯＳＦＥＴであり、ゲート長は２０ｎｍとした。
ｎ型Ｓｉ基板（第１の半導体領域）１１にＳｉ酸化膜等からなる素子分離絶縁膜１２が埋め込み形成され、素子分離絶縁膜１２で囲まれた素子形成領域において、チャネル領域１１ａ上にゲート絶縁膜１３を介してゲート電極１４が形成されている。また、チャネル領域１１ａをチャネル長方向から挟んで、ショットキーソース・ドレインとなるソース電極１５及びドレイン電極１７が形成されている。ここで、ゲート電極１４及びソース・ドレイン電極１５，１７としては、エルビウムシリサイドが用いられている。
ソース電極１５とチャネル領域１１ａとの間にはｐ+ 層からなるソース側付加拡散層（第２の半導体領域）１６が形成され、ドレイン電極１７とチャネル領域１１ａとの間にはドレイン側付加拡散層（第２の半導体領域）１８が形成されている。ここで、付加拡散層１６はソース電極１５の下部にも形成され、付加拡散層１８はドレイン電極１７の下部にも形成されている。
ゲート電極１４の側面には、ゲート側壁絶縁膜２１が形成されている。そして、基板表面を覆うように層間絶縁膜２３が形成され、この層間絶縁膜２３にソース電極１５及びドレイン電極１７と接続するためのコンタクトホールが設けられ、コンタクトホール内に配線２２が埋め込み形成されている。
本実施形態ではソース側付加拡散層１６は、ソース電極１５と付加拡散層１６との平衡状態において完全に空乏化していることが必要である。具体的には、エルビウムシリサイドのシリコンに対するバリア高さΦb は０．３ｅＶであり、付加拡散層１６のピーク濃度は１×20ｃｍ-3であり、そのチャネル方向長さＷｄは４ｎｍであり、ソース電極１５と付加拡散層１６の熱平衡状態において、ショットキーバリアによりほぼ完全に空乏化する。
ソース電極１５はゲート電極１４のエッジとのオーバーラップを持たず、オフセットを持ち、オフセットの長さＬMGを３ｎｍ以下としていることが本実施形態の特徴である。このとき、後に図２を用いて説明するように、ソース電極１５と基板シリコンとの間のコンタクト抵抗が、ゲートに起因する電界によって低減され、付加拡散層のない場合に比べて、駆動力が大きく増大する。図１の実施形態ではゲート電極１４にエルビウムシリサイドを用いたが、必要に応じて、任意のメタル若しくはポリシリコン、又はそれらの積層膜をゲート電極として用いてよい。
また、ドレイン電極１７及びドレイン側の付加拡散層１８に関しては、必ずしも上記のような条件設定は必要ないが、一般的にはソース・ドレインは同じ形状に同時に形成するため、これらに関してもソース電極１５及びソース側の付加拡散層１６と同様に定めればよい。
比較のために図１３に、拡散層ソース・ドレインのコンタクト領域にシリサイド領域を設けた従来のＭＯＳＦＥＴ構造を示す。図１３中の１１１〜１２３は図１中の１１〜２３に相当するが、１１６はソース拡散層、１１８はドレイン拡散層である。
図１３のＭＯＳＦＥＴでは、ソース・ドレイン拡散層１１６，１１８がソース・ドレイン電極としてのシリサイド領域に隣接しており、この界面でコンタクト抵抗を生じる。このコンタクト抵抗は、ゲートによる電界の影響を受けない。従来のＭＯＳＦＥＴ構造ではシリサイド領域とゲート端との間のソース領域の長さが長く、いずれのバイアス条件においても、ゲートバイアスに拘わらずゲートによる電界はシリサイド領域に到達しない。これと異なり本実施形態においては、動作時にゲートによる電界がソース電極１５とシリコンの界面のバリアを薄くし、界面のトンネル電流を増大させ、コンタクト抵抗を低減することになる。
図２を用いて、図１の構造のＭＯＳＦＥＴの３ｎｍ以下のゲートオフセットが電気特性に与える効果を説明する。図２（ａ）は、図１のＭＯＳＦＥＴ構造断面図を模式的に示したものである。付加拡散層長さＷｄがＬMGよりも長くなっているが、一般的には、これらの長さの関係は逆転していてもよい。図２（ｂ）（ｃ）（ｄ）においては、いずれの場合もソース電極１５に０Ｖのバイアスを印加しており、図２（ｂ）（ｃ）（ｄ）の各々は様々なゲートバイアスを印加した場合のチャネル表面でのポテンシャルエネルギー分布のソース端付近の部分を模式的に示したものである。ドレイン電極１７にはゼロより大きい任意のバイアスを付加している。
図２（ｂ）は、ゲートバイアスを調節し、ソース電極１５の仕事関数とソース側付加拡散層１６のフェルミレベルとが一致した状態を示す。このとき、ソース電極１５とソース側付加拡散層１６とは熱平衡となっている。具体的には例えば、ゲート電極１４の仕事関数とソース電極１５の仕事関数が同じであれば、ソースバイアスと同じくゲート電極１４にも０Ｖを印加すればよく、その他の場合にはゲート電極１４とソース電極１５の仕事関数の差とゲート絶縁膜１３の厚さに応じて、適宜ゲートバイアスを調節すればよい。図２（ｂ）は本実施形態を説明するためのポテンシャル分布の基準を示す図である。本実施形態では、この時のゲートバイアスは０Ｖである。
本実施形態のソース側付加拡散層１６は、図２（ｂ）に示す熱平衡状態において、ショットキーバリアΦb によりその全体が空乏化している。付加拡散層１６の活性不純物の電荷による電界により、ショットキーバリアは薄くなり、付加拡散層１６がない場合に比べて、コンタクト抵抗は小さくなる。この点は、図１３に示した従来のＭＯＳＦＥＴのシリサイドとソース拡散層とのコンタクト抵抗の状況と本質的に同じである。しかし、本実施形態では従来のＭＯＳＦＥＴとは異なり、ショットキーバリアΦb により付加拡散層１６はその全体が空乏化している。このため、従来と異なり、ソース電極１５をゲート近くに配置しても、短チャネル効果が抑制される。
図２（ｃ）は、本実施形態において正のゲートバイアスを印加していった時のポテンシャル分布を示す。本実施形態では、ソース電極１５がゲート端近くに配置されているため、ゲートバイアスに応じてゲート端近くのショットキーバリアの裾部分のポテンシャルエネルギーが低くなるが、ゲートバイアスが小さい時にはゲートの電界はショットキーバリアの幅には影響を与えず、このバイアス条件でのコンタクト抵抗低減は小さい。
図２（ｄ）は、ゲートバイアスをさらに印加した場合のポテンシャルエネルギー分布であり、図２（ｄ）中の点線はその最大値である電源電圧Ｖddまで印加した時のポテンシャルエネルギー分布である。図２（ｄ）に示すようにゲート電界によりショットキーバリアの電界が大きくなる時、ショットキーバリアは薄くなり、コンタクト抵抗は小さくなる。
ゲートバイアスをＶddまで印加した時にも図２（ｃ）となる程度にＬMGが大きい時、コンタクト抵抗をゲートバイアスによって低減することはできない。LMGの許容範囲は平衡状態でのショットキーバリアでの最大電界と、ショットキーバリア高さと、Ｖddとによって見積もることができる。最大電界によりＬMGの距離を経た時のポテンシャルエネルギー差程度よりもＶddが大きければよい。
このような検討に基づいて次の式（１）が導かれる。
ＶG DSch ＝ＥDSch・ＬMG−Φb ＜Ｖdd …（１）
ここで、ＥDSchは平衡状態でのソース側付加拡散層１６のソース電極１５との界面における電界、Φb はソース電極１５のソース側付加拡散層１６に対するバリア高さ、Ｖddは電源電圧である。式（１）から、ＬMGはΦb と不純物領域濃度とに応じて、次の式（２）のように定義される。
０＜ＬMG＜（Ｖdd＋Φb）／ＥDSch …（２）
なお、電界ＥDSchは、
ＥDSch＝｛２ｑＮ（Ｖbi−ｋＴ／ｑ）／εs ｝1/2 …（３）
Ｖbi＝Φb −｛Ｅg ／２−ｋＴ・ｌｎ（Ｎ／ｎi）}…（４）
と定義されるものである。但し、ｑ：電子電荷、Ｅg ：チャネル領域１１ａのバンドギャップ、εs ：チャネル領域１１ａの誘電率、ｎi：チャネル領域１１ａの真正キャリア密度、Ｔ：絶対温度、ｋ：ボルツマン係数である。
従って、ソース電極１５とゲート電極１４との距離（オフセット量）を上記式（２）で定まるＬMGの範囲に設定すればよい。なお、本実施形態では、バルクプレーナー構造として説明したが、完全空乏化型ＳＯＩＭＯＳＦＥＴにおいても本質的に同じ効果を説明できる。
また、本発明は本質的には、メタルソースのチャネル側に活性不純物電荷の分布を有するＭＯＳＦＥＴにおいて、ゲートによる電界がショットキーバリアの幅を薄くしてコンタクト抵抗を低減することを特徴としている。従って、ソース電極１５と付加拡散層１６とゲート電極１４との関係は、必ずしも図１の構造に限らない。例えば、ゲート電極１４の近くのシリコン表面に加工に起因する複数の段差があってもよい。また、ゲート電極１４とソース電極１５とが同じ平面上に位置していなくてもよく、更には互いに角度を持って配置していてもよい。例えば、基板に対して垂直な平面に沿って電流が流れる、いわゆるＦＩＮ−ＦＥＴの場合にも適用できる。ゲート電極１４の電界が電流経路上のシリコンとソース電極１６との界面に到達していれば、本質的に本発明の効果を発揮する。
このように本実施形態では、ゲート電極１４とソース電極１５とのオフセットの長さを３ｎｍ以下とし、ゲート電極１４の電界によってショットキーコンタクト抵抗が低減される構造を実現しており、同時に、従来のショットキーソース・ドレイン構造ＭＯＳＦＥＴと同様に、拡散層ソース・ドレインよりも低いソース・ドレイン抵抗を有するという利点を保持している。また、本実施形態はｐチャネルＭＯＳＦＥＴの場合を例に説明したが、不純物及び電圧の極性を逆にすることによりｎチャネルＭＯＳＦＥＴの場合にも適用でき、高性能ＣＭＯＳを実現できる。このように、本実施形態のＭＩＳＦＥＴ構造を用いることにより、高性能，低消費電力の集積回路を実現することができる。
なお、本実施形態においては、ソース・ドレイン電極のオフセット及び付加拡散層の厚さの規定を特にソース側で規定したが、ドレイン側もこれと同じにすればよい。厳密に言えば、ドレイン側は必ずしもソース側と同じにする必要はないが、ソース・ドレインを同時に形成することを考えると同じに形成した方が望ましい。
（第２の実施形態）
本発明の第２の実施形態として、前記図１の構造において、ゲート電極１４とソース電極１５との距離ＬMGの許容範囲を設定する方法について説明する。
図３は、ゲート電極１４とソース電極１５との距離ＬMGの許容範囲を、ショットキーバリア高さに応じて求めたものである。横軸は付加拡散層１６の不純物濃度、縦軸は距離ＬMGを示している。
図３のグラフから、図１のＭＯＳＦＥＴ構造において、第１の実施形態の場合よりも高い付加拡散層濃度を用いることができる。このとき、ショットキーバリアの最大電界は大きくなるので、ゲートの電界によってショットキーバリア幅を制御するためにはソース電極１５をゲート電極１４に近づける必要がある。
なお、図３のグラフでは、式（１）を変形して式（２）とし、Ｖdd＝０．８５Ｖで、バリア高さ０．１ｅＶの場合に、ＬMGの許容範囲の付加拡散層濃度依存性を求めている。式（２）及び図３の導出においてはゲート仕事関数とソース電極の仕事関数の差は無視し、また、ゲートバイアスによるポテンシャル分布の詳細な分布は用いず、ショットキーバリアの最大電界を用いてＬMGの許容範囲を算出している。
しかし、本実施形態の示すところはそれらの細かな詳細ではなく、ショットキーバリア高さと付加拡散層濃度に対応して、ＬMGの許容範囲が１桁以上変化することを示したものである。
また、デバイスシミュレーションを用いてメタルソース・ドレインに本発明の付加拡散層を設けた場合についてシミュレーションを行った。この時に高い駆動力を示したＬＭＧの値を図３の黒丸印で示す。デバイスシミュレーションにおいては、ショットキーバリアをトンネリングによって流れる電流値を考慮し、印加されるゲートバイアス及びドレインバイアスに対するＭＯＳＦＥＴの動作を計算し、本実施形態のＭＯＳＦＥＴ構造による特徴が詳細に反映されている。図３の黒丸印に示すように、式（２）による実線と同様に付加拡散層濃度に依存する結果が得られた。これらにより、本実施形態のＭＯＳＦＥＴにおいて高い駆動力を得るためには、バリア高さ０．１ｅＶ程度の時、
(1) 付加拡散層の濃度が５×１０19ｃｍ-3以上の時は、ＬMGを１２ｎｍ以下とすればよい。
(2) 付加拡散層の濃度が１．５×１０20ｃｍ-3以上の時は、ＬMGを８ｎｍ以下とすればよい。
(3) 付加拡散層の濃度が１×１０22ｃｍ-3以上の時は、ＬMGを１ｎｍ以下とすればよい。
図４に、デバイスシミュレーションを用いて図３の黒丸印で示したものと同様のシミュレーションを行い、望ましいＬMGの値を求めた結果のバリア高さ依存性を求めた結果を示す。図４に示したシミュレーションでは、付加拡散層の活性濃度ピーク値は５×１０19ｃｍ-3から５×１０20ｃｍ-3の間としている。図４より、
(4) バリア高さ０．３ｅＶ程度以下の時、ＬMGは１６ｎｍ以下とすればよい。
(5) バリア高さ０．２ｅＶ程度以下の時、ＬMGは１２ｎｍ以下とすればよい。
(6) バリア高さ０．１ｅＶ程度以下の時、ＬMGは８ｎｍ以下とすればよい。
これらの範囲内での最適な距離ＬMGの値は、コンタクト抵抗に依存する駆動力と、短チャネル効果とのバランスにより、設計に応じて、試作及びデバイスシミュレーション等の解析を用いて設定される。ＬMGが小さいほどコンタクト抵抗は小さくなるが、短チャネル効果は逆に悪化するためである。Ｖddが０．８５Ｖよりも小さい場合にも、適切なＬMGの値は上記の範囲に含まれる。Ｖddが０．８５Ｖよりも大きい場合には上記の範囲よりもＬMGが大きくてもよい場合があるが、上記の範囲を参考にして設計条件に応じて設定すればよい。
なお、前記式（２）の不等式では、距離ＬMGが実質的に正の値であることを前提としている。ＬMGが正であるとは、チャネル部分の基板表面に隣接するソースメタル構造の端の原子が、ゲート端のゲート電極構造を形成する端の原子と、実質的にオフセットしているとする。この状況は、ソースメタル端付近を断面ＴＥＭ写真等で観察することにより確認できる。
また、一般に高濃度に不純物が導入された時、電気的に活性になり電荷分布を生じるのは導入工程に応じた不純物の固溶限以下に限られる。導入された不純物濃度の全部が活性化されていない場合には、化学的濃度ではなく活性不純物の濃度を用いる。本発明において不純物濃度と記載しているのは、電荷分布を生じる活性不純物濃度の意味であり、半導体層内に導入された不純物のうち全部が電気的に活性化されていなくてもよい。
また、本実施形態では、付加拡散層の特徴を濃度という指標で表現したが、本実施形態は本質的には、ショットキーバリア高さに応じて、ソース電極に隣接するシリコン領域中に不純物原子による電荷が含まれる場合に、その個数が大きくなるに従ってＬMGを小さくする必要があることを示すものである。従って、必ずしも不純物濃度の値を求めることは本実施形態において必要ではない。不純物電荷によって薄くなっているショットキーバリアが、動作時にゲートによる電界によってさらに薄くなることを実現するＬMGを用いることが本質である。
本実施形態はｐチャネルＭＯＳＦＥＴの場合について述べたが、ショットキーバリア高さと付加拡散層濃度とショットキーバリアによる電界の関係はｎチャネルＭＯＳＦＥＴの場合も同じであり、極性に対応する符号を考慮することによってｎチャネルＭＯＳＦＥＴにも適用することができる。
（第３の実施形態）
本発明の第３の実施形態として、図１のＭＯＳＦＥＴの製造方法について、図５（ａ）〜（ｄ）を参照して説明する。
まず、図５（ａ）に示すように、周知の方法によりｎ型Ｓｉ基板１１の素子分離領域に素子分離絶縁膜１２を埋め込み形成する。次いで、５ｎｍ程度の犠牲酸化膜を形成した後に、しきい電圧を調節するためのチャネル不純物をイオン注入によって導入する（図示せず）。続いて、犠牲酸化膜を剥離した後、実効酸化膜厚さ１ｎｍ程度のゲート絶縁膜１３を形成する。次いで、リソグラフィの方法により、ゲート電極１４を形成する。その後、オフセットスペーサを形成するためのＴＥＯＳ膜を堆積し、異方性エッチングを用いた側壁残しの方法により、５ｎｍのオフセットスペーサ２５を形成する。
次いで、図５（ｂ）に示すように、例えば１．５ｋｅＶのＢＦ2 を用いて、ソース・ドレイン付加拡散層１６，１８を形成するためのイオン注入を行う。このとき、オフセットスペーサ２５の厚さとイオン注入の条件、更にはこの後の活性化アニール条件は、後に形成するソース・ドレイン電極１５，１７としてのメタルによるショットキーバリアによって付加拡散層が完全に空乏化するように選ばれている。ここで、しきい電圧をさらに調節しまた短チャネル効果を抑制するために、ゲート電極１４及びオフセットスペーサ２５をマスクとして斜めイオン注入を行い、いわゆるハロー不純物をチャネル領域に導入してもよい。
次いで、例えばフラッシュランプアニールによる活性化アニールを行い、ソース・ドレイン付加拡散層の形成のための不純物を活性化し、図５（ｃ）に示すように、横方向の拡散を制御して付加拡散層領域１６，１８を形成する。ここで、この後に形成するソース電極１５に隣接する付加拡散層領域１６の不純物濃度は最終的に１×１０20ｃｍ-3となるように調節した。
次いで、オフセットスペーサ２５を除去した後、図５（ｄ）に示すように、側壁残しの方法により、ゲート側壁絶縁膜２１を形成する。側壁絶縁膜２１の厚さは４ｎｍとした。続いて、側壁絶縁膜２１をマスクとして、スパッタリングによりニッケル膜を堆積した後にアニールを行い、ニッケルシリサイドによるソース・ドレインのメタル領域（ソース電極１５及びドレイン電極１７）を形成する。このとき、動作時にゲートの電界がソース端のショットキーバリアを薄くし、コンタクト抵抗を低減できる。
次いで、層間絶縁膜２３を全面に堆積し、化学的機械的研磨法（ＣＭＰ法）により表面を平坦化し（図示せず）、続いてリソグラフィの方法により、配線２２を設けるためのコンタクトホールを形成し、更に配線２２のための導電膜を堆積し、ＣＭＰ法により表面を平坦化する。このようにして前記図１に示すような、一素子であるＭＯＳＦＥＴが形成される。これ以降は、配線２２に連なって回路が形成され（図示せず）、他の素子と共になる集積回路が形成される。
なお、本実施形態では、付加拡散層１６の横方向長さとソース電極１５の位置とを調節するために、付加拡散層１６の位置を決定するために一旦形成したオフセットスペーサ２５を剥離し、ソース電極１５の位置を決定するための第２のスペーサ（側壁絶縁膜２１）を形成したが、オフセットスペーサ２５を剥離せず、例えばウェットエッチングにより薄くして用いてもよい。また、ソース電極１５の位置がよりゲートから離れていても良い場合、例えば付加拡散層濃度が低い場合や、ショットキーバリア高さがより高い場合には、オフセットスペーサ２５を剥離せずに残し、この上に厚さを調節して第２のスペーサを追加することにより、ソース電極１５の位置を決定してもよい。いずれの場合にも、オフセットスペーサ厚さと第２のスペーサの厚さの組み合わせにより、付加拡散層不純物分布とソース電極１５のバリア高さに対応して、ゲートの電界が動作時にソース端のショットキーバリア厚さを制御できるように、ソース電極１５の位置と、付加拡散層１６の分布とゲート位置との関係を調節する。
このように、ゲートバイアスによってコンタクト抵抗が抑制されるショットキーソース・ドレイン構造のＭＯＳＦＥＴを用いることによって高性能の集積回路を実現することができる。
(第４の実施形態)
図６は、本発明の第４の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。この実施形態は、ＳＯＩ構造上にショットキーソース・ドレインを有するｎチャネルＭＯＳＦＥＴを形成したものである。
Ｓｉ基板上４１にＳｉ酸化膜等からなる埋め込み絶縁膜４２が形成され、この埋め込み絶縁膜４２上に、第１の半導体領域４３、第２の半導体領域４４（４４ａ，４４ｂ）、及び金属ソース・ドレイン電極４５（４５ａ，４５ｂ）が形成されている。そして、第１の半導体領域４３上にゲート絶縁膜４６を介してゲート電極４７が形成されている。
第１の導体領域４３は、例えば低濃度のｐ型層であり、チャネル領域を形成するものである。第２の半導体領域４４は、例えばＡｓを高濃度にドープしたｎ+ 型層であり、第１の半導体領域４３をチャネル長方向から挟んで、ほぼ完全に空乏化するよう極めて薄く形成されている。ソース・ドレイン電極４５は金属又はシリサイドからなり、第１及び第２の半導体領域４３，４４をチャネル長方向から挟んで形成され、第２の半導体領域４４とショットキー接合を形成している。
本実施形態では、ソース・ドレイン電極４５をゲート電極４７に対してオフセットすることを特徴としている。第２の半導体領域４４の幅は、この領域の不純物濃度が一様の場合は、第２の半導体領域４４とソース・ドレイン電極４５とで形成される空乏層幅と同程度、若しくは空乏層幅以下とする。また、ソース・ドレイン電極４５は第２の半導体領域４４から第１の半導体領域４３へのチャネル長方向電界が単調に増加又は減少する範囲内でゲート電極４７に対して最も離れた位置に配置する。
図７は、第２の半導体領域４４の不純物濃度を１×１０20ｃｍ-3、幅を１ｎｍ、ソース・ドレイン電極４５とで形成されるショットキーバリアを０．１ｅＶとしたときに、ゲートの仕事関数を調整することにより、オフリーク電流を１００ｎＡ／μｍに揃えた場合の駆動電流とオフセットの距離との関係のシミュレーション結果である。オフセットが１〜５ｎｍの範囲において駆動電流が大きくなっており、オフセットが９ｎｍでは駆動電流が小さくなっている。これは、第２の実施形態で説明したＬMGの許容範囲に関する結果と整合するものである。
即ち、図３では、ショットキーバリアが０．１ｅＶで付加拡散層１６の濃度が１×１０20ｃｍ-3の時、望ましい距離ＬMGは８ｎｍとなっており、本実施形態のオフセットが１〜５ｎｍのデータにおいて駆動電流が大きくなり、オフセットが９ｎｍでは駆動電流が小さくなっているのは、図３の説明と一致するものである。
また、このときの空乏層幅Ｗは第２の半導体領域４４の濃度Ｎ、半導体の誘電率εs 、バンドギャップＥｇ、素電荷ｑを用いて次式のように表され、約１ｎｍとなる。
Ｗ＝（εs Ｅｇ／ｑＮ）1/2 …（３）
加えて、ソース電極４５ａと第２の半導体領域４４ａとの界面におけるチャネル方向電界強度のシミュレーション結果を、図８に示す。
前記図７から、オフセットすることにより駆動電流は増加し、ピークを持つことが分かる。この駆動電流が最大になるオフセット距離の場合に、図８に示すソース電極４５ａの端部の電界強度は最大になり、且つ、チャネル長方向電界強度は単調に減少する範囲内で最もゲート電極４７から離れた位置にあることが分かる。従って、オフセットを２．５ｎｍに設定したショットキーＭＯＳＦＥＴにおいて最も大きな駆動電流を得られることが分かる。
なお、不純物濃度がプロファイルを持つ場合は、図９に示すように、ソース・ドレイン電極４５の界面から第１の半導体領域４３の不純物濃度と等しくなるまでの距離を第２の半導体領域４４と定義し、この領域内のチャネル長方向のドーズ量が、ソース・ドレイン電極４５との界面の不純物濃度が等しく分布が一様で完全空乏化する場合のドーズ量と同等になる幅とする。
このように本実施形態によれば、ＳＯＩ構造上にショットキーソース・ドレインを有するｎチャネルＭＯＳＦＥＴにおいて、第１の半導体領域４３からなるｐ型チャネル領域とソース・ドレイン電極４５との間に、第２の半導体領域４６からなるｎ+ 型半導体層を設け、ソース・ドレイン電極４５をチャネル方向に対してゲート電極４７とオフセットさせると共に、ｎ+ 型半導体層の厚さを、ソース・ドレイン電極４５とｎ+ 型半導体層との平衡状態においてチャネル長方向の全体が空乏化される厚さ以下に設定することにより、ショットキーソース・ドレイン構造を用いながら、コンタクト抵抗を低減させることができる。即ち、ソース・ドレインの浅接合化及び寄生抵抗低減のためにショットキーソース・ドレイン構造を用いながら、コンタクト抵抗を低減して駆動力の向上をはかることができ、第１の実施形態と同様の効果が得られる。
（第５の実施形態）
図１０は、本発明の第５の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。本実施形態は、ＳＯＩ上ではなく、Ｓｉ基板上にショットキーソース・ドレイン構造のＭＯＳＦＥＴを形成した例である。前記図６の構造と基本的には同じであるが、第２半導体領域はソース・ドレイン電極の下部には形成されず、ソース・ドレイン電極の側部のみに形成されている。
第１の半導体領域を形成するＳｉ基板５３の表面上に、第２半導体領域５４（５４ａ，５４ｂ）と金属ソース・ドレイン電極５５（５５ａ，５５ｂ）が形成されている。そして、半導体領域５３上にゲート絶縁膜５６を介してゲート電極５７が形成されている。
第１半導体領域５３は、例えば低濃度のｐ型層であり、チャネル領域５３ａを形成するものである。第２の半導体領域５４は、例えばＡｓを高濃度にドープしたｎ+ 型層であり、チャネル領域５３ａをチャネル長方向から挟んで形成され、更にほぼ完全に空乏化するよう極めて薄く形成されている。また、ソース・ドレイン電極５５は金属又はシリサイドからなり、第２の半導体領域５４をチャネル長方向から挟んで形成され、半導体領域５４とショットキー接合を形成している。
本実施形態では、第４の実施形態と同様に、ソース・ドレイン電極５５をゲート電極５７に対してオフセットすることを特徴としている。さらに、第２半導体領域５４の幅、ソース・ドレイン電極５５の位置は第４の実施形態と同様とする。
このような構造であっても、ショットキーソース・ドレイン構造を用いながら、コンタクト抵抗を低減させることができ、第４の実施形態と同様の効果が得られる。
（第６の実施形態）
図１１及び図１２は、本発明の第６の実施形態に係わる電界効果トランジスタの素子構造を説明するためのもので、図１１は全体構成を示す斜視図、図１２（ａ）は図１１を（ａ）方向に切った断面図、図１２（ｂ）は図１１を（ｂ）方向に切った断面図である。本実施形態は、Ｆｉｎ型構造に適用したものである。
Ｓｉ基板６１上にＳｉ酸化膜からなる埋め込み絶縁膜６２が形成され、この埋め込み絶縁膜６２上に、第１及び第２の半導体領域６３，６４（６４ａ，６４ｂ）、金属ソース・ドレイン電極６５（６５ａ，６５ｂ）が形成されている。そして、第１の半導体領域６３を囲むようにゲート絶縁膜６６（６６ａ，６６ｂ）、絶縁膜６７が形成され、更にそれらを囲むようにゲート電極６８が形成されている。
第１の半導体領域６３は例えばｐ型層であり、チャネル領域を形成するものである。第２の半導体領域６４は例えばＡｓを高濃度にドープしたｎ+ 層であり、第１の半導体領域６３をチャネル長方向から挟んでほぼ完全に空乏化するように極めて薄く形成されている。ソース・ドレイン電極６５は金属又はシリサイドからなり、第１及び第２の半導体領域６３，６４をチャネル長方向から挟んで形成され、半導体領域６４とショットキー接合を形成している。
本実施形態では、ソース・ドレイン電極６５をゲート電極６８に対してチャネル長方向にオフセットさせると共に、第２の半導体領域６４の厚さを、ソース・ドレイン電極６５と第２の半導体領域６４との平衡状態においてチャネル長方向の全体が完全空乏化するように十分に薄くしている。これにより、ショットキーソース・ドレイン構造を用いながら、コンタクト抵抗を低減させることができ、第３の実施形態と同様の効果が得られる。
また、本実施形態において、埋め込み絶縁膜６２は必ず必要というわけではなく、Ｓｉ基板６１上に直接、第１及び第２の半導体領域６３，６４、金属ソース・ドレイン電極６５、ゲート絶縁膜６６、絶縁膜６７、ゲート電極６８が形成されていても良い。さらに、絶縁膜６７をゲート絶縁膜６６と同じ材質、厚さに形成することにより、これをゲート絶縁膜として用いても良い。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、半導体材料としてＳｉを用いたが、必ずしもＳｉに限るものではなく、シリコンゲルマニウム（ＳｉＧｅ），ゲルマニウム（Ｇｅ），シリコンカーバイド（ＳｉＣ），ガリウム砒素（ＧａＡｓ），窒化アルミニウム（ＡｌＮ）を用いることが可能である。更に、第１の半導体領域と第２の半導体領域は必ずしも逆の導電型である必要はなく、不純物濃度の異なる同一導電型であっても良い。
また、本発明は、通常のＭＩＳ構造に限るものではなく、Ｆｉｎ型構造やダブルゲート構造などの三次元型も含み、あらゆるＭＩＳ型電界効果トランジスタに対して適用可能である。その他、本発明は、その要旨を逸脱しない範囲で種々変形して実施することが可能である。
第１の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。 ソース・ドレイン電極をオフセットすることによる駆動電流の変化を示す図。 第２の実施形態を説明するためのもので、オフセットの距離によるチャネル長方向電界強度の分布と最大値の関係を示す図。 第２の実施形態を説明するためのもので、ＭＩＳトランジスタのバリア高さ依存性を湿す図。 第３の実施形態に係わる電界効果トランジスタの製造工程を示す断面図。 第４の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。 ソース・ドレイン電極をオフセットすることによる駆動電流の変化を示す図。 オフセットの距離によるチャネル長方向電界強度の分布と最大値の関係を示す図。 第２の半導体領域の不純物濃度がプロファイルを持つ場合の、半導体領域幅の定義を示す図。 第５の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。 第６の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す斜視図。 第６の実施形態に係わるＭＩＳ型電界効果トランジスタの素子構造を示す断面図。 従来のＭＯＳＦＥＴ構造を説明するための素子構造断面図。
符号の説明
１１…ｎ型Ｓｉ基板（第１の半導体領域）
１１ａ…チャネル領域
１２…素子分離絶縁膜
１３…ゲート絶縁膜
１４…ゲート電極
１５…ソース電極
１６…ソース側付加拡散層（第２の半導体領域）
１７…ドレイン電極
１８…ドレイン側付加拡散層（第２の半導体領域）
２０…チャネル領域
２１…ゲート側壁絶縁膜
２２…配線
２３…層間絶縁膜
２５…オフセットスペーサ
４１…Ｓｉ基板
４２…埋め込み絶縁膜
４３…ｐ型半導体層（第１の半導体領域）
４４，５４…ｎ+ 型半導体層（第２の半導体領域）
４５，５５…ソース・ドレイン電極
４６，５６…ゲート絶縁膜
４７，５７…ゲート電極
５３…ｐ型Ｓｉ基板（第１の半導体領域）

Claims (8)

  1. チャネル領域を構成する第１の半導体領域と、第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、第１の半導体領域をチャネル長方向から挟んで形成されたソース電極及びドレイン電極と、第１の半導体領域と前記ソース電極及びドレイン電極との間にそれぞれ形成され、第１の半導体領域よりも不純物濃度が高い第２の半導体領域とを具備してなり、
    前記ソース電極は、チャネル方向に対して前記ソース電極が前記ドレイン電極と離れる方向に前記ゲート電極とオフセットされてなり、前記ソース電極側の第２の半導体領域は、前記ソース電極と第２の半導体領域との平衡状態においてチャネル長方向の全体が空乏化される厚さ以下であることを特徴とする電界効果トランジスタ。
  2. チャネル領域を構成する第１の半導体領域と、第１の半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、第１の半導体領域をチャネル長方向から挟んで形成されたソース・ドレイン電極と、第１の半導体領域と前記ソース・ドレイン電極との間にそれぞれ形成され、第１の半導体領域よりも不純物濃度が高い第２の半導体領域とを具備してなり、
    前記ソース・ドレイン電極は、チャネル方向に対して前記ソース・ドレイン電極が互いに離れる方向に前記ゲート電極とオフセットされてなり、第２の半導体領域は、前記ソース・ドレイン電極と第２の半導体領域との平衡状態においてチャネル長方向の全体が空乏化される厚さ以下であることを特徴とする電界効果トランジスタ。
  3. 前記ソース電極とゲート電極とのチャネル長方向に沿った距離ＬMGが、前記ソース電極の第２の半導体領域に対するバリア高さをΦb 、平衡状態での第２の半導体領域のソース電極との界面における電界をＥDSch、電源電圧をＶddとしたとき、
    ０＜ＬMG＜（Ｖdd＋Φb）／ＥDSch
    の条件を満たすことを特徴とする請求項１又は２記載の電界効果トランジスタ。
  4. 前記電界ＥDSchは、電子電荷をｑ、第１の半導体領域のチャネルのバンドギャップをＥg 、第１の半導体領域のチャネルの誘電率をεs 、第１の半導体領域のチャネルの真正キャリア密度をｎi 、絶対温度をＴ、ボルツマン係数をｋ、第２の半導体領域の不純物濃度をＮとするとき、
    ＥDSch＝｛２ｑＮ（Ｖbi−ｋＴ／ｑ）／εs ｝1/2
    Ｖbi＝Φb −｛Ｅg ／２−ｋＴ・ｌｎ（Ｎ／ｎi）｝
    で定義されることを特徴とする請求項３記載の電界効果トランジスタ。
  5. 前記第２の半導体領域から前記第１の半導体領域へのチャネル長方向電界が単調に増加又は減少することを特徴とする請求項１〜４の何れかに記載の電界効果トランジスタ。
  6. 前記第２の半導体領域の前記第１の半導体領域端が、第１の半導体領域において前記ゲート電極に印加される電圧による電界の及ぶ範囲内に位置することを特徴とする請求項１〜５の何れかに記載の電界効果トランジスタ。
  7. 前記第１，第２の半導体領域，前記ソース電極及びドレイン電極は、絶縁膜上に形成されていることを特徴とする請求項１〜６の何れかに記載の電界効果トランジスタ。
  8. 前記第１及び第２半導体領域はＳｉであり、前記ソース電極及びドレイン電極は金属又は金属シリサイドであることを特徴とする請求項１〜７の何れかに記載の電界効果トランジスタ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009049462A (ja) * 2007-08-13 2009-03-05 Toshiba Corp 比較器及びこれを用いたアナログ−デジタル変換器
JP2009530820A (ja) * 2006-03-16 2009-08-27 マイクロン テクノロジー， インク． 炭化ケイ素ベースのアモルファスシリコン薄膜トランジスタを有するスタック不揮発性メモリとその製造方法
JP2013062514A (ja) * 2006-07-13 2013-04-04 Tohoku Univ 半導体装置の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176537B2 (en) * 2005-05-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. High performance CMOS with metal-gate and Schottky source/drain
EP1958244B1 (en) * 2005-11-28 2010-02-10 Nxp B.V. Method of fabricating self aligned schottky junctions for semiconductors devices
JP4300228B2 (ja) * 2006-08-28 2009-07-22 株式会社東芝 不揮発性半導体記憶装置
US20080191285A1 (en) * 2007-02-09 2008-08-14 Chih-Hsin Ko CMOS devices with schottky source and drain regions
CN102074583B (zh) * 2010-11-25 2012-03-07 北京大学 一种低功耗复合源结构mos晶体管及其制备方法
US9076817B2 (en) * 2011-08-04 2015-07-07 International Business Machines Corporation Epitaxial extension CMOS transistor
JP5814881B2 (ja) * 2012-07-31 2015-11-17 株式会社東芝 トランジスタ及びその製造方法
CN104241288A (zh) * 2014-09-16 2014-12-24 复旦大学 多层场效应晶体管及其制造方法
TWI696290B (zh) * 2014-11-26 2020-06-11 南韓商三星電子股份有限公司 半導體元件、電子元件及電子元件端子結構
KR102387919B1 (ko) 2015-05-21 2022-04-15 삼성전자주식회사 반도체 장치
US10024900B2 (en) * 2016-06-09 2018-07-17 United States Of America As Represented By The Administrator Of Nasa. Solid state ephemeral electric potential and electric field sensor
US9748385B1 (en) * 2016-07-21 2017-08-29 International Business Machines Corporation Method for forming vertical Schottky contact FET
JP7009033B2 (ja) * 2018-02-06 2022-01-25 エイブリック株式会社 基準電圧発生装置
WO2022178039A1 (en) * 2021-02-16 2022-08-25 The Regents Of The University Of California Direct digital label-free identification, characterization and quantification of proteins

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485550A (en) 1982-07-23 1984-12-04 At&T Bell Laboratories Fabrication of schottky-barrier MOS FETs
JPS5947767A (ja) 1982-09-10 1984-03-17 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ形半導体素子
US5338698A (en) 1992-12-18 1994-08-16 International Business Machines Corporation Method of fabricating an ultra-short channel field effect transistor
US6194748B1 (en) * 1999-05-03 2001-02-27 Advanced Micro Devices, Inc. MOSFET with suppressed gate-edge fringing field effect
JP3833903B2 (ja) 2000-07-11 2006-10-18 株式会社東芝 半導体装置の製造方法
JP4439358B2 (ja) 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009530820A (ja) * 2006-03-16 2009-08-27 マイクロン テクノロジー， インク． 炭化ケイ素ベースのアモルファスシリコン薄膜トランジスタを有するスタック不揮発性メモリとその製造方法
JP2013062514A (ja) * 2006-07-13 2013-04-04 Tohoku Univ 半導体装置の製造方法
JP2009049462A (ja) * 2007-08-13 2009-03-05 Toshiba Corp 比較器及びこれを用いたアナログ−デジタル変換器
US7679428B2 (en) 2007-08-13 2010-03-16 Kabushiki Kaisha Toshiba Comparator and analog-to-digital converter using the same
JP4498398B2 (ja) * 2007-08-13 2010-07-07 株式会社東芝 比較器及びこれを用いたアナログ−デジタル変換器

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