KR20110053201A - 반도체 소자 및 반도체 장치 - Google Patents

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니혼 유니산티스 에렉트로닉스 가부시키가이샤
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Abstract

<과제>
삼차원 반도체인 surrounding gate transistor(SGT)의 온 전류를 증가시키는 것에 의해, SGT의 고속동작을 실현하는 반도체 장치를 제공하는 것을 과제로 한다.
<해결 수단>
소스, 드레인 및 게이트가, 기판 상에 계층적으로 배치되는 반도체 소자이고, 실리콘 기둥과, 상기 실리콘 기둥의 측면을 둘러싸는 절연체와, 상기 절연체를 둘러싸는 게이트와, 상기 실리콘 기둥의 상부 또는 하부에 배치되는 소스 영역과, 상기 실리콘 기둥의 하부 또는 상부에 배치되는 드레인 영역을 구비하고, 상기 실리콘 기둥과 상기 소스 영역과의 접촉면은, 상기 실리콘 기둥과 상기 드레인 영역과의 접촉면보다 작은 반도체 소자를 제공하는 것에 의해, 상기 과제를 해결한다.

Description

반도체 소자 및 반도체 장치{SEMICONDUCTOR ELEMENT AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 이를 이용한 반도체 장치에 관한 것으로서, 더욱 상세하게는, 삼차원 반도체인 surrounding gate transistor(SGT) 및 이를 이용한 반도체 장치에 관한 것이다.
미세화된 평면형 트랜지스터는, 저소비 전력으로 저렴하고 높은 정보처리능력을 갖는 마이크로프로세서, ASIC, 마이크로컴퓨터, 및 저렴하고 대용량의 메모리로서, 컴퓨터, 통신 기기, 계측 기기, 자동제어 장치, 생활 기기 등 많은 분야에서 이용되고 있다. 평면형 트랜지스터에서는 소스, 게이트 및 드레인이 실리콘 기판 표면에 대하여 수평으로 배치된다. 한편, SGT에서는 소스, 게이트 및 드레인이 실리콘 기판에 대하여 수직방향으로 배치되어 있고, 게이트는 실리콘 기판 상에 돌출되게 배치된 반도체층을 둘러싼다(예를 들면, 비특허문헌 1, 본원 명세서의 도 94를 참조). 따라서, 평면형 트랜지스터에 비해, 기판에 대한 SGT의 전유 면적은 작다(예를 들면, 비특허문헌 2).
SGT에 있어서도, 평면형 트랜지스터와 마찬가지로 고속동작 또는 저소비 전력의 실현이 요구되고 있다. SGT의 구조는 그의 작성 프로세스에 의해 크게 좌우된다. SGT의 전형적인 제조 방법에서는, SGT의 실리콘 기둥은 드라이 에칭법으로 실리콘층을 에칭하는 것에 의해 형성된다. 이와 같이 하여 형성된 SGT의 실리콘 기둥의 단면형상은, 드라이 에칭의 특성에 의해, 일반적으로, 사다리꼴로 된다(예를 들면, 특허문헌 1, 본원 명세서의 도 94를 참조). 따라서, 이와 같이, 사다리꼴 단면의 실리콘 기둥을 구비한 SGT에 있어서, 고속동작 또는 저소비 전력의 실현이 요구된다.
[특허문헌 1] 일본국 공개 특허 2007-123415호 공보
[비특허문헌 1] H. Takato el. al IEEE transaction on electron device vol. 38 No. 3 March 1991 p573∼578 [비특허문헌 2] S. Watanabe IEEE Transaction on electron device vol. 50 Oct 2003 p2073∼p2080
상기한 과제에 비추어, 본 발명은 고속동작하는 반도체 소자 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 제 1 관점에 따른 반도체 소자는, 실리콘 기둥과, 상기 실리콘 기둥의 측면을 둘러싸도록 상기 실리콘 기둥 상에 배치된 절연체와, 상기 절연체를 둘러싸도록 상기 절연체 상에 배치된 게이트와, 상기 실리콘 기둥의 상부 또는 하부에 배치된 소스 영역과, 상기 실리콘 기둥의 하부 또는 상부에 배치된 드레인 영역을 구비하고, 상기 실리콘 기둥과 상기 소스 영역과의 접촉면은, 상기 실리콘 기둥과 상기 드레인 영역과의 접촉면보다 작은 것을 특징으로 한다.
이때, 상기 반도체 소자는 기판 상에 배치 가능하도록 구성되어 있고, 상기 기판 상에는, 상기 반도체 소자와는 상이한, 상기 반도체 소자와 동일한 구성의 다른 반도체 소자가 1개 이상 배치되어 있고, 상기 반도체 소자의 게이트는, 상기 다른 반도체 소자의 게이트에 접속되어 있고, 상기 반도체 소자의 드레인 영역은, 상기 다른 반도체 소자의 드레인 영역에 접속되어 있고, 상기 반도체 소자의 소스 영역은, 상기 다른 반도체 소자의 소스 영역에 접속되어 있는 것이 바람직하다.
본 발명의 제 2 관점에 따른 반도체 장치는, 기판 상에 행렬 형태로 2행 2열로 배열된 4개의 상기 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고, 1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은, 상기 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고, 1행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 상기 실리콘 기둥에서 상기 기판측으로 배치되어 있고, 1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고, 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역과 접속되어 있는 것을 특징으로 한다.
본 발명의 제 3 관점에 따른 반도체 장치는, 기판 상에 행렬 형태로 2행 2열로 배열된 4개의 상기 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고, 상기 반도체 소자의 상기 드레인 영역이, 상기 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고, 1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고, 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 한다.
본 발명의 제 4 관점에 따른 반도체 장치는, 기판 상에 행렬 형태로 2행 2열로 배열된 4개의 상기 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은, 상기 실리콘 기둥에서 상기 기판측으로 배치되어 있고, 1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 상기 실리콘 기둥에서 상기 기판측으로 배치되어 있고, 1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고, 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 한다.
본 발명의 제 5 관점에 따른 반도체 장치는, 기판 상에 행렬 형태로 2행 2열로 배열된 4개의 상기 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고, 1행 1열째, 1행 2열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 상기 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고, 1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고, 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 한다.
본 발명의 제 6 관점에 따른 반도체 소자는, 제 1 접촉면과 제 2 접촉면을 구비하는 제 1 실리콘 기둥과, 상기 제 1 실리콘 기둥의 측면을 둘러싸도록 상기 제 1 실리콘 기둥 상에 배치된 절연체와, 상기 절연체를 둘러싸도록 상기 절연체 상에 배치된 게이트와, 상기 제 1 실리콘 기둥의 상부 또는 하부에 배치된 제 2 실리콘 기둥이고, 상기 제 1 접촉면의 내측에서 상기 제 1 실리콘 기둥과 접속되는 제 2 실리콘 기둥과, 상기 제 1 실리콘 기둥의 하부 또는 상부에 배치되는 제 3 실리콘 기둥이고, 상기 제 2 접촉면의 내측에서 상기 제 1 실리콘 기둥과 접속되는 제 3 실리콘 기둥과, 상기 제 1 접촉면 중, 상기 제 2 실리콘 기둥과 접하지 않는 부분을 덮음과 함께, 상기 제 2 실리콘 기둥을 덮는 소스 영역과, 상기 제 2 접촉면 중, 상기 제 3 실리콘 기둥과 접하지 않는 부분을 덮음과 함께, 상기 제 3 실리콘 기둥을 덮는 드레인 영역을 구비하고, 상기 제 1 접촉면은 상기 제 2 접촉면보다 작은 것을 특징으로 한다.
이때, 상기 반도체 소자는 기판 상에 배치 가능하도록 구성되어 있고, 상기 기판 상에는, 상기 반도체 소자와는 상이한, 상기 반도체 소자와 동일한 구성의 다른 반도체 소자가 1개 이상 배치되어 있고, 상기 반도체 소자의 게이트는, 상기 다른 반도체 소자의 게이트에 접속되어 있고, 상기 반도체 소자의 드레인 영역은, 상기 다른 반도체 소자의 드레인 영역에 접속되어 있고, 상기 반도체 소자의 소스 영역은, 상기 다른 반도체 소자의 소스 영역에 접속되어 있는 것이 바람직하다.
본 발명의 제 7 관점에 따른 반도체 장치는, 기판 상에 행렬 형태로 2행 2열로 배열된 4개의 상기 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고, 1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은, 상기 제 1 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고, 1행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 상기 제 1 실리콘 기둥에서 상기 기판측으로 배치되어 있고, 1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 게이트는 서로 접속되어 있고, 1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 드레인 영역은 서로 접속되어 있고, 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 한다.
본 발명의 제 8 관점에 따른 반도체 장치는, 기판 상에 행렬 형태로 2행 2열로 배열된 4개의 상기 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고,
상기 반도체 소자의 모든 상기 드레인 영역이, 상기 제 1 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고, 1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 드레인 영역은 서로 접속되어 있고, 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 한다.
본 발명의 제 9 관점에 따른 반도체 장치는, 기판 상에 행렬 형태로 2행 2열로 배열된 4개의 상기 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은, 상기 제 1 실리콘 기둥에서 상기 기판측으로 배치되어 있고, 1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 상기 제 1 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고, 1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고, 1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고, 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 한다.
본 발명의 제 10 관점에 따른 반도체 장치는, 기판 상에 행렬 형태로 2행 2열로 배열된 4개의 상기 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고, 상기 반도체 소자의 모든 상기 소스 영역이, 상기 제 1 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고,
1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고,
2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 한다.
상기 구성의 반도체 소자에 의하면, SGT를 흐르는 온 전류가 종래의 SGT에 비해 크기 때문에, 이 반도체 소자를 이용한 반도체 장치의 처리 속도는 고속화 가능하다.
도 1은 본 발명의 제 1 실시형태에 따른 트랜지스터를 나타내는 평면도이다.
도 2는 도 1의 트랜지스터의 a-a' 단면도이다.
도 3은 도 2의 트랜지스터의 b-b' 단면도이다.
도 4는 도 2의 트랜지스터의 c-c' 단면도이다.
도 5는 도 2의 트랜지스터의 d-d' 단면도이다.
도 6은 모델 시뮬레이션 해석에 의한 본 발명의 제 1 실시형태에 따른 트랜지스터의 전류전압도이다.
도 7은 도 6에 있어서 전류를 대수(logarithm)로 플롯한 전류전압도이다.
도 8은 NAND 회로도이다.
도 9는 NAND 회로로서 기능을 하는 본 발명의 제 2 실시형태에 따른 반도체 장치의 개략적인 상면도이다.
도 10은 도 9의 반도체 장치의 a-a' 단면도이다.
도 11은 도 9의 반도체 장치의 b-b' 단면도이다.
도 12는 도 9의 반도체 장치의 c-c' 단면도이다.
도 13은 도 9의 반도체 장치의 d-d' 단면도이다.
도 14a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 14b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 14a의 반도체 장치의 a-a' 단면도이다.
도 14c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 14a의 반도체 장치의 b-b' 단면도이다.
도 15a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 15b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 15a의 반도체 장치의 a-a' 단면도이다.
도 15c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 15a의 반도체 장치의 b-b' 단면도이다.
도 16a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 16b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 16a의 반도체 장치의 a-a' 단면도이다.
도 16c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 16a의 반도체 장치의 b-b' 단면도이다.
도 17a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 17b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 17a의 반도체 장치의 a-a' 단면도이다.
도 17c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 17a의 반도체 장치의 b-b' 단면도이다.
도 18a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 18b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 18a의 반도체 장치의 a-a' 단면도이다.
도 18c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 18a의 반도체 장치의 b-b' 단면도이다.
도 19a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 19b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 19a의 반도체 장치의 a-a' 단면도이다.
도 19c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 19a의 반도체 장치의 b-b' 단면도이다.
도 20a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 20b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 20a의 반도체 장치의 a-a' 단면도이다.
도 20c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 20a의 반도체 장치의 b-b' 단면도이다.
도 21a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 21b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 21a의 반도체 장치의 a-a' 단면도이다.
도 21c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 21a의 반도체 장치의 b-b' 단면도이다.
도 22a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 22b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 22a의 반도체 장치의 a-a' 단면도이다.
도 22c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 22a의 반도체 장치의 b-b' 단면도이다.
도 23a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 23b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 23a의 반도체 장치의 a-a' 단면도이다.
도 23c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 23a의 반도체 장치의 b-b' 단면도이다.
도 24a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 24b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 24a의 반도체 장치의 a-a' 단면도이다.
도 24c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 24a의 반도체 장치의 b-b' 단면도이다.
도 25a는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 25b는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 25a의 반도체 장치의 a-a' 단면도이다.
도 25c는 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 25a의 반도체 장치의 b-b' 단면도이다.
도 26은 NAND 회로로서 기능을 하는 본 발명의 제 3 실시형태에 따른 반도체 장치의 개략적인 상면도이다.
도 27은 도 26의 반도체 장치의 a-a' 단면도이다.
도 28은 도 26의 반도체 장치의 b-b' 단면도이다.
도 29는 도 26의 반도체 장치의 c-c' 단면도이다.
도 30은 도 26의 반도체 장치의 d-d' 단면도이다.
도 31a는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 31b는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 31a의 반도체 장치의 a-a' 단면도이다.
도 31c는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 31a의 반도체 장치의 b-b' 단면도이다.
도 32a는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 32b는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 32a의 반도체 장치의 a-a' 단면도이다.
도 32c는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 32a의 반도체 장치의 b-b' 단면도이다.
도 33a는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 33b는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 33a의 반도체 장치의 a-a' 단면도이다.
도 33c는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 33a의 반도체 장치의 b-b' 단면도이다.
도 34a는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 34b는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 34a의 반도체 장치의 a-a' 단면도이다.
도 34c는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 34a의 반도체 장치의 b-b' 단면도이다.
도 35a는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 35b는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 35a의 반도체 장치의 a-a' 단면도이다.
도 35c는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 35a의 반도체 장치의 b-b' 단면도이다.
도 36a는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 36b는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 36a의 반도체 장치의 a-a' 단면도이다.
도 36c는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 36a의 반도체 장치의 b-b' 단면도이다.
도 37a는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 37b는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 37a의 반도체 장치의 a-a' 단면도이다.
도 37c는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 37a의 반도체 장치의 b-b' 단면도이다.
도 38은 NAND 회로로서 기능을 하는 본 발명의 제 4 실시형태에 따른 반도체 장치의 개략적인 상면도이다.
도 39는 도 38의 반도체 장치의 a-a' 단면도이다.
도 40은 도 38의 반도체 장치의 b-b' 단면도이다.
도 41은 도 38의 반도체 장치의 c-c' 단면도이다.
도 42는 도 38의 반도체 장치의 d-d' 단면도이다.
도 43a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 43b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 43a의 반도체 장치의 a-a' 단면도이다.
도 43c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 43a의 반도체 장치의 b-b' 단면도이다.
도 44a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 44b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 44a의 반도체 장치의 a-a' 단면도이다.
도 44c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 44a의 반도체 장치의 b-b' 단면도이다.
도 45a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 45b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 45a의 반도체 장치의 a-a' 단면도이다.
도 45c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 45a의 반도체 장치의 b-b' 단면도이다.
도 46a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 46b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 46a의 반도체 장치의 a-a' 단면도이다.
도 46c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 46a의 반도체 장치의 b-b' 단면도이다.
도 47a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 47b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 47a의 반도체 장치의 a-a' 단면도이다.
도 47c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 47a의 반도체 장치의 b-b' 단면도이다.
도 48a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 48b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 48a의 반도체 장치의 a-a' 단면도이다.
도 48c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 48a의 반도체 장치의 b-b' 단면도이다.
도 49a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 49b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 49a의 반도체 장치의 a-a' 단면도이다.
도 49c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 49a의 반도체 장치의 b-b' 단면도이다.
도 50a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 50b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 50a의 반도체 장치의 a-a' 단면도이다.
도 50c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 50a의 반도체 장치의 b-b' 단면도이다.
도 51a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 51b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 51a의 반도체 장치의 a-a' 단면도이다.
도 51c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 51a의 반도체 장치의 b-b' 단면도이다.
도 52a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 52b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 52a의 반도체 장치의 a-a' 단면도이다.
도 52c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 52a의 반도체 장치의 b-b' 단면도이다.
도 53a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 53b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 53a의 반도체 장치의 a-a' 단면도이다.
도 53c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 53a의 반도체 장치의 b-b' 단면도이다.
도 54a는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 54b는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 54a의 반도체 장치의 a-a' 단면도이다.
도 54c는 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 54a의 반도체 장치의 b-b' 단면도이다.
도 55는 NAND 회로로서 기능을 하는 본 발명의 제 5 실시형태에 따른 반도체 장치의 개략적인 상면도이다.
도 56은 도 55의 반도체 장치의 a-a' 단면도이다.
도 57은 도 55의 반도체 장치의 b-b' 단면도이다.
도 58은 도 55의 반도체 장치의 c-c' 단면도이다.
도 59는 도 55의 반도체 장치의 d-d' 단면도이다.
도 60a는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 60b는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 60a의 반도체 장치의 a-a' 단면도이다.
도 60c는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 60a의 반도체 장치의 b-b' 단면도이다.
도 61a는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 61b는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 61a의 반도체 장치의 a-a' 단면도이다.
도 61c는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 61a의 반도체 장치의 b-b' 단면도이다.
도 62a는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 62b는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 62a의 반도체 장치의 a-a' 단면도이다.
도 62c는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 62a의 반도체 장치의 b-b' 단면도이다.
도 63a는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 63b는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 63a의 반도체 장치의 a-a' 단면도이다.
도 63c는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 63a의 반도체 장치의 b-b' 단면도이다.
도 64a는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 64b는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 64a의 반도체 장치의 a-a' 단면도이다.
도 64c는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 64a의 반도체 장치의 b-b' 단면도이다.
도 65a는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 65b는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 65a의 반도체 장치의 a-a' 단면도이다.
도 65c는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 65a의 반도체 장치의 b-b' 단면도이다.
도 66a는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 상면도이다.
도 66b는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 66a의 반도체 장치의 a-a' 단면도이다.
도 66c는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를 나타내는 도 66a의 반도체 장치의 b-b' 단면도이다.
도 67은 본 발명의 제 6 실시형태에 따른 트랜지스터를 나타내는 평면도이다.
도 68은 도 67의 반도체 장치의 a-a' 단면도이다.
도 69는 도 67의 반도체 장치의 b-b' 단면도이다.
도 70은 도 67의 반도체 장치의 c-c' 단면도이다.
도 71은 도 67의 반도체 장치의 d-d' 단면도이다.
도 72는 모델 시뮬레이션 해석에 의한 본 발명의 제 1 및 제 6 실시형태에 따른 트랜지스터의 전류전압도이다. 또, 게이트 전류(Id)는 대수로 표시되어 있다.
도 73은 도 72에 있어서, 전류를 보통으로 플롯한 전류전압도이다.
도 74는 NAND 회로로서 기능을 하는 본 발명의 제 7 실시형태에 따른 반도체 장치의 개략적인 상면도이다.
도 75는 도 74의 반도체 장치의 a-a' 단면도이다.
도 76은 도 74의 반도체 장치의 b-b' 단면도이다.
도 77은 도 74의 반도체 장치의 c-c' 단면도이다.
도 78은 도 74의 반도체 장치의 d-d' 단면도이다.
도 79는 NAND 회로로서 기능을 하는 본 발명의 제 8 실시형태에 따른 반도체 장치의 개략적인 상면도이다.
도 80은 도 79의 반도체 장치의 a-a' 단면도이다.
도 81은 도 79의 반도체 장치의 b-b' 단면도이다.
도 82는 도 79의 반도체 장치의 c-c' 단면도이다.
도 83은 도 79의 반도체 장치의 d-d' 단면도이다.
도 84는 NAND 회로로서 기능을 하는 본 발명의 제 9 실시형태에 따른 반도체 장치의 개략적인 상면도이다.
도 85는 도 84의 반도체 장치의 a-a' 단면도이다.
도 86은 도 84의 반도체 장치의 b-b' 단면도이다.
도 87은 도 84의 반도체 장치의 c-c' 단면도이다.
도 88은 도 84의 반도체 장치의 d-d' 단면도이다.
도 89는 NAND 회로로서 기능을 하는 본 발명의 제 7 실시형태에 따른 반도체 장치의 개략적인 상면도이다.
도 90은 도 89의 반도체 장치의 a-a' 단면도이다.
도 91은 도 89의 반도체 장치의 b-b' 단면도이다.
도 92는 도 89의 반도체 장치의 c-c' 단면도이다.
도 93은 도 89의 반도체 장치의 d-d' 단면도이다.
도 94는 종래의 SGT의 일례를 나타내는 조감도와, 그의 a-a' 단면도이다.
도 95는 종래의 SGT의 일례를 나타내는 단면도이다.
도 96은 종래의 SGT의 일례를 나타내는 단면도이다.
도 97은 종래의 SGT의 일례를 나타내는 단면도이다.
이하, 본 발명에 따른 반도체 소자 및 반도체 장치에 대해, 도면을 참조하여 상세하게 설명한다.
제 1 실시형태: 반도체 소자 우선, 본 발명의 제 1 실시형태에 따른 트랜지스터에 대해 설명한다. 본 실시형태에 따른 트랜지스터는 pMOS형 또는 nMOS형 SGT이다. 도 1은 본 발명의 제 1 실시형태에 따른 트랜지스터의 개략적인 조감도이다. 도 2는 도 1의 수직방향의 절단선 a-a'에 따른 개략적인 단면도이고, 도 3은 도 2의 상부에 있는 수평방향의 절단선 b-b'에 따른 개략적인 단면도이고, 도 4는 도 2의 중부에 있는 수평방향의 절단선 c-c'에 따른 개략적인 단면도이고, 도 5는 도 2의 하부에 있는 수평방향의 절단선 d-d'에 따른 개략적인 단면도이다.
제 1 실시형태에 따른 트랜지스터는, 고저항영역인 실리콘 기둥(1010)을 구비한다. 실리콘 기둥(1010) 상에는 실리콘 기둥(1310)이 배치되고, 실리콘 기둥(1010) 하방에는 실리콘 기둥(1410)이 배치되어 있다. 실리콘 기둥(1010), 실리콘 기둥(1310) 및 실리콘 기둥(1410)은 전체적으로 원뿔형 사다리꼴 형상이다. 본 실시형태에서는, 실리콘 기둥(1310)은 소스 확산층으로서, 실리콘 기둥(1410)은 드레인 확산층으로서 각각 기능을 한다. 실리콘 기둥(1310) 및 실리콘 기둥(1410)은 p형 또는 n형이고, 비소 또는 붕소 등의 불순물이 도입되어 있다. 실리콘 기둥(1310)과 실리콘 기둥(1410) 사이의 실리콘 기둥(1010)은, 채널 영역으로서 기능을 한다. 실리콘 기둥(1010)을 둘러싸도록, 제 1 게이트 절연막(310)이 배치되어 있다. 제 1 게이트 절연막(310)은 high-K막, 예를 들면, 실리콘 산질화막, 실리콘 질화막, 산화 하프늄, 산질화 하프늄, 산화 랜턴 등으로 구성된다. 제 1 게이트 절연막(310)을 둘러싸도록, 게이트 전극(210)이 배치되어 있다. 게이트 전극(210)은 예를 들면, 티타늄, 질화 티타늄, 탄탈륨, 질화 탄탈륨, 또는 텅스텐 등으로 구성된다. 본 실시형태에 있어서, 동작시, 게이트 전극(210)에 전압이 인가되는 것에 의해, 실리콘 기둥(1010)에 채널이 형성된다.
본 실시형태에 따른 SGT는 전체적으로 원뿔형 사다리꼴 형상이다. 이 때문에, 도 2에 나타내는 바와 같이, 그 수직단면은 사다리꼴 형상이고, 도 3∼5에 나타내는 바와 같이, 그 수평단면은 원형상이다. 본 실시형태에서는, 실리콘 기둥(1010)과 드레인 확산층인 실리콘 기둥(1410)의 접촉면의 지름 Td는, 실리콘 기둥(1010)과 소스 확산층인 실리콘 기둥(1310)의 접촉면의 지름 Ts보다 크다. 이에 의해, 후술하는 바와 같이, 본 실시형태에 따른 트랜지스터의 온/오프 전류비는 비교적 커진다.
Ts<Td로 구성된 트랜지스터가, Td<Ts로 구성된 트랜지스터보다, 온/오프 전류비가 크다는 것을, 모델 시뮬레이션에 의한 해석 결과를 바탕으로 설명한다. 사다리꼴 단면의 트랜지스터를 흐르는 온/오프 전류비를 조사하기 위하여, 2종류의 트랜지스터 모델을 설계하여, 시뮬레이션 실험을 행하였다. 실험에 사용한 2종류의 트랜지스터에서는, 공통으로, 게이트의 길이(L)가 100㎚이고 일함수 4.3eV인 메탈 게이트가 사용되고, 게이트 절연막의 막 두께가 2㎚이고, 채널 영역으로서 기능을 하는 실리콘 기둥의 높이가 100㎚이고, P형 불순물영역의 불순물농도는 1015(/㎤) 이다(개략적인 형상에 대해서는 도 1을 참조). Ts<Td로 구성된 트랜지스터 모델에서는, Td가 100㎚, Ts가 80㎚이다. Td<Ts로 구성된 다른 한 트랜지스터 모델에서는, Td가 80㎚, Ts가 100㎚이다. 소스 영역으로서 기능을 하는 높이 100㎚의 실리콘 기둥과 드레인 영역으로서 기능을 하는 높이 100㎚의 실리콘 기둥은, 채널 영역으로서 기능을 하는 실리콘 기둥과 마찬가지로 사다리꼴 형상이다(개략적인 형상에 대해서는 도 1을 참조). 또한, 그들의 N형 불순물영역의 불순물농도는 1020(/㎤) 이다. 상기 구조를 이용하여, 포아손 방정식(poisson equation)과 드리프트 확산 수송 방정식(drift diffusion transport equation)을 풀어 드레인 전류의 전압의존성을 산출하였다. 또한, 볼츠만 캐리어 통계 모델(Boltzmann carrier statistical model)과, 쇼클리-리드-홀 재결합 모델(Shockley lead whole recombination model)과, 다위시 CTV 이동도 모델(Darwish CVT mobility model)을 고려하였다. 도 6은, 이들의 트랜지스터 모델을 이용한 시뮬레이션 결과의 드레인 전류(Id)와 게이트 전압(Vg)의 분포도이다. 또한, 도 7은 도 6의 시뮬레이션 결과를 드레인 전류(Id)를 대수로 플롯하여, 드레인 전류(Id)를 확대하여 나타낸 도면이다. 이 실험에서는, 온 전류는 드레인 전압(Vd) 및 게이트 전압(Vg)이 1.2V일 때의 드레인 전류(Id)와 동등하고, 오프 누설(off leak) 전류는 드레인 전압(Vd)이 1.2V이고, 게이트 전압(Vg)이 0V일 때의 드레인 전류(Id)와 동등하다. 도 6에 나타내는 바와 같이, Td<Ts로 구성된 트랜지스터의 온 전류는 Ts<Td로 구성된 트랜지스터의 온 전류보다 크다. 또한, 도 6 및 도 7에 나타내는 바와 같이, Td<Ts로 구성된 트랜지스터의 오프 누설 전류는 Ts<Td로 구성된 트랜지스터의 오프 누설 전류와 거의 동일하다. 이 결과로부터, Ts<Td로 구성된 트랜지스터는 Td<Ts로 구성된 트랜지스터에 비해, 오프 누설 전류는 변함없지만, 온 전류가 큰 것을 알 수 있다.
이상과 같이, 본 실시형태에 따른 트랜지스터는 Ts<Td인 상기의 구성에 의해, 비교적 큰 온 전류를 나타낸다. 이 때문에, 본 트랜지스터는 고속동작이 가능하다.
제 2 실시형태: 반도체 장치 제 1 실시형태에서는, 단일 반도체 소자에 대해 나타냈지만, 제 2 실시형태에서는, 제 1 실시형태에 따른 반도체 소자가 복수로 구성된 반도체 장치의 예를 나타낸다. 제 2 실시형태에 따른 반도체 장치는 NAND 회로로서 기능을 한다. NAND 회로의 전자회로도를 도 8에 나타낸다. 또, NAND 회로는 전자회로의 일례일 뿐이고, 기타 전자회로도, 제 1 실시형태에 따른 트랜지스터를 이용하는 것에 의해 그 동작을 고속화할 수 있다. 도 9는 본 발명의 제 2 실시형태에 따른 반도체 장치의 개략적인 상면도이다. 도 10은 도 9의 절단선 a-a'에 따른 개략적인 단면도이고, 도 11은 도 9의 절단선 b-b'에 따른 개략적인 단면도이다. 도 12는 도 9의 절단선 c-c'에 따른 개략적인 단면도이다. 도 13은 도 9의 절단선 d-d'에 따른 개략적인 단면도이다.
도 9에 나타내는 바와 같이, 본 실시형태에 따른 반도체 장치는 2행 2열로 배치된 4개의 제 1 실시형태에 따른 SGT로 구성된다. 각 SGT의 채널 폭은 실리콘 기둥의 둘레 길이와 동등하다. 본 실시형태에서는, 각 SGT의 실리콘 기둥의 크기가 동일하기 때문에, 각 SGT의 채널 폭도 동일하다.
회로의 최적화를 위하여, 실리콘 기둥의 지름을 크게 하는 것에 의해 SGT의 채널 폭을 크게 하는 경우, 이에 동반하여 누설 전류도 커지기 때문에, 회로의 소비 전력의 증대 또는 회로의 동작 불량을 초대할 우려가 있다. 여기서, 본 실시형태에 있어서, 일 SGT의 채널 폭을 크게 하는 경우에는, 당해 SGT에, 당해 SGT의 실리콘 기둥과 동일한 지름의 실리콘 기둥을 갖는 복수의 SGT를, 게이트끼리, 드레인 영역끼리 및 소스 영역끼리가 접속되도록, 병렬로 접속하는 것이 바람직하다. 이에 의해, 누설 전류를 증가시키지 않고, 채널 폭을 크게 하여 회로를 최적화할 수 있다. SGT를 병렬로 접속하여 큰 채널 폭을 얻는 이 방법은, NAND 회로에 한정되지 않고, 기타 모든 회로에 적용할 수 있다.
1행 1열째에 배치된 제 1 SGT는 고저항영역인 실리콘 기둥(1010)을 구비한다. 실리콘 기둥(1010)은 순방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1010)을 둘러싸도록, 당해 실리콘 기둥(1010)의 측면 상에 제 1 절연체(310)가 배치되어 있다. 제 1 절연체(310)를 둘러싸도록, 당해 제 1 절연체(310)의 측면 상에 게이트 전극(210)이 배치되어 있다. 실리콘 기둥(1010)의 하부에는 p+고농도불순물영역(410)(드레인 영역)이, 상부에는 p+고농도불순물영역(510)(소스 영역)이 각각 배치되어 있다. p+고농도불순물영역(410)(드레인 영역)은 반도체 기판(100) 상에 형성된 산화막(120) 상에 배치되어 있다. p+고농도불순물영역(410)의 상부에는 실리사이드 영역(610)이 형성되고, p+고농도불순물영역(510)의 상부에는 실리사이드 영역(710)이 각각 형성되어 있다. 실리사이드 영역(710) 상에는 콘택트(1280)가 배치되어 있다. 제 1 SGT에서는, 실리콘 기둥(1010)과 p+고농도불순물영역(510)의 접촉 단면의 지름 Ts1은, 실리콘 기둥(1010)과 p+고농도불순물영역(410)의 접촉 단면의 지름 Td1보다 작다.
2행 1열째에 배치된 제 2 SGT는 고저항영역인 실리콘 기둥(1020)을 구비한다. 실리콘 기둥(1020)은 전체적으로 순방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1020)을 둘러싸도록, 당해 실리콘 기둥(1020)의 측면 상에 제 1 절연체(320)가 배치되어 있다. 제 1 절연체(320)를 둘러싸도록, 당해 제 1 절연체(320)의 측면 상에 게이트 전극(220)이 배치되어 있다. 실리콘 기둥(1020)의 하부에는 p+고농도불순물영역(410)(드레인 영역)이, 상부에는 p+고농도불순물영역(520)(소스 영역)이 각각 배치되어 있다. p+고농도불순물영역(410)(드레인 영역)은 반도체 기판(100) 상에 형성된 산화막(120) 상에 배치되어 있다. p+고농도불순물영역(410)의 상부에는 실리사이드 영역(610)이, p+고농도불순물영역(520)의 상부에는 실리사이드 영역(720)이 각각 형성되어 있다. 실리사이드 영역(720) 상에는 콘택트(1230)가 배치되어 있다. 콘택트(1230) 상에는 메탈 배선(1130)이 배치되어 있다. 메탈 배선(1130)은 제 1 SGT의 콘택트(1280)와 전원 전위 Vcc에 접속되어 있다. 제 2 SGT에서는, 실리콘 기둥(1020)과 p+고농도불순물영역(520)의 접촉 단면의 지름 Ts2는, 실리콘 기둥(1020)과 p+고농도불순물영역(410)의 접촉 단면의 지름 Td2보다 작다.
2행 2열째에 배치된 제 3 SGT는 고저항영역인 실리콘 기둥(1030)을 구비한다. 실리콘 기둥(1030)은 전체적으로 순방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1030)을 둘러싸도록, 당해 실리콘 기둥(1030)의 측면 상에 제 1 절연체(330)가 배치되어 있다. 제 1 절연체(330)를 둘러싸도록, 당해 제 1 절연체(330)의 측면 상에 게이트 전극(220)이 배치되어 있다. 실리콘 기둥(1030)의 하부에는 n+고농도불순물영역(420)(드레인 영역)이, 상부에는 n+고농도불순물영역(530)(소스 영역)이 각각 배치되어 있다. n+고농도불순물영역(420)(드레인 영역)은 반도체 기판(100) 상에 형성된 산화막(120) 상에 배치되어 있다. n+고농도불순물영역(420)의 상부에는 실리사이드 영역(610)이, n+고농도불순물영역(530)의 상부에는 실리사이드 영역(730)이 각각 형성되어 있다. 실리사이드 영역(730) 상에는 콘택트(1240)가 배치되어 있다. 제 3 SGT에서는, 실리콘 기둥(1030)과 n+고농도불순물영역(530)의 접촉 단면의 지름 Ts3은, 실리콘 기둥(1030)과 n+고농도불순물영역(410)의 접촉 단면의 지름 Td3보다 작다.
1행 2열째에 배치된 제 4 SGT는 고저항영역인 실리콘 기둥(1040)을 구비한다. 실리콘 기둥(1040)은 전체적으로 역방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1040)을 둘러싸도록, 당해 실리콘 기둥(1040)의 측면 상에 제 1 절연체(340)가 배치되어 있다. 제 1 절연체(340)를 둘러싸도록, 당해 제 1 절연체(340)의 측면 상에 게이트 전극(210)이 배치되어 있다. 실리콘 기둥(1040)의 하부에는 n+고농도불순물영역(420)(소스 영역)이, 상부에는 n+고농도불순물영역(540)(드레인 영역)이 각각 배치되어 있다. n+고농도불순물영역(420)은 반도체 기판(100) 상에 형성된 산화막(120) 상에 배치되어 있다. n+고농도불순물영역(420)의 상부에는 실리사이드 영역(620)이, n+고농도불순물영역(540)의 상부에는 실리사이드 영역(740)이 각각 형성되어 있다. 실리사이드 영역(740) 상에는 콘택트(1270)가 배치되어 있다. 콘택트(1270) 상에는 메탈 배선(1140)이 배치되어 있다. 메탈 배선(1140)은,제 3 SGT의 콘택트(1240)에 접속되어 있다. 제 4 SGT에서는, 실리콘 기둥(1040)과 n+고농도불순물영역(420)의 접촉 단면의 지름 Ts4는, 실리콘 기둥(1040)과 n+고농도불순물영역(540)의 접촉 단면의 지름 Td4보다 작다.
또한, 제 1 SGT의 게이트(210) 상에는 콘택트(1210)가 배치되어 있다. 콘택트(1210) 상에는 메탈 배선(1110)이 배치되어 있다. 메탈 배선(1110)은, 입력 전위 Vinb에 접속되어 있다. 제 2 SGT의 게이트(220) 상에는 콘택트(1220)가 배치되어 있다. 콘택트(1220) 상에는 메탈 배선(1120)이 배치되어 있다. 메탈 배선(1120)은 입력 전위 Vina에 접속되어 있다. 제 3 SGT의 n+고농도불순물영역(420) 상에는 콘택트(1250)가 배치되어 있다. 콘택트(1250) 상에는 메탈 배선(1150)이 배치되어 있다. 메탈 배선(1150)은 출력 전위 Vout에 접속되어 있다. 제 4 SGT의 n+고농도불순물영역(420) 상에는 콘택트(1260)가 배치되어 있다. 콘택트(1260) 상에는 메탈 배선(1160)이 배치되어 있다. 메탈 배선(1160)은 접지 전위 Vss에 접속되어 있다. 제 1 SGT의 p+고농도불순물영역(410) 상부에 형성되어 있는 실리사이드 영역(610)은, 제 2 SGT의 p+고농도불순물영역(410)과 제 3 SGT의 n+고농도불순물영역(420)에 접속되어 있다. 또한, p+고농도불순물영역(410)과 n+고농도불순물영역(420)의 측면에 소자분리 절연막(910)이 형성되어 있다.
본 실시형태에서는, 전자회로를 구성하는 모든 트랜지스터가, 제 1 실시형태에 따른 트랜지스터와 동일한 구조이고, 고속동작 가능하기 때문에, 본 실시형태에 따른 반도체 장치도 고속동작이 가능하게 된다.
다음으로, 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를 도 14a∼도 25c를 참조하여 설명한다. 또, 이들의 도면에서는, 동일한 구성 요소에 대해서는 동일한 부호가 첨부되어 있다. 도 14a∼도 25c에 있어서, a는 평면도, b는 a-a' 단면도, c는 b-b' 단면도를 나타내고 있다.
도 14a∼도 14c에 나타내는 바와 같이, Si 기판(100) 상에 BOX층(120), SOI층(110), 패드 산화막(121), 질화막(130)을 차례로 형성한다.
주상 실리콘을 형성할 예정 개소 상에 원통 형상의 레지스트 패턴(141, 142, 143, 144)을 형성한다. 이어서, 드라이 에칭에 의해, 상기 레지스트 패턴(141, 142, 143, 144)을 이용하여, 질화막(131, 132, 133, 134) 및 산화막(121, 122, 123, 124)을 각각 원통 형상으로 형성한다. 이 단계의 반도체 장치를 도 15a∼도 15c에 나타낸다. 이어서, 레지스트 패턴(141, 142, 143, 144)을 제거한다.
에칭에 의해, 질화막(131, 132, 133, 134) 하방에 실리콘 기둥(111, 112, 113, 114)을 각각 형성한다. 이 단계의 반도체 장치를 도 16a∼도 16c에 나타낸다.
상기 공정의 결과물 상에 질화막(135)을 형성한다. 이어서, 질화막(135) 상에 레지스트 패턴(145)을 형성한다. 이 단계의 반도체 장치를 도 17a∼도 17c에 나타낸다. 또, 질화막(131, 132, 133, 134)은 질화막(135)에 매몰되므로, 질화막(135)과 일체로 도시한다.
레지스트 패턴(145)을 이용하여, 에칭에 의해 질화막(139)을 형성한다. 이때, 질화막(139)은, 질화막(134)과 에칭에 의해 형성된 질화막(135)의 사이드월(sidewall)에 의해 형성된다. 이어서, 레지스트 패턴(145)을 제거한다. 이 단계의 반도체 장치를 도 18a∼도 18c에 나타낸다.
질화막(135, 139)을 이용하여, 도 19a∼도 19c에 나타내는 바와 같이, 드라이 에칭에 의해 역방향 테이퍼 실리콘 기둥(118)을 형성한다.
도 20a∼도 20c에 나타내는 바와 같이, 상기 결과물 상에 산화막을 형성하고, CMP(Chemical Mechanical Polishing, 화학기계연마)를 이용하여 평탄화하여 산화막(125)을 형성한다.
도 21a∼도 21c에 나타내는 바와 같이, 상기 결과물 상에 레지스트 패턴(146)을 형성한다.
레지스트 패턴(146)을 이용하여, 산화막(125) 및 질화막(135)의 에칭에 의해 질화막(136, 137, 138)을 형성한다. 이때, 질화막(136)은 질화막(131)과 에칭에 의해 형성된 질화막(135)의 사이드월에 의해 형성되고, 질화막(137)은 질화막(132)과 에칭에 의해 형성된 질화막(135)의 사이드월에 의해 형성되고, 질화막(138)은 질화막(133)과 에칭에 의해 형성된 질화막(135)의 사이드월에 의해 형성된다. 이어서, 레지스트 패턴(146)을 제거한다. 이 단계의 반도체 장치를 도 22a∼도 22c에 나타낸다.
도 23a∼도 23c에 나타내는 바와 같이, 질화막(136, 137, 138)을 이용하여, 드라이 에칭에 의해, 순방향 테이퍼 실리콘 기둥(115, 116, 117)을 각각 형성한다.
도 24a∼도 24c에 나타내는 바와 같이, 질화막(136, 137, 138, 139)과 산화막(121, 122, 123, 124)을 제거한다.
도 25a∼도 25c에 나타내는 바와 같이, 소자분리 절연막(910), 게이트 전극(210, 220), 콘택트(1210, 1220, 1230, 1240, 1250, 1260, 1270, 1280), 메탈 배선(1110, 1120, 1130, 1140, 1150, 1160)을 형성한다.
제 3 실시형태: 반도체 장치 제 2 실시형태에 따른 반도체 장치는, 순방향 테이퍼 실리콘 기둥을 구비하는 SGT와 역방향 테이퍼 실리콘 기둥을 구비하는 SGT로 구성되어 있었다. 이 때문에, 이 반도체 장치를 제조할 때, 순방향 테이퍼 실리콘 기둥을 구비하는 SGT와 역방향 테이퍼 실리콘 기둥을 구비하는 SGT를 별도의 공정으로 형성할 필요가 있었다. 여기서, SGT의 실리콘 기둥이 모두 순방향 테이퍼 반도체 장치를 나타낸다.
도 26은 본 발명의 제 3 실시형태에 따른 반도체 장치의 개략적인 상면도이다. 도 27은 도 26의 절단선 a-a'에 따른 개략적인 단면도이고, 도 28은 도 26의 절단선 b-b'에 따른 개략적인 단면도이다. 도 29는 도 26의 절단선 c-c'에 따른 개략적인 단면도이다. 도 30은 도 26의 절단선 d-d'에 따른 개략적인 단면도이다.
본 실시형태에 따른 반도체 장치는 2행 2열로 배치된 4개의 제 1 실시형태에 따른 SGT로 구성된다. 각 SGT의 채널 폭은 실리콘 기둥의 둘레 길이와 동등하다. 본 실시형태에서는, 각 SGT의 실리콘 기둥의 크기가 동일하기 때문에, 각 SGT의 채널 폭도 동일하다.
1행 1열째에 배열된 제 1 SGT는 고저항영역인 실리콘 기둥(1010)을 구비한다. 실리콘 기둥(1010)은 순방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1010)을 둘러싸도록, 당해 실리콘 기둥(1010)의 측면 상에 제 1 절연체(310)가 배치되어 있다. 제 1 절연체(310)를 둘러싸도록, 당해 제 1 절연체(310)의 측면 상에 게이트 전극(210)이 배치되어 있다. 실리콘 기둥(1010)의 하부에는 p+고농도불순물영역(410)(드레인 영역)이, 상부에는 p+고농도불순물영역(510)(소스 영역)이 각각 배치되어 있다. p+고농도불순물영역(410)(드레인 영역)은 반도체 기판(100) 상에 형성된 산화막(120) 상에 배치되어 있다. p+고농도불순물영역(410)의 상부에는 실리사이드 영역(610)이, p+고농도불순물영역(510)의 상부에는 실리사이드 영역(710)이 각각 형성되어 있다. 실리사이드 영역(710) 상에는 콘택트(1280)가 배치되어 있다. 제 1 SGT에서는, 실리콘 기둥(1010)과 p+고농도불순물영역(510)의 접촉 단면의 지름 Ts1은, 실리콘 기둥(1010)과 p+고농도불순물영역(410)의 접촉 단면의 지름 Td1보다 작다.
2행 1열째에 배열된 제 2 SGT는 고저항영역인 실리콘 기둥(1020)을 구비한다. 실리콘 기둥(1020)은 순방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1020)을 둘러싸도록, 당해 실리콘 기둥(1020)의 측면 상에 제 1 절연체(320)가 배치되어 있다. 제 1 절연체(320)를 둘러싸도록, 당해 제 1 절연체(320)의 측면 상에 게이트 전극(220)이 배치되어 있다. 실리콘 기둥(1020)의 하부에는 p+고농도불순물영역(410)(드레인 영역)이, 상부에는 p+고농도불순물영역(520)(소스 영역)이 각각 배치되어 있다. p+고농도불순물영역(410)(드레인 영역)은 반도체 기판(100) 상에 형성된 산화막(120) 상에 배치되어 있다. p+고농도불순물영역(410)의 상부에는 실리사이드 영역(610)이, p+고농도불순물영역(520)의 상부에는 실리사이드 영역(720)이 각각 형성되어 있다. 실리사이드 영역(720) 상에는 콘택트(1230)가 배치되어 있다. 콘택트(1230) 상에는 메탈 배선(1130)이 배치되어 있다. 메탈 배선(1130)은 제 1 SGT의 콘택트(1280)와 전원 전위 Vcc에 접속되어 있다. 제 2 SGT에서는, 실리콘 기둥(1020)과 p+고농도불순물영역(520)의 접촉 단면의 지름 Ts2는, 실리콘 기둥(1020)과 p+고농도불순물영역(410)의 접촉 단면의 지름 Td2보다 작다.
2행 2열째에 배열된 제 3 SGT는 고저항영역인 실리콘 기둥(1030)을 구비한다. 실리콘 기둥(1030)은 전체적으로 순방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1030)을 둘러싸도록, 당해 실리콘 기둥(1030)의 측면 상에 제 1 절연체(330)가 배치되어 있다. 제 1 절연체(330)를 둘러싸도록, 당해 제 1 절연체(330)의 측면 상에 게이트 전극(220)이 배치되어 있다. 실리콘 기둥(1030)의 하부에는 n+고농도불순물영역(430)(드레인 영역)이, 상부에는 n+고농도불순물영역(530)(소스 영역)이 각각 배치되어 있다. n+고농도불순물영역(430)(드레인 영역)은 반도체 기판(100) 상에 형성된 산화막(120) 상에 배치되어 있다. n+고농도불순물영역(430)의 상부에는 실리사이드 영역(610)이, n+고농도불순물영역(530)의 상부에는 실리사이드 영역(730)이 각각 형성되어 있다. 실리사이드 영역(730) 상에는 콘택트(1240)가 배치되어 있다. 제 3 SGT에서는, 실리콘 기둥(1030)과 n+고농도불순물영역(530)의 접촉 단면의 지름 Ts3은, 실리콘 기둥(1030)과 n+고농도불순물영역(430)의 접촉 단면의 지름 Td3보다 작다.
1행 2열째에 배치된 제 4 SGT는 고저항영역인 실리콘 기둥(1040)을 구비한다. 실리콘 기둥(1040)은 전체적으로 역방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1040)을 둘러싸도록, 당해 실리콘 기둥(1040)의 측면 상에 제 1 절연체(340)가 배치되어 있다. 제 1 절연체(340)를 둘러싸도록, 당해 제 1 절연체(340)의 측면 상에 게이트 전극(210)이 배치되어 있다. 실리콘 기둥(1040)의 하부에는 n+고농도불순물영역(420)(드레인 영역)이, 상부에는 n+고농도불순물영역(540)(소스 영역)이 각각 배치되어 있다. n+고농도불순물영역(420)은 반도체 기판(100) 상에 형성된 산화막(120) 상에 배치되어 있다. n+고농도불순물영역(420)의 상부에는 실리사이드 영역(620)이, n+고농도불순물영역(540)의 상부에는 실리사이드 영역(740)이 각각 형성되어 있다. 실리사이드 영역(740) 상에는 콘택트(1270)가 배치되어 있다. 콘택트(1270) 상에는 메탈 배선(1140)이 배치되어 있다. 메탈 배선(1140)은 접지 전위 Vss에 접속되어 있다. 제 4 SGT에서는, 실리콘 기둥(1040)과 n+고농도불순물영역(540)의 접촉 단면의 지름 Ts4는, 실리콘 기둥(1040)과 n+고농도불순물영역(420)의 접촉 단면의 지름 Td4보다 작다.
또한, 제 1 SGT의 게이트 전극(210) 상에는 콘택트(1210)가 배치되어 있다. 콘택트(1210) 상에는 메탈 배선(1110)이 배치되어 있다. 메탈 배선(1110)은 제 2 입력 전위 Vinb에 접속되어 있다. 제 2 SGT의 게이트 전극(220) 상에는 콘택트(1220)가 배치되어 있다. 콘택트(1220) 상에는 메탈 배선(1120)이 배치되어 있다. 메탈 배선(1120)은 제 1 입력 전위 Vina에 접속되어 있다. 제 3 SGT의 n+고농도불순물영역(430) 상부에 형성되어 있는 실리사이드 영역(610)은 콘택트(1250)에 접속되어 있다. 콘택트(1250) 상에는 메탈 배선(1140)이 배치되어 있다. 메탈 배선(1140)은 출력 전위 Vout에 접속되어 있다. 제 4 SGT의 n+고농도불순물영역(420) 상부에 형성되어 있는 실리사이드 영역(620)은 콘택트(1260)에 접속되어 있다. 콘택트(1260) 상에는 메탈 배선(1150)이 배치되어 있다. 메탈 배선(1150)은 제 3 SGT의 콘택트(1240)에 접속되어 있다. 제 1 SGT의 p+고농도불순물영역에 접속되어 있는 실리사이드(610)는, 제 2 SGT의 p+고농도불순물영역과 제 3 SGT의 n+고농도불순물영역에 접속되어 있다. 또한, p+고농도불순물영역(410)과 n+고농도불순물영역(420)의 측면에 소자분리 절연막(910)이 형성되어 있다.
본 실시형태에서는, 전자회로를 구성하는 모든 트랜지스터가, 제 1 실시형태에 따른 트랜지스터와 동일한 구조이고, 고속동작 가능하기 때문에, 본 실시형태에 따른 반도체 장치도 고속동작이 가능하게 된다. 또한, 실리콘 기둥이 모두 순방향 테이퍼 원뿔형 사다리꼴 형상이기 때문에, 이들의 실리콘 기둥의 제조를 한 단계로 행할 수 있다. 이 때문에, 본 실시형태에 따른 반도체 장치의 제조가 용이하게 된다.
다음으로, 본 발명의 제 2 실시형태에 따른 반도체 장치의 제조 방법의 일례를, 도 31a∼도 37c를 참조하여 설명한다. 또, 이들의 도면에서는, 동일한 구성 요소에 대해서는 동일한 부호가 첨부되어 있다. 도 31a∼도 37c에 있어서, a는 평면도, b는 a-a' 단면도, c는 b-b' 단면도를 나타내고 있다.
도 31a∼도 31c에 나타내는 바와 같이, Si 기판(100) 상에 BOX층(120), SOI층(110), 패드 산화막(121), 질화막(130)을 차례로 형성한다.
주상 실리콘을 형성할 예정 개소 상에 원통 형상의 레지스트 패턴(141, 142, 143, 144)을 형성한다. 이어서, 드라이 에칭에 의해, 상기 레지스트 패턴(141, 142, 143, 144)을 이용하여, 질화막(131, 132, 133, 134) 및 산화막(121, 122, 123, 124)을 각각 원통 형상으로 형성한다. 이 단계의 반도체 장치를 도 32a∼도 32c에 나타낸다. 이어서, 레지스트를 패턴(141, 142, 143, 144)을 제거한다.
에칭에 의해, 질화막(131, 132, 133, 134) 하방에 실리콘 기둥(111, 112, 113, 114)을 각각 형성한다. 이 단계의 반도체 장치를 도 33a∼도 33c에 나타낸다.
상기 공정의 결과물 상에 질화막(135)을 형성하고, 에칭을 진행한다. 그 결과, 도 34a∼도 34c에 나타내는 바와 같이, 질화막(131)의 측면에 질화막(135)의 사이드월이 형성된 질화막(136)과, 질화막(132)의 측면에 질화막(135)의 사이드월이 형성된 질화막(137)과, 질화막(133)의 측면에 질화막(135)의 사이드월이 형성된 질화막(138)과, 질화막(134)의 측면에 질화막(135)의 사이드월이 형성된 질화막(139)이 형성된다.
질화막(136, 137, 138, 139)을 이용하여, 도 35a∼도 35c에 나타내는 바와 같이, 드라이 에칭에 의해 순방향 테이퍼 실리콘 기둥(115, 116, 117, 118)을 각각 형성한다.
도 36a∼도 36c에 나타내는 바와 같이, 질화막(136, 137, 138, 139)과 산화막(121, 122, 123, 124)을 제거한다.
도 37a∼도 37c에 나타내는 바와 같이, 소자분리 절연막(910), 게이트 전극(210, 220), 콘택트(1210, 1220, 1230, 1240, 1250, 1260, 1270, 1280), 배선(1110, 1120, 1130, 1140, 1150, 1160)을 형성한다.
제 4 실시형태: 반도체 장치 제 2 실시형태에 따른 반도체 장치에서는, SOI 기판이 기판으로 이용되었다. 제 4 실시형태에서는, bulk 기판이 기판으로 이용되는 반도체 장치를 나타낸다.
도 38은 본 발명의 제 4 실시형태에 따른 반도체 장치의 개략적인 상면도이다. 도 39는 도 38의 절단선 a-a'에 따른 개략적인 단면도이고, 도 40은 도 38의 절단선 b-b'에 따른 개략적인 단면도이다. 도 41은 도 38의 절단선 c-c'에 따른 개략적인 단면도이다. 도 42는 도 38의 절단선 d-d'에 따른 개략적인 단면도이다.
본 실시형태에 따른 반도체 장치는 2행 2열로 배치된 4개의 제 1 실시형태에 따른 SGT로 구성된다. 각 SGT의 채널 폭은 실리콘 기둥의 둘레 길이와 동등하다. 본 실시형태에서는, 각 SGT의 실리콘 기둥의 크기가 동일하기 때문에, 각 SGT의 채널 폭도 동일하다.
1행 1열째에 배열된 제 1 SGT는 고저항영역인 실리콘 기둥(1010)을 구비한다. 실리콘 기둥(1010)은 역방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1010)을 둘러싸도록, 당해 실리콘 기둥(1010)의 측면 상에 제 1 절연체(310)가 배치되어 있다. 제 1 절연체(310)를 둘러싸도록, 당해 제 1 절연체(310)의 측면 상에 게이트 전극(210)이 배치되어 있다. 실리콘 기둥(1010)의 하부에는 p+고농도불순물영역(410)(소스 영역)이, 상부에는 p+고농도불순물영역(510)(드레인 영역)이 각각 배치되어 있다. p+고농도불순물영역(410)은 N웰(810) 상에 배치되어 있다. p+고농도불순물영역(410)의 상부에는 실리사이드 영역(610)이, p+고농도불순물영역(510)의 상부에는 실리사이드 영역(710)이 각각 형성되어 있다. 실리사이드 영역(710) 상에 콘택트(1270)가 배치되어 있다. 제 1 SGT에서는, 실리콘 기둥(1010)과 p+고농도불순물영역(410)의 접촉 단면의 지름 Ts1은, 실리콘 기둥(1010)과 p+고농도불순물영역(510)의 접촉 단면의 지름 Td1보다 작다.
2행 1열째에 배열된 제 2 SGT는 고저항영역인 실리콘 기둥(1020)을 구비한다. 실리콘 기둥(1020)은 역방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1020)을 둘러싸도록, 당해 실리콘 기둥(1020)의 측면 상에 제 1 절연체(320)가 배치되어 있다. 제 1 절연체(320)를 둘러싸도록, 당해 제 1 절연체(320)의 측면 상에 게이트 전극(220)이 배치되어 있다. 실리콘 기둥(1020)의 하부에는 p+고농도불순물영역(410)(소스 영역)이, 상부에는 p+고농도불순물영역(520)(드레인 영역)이 각각 배치되어 있다. p+고농도불순물영역(410)은 N웰(810) 상에 배치되어 있다. p+고농도불순물영역(410)의 상부에는 실리사이드 영역(610)이, p+고농도불순물영역(520)의 상부에는 실리사이드 영역(720)이 각각 형성되어 있다. 실리사이드 영역(720) 상에는 콘택트(1230)가 배치되어 있다. 제 2 SGT에서는, 실리콘 기둥(1020)과 p+고농도불순물영역(410)의 접촉 단면의 지름 Ts2는, 고저항 실리콘 기둥(1020)과 p+고농도불순물영역(520)의 접촉 단면의 지름 Td2보다 작다.
2행 2열째에 배열된 제 3 SGT는 고저항영역인 실리콘 기둥(1030)을 구비한다. 실리콘 기둥(1030)은 전체적으로 역방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1030)을 둘러싸도록, 당해 실리콘 기둥(1030)의 측면 상에 제 1 절연체(330)가 배치되어 있다. 제 1 절연체(330)를 둘러싸도록, 당해 제 1 절연체(330)의 측면 상에 게이트 전극(220)이 배치되어 있다. 실리콘 기둥(1030)의 하부에는 n+고농도불순물영역(420)(소스 영역)이, 상부에는 n+고농도불순물영역(530)(드레인 영역)이 각각 배치되어 있다. n+고농도불순물영역(420)은 N웰(810) 상에 배치되어 있다. n+고농도불순물영역(420)의 상부에는 실리사이드 영역(620)이, n+고농도불순물영역(530)의 상부에는 실리사이드 영역(730)이 각각 형성되어 있다. 실리사이드 영역(730) 상에는 콘택트(1250)가 배치되어 있다. 콘택트(1250) 상에는 메탈 배선(1130)이 배치되어 있다. 메탈 배선(1130)은 제 1 SGT의 콘택트(1270)와 제 2 SGT의 콘택트(1230)와 출력 전위 Vout에 접속되어 있다. 제 3 SGT에서는, 실리콘 기둥(1030)과 n+고농도불순물영역(410)의 접촉 단면의 지름 Ts3은, 실리콘 기둥(1030)과 n+고농도불순물영역(530)의 접촉 단면의 지름 Td3보다 작다.
1행 2열째에 배열된 제 4 SGT는, 고저항영역인 실리콘 기둥(1040)을 구비한다. 실리콘 기둥(1040)은 전체적으로 순방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1040)을 둘러싸도록, 당해 실리콘 기둥(1040)의 측면 상에 제 1 절연체(340)가 배치되어 있다. 제 1 절연체(340)를 둘러싸도록, 당해 제 1 절연체(340)의 측면 상에 게이트 전극(210)이 배치되어 있다. 실리콘 기둥(1040)의 하부에는 n+고농도불순물영역(420)(드레인 영역)이, 상부에는 n+고농도불순물영역(540)(소스 영역)이 각각 배치되어 있다. n+고농도불순물영역(420)은 P웰(820) 상에 배치되어 있다. n+고농도불순물영역(420)의 상부에는 실리사이드 영역(620)이, n+고농도불순물영역(540)의 상부에는 실리사이드 영역(740)이 각각 형성되어 있다. 실리사이드 영역(740) 상에는 콘택트(1260)가 배치되어 있다. 콘택트(1260) 상에는 메탈 배선(1150)이 배치되어 있다. 메탈 배선(1150)은 접지 전위 Vss에 접속되어 있다. 제 4 SGT에서는, 실리콘 기둥(1040)과 n+고농도불순물영역(540)의 접촉 단면의 지름 Ts4는, 실리콘 기둥(1040)과 n+고농도불순물영역(420)의 접촉 단면의 지름 Td4보다 작다.
또한, 제 1 SGT의 게이트 전극(210) 상에는 콘택트(1210)가 배치되어 있다. 콘택트(1210) 상에는 메탈 배선(1110)이 배치되어 있다. 메탈 배선(1110)은 제 2 출력 전위 Vinb에 접속되어 있다. 제 2 SGT의 게이트 전극(220) 상에는 콘택트(1220)가 배치되어 있다. 콘택트(1220) 상에는 메탈 배선(1120)이 배치되어 있다. 메탈 배선(1120)은 제 1 출력 전위 Vina에 접속되어 있다. 제 2 SGT의 n+고농도불순물영역(410)의 상부에 형성되어 있는 실리사이드 영역(610)은 콘택트(1240) 및 메탈 배선(1140)을 개재하여, 전원 전위 Vcc에 접속되어 있다. 제 1 SGT의 p+고농도불순물영역(410)에 접속되어 있는 실리사이드 영역(610)은 제 2 SGT의 P+고농도불순물영역에도 접속되어 있다. 제 3 SGT의 n+고농도불순물영역(420)에 접속되어 있는 실리사이드 영역(620)은 제 4 SGT의 n+고농도불순물영역에도 접속되어 있다. 또한, p+고농도불순물영역(410)과 n+고농도불순물영역(420)의 측면에 소자분리 절연막(910)이 형성되어 있다.
본 실시형태에서는, 전자회로를 구성하는 모든 트랜지스터가, 제 1 실시형태에 따른 트랜지스터와 동일한 구조이고, 고속동작 가능하기 때문에, 본 실시형태에 따른 반도체 장치도 고속동작이 가능하게 된다. 또한, 기판으로서 bulk 기판이 사용되고 있기 때문에, 기판으로서 SOI 기판을 이용하는 경우에 비해, 제조 비용을 염가로 억제할 수 있다.
다음으로, 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조 방법의 일례를, 도 43a∼도 54c를 참조하여 설명한다. 또, 이들의 도면에서는, 동일한 구성 요소에 대해서는 동일한 부호가 첨부되어 있다. 도 43a∼도 54c에 있어서, a는 평면도, b는 a-a' 단면도, c는 b-b' 단면도를 나타내고 있다.
도 43a∼도 43c에 나타내는 바와 같이, Si 기판(100) 상에 패드 산화막(121) 및 질화막(130)을 차례로 형성한다.
주상 실리콘을 형성할 예정 개소 상에 원통 형상의 레지스트 패턴(141, 142, 143, 144)을 형성한다. 이어서, 드라이 에칭에 의해, 상기 레지스트 패턴(141, 142, 143, 144)을 이용하여, 질화막(131, 132, 133, 134) 및 산화막(121, 122, 123, 124)을 각각 원통 형상으로 형성한다. 이 단계의 반도체 장치를 도 44a∼도 44c에 나타낸다. 이어서, 레지스트 패턴(141, 142, 143, 144)을 제거한다.
에칭에 의해, 원통 형상의 질화막(131, 132, 133, 134) 하방에 실리콘 기둥(111, 112, 113, 114)을 각각 형성한다. 이 단계의 반도체 장치를 도 45a∼도 45c에 나타낸다.
상기 공정의 결과물 상에 질화막(135)을 형성한다. 이어서, 질화막(135) 상에 레지스트 패턴(145)을 형성한다. 이 단계의 반도체 장치를 도 46a∼도 46c에 나타낸다. 또, 질화막(131, 132, 133, 134)은 질화막(135)에 매몰되므로, 질화막(135)과 일체로 도시한다.
레지스트 패턴(145)을 이용하여, 에칭에 의해 질화막(139)을 형성한다. 이어서, 레지스트 패턴(145)을 제거한다. 이 단계의 반도체 장치를 도 47a∼도 47c에 나타낸다.
질화막(135, 139)을 이용하여, 도 48a∼도 48c에 나타내는 바와 같이, 드라이 에칭에 의해 순방향 테이퍼 실리콘 기둥(118)을 형성한다.
도 49a∼도 49c에 나타내는 바와 같이, 상기 결과물 상에 산화막을 형성하고, CMP를 이용하여 평탄화하여 산화막(125)을 형성한다.
도 50a∼도 50c에 나타내는 바와 같이, 상기 결과물 상에 레지스트 패턴(146)을 형성한다.
레지스트 패턴(146)을 이용하여, 산화막(125) 및 질화막(135)의 에칭에 의해 질화막(136, 137, 138)을 형성한다. 이어서, 레지스트 패턴(146)을 제거한다. 이 단계의 반도체 장치를 도 51a∼도 51c에 나타낸다.
도 52a∼도 52c에 나타내는 바와 같이, 질화막(136, 137, 138)을 이용하여, 드라이 에칭에 의해, 역방향 테이퍼 실리콘 기둥(115, 116, 117)을 각각 형성한다.
도 53a∼도 53c에 나타내는 바와 같이, 질화막(136, 137, 138, 139)과 산화막(121, 122, 123, 124)을 제거한다.
도 54a∼도 54c에 나타내는 바와 같이, 소자분리 절연막(910), 게이트 전극(210, 220), 콘택트(1210, 1220, 1230, 1240, 1250, 1260, 1270), 배선(1110, 1120, 1130, 1140, 1150)을 형성한다.
제 5 실시형태: 반도체 장치 제 3 실시형태에 따른 반도체 장치에서는, SOI 기판이 기판으로 이용되었다. 제 5 실시형태에서는, bulk 기판이 기판으로 이용되는 반도체 장치를 나타낸다.
도 55는 본 발명의 제 5 실시형태에 따른 반도체 장치의 개략적인 상면도이다. 도 56은 도 55의 절단선 a-a'에 따른 개략적인 단면도이고, 도 57은 도 55의 절단선 b-b'에 따른 개략적인 단면도이다. 도 58은 도 55의 절단선 c-c'에 따른 개략적인 단면도이다. 도 59는 도 55의 절단선 d-d'에 따른 개략적인 단면도이다.
1행 1열째에 배열된 제 1 SGT는 고저항영역인 실리콘 기둥(1010)을 구비한다. 실리콘 기둥(1010)은 역방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1010)을 둘러싸도록, 당해 실리콘 기둥(1010)의 측면 상에 제 1 절연체(310)가 배치되어 있다. 제 1 절연체(310)를 둘러싸도록, 당해 제 1 절연체(310)의 측면 상에 게이트 전극(210)이 배치되어 있다. 실리콘 기둥(1010)의 하부에는 p+고농도불순물영역(410)(소스 영역)이, 상부에는 p+고농도불순물영역(510)(드레인 영역)이 각각 배치되어 있다. p+고농도불순물영역(410)은 N웰(810) 상에 배치되어 있다. p+고농도불순물영역(410)의 상부에는 실리사이드 영역(610)이, p+고농도불순물영역(510)의 상부에는 실리사이드 영역(710)이 각각 형성되어 있다. 실리사이드 영역(710) 상에는 콘택트(1290)가 배치되어 있다. 콘택트(1290) 상에는 메탈 배선(1130)이 배치되어 있다. 제 1 SGT에서는, 실리콘 기둥(1010)과 p+고농도불순물영역(410)의 접촉 단면의 지름 Ts1은, 실리콘 기둥(1010)과 p+고농도불순물영역(510)의 접촉 단면의 지름 Td1보다 작다.
2행 1열째에 배열된 제 2 SGT는 고저항영역인 실리콘 기둥(1020)을 구비한다. 실리콘 기둥(1020)은 역방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1020)을 둘러싸도록, 당해 실리콘 기둥(1020)의 측면 상에 제 1 절연체(320)가 배치되어 있다. 제 1 절연체(320)를 둘러싸도록, 당해 제 1 절연체(320)의 측면 상에 게이트 전극(220)이 배치되어 있다. 실리콘 기둥(1020)의 하부에는 p+고농도불순물영역(410)(소스 영역)이, 상부에는 p+고농도불순물영역(520)(드레인 영역)이 각각 배치되어 있다. p+고농도불순물영역(410)은 N웰(810) 상에 배치되어 있다. p+고농도불순물영역(410)의 상부에는 실리사이드 영역(610)이, p+고농도불순물영역(520)의 상부에는 실리사이드 영역(720)이 각각 형성되어 있다. 실리사이드 영역(720) 상에는 콘택트(1230)가 배치되어 있다. 콘택트(1230) 상에는 메탈 배선(1130)이 배치되어 있다. 제 2 SGT에서는, 실리콘 기둥(1020)과 p+고농도불순물영역(410)의 접촉 단면의 지름 Ts2는, 실리콘 기둥(1020)과 p+고농도불순물영역(520)의 접촉 단면의 지름 Td2보다 작다.
2행 2열째에 배열된 제 3 SGT는 고저항영역인 실리콘 기둥(1030)을 구비한다. 실리콘 기둥(1030)은 전체적으로 역방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1030)을 둘러싸도록, 당해 실리콘 기둥(1030)의 측면 상에 제 1 절연체(330)가 배치되어 있다. 제 1 절연체(330)를 둘러싸도록, 당해 제 1 절연체(330)의 측면 상에 게이트 전극(220)이 배치되어 있다. 실리콘 기둥(1030)의 하부에는 n+고농도불순물영역(420)(소스 영역)이, 상부에는 n+고농도불순물영역(530)(드레인 영역)이 각각 배치되어 있다. n+고농도불순물영역(420)은 N웰(810) 상에 배치되어 있다. n+고농도불순물영역(420)의 상부에는 실리사이드 영역(620)이, n+고농도불순물영역(530)의 상부에는 실리사이드 영역(730)이 각각 형성되어 있다. 실리사이드 영역(730) 상에는 콘택트(1250)가 배치되어 있다. 콘택트(1250) 상에는 메탈 배선(1130)이 배치되어 있다. 제 3 SGT에서는, 실리콘 기둥(1030)과 n+고농도불순물영역(420)의 접촉 단면의 지름 Ts3은, 실리콘 기둥(1030)과 n+고농도불순물영역(530)의 접촉 단면의 지름 Td3보다 작다.
1행 2열째에 배열된 제 4 SGT는 고저항영역인 실리콘 기둥(1040)을 구비한다. 실리콘 기둥(1040)은 전체적으로 역방향 테이퍼 원뿔형 사다리꼴 형상을 갖는다. 실리콘 기둥(1040)을 둘러싸도록, 당해 실리콘 기둥(1040)의 측면 상에 제 1 절연체(340)가 배치되어 있다. 제 1 절연체(340)를 둘러싸도록, 당해 제 1 절연체(340)의 측면 상에 게이트 전극(210)이 배치되어 있다. 실리콘 기둥(1040)의 하부에는 n+고농도불순물영역(420)(드레인 영역)이, 상부에는 n+고농도불순물영역(540)(소스 영역)이 각각 배치되어 있다. n+고농도불순물영역(420)은 P웰(820) 상에 배치되어 있다. n+고농도불순물영역(420)의 상부에는 실리사이드 영역(620)이, n+고농도불순물영역(540)의 상부에는 실리사이드 영역(740)이 각각 형성되어 있다. 실리사이드 영역(740) 상에는 콘택트(1270)가 배치되어 있다. 콘택트(1270) 상에는 메탈 배선(1150)이 배치되어 있다. 제 4 SGT에서는, 실리콘 기둥(1040)과 n+고농도불순물영역(540)의 접촉 단면의 지름 Ts4는, 실리콘 기둥(1040)과 n+고농도불순물영역(420)의 접촉 단면의 지름 Td4보다 작다.
또한, 제 1 SGT의 게이트 전극(210) 상에는 콘택트(1210)가 배치되어 있다. 콘택트(1210) 상에는 메탈 배선(1110)이 배치되어 있다. 제 2 SGT의 게이트 전극(220) 상에는 콘택트(1220)가 배치되어 있다. 콘택트(1220) 상에는 메탈 배선(1120)이 배치되어 있다. 제 2 SGT의 p+고농도불순물영역(410) 상에는 콘택트(1240)가 배치되어 있다. 콘택트(1240) 상에는 메탈 배선(1140)이 배치되어 있다. 제 4 SGT의 n+고농도불순물영역(420) 상에는 콘택트(1270)가 배치되어 있다. 콘택트(1270) 상에는 메탈 배선(1150)이 배치되어 있다. 제 4 SGT의 n+고농도불순물영역(420) 상에는 콘택트(1280)가 배치되어 있다. 콘택트(1280) 상에는 메탈 배선(1150)이 배치되어 있다. 또한, p+고농도불순물영역(410)과 n+고농도불순물영역(420)의 측면에 소자분리 절연막(910)이 형성되어 있다.
본 실시형태에서는, 전자회로를 구성하는 모든 트랜지스터가, 제 1 실시형태에 따른 트랜지스터와 동일한 구조이고, 고속동작 가능하기 때문에, 본 실시형태에 따른 반도체 장치도 고속동작이 가능하게 된다. 또한, 실리콘 기둥이 모두 역방향 테이퍼 원뿔형 사다리꼴 형상이기 때문에, 이들의 실리콘 기둥의 제조를 한 단계에서 행할 수 있다. 이 때문에, 본 실시형태에 따른 반도체 장치의 제조가 용이하게 된다. 또한, 기판으로서 bulk 기판이 사용되고 있기 때문에, 기판으로서 SOI 기판을 이용하는 경우에 비해, 제조 비용을 염가로 억제할 수 있다.
다음으로, 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조 방법의 일례를, 도 60a∼도 66c를 참조하여 설명한다. 또, 이들의 도면에서는, 동일한 구성 요소에 대해서는 동일한 부호가 첨부되어 있다. 도 60a∼도 66c에 있어서, a는 평면도, b는 a-a' 단면도, c는 b-b' 단면도를 나타내고 있다.
도 60a∼도 60c에 나타내는 바와 같이, Si 기판(100) 상에 패드 산화막(121), 질화막(130)을 차례로 형성한다.
주상 실리콘을 형성할 예정 개소 상에 원통 형상의 레지스트 패턴(141, 142, 143, 144)을 형성한다. 이어서, 드라이 에칭에 의해, 상기 레지스트 패턴(141, 142, 143, 144)을 이용하여, 질화막(131, 132, 133, 134)과 산화막(121, 122, 123, 124)을 각각 원통 형상으로 형성한다. 이 단계의 반도체 장치를 도 61a∼도 61c에 나타낸다. 이어서, 레지스트 패턴(141, 142, 143, 144)을 제거한다.
에칭에 의해, 원통 형상의 질화막(131, 132, 133, 134) 하방에 실리콘 기둥(111, 112, 113, 114)을 각각 형성한다. 이 단계의 반도체 장치를 도 62a∼도 62c에 나타낸다.
상기 공정의 결과물 상에 질화막(135)을 형성하고, 에칭을 진행한다. 그 결과, 도 63a∼도 63c에 나타내는 바와 같이, 질화막(131)의 측면에 질화막(135)의 사이드월이 형성된 질화막(136)과, 질화막(132)의 측면에 질화막(135)의 사이드월이 형성된 질화막(137)과, 질화막(133)의 측면에 질화막(135)의 사이드월이 형성된 질화막(138)과, 질화막(134)의 측면에 질화막(135)의 사이드월이 형성된 질화막(139)이 형성된다.
도 64a∼도 64c에 나타내는 바와 같이, 질화막(136, 137, 138, 139)을 이용하여, 드라이 에칭에 의해 역방향 테이퍼 실리콘 기둥(115, 116, 117, 118)을 형성한다.
도 65a∼도 65c에 나타내는 바와 같이, 질화막(136, 137, 138, 139)과 산화막(121, 122, 123, 124)을 제거한다.
도 66a∼도 66c에 나타내는 바와 같이, 소자분리 절연막(910), 게이트 전극(210, 220), 콘택트(1210, 1220, 1230, 1240, 1250, 1260, 1270, 1290), 배선(1110, 1120, 1130, 1140, 1150, 1160)을 형성한다.
제 6 실시형태: 반도체 소자 상기 실시형태에서는, 소스 영역 및 드레인 영역은, 전체가 p형 또는 n형 실리콘 기둥이다. 그러나, 이들 실리콘 기둥 내부에 고저항영역을 마련하는 것에 의해, 트랜지스터의 오프 누설 전류를 줄일 수 있다. 여기서, 실리콘 기둥(1310, 1410) 내부에 고저항영역을 마련한 실시형태에 대해 설명한다. 도 67은 본 발명의 제 6 실시형태에 따른 트랜지스터의 개략적인 조감도이다. 도 68은 도 67의 절단선 a-a'에 따른 개략적인 단면도이고, 도 69는 도 67의 절단선 b-b'에 따른 개략적인 단면도이고, 도 70은 도 67의 절단선 c-c'에 따른 개략적인 단면도이고, 도 71은 도 67의 절단선 d-d'에 따른 개략적인 단면도이다.
제 6 실시형태에 따른 트랜지스터는 고저항영역인 실리콘 기둥(1010)을 구비한다. 실리콘 기둥(1010) 상에는 실리콘 기둥(1510)이, 실리콘 기둥(1010) 하방에는 실리콘 기둥(1710)이 배치되어 있다. 또한, 실리콘 기둥(1310)이 실리콘 기둥(1510)을 덮도록, 실리콘 기둥(1010) 상에 배치되고, 실리콘 기둥(1410)이 실리콘 기둥(1710)을 덮도록, 실리콘 기둥(1010) 하방에 배치되어 있다. 실리콘 기둥(1010), 실리콘 기둥(1310) 및 실리콘 기둥(1410)은 전체적으로 원뿔형 사다리꼴 형상이다. 실리콘층 1310 및 실리콘층 1410은 p형 또는 n형이고, 비소 또는 붕소 등의 불순물이 도입되어 있다. 본 실시형태에서는, 실리콘 기둥(1310)은 소스 확산층으로서, 실리콘 기둥(1410)은 드레인 확산층으로서 각각 기능을 한다. 실리콘층(1310)과 실리콘층(1410) 사이의 실리콘층(1010)은 채널 영역으로서 기능을 한다. 실리콘 기둥(1510) 및 실리콘 기둥(1710)은 각각, 실리콘 기둥(1310) 및 실리콘 기둥(1410)의 내부에서 고저항영역으로서 기능을 한다. 실리콘 기둥(1010)을 둘러싸도록, 제 1 게이트 절연막(310)이 배치되어 있다. 제 1 게이트 절연막(310)은 high-K막, 예를 들면, 실리콘 산질화막, 실리콘 질화막, 산화 하프늄, 산질화 하프늄, 산화 랜턴 등으로 구성된다. 제 1 게이트 절연막(310)을 둘러싸도록, 게이트 전극(210)이 배치되어 있다. 게이트 전극(210)은 예를 들면, 티타늄, 질화 티타늄, 탄탈륨, 질화 탄탈륨, 또는 텅스텐 등으로 구성된다. 본 실시형태에 있어서, 동작시, 게이트 전극(210)에 전압이 인가되는 것에 의해, 실리콘 기둥(1010)에 채널이 형성된다.
본 실시형태에서는, 실리콘 기둥(1010)과 실리콘 기둥(1410)의 접촉면의 지름 Td보다, 실리콘 기둥(1010)과 실리콘 기둥(1310)의 접촉면의 지름 Ts가 작다. 이 때문에, 제 1 실시형태와 마찬가지로, 본 실시형태에 따른 트랜지스터를 흐르는 온 전류는 비교적 크다. 또한, 실리콘 기둥(1010)과 실리콘 기둥(1710)의 접촉면의 지름 Td'는, 실리콘 기둥(1010)과 실리콘 기둥(1510)의 접촉면의 지름 Ts'보다 크다. 또, 이때, Td' 및 Ts'는 0보다 크다. 이러한 구성에 의해, 후술하는 바와 같이, 본 실시형태에 따른 트랜지스터의 오프 누설 전류는 비교적 작다.
제 6 실시형태에 따른 트랜지스터의 오프 누설 전류가 제 1 실시형태에 따른 트랜지스터의 오프 누설 전류보다 작다는 것을, 모델 시뮬레이션에 의한 해석 결과를 바탕으로 설명한다. 제 1 및 제 6 실시형태에 따른 트랜지스터의 모델을 각각 작성하였다. 두 모델은, 공통으로, 실리콘 기둥(1010)의 높이가 100㎚, 게이트 전극(210)의 길이(L)가 100㎚, 게이트 절연막의 막 두께가 2㎚, 실리콘 기둥(1410) 및 실리콘 기둥(1310)의 높이가 100㎚, 실리콘 기둥(1010)으로 구성되는 실리콘 게이트의 일함수가 4.3eV, 실리콘 기둥(1010)의 P형 불순물영역의 불순물농도는 1015(/㎤) 이다. 제 1 실시형태에 따른 트랜지스터의 모델에서는, 실리콘 기둥(1010)과 실리콘 기둥(1410)(드레인 영역)의 접촉면의 지름 Td가 100㎚, 실리콘 기둥(1010)과 실리콘 기둥(1310)(소스 영역)의 접촉면의 지름 Ts가 80㎚이다. 한편, 제 6 실시형태에 따른 트랜지스터의 모델에서는, 실리콘 기둥(1010)과 실리콘 기둥(1410)의 접촉면의 지름 Td가 100㎚, 실리콘 기둥(1010)과 실리콘 기둥(1710)의 접촉면의 지름 Td'가 80㎚, 실리콘 기둥(1010)과 실리콘 기둥(1310)의 접촉면의 지름 Ts가 80㎚, 실리콘 기둥(1010)과 실리콘 기둥(1510)의 접촉면의 지름 Ts'가 60㎚이다. 또한, 실리콘 기둥(1410)과 실리콘 기둥(1310)의 N형 불순물영역의 불순물농도는 1020(/㎤) 이다. 상기 구성을 이용하여, 제 1 실시형태에 기재의 방법으로, 시뮬레이션을 진행하였다. 도 72는, 이들의 트랜지스터 모델을 이용한 시뮬레이션 결과의 드레인 전류(Id, log 표시)와 게이트 전압(Vg)의 분포도이다. 이 실험에서는, 오프 누설 전류는, 드레인 전압(Vd)이 1.2V, 게이트 전압(Vg)이 0V일 때의 드레인 전류(Id)와 동등하다. 도 72로부터, 제 6 실시형태에 따른 트랜지스터 모델의 오프 누설 전류가, 제 1 실시형태에 따른 트랜지스터 모델의 오프 누설 전류보다 작음을 알 수 있다. 또한, 도 73은 드레인 전류(Id)와 게이트 전압(Vg)의 분포도이다. 이 실험에서는, 온 전류는, 드레인 전압(Vd) 및 게이트 전압(Vg)이 1.2V일 때의 드레인 전류(Id)와 동등하다. 도 73으로부터, 제 1 및 제 6 실시형태에 따른 트랜지스터 모델에서의 온 전류는, 거의 동일함을 알 수 있다. 따라서, 도 72 및 도 73으로부터, 제 6 실시형태에 따른 트랜지스터는, 제 1 실시형태에 따른 트랜지스터에 비해, 온 전류는 변함없기는 하지만, 온 전류가 큰 것을 알 수 있다.
이상과 같이, 본 실시형태에 따른 트랜지스터는, Ts<Td 및 Ts'<Td'인 상기 구성에 의해, 비교적 큰 온 전류를 유지하면서, 비교적 작은 오프 누설 전류를 나타낸다. 이 때문에, 본 트랜지스터를 이용하는 것에 의해, 반도체 장치의 고속화 및 저전력화가 가능하게 된다.
제 2∼5 실시형태에서는, 제 1 실시형태에 따른 트랜지스터로 구성되는 반도체 장치를 나타냈지만, 제 7∼10 실시형태에서는, 제 6 실시형태에 따른 트랜지스터로 구성되는 반도체 장치의 예를 나타낸다. 이들의 실시형태에 따른 반도체 장치는 NAND 회로로서 기능을 한다. 또, NAND 회로는 전자회로의 일례를 나타낼 뿐이고, 기타 전자회로도, 제 7∼10 실시형태에 따른 트랜지스터를 이용하는 것에 의해 그 동작을 고속화할 수 있다.
제 7 실시형태: 반도체 장치 도 74는 본 발명의 제 7 실시형태에 따른 반도체 장치의 개략적인 상면도이다. 도 75는 도 74의 절단선 a-a'에 따른 개략적인 단면도이고, 도 76은 도 74의 절단선 b-b'에 따른 개략적인 단면도이다. 도 77은 도 74의 절단선 c-c'에 따른 개략적인 단면도이고, 도 78은 도 74의 절단선 d-d'에 따른 개략적인 단면도이다.
제 7 실시형태에 따른 반도체 장치는, 소스 영역 및 드레인 영역의 내부에, 각각 고저항영역이 형성되어 있는 점을 제외하고는, 제 2 실시형태에 따른 반도체 장치와 동일하다.
본 실시형태에서는, 전자회로를 구성하는 모든 트랜지스터가, 제 6 실시형태에 따른 트랜지스터와 동일한 구조이다. 이에 의해, 본 실시형태에 따른 반도체 장치는 고속동작이 가능하게 된다. 또한, 이에 의해, 본 실시형태에 따른 반도체 장치는 저전력화로 된다.
또한, 사다리꼴 실리콘 기둥을 작성하는 제조 방법은, 제 2 실시형태에 따른 반도체 장치와 동일하다.
제 8 실시형태: 반도체 장치 도 79는 본 발명의 제 8 실시형태에 따른 반도체 장치의 개략적인 상면도이다. 도 80은 도 79의 절단선 a-a'에 따른 개략적인 단면도이고, 도 81은 도 79의 절단선 b-b'에 따른 개략적인 단면도이다. 도 82는 도 79의 절단선 c-c'에 따른 개략적인 단면도이고, 도 83은 도 79의 절단선 d-d'에 따른 개략적인 단면도이다.
제 8 실시형태에 따른 반도체 장치는 소스 영역 및 드레인 영역의 내부에, 각각 고저항영역이 형성되어 있는 점을 제외하고는, 제 3 실시형태에 따른 반도체 장치와 동일하다.
본 실시형태에서는, 전자회로를 구성하는 모든 트랜지스터가, 제 6 실시형태에 따른 트랜지스터와 동일한 구조이다. 이에 의해, 본 실시형태에 따른 반도체 장치는 고속동작이 가능하게 된다. 또한, 이에 의해, 예를 들면, 본 실시형태에 따른 반도체 장치는 저전력화로 된다. 또한, 실리콘 기둥이 모두 순방향 테이퍼 원뿔형 사다리꼴 형상이기 때문에, 이들의 실리콘 기둥의 제조를 한 단계로 진행할 수 있다. 이 때문에, 본 실시형태에 따른 반도체 장치의 제조가 용이하게 된다.
또한, 사다리꼴 실리콘 기둥을 작성하는 제조 방법은, 제 3 실시형태에 따른 반도체 장치와 동일하다.
제 9 실시형태: 반도체 장치 도 84는 본 발명의 제 9 실시형태에 따른 반도체 장치의 개략적인 상면도이다. 도 85는 도 84의 절단선 a-a'에 따른 개략적인 단면도이고, 도 86은 도 84의 절단선 b-b'에 따른 개략적인 단면도이다. 도 87은 도 84의 절단선 c-c'에 따른 개략적인 단면도이고, 도 88은 도 84의 절단선 d-d'에 따른 개략적인 단면도이다.
제 9 실시형태에 따른 반도체 장치는 소스 영역 및 드레인 영역의 내부에, 각각 고저항영역이 형성되어 있는 점을 제외하고는, 제 4 실시형태에 따른 반도체 장치와 동일하다.
본 실시형태에서는, 전자회로를 구성하는 모든 트랜지스터가, 제 6 실시형태에 따른 트랜지스터와 동일한 구조이다. 이에 의해, 본 실시형태에 따른 반도체 장치는 고속동작이 가능하게 된다. 또한, 이에 의해, 본 실시형태에 따른 반도체 장치는 저전력화로 된다. 또한, 기판으로서 bulk 기판이 이용되어 있기 때문에, 기판으로서 SOI 기판을 이용하는 경우에 비해, 제조 비용을 염가로 억제할 수 있다.
또한, 사다리꼴 실리콘 기둥을 작성하는 제조 방법은, 제 4 실시형태에 따른 반도체 장치와 동일하다.
제 10 실시형태: 반도체 장치 도 89는 본 발명의 제 10 실시형태에 따른 반도체 장치의 개략적인 상면도이다. 도 90은 도 89의 절단선 a-a'에 따른 개략적인 단면도이고, 도 91은 도 89의 절단선 b-b'에 따른 개략적인 단면도이다. 도 92는 도 89의 절단선 c-c'에 따른 개략적인 단면도이고, 도 93은 도 89의 절단선 d-d'에 따른 개략적인 단면도이다.
제 10 실시형태에 따른 반도체 장치는, 소스 영역 및 드레인 영역의 내부에, 각각 고저항영역이 형성되어 있는 점을 제외하고는, 제 5 실시형태에 따른 반도체 장치와 동일하다.
본 실시형태에서는, 전자회로를 구성하는 모든 트랜지스터가, 제 6 실시형태에 따른 트랜지스터와 동일한 구조이다. 이에 의해, 본 실시형태에 따른 반도체 장치는 고속동작이 가능하게 된다. 또한, 이에 의해, 본 실시형태에 따른 반도체 장치는 저전력화로 된다. 또한, 기판으로서 bulk 기판이 이용되어 있기 때문에, 기판으로서 SOI 기판을 이용하는 경우에 비해, 제조 비용을 염가로 억제할 수 있다.
또한, 사다리꼴 실리콘 기둥을 작성하는 제조 방법은, 제 5 실시형태에 따른 반도체 장치와 동일하다.
100: 반도체 기판
110: SOI층
111, 112, 113, 114, 115, 116, 117, 118: 실리콘 기둥
120: 산화막
121, 122, 123, 124, 125: 산화막
130, 131, 132, 133, 134, 135, 136, 137, 138, 139: 질화막
141, 142, 143, 144, 145, 146: 레지스트
210, 220: 게이트
310, 320, 330, 340: 게이트 절연막
410: 실리콘 기둥 하방의 p+고농도불순물영역
420, 430: 실리콘 기둥 하방의 n+고농도불순물영역
510, 520: 실리콘 기둥 상의 p+고농도불순물영역
530, 540: 실리콘 기둥 상의 n+고농도불순물영역
610, 620, 630: 실리콘 기둥 하방의 실리사이드 영역
710, 720, 730, 740: 실리콘 기둥 상의 실리사이드 영역
810: N웰
820: P웰
910: 소자분리 절연막
1010, 1020, 1030, 1040: 실리콘 기둥
1110, 1120, 1130, 1140, 1150, 1160: 메탈 배선부
1210, 1220, 1230, 1240, 1250, 1260, 1270, 1280, 1290: 콘택트
1310: 소스
1410: 드레인
1510: 고저항영역
1610: 소스
1710: 고저항영역
1810: 드레인
2110: P형 불순물확산층
2210: N형 불순물확산층

Claims (12)

  1. 실리콘 기둥과,
    상기 실리콘 기둥의 측면을 둘러싸도록 상기 실리콘 기둥 상에 배치된 절연체와,
    상기 절연체를 둘러싸도록 상기 절연체 상에 배치된 게이트와,
    상기 실리콘 기둥의 상부 또는 하부에 배치된 소스 영역과,
    상기 실리콘 기둥의 하부 또는 상부에 배치된 드레인 영역을 구비하고,
    상기 실리콘 기둥과 상기 소스 영역의 접촉면은, 상기 실리콘 기둥과 상기 드레인 영역의 접촉면보다 작은 것을 특징으로 하는 반도체 소자.
  2. 기판 상에 배치 가능하도록 구성된 청구항 1에 기재의 반도체 소자이고,
    상기 기판 상에는, 상기 반도체 소자와는 상이한, 청구항 1에 기재의 다른 반도체 소자가 1개 이상 배치되어 있고,
    상기 반도체 소자의 게이트는, 상기 다른 반도체 소자의 게이트에 접속되어 있고,
    상기 반도체 소자의 드레인 영역은, 상기 다른 반도체 소자의 드레인 영역에 접속되어 있고,
    상기 반도체 소자의 소스 영역은, 상기 다른 반도체 소자의 소스 영역에 접속되어 있는 것을 특징으로 하는 반도체 소자.
  3. 기판 상에 행렬 형태로 2행 2열로 배열된 청구항 1 또는 청구항 2에 기재의 4개 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은, 상기 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고,
    1행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 상기 실리콘 기둥에서 상기 기판측으로 배치되어 있고,
    1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고,
    2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역과 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 기판 상에 행렬 형태로 2행 2열로 배열된 청구항 1 또는 청구항 2에 기재의 4개 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고,
    상기 반도체 소자의 상기 드레인 영역이, 상기 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고,
    1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고,
    2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 기판 상에 행렬 형태로 2행 2열로 배열된 청구항 1 또는 청구항 2에 기재의 4개 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고,
    1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은, 상기 실리콘 기둥에서 상기 기판측으로 배치되어 있고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 상기 실리콘 기둥에서 상기 기판측으로 배치되어 있고,
    1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고,
    2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 기판 상에 행렬 형태로 2행 2열로 배열된 청구항 1 또는 청구항 2에 기재의 4개 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고,
    1행 1열째, 1행 2열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 상기 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고,
    1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고,
    2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 접촉면과 제 2 접촉면을 구비하는 제 1 실리콘 기둥과,
    상기 제 1 실리콘 기둥의 측면을 둘러싸도록 상기 제 1 실리콘 기둥 상에 배치된 절연체와,
    상기 절연체를 둘러싸도록 상기 절연체 상에 배치된 게이트와,
    상기 제 1 실리콘 기둥의 상부 또는 하부에 배치된 제 2 실리콘 기둥이고, 상기 제 1 접촉면의 내측에서 상기 제 1 실리콘 기둥과 접속되는 제 2 실리콘 기둥과,
    상기 제 1 실리콘 기둥의 하부 또는 상부에 배치되는 제 3 실리콘 기둥이고, 상기 제 2 접촉면의 내측에서 상기 제 1 실리콘 기둥과 접속되는 제 3 실리콘 기둥과,
    상기 제 1 접촉면 중, 상기 제 2 실리콘 기둥과 접하지 않는 부분을 덮음과 함께, 상기 제 2 실리콘 기둥을 덮는 소스 영역과,
    상기 제 2 접촉면 중, 상기 제 3 실리콘 기둥과 접하지 않는 부분을 덮음과 함께, 상기 제 3 실리콘 기둥을 덮는 드레인 영역을 구비하고,
    상기 제 1 접촉면은 상기 제 2 접촉면보다 작은 것을 특징으로 하는 반도체 소자.
  8. 기판 상에 배치 가능하도록 구성된 청구항 7에 기재의 반도체 소자이고,
    상기 기판 상에는, 상기 반도체 소자와는 상이한 청구항 7에 기재의 다른 반도체 소자가 1개 이상 배치되어 있고,
    상기 반도체 소자의 게이트는, 상기 다른 반도체 소자의 게이트에 접속되어 있고,
    상기 반도체 소자의 드레인 영역은, 상기 다른 반도체 소자의 드레인 영역에 접속되어 있고,
    상기 반도체 소자의 소스 영역은, 상기 다른 반도체 소자의 소스 영역에 접속되어 있는 것을 특징으로 하는 반도체 소자.
  9. 기판 상에 행렬 형태로 2행 2열로 배열된 청구항 7 또는 청구항 8에 기재의 4개 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은, 상기 제 1 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고,
    1행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 상기 제 1 실리콘 기둥에서 상기 기판측으로 배치되어 있고,
    1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 게이트는 서로 접속되어 있고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 드레인 영역은 서로 접속되어 있고,
    2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 기판 상에 행렬 형태로 2행 2열로 배열된 청구항 7 또는 청구항 8에 기재의 4개 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고,
    상기 반도체 소자의 모든 상기 드레인 영역이, 상기 제 1 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고,
    1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 드레인 영역은 서로 접속되어 있고,
    2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 기판 상에 행렬 형태로 2행 2열로 배열된 청구항 7 또는 청구항 8에 기재의 4개 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고,
    1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은, 상기 제 1 실리콘 기둥에서 상기 기판측으로 배치되어 있고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 상기 제 1 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고,
    1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고,
    2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  12. 기판 상에 행렬 형태로 2행 2열로 배열된 청구항 7 또는 청구항 8에 기재의 4개 반도체 소자로 구성되어, NAND 회로로서 기능을 하는 반도체 장치이고,
    상기 반도체 소자의 모든 상기 소스 영역이, 상기 제 1 실리콘 기둥에서 상기 기판측으로 각각 배치되어 있고,
    1행 1열째 및 1행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 게이트는 서로 접속되어 있고,
    1행 1열째, 2행 1열째 및 2행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역은 서로 접속되어 있고,
    2행 2열째에 배열된 상기 반도체 소자의 상기 소스 영역은, 1행 2열째에 배열된 상기 반도체 소자의 상기 드레인 영역에 접속되어 있는 것을 특징으로 하는 반도체 장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101445017B1 (ko) * 2012-08-30 2014-09-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 융기된 드레인 구조물을 갖는 전계 효과 트랜지스터를 위한 시스템 및 방법
KR20150043261A (ko) * 2013-01-18 2015-04-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직 터널링 전계 효과 트랜지스터 셀 및 그 제조 방법
KR101529371B1 (ko) * 2012-08-07 2015-06-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직 게이트 구조물을 갖는 디바이스
KR101537849B1 (ko) * 2013-01-24 2015-07-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직형 터널링 전계 효과 트랜지스터 셀 및 이의 제조
KR101857873B1 (ko) * 2016-09-26 2018-06-19 고려대학교 산학협력단 로직 반도체 소자

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8275110B2 (en) 2007-09-28 2012-09-25 Ringcentral, Inc. Active call filtering, screening and dispatching
JP4951076B2 (ja) 2010-03-05 2012-06-13 株式会社東芝 表示装置、システム、及びメガネに関する
JP5087655B2 (ja) * 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
CN103262234A (zh) * 2011-12-13 2013-08-21 新加坡优尼山帝斯电子私人有限公司 半导体器件的制造方法及半导体器件
US9536977B2 (en) * 2013-01-18 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9029940B2 (en) 2013-01-18 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell
WO2014199481A1 (ja) * 2013-06-13 2014-12-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置とその製造方法
WO2015015566A1 (ja) * 2013-07-30 2015-02-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2015015565A1 (ja) 2013-07-30 2015-02-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2015019469A1 (ja) * 2013-08-08 2015-02-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2015019470A1 (ja) * 2013-08-08 2015-02-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5639318B1 (ja) * 2013-08-15 2014-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置の製造方法
US9978863B2 (en) * 2013-08-16 2018-05-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with one or more semiconductor columns
JP5688191B1 (ja) * 2013-09-03 2015-03-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP5688190B1 (ja) * 2013-09-03 2015-03-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9640645B2 (en) * 2013-09-05 2017-05-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with silicide
WO2015037086A1 (ja) * 2013-09-11 2015-03-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5688189B1 (ja) 2013-10-23 2015-03-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
WO2015071998A1 (ja) * 2013-11-14 2015-05-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5719944B1 (ja) 2014-01-20 2015-05-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
WO2015125204A1 (ja) * 2014-02-18 2015-08-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2015132912A1 (ja) * 2014-03-05 2015-09-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2015155863A1 (ja) 2014-04-10 2015-10-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5833279B1 (ja) 2014-04-10 2015-12-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9281363B2 (en) 2014-04-18 2016-03-08 Taiwan Semiconductor Manufacturing Company Ltd. Circuits using gate-all-around technology
WO2015162683A1 (ja) 2014-04-22 2015-10-29 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5838488B1 (ja) * 2014-04-22 2016-01-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US9755033B2 (en) * 2014-06-13 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming vertical structure
US9490331B2 (en) * 2014-06-30 2016-11-08 Taiwan Semiconductor Manufacturing Company Limited Formation of semiconductor arrangement comprising buffer layer and semiconductor column overlying buffer layer
US9871111B2 (en) * 2014-09-18 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10134863B2 (en) * 2015-06-15 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical semiconductor device structure and method of forming
JP5977865B2 (ja) * 2015-07-03 2016-08-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5989197B2 (ja) * 2015-07-13 2016-09-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
GB201516246D0 (en) * 2015-09-14 2015-10-28 Univ College Cork Nat Univ Ie Tunnel field effect transistor
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
JP6033938B2 (ja) * 2015-10-01 2016-11-30 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
WO2017077578A1 (ja) * 2015-11-02 2017-05-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2017085788A1 (ja) * 2015-11-17 2017-05-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及び半導体装置の製造方法
US10170575B2 (en) * 2016-05-17 2019-01-01 International Business Machines Corporation Vertical transistors with buried metal silicide bottom contact
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
US9859421B1 (en) * 2016-09-21 2018-01-02 International Business Machines Corporation Vertical field effect transistor with subway etch replacement metal gate
US10134893B2 (en) * 2017-02-22 2018-11-20 International Business Machines Corporation Fabrication of a vertical field effect transistor device with a modified vertical fin geometry
KR20180098745A (ko) 2017-02-27 2018-09-05 삼성전자주식회사 수직형 반도체 소자
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10608011B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional NOR memory array architecture and methods for fabrication thereof
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
US11069696B2 (en) * 2018-07-12 2021-07-20 Sunrise Memory Corporation Device structure for a 3-dimensional NOR memory array and methods for improved erase operations applied thereto
WO2020014655A1 (en) 2018-07-12 2020-01-16 Sunrise Memory Corporation Fabrication method for a 3-dimensional nor memory array
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
WO2020076851A1 (en) 2018-10-09 2020-04-16 Micron Technology, Inc. Devices and electronic systems including vertical transistors, and related methods
WO2020118301A1 (en) 2018-12-07 2020-06-11 Sunrise Memory Corporation Methods for forming multi-layer vertical nor-type memory string arrays
JP7425069B2 (ja) 2019-01-30 2024-01-30 サンライズ メモリー コーポレイション 基板接合を用いた高帯域幅・大容量メモリ組み込み型電子デバイス
US11398492B2 (en) 2019-02-11 2022-07-26 Sunrise Memory Corporation Vertical thing-film transistor and application as bit-line connector for 3-dimensional memory arrays
US11515309B2 (en) 2019-12-19 2022-11-29 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array
WO2021159028A1 (en) 2020-02-07 2021-08-12 Sunrise Memory Corporation High capacity memory circuit with low effective latency
US11561911B2 (en) 2020-02-24 2023-01-24 Sunrise Memory Corporation Channel controller for shared memory access
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
US11705496B2 (en) 2020-04-08 2023-07-18 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array
US11937424B2 (en) 2020-08-31 2024-03-19 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array of nor memory strings and process for fabricating the same
WO2022108848A1 (en) 2020-11-17 2022-05-27 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
CN117678058A (zh) * 2022-06-02 2024-03-08 长江存储科技有限责任公司 半导体结构及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297406A (ja) * 1994-04-21 1995-11-10 Tdk Corp 縦型薄膜半導体装置
JP3463269B2 (ja) 1995-04-21 2003-11-05 日本電信電話株式会社 Ｍｏｓｆｅｔ回路
US5821769A (en) * 1995-04-21 1998-10-13 Nippon Telegraph And Telephone Corporation Low voltage CMOS logic circuit with threshold voltage control
FR2789227B1 (fr) 1999-02-03 2003-08-15 France Telecom DISPOSITIF SEMI-CONDUCTEUR DE PORTES LOGIQUES NON-ET OU NON-OU A n ENTREES, ET PROCEDE DE FABRICATION CORRESPONDANT
JP5017795B2 (ja) * 2005-04-13 2012-09-05 日本電気株式会社 電界効果トランジスタの製造方法
JP2007123415A (ja) 2005-10-26 2007-05-17 Sharp Corp 半導体装置およびその製造方法
JP2007250652A (ja) * 2006-03-14 2007-09-27 Sharp Corp 半導体装置
TW201017771A (en) * 2008-10-29 2010-05-01 Nanya Technology Corp Vertical transistor and fabricating method thereof and vertical transistor array

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101529371B1 (ko) * 2012-08-07 2015-06-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직 게이트 구조물을 갖는 디바이스
KR101445017B1 (ko) * 2012-08-30 2014-09-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 융기된 드레인 구조물을 갖는 전계 효과 트랜지스터를 위한 시스템 및 방법
KR20150043261A (ko) * 2013-01-18 2015-04-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직 터널링 전계 효과 트랜지스터 셀 및 그 제조 방법
US9853125B2 (en) 2013-01-18 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
KR101537849B1 (ko) * 2013-01-24 2015-07-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 수직형 터널링 전계 효과 트랜지스터 셀 및 이의 제조
KR101857873B1 (ko) * 2016-09-26 2018-06-19 고려대학교 산학협력단 로직 반도체 소자
WO2018056694A3 (ko) * 2016-09-26 2018-08-09 고려대학교 산학협력단 로직 반도체 소자
US10483284B2 (en) 2016-09-26 2019-11-19 Korea University Research And Business Foundation Logic semiconductor device

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