CN101546768A - 反相器和包括反相器的逻辑电路 - Google Patents

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Abstract

本发明提供一种反相器和包括所述反相器的逻辑电路。所述反相器包括耗尽型的负载晶体管和连接到负载晶体管的增强型的驱动晶体管。负载晶体管可以具有作为第一沟道层的第一氧化物层。驱动晶体管可以具有作为第二沟道层的第二氧化物层。

Description

反相器和包括反相器的逻辑电路
技术领域
示例实施例涉及一种半导体装置。其它的示例实施例涉及一种反相器、一种包括所述反相器的逻辑电路及其制造方法。
背景技术
逻辑电路(例如，与非(NAND)电路和或非(NOR)电路)被用在各种半导体集成电路(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、非易失性存储器、液晶显示(LCD)装置、有机发光显示(OLED)装置)等中。反相器是逻辑电路的基础。
通常，硅(Si)类反相器可以为互补金属氧化物半导体(CMOS)反相器，所述互补金属氧化物半导体(CMOS)反相器包括n沟道金属氧化物半导体(NMOS)晶体管和p沟道金属氧化物半导体(PMOS)晶体管。如果硅(Si)层被用作沟道层，则可以通过将不同种类的元素掺杂到所述沟道层中来容易地制造NMOS晶体管或PMOS晶体管。因此，可以容易地制造CMOS反相器。例如，如果将III组元素(例如，硼(B))掺杂到Si层中，则Si层变为p沟道层。
如果沟道层由氧化物半导体形成，则由于形成氧化物半导体的材料的性质而会难以形成p沟道层。大多数由氧化物半导体形成的沟道层是n沟道层。如果使用具有由氧化物半导体形成的沟道层的晶体管，则难以形成具有n沟道晶体管和p沟道晶体管的反相器。
发明内容
示例实施例涉及一种半导体装置。其它的示例实施例涉及一种反相器、一种包括所述反相器的逻辑电路及其制造方法。
示例实施例提供一种包括氧化物半导体晶体管的反相器和一种包括所述反相器的逻辑电路。
根据示例实施例，提供了一种反相器，所述反相器包括：耗尽型的负载晶体管，所述负载晶体管具有作为第一沟道层的第一氧化物层；增强型的驱动晶体管，所述驱动晶体管连接到所述负载晶体管，所述驱动晶体管具有作为第二沟道层的第二氧化物层。
所述反相器可以包括第二氧化物层与源电极和漏电极之间的阻挡层。源电极和漏电极均可以与第二氧化物层对应。阻挡层的功函数可以大于第二氧化物层的功函数。
阻挡层可以是从由钛(Ti)氧化物层、铜(Cu)氧化物层、镍(Ni)氧化物层、掺杂有Ti的Ni氧化物层、ZnO类氧化物层、掺杂有I族、II族和V族元素的ZnO类氧化物层、掺杂有银(Ag)的ZnO类氧化物层以及它们的组合组成的组中选择的至少一种。
第一氧化物层和第二氧化物层可以由相同材料的层形成。第一氧化物层和第二氧化物层可以具有不同的载流子浓度。第二氧化物层的载流子浓度可以低于第一氧化物层的载流子浓度。
可以利用等离子体处理第一氧化物层的表面，使得第一氧化物层的导电性高于第二氧化物层的导电性。
可以利用氩(Ar)等离子体处理第一氧化物层的表面。第一氧化物层和第二氧化物层中的至少一个包含ZnO类材料。
负载晶体管和驱动晶体管中的至少一个可以是具有底栅结构的薄膜晶体管。负载晶体管和驱动晶体管中的至少一个可以是具有顶栅结构的薄膜晶体管。
根据示例实施例，提供一种包括如上所述的反相器的逻辑电路。
所述逻辑电路可以包括是与非电路、或非电路、编码器、解码器、复用器、解复器或灵敏放大器或类似装置的至少一种。
附图说明
通过下面结合附图的详细描述，将更清楚地理解示例实施例。图1-10、11A-11D表示这里描述的非限制性的示例实施例。
图1是根据示例实施例的反相器的电路图；
图2至图7是示出根据示例实施例的反相器的剖视图的示图；
图8是示出根据示例实施例的反相器中负载晶体管的栅极电压(Vg)-漏极电流(Id)特性的曲线图；
图9是示出根据示例实施例的反相器中驱动晶体管的Vg-Id特性的曲线图；
图10是示出根据示例实施例的反相器的输入电压(V1)-输出电压(VO)特性的曲线图；
图11A至图11D是示出根据示例实施例的制造反相器的方法的剖视图的示图。
具体实施方式
现在，将参照示出了一些示例实施例的附图来更充分地描述各种示例实施例。在附图中，为了清晰起见，可以夸大层和区域的厚度。
这里公开了详细示出的实施例。然而，这里公开的具体结构和功能性细节仅出于描述示例实施例的目的。然而，本发明可以以许多可选择的形式来实施，并不应该被解释为仅限于这里阐述的示例实施例。
因此，虽然示例实施例可以具有各种修改和可选择的形式，但是其实施例以附图中的示例的方式示出，并将在这里详细描述。然而，应该理解的是，不意在将示例实施例限制为公开的具体形式，而是相反，示例实施例意在覆盖所有落入本发明范围内的修改、等同物和替换物。在对附图的整个描述中，相同的标号表示相同的元件。
应该理解的是，虽然术语第一、第二等可以在这里用来描述各种元件，但是这些元件不应该受这些术语限制。这些术语仅是用来将一个元件与另一元件区分开。例如，在不脱离示例实施例的范围的情况下，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件。如这里所使用的，术语“和/或”包括一个或多个相关所列项的任意和所有组合。
应该理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接或直接结合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。用于描述元件之间的关系的其它词语(例如，“在......之间”与“直接在......之间”，“与......相邻”与“与......直接相邻”等)应该按相同的方式来解释。
这里使用的术语只是出于描述具体实施例的目的，而不意在限制示例实施例。除非上下文另外清楚地指出，否则这里所使用的单数形式也意在包括复数形式。还应该理解的是，当术语“包括”和/或“包含”在这里使用时，表明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
为了方便描述，在这里可以使用空间相对术语(例如，“在......下”“在......下方”、“下面的”、“在......上方”、“上面的”等)来描述如附图中示出的一个元件或特征与另一元件或特征之间的关系。应该理解的是，空间相对术语意在包括除附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或“下”的元件将随后被定位为“在”其它元件或特征“上方”。因此，例如，术语“在......下方”可以包括“在......上方”和“在......下方”两个方位。可将装置另外定位(旋转90度或者在其它方位观察或作参考)，并相应地解释这里使用的空间相对描述符。
在这里参照作为理想实施例(和中间结构)的示意图的剖视图来描述示例实施例。由此，可预料到的是由例如制造技术和/或公差造成的示图的形状的变化。因此，示例实施例不应该被理解为限于这里示出的区域的特定形状，而是可包括例如由制造引起的形状上的偏差。例如，示出为矩形的注入区可在其边缘处具有倒圆的或者弯曲的特征和/或具有梯度(例如，注入浓度的梯度)，而不是从注入区到非注入区的突然变化。同样，由注入形成的埋区会导致在埋区和通过其可发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域本质上是示意性的，它们的形状没有必要示出装置的区域的真实形状，并不限制示例实施例的范围。
还应注意的是，在一些可选择的实施方式中，提到的功能/动作可以不按附图中标注的顺序发生。例如，根据有关的功能/动作，连续示出的两幅图实际上可以基本同时执行或者有时可以以相反的顺序执行。
为了更具体地描述示例实施例，将参照附图来详细描述各个方面。然而，本发明不限于描述的示例实施例。
示例实施例涉及一种半导体装置。其它的示例实施例涉及一种反相器、一种包括所述反相器的逻辑电路及其制造方法。
图1是根据示例实施例的反相器的电路图。
参照图1，负载晶体管T1和驱动晶体管T2彼此连接。负载晶体管T1和驱动晶体管T2可以为均具有作为沟道层的氧化物半导体层的晶体管。即，负载晶体管T1和驱动晶体管T2可以为氧化物半导体晶体管。负载晶体管T1可以为耗尽型晶体管。驱动晶体管T2可以为增强型晶体管。
如果栅极电压为0V，则耗尽型晶体管处于导通(ON)状态。在ON状态下，电流大于基本不可忽视的电流电平。如果栅极电压为0V，则增强型晶体管处于截止(OFF)状态。耗尽型晶体管的阈值电压可以小于0V，增强型晶体管的阈值电压可以大于0V。
电源VDD可以连接到负载晶体管T1的漏电极。输入端Vin可以连接到驱动晶体管T2的栅电极。输出端Vout可以公共地连接到负载晶体管T1的源电极和驱动晶体管T2的漏电极。负载晶体管T1的栅电极和驱动晶体管T2的源电极可以接地。
如果将0V电压施加到输入端Vin(即，驱动晶体管T2截止)，并且如果电源VDD将基本为高电平的电源电压施加到负载晶体管T1的漏电极，则在输出端Vout处检测到基本为高电平的电压。如果施加到负载晶体管T1的漏电极的电源电压固定，并且如果通过将高于驱动晶体管T2的阈值电压的电压施加到输入端Vin来导通驱动晶体管T2，则大量的电流通过驱动晶体管T2流到地。在输出端Vout处检测到低电平的电压。如果电源电压固定，则从输出端Vout输出的电压可以根据施加到输入端Vin的电压而变化。
图2是示出根据示例实施例的反相器的剖视图的示图。
参照图2，作为耗尽型晶体管的负载晶体管T1a和作为增强型晶体管的驱动晶体管T2a可以设置在基底SUB1上。负载晶体管T1a和驱动晶体管T2a均可以为均具有底栅结构的薄膜晶体管。
第一栅电极G1和第二栅电极G2可以形成在基底SUB1上并彼此分开。栅极绝缘层GI1可以设置在基底SUB1上，从而覆盖第一栅电极G1和第二栅电极G2。第一沟道层C1a可以设置在栅极绝缘层GI1上并在栅电极G1上方。第二沟道层C2a可以设置在栅极绝缘层GI1上并在栅电极G2上方。
第一沟道层C1a和第二沟道层C2a均可以包含氧化物半导体。所述氧化物半导体可以为ZnO类氧化物半导体(例如，ZnO、InZnO、GaInZnO或ZnSnO)。第一沟道层C1a和第二沟道层C2a均可以包含从由铪(Hf)、铬(Cr)、钽(Ta)、钇(Y)、钛(Ti)、锆(Zr)和它们的组合组成的组中选择的至少一种过渡金属。第一沟道层C1a和第二沟道层C2a可以由相同的材料形成。第一沟道层C1a和第二沟道层C2a中的至少一个可以由除了ZnO类材料之外的其它氧化物形成。
功函数大于第二沟道层C2a的功函数的阻挡层(barrier layer)B2可以形成在第二沟道层C2a上。形成阻挡层B2的材料可以根据形成第二沟道层C2a的材料而变化。例如，阻挡层B2可以为从由功函数大于第二沟道层C2a的功函数的ZnO类氧化物层、Ti氧化物层、Cu氧化物层、Ni氧化物层、掺杂Ti的Ni氧化物层、掺杂有I族元素、II族元素和V族元素中的至少一种的ZnO类氧化物层、掺杂有银(Ag)的ZnO类氧化物层以及它们的组合组成的组中选择的一种。然而，形成阻挡层B2的材料不限于上述示例。
以俯视图(例如，从上面)观看时，第二沟道层C2a和阻挡层B2可以具有彼此类似的形状。下文中，包括第二沟道层C2a和阻挡层B2的双层结构被称为“堆叠结构SS2”。
现在将更详细地描述第一沟道层C1a和堆叠结构SS2。
单层(未示出)形成在栅极绝缘层GI1的一部分上，双层(未示出)形成在栅极绝缘层GI1的另一部分上。所述单层和所述双层被图案化，从而由所述单层形成第一沟道层C1a，并由所述双层形成堆叠结构SS2。
在其它的示例实施例中，单层(未示出)形成在栅极绝缘层GI1的整个表面上。所述单层的一部分被改变为双层结构(未示出)。所述双层结构被图案化，从而形成堆叠结构SS2，所述单层的(没有被改变为双层结构的)其余部分被图案化，从而形成第一沟道层C1a。如此，第一沟道层C1a和堆叠结构SS2的厚度可以彼此相同或相似。
分别接触第一沟道层C1a的对应的端部的第一源电极S1和第一漏电极D1可以形成在栅极绝缘层GI1上。分别接触阻挡层B2的对应的端部的第二源电极S2和第二漏电极D2可以形成在栅极绝缘层层GI1上。第一源电极S1和第二漏电极D2可以彼此分开，或可以一体化地形成。
虽然没有在附图中示出，但是覆盖第一沟道层C1a、第一源电极S1、第一漏电极D1、阻挡层B2、第二源电极S2和第二漏电极D2的钝化层可以形成在栅极绝缘层GI1上。
第一栅电极G1、第一沟道层C1a、第一源电极S1和第一漏电极D1可以构成(或限定)负载晶体管T1a。第二栅电极G2、第二沟道层C2a、阻挡层B2、第二源电极S2和第二漏电极D2可以构成(或限定)驱动晶体管T2a。
因为功函数大于第二沟道层C2a的功函数的阻挡层B2设置在第二沟道层C2a和第二源电极S2之间并设置在第二沟道层C2a和第二漏电极D2之间，所以驱动晶体管T2a的阈值电压可以高于负载晶体管T1a的阈值电压。如此，驱动晶体管T2a可以为增强型晶体管，负载晶体管T1a可以为耗尽型晶体管。
电源VDD连接到第一漏电极D1。输入端Vin可以连接到第二栅电极G2。输出端Vout可以公共地连接到第一源电极S1和第二漏电极D2。第一栅电极G1和第二源电极S2可以接地。
图3示出根据示例实施例的反相器。
除了驱动晶体管T2b不包括如图2中所示的阻挡层B2之外，图3中示出的反相器与图2中示出的反相器类似。如此，第二源电极S2和第二漏电极D2直接接触第二沟道层C2b的对应的端部。此外，在图2和图3中，相同的标号表示相似的元件，因此，为了简明起见，省略了相似元件的详细描述。
参照图3，第二沟道层C2b的组成和载流子浓度可以与第一沟道层C1b的组成和载流子浓度不同。例如，第一沟道层C1b和第二沟道层C2b可以为分别具有不同的镓(Ga)掺杂密度和/或不同的铟(In)掺杂密度的GaInZnO层。第二沟道层C2b的载流子浓度可以低于第一沟道层C1b的载流子浓度。由于载流子浓度之间的差异，驱动晶体管T2b的阈值电压可以高于负载晶体管T1b的阈值电压。如此，驱动晶体管T2b可以为增强型晶体管，负载晶体管T1b可以为耗尽型晶体管。
第一沟道层C1b和第二沟道层C2b均可以包含除了GaInZnO之外的氧化物半导体。所述氧化物半导体可以为ZnO类氧化物半导体(例如，ZnO、InZnO、ZnSnO和它们的组合)。第一沟道层C1b和第二沟道层C2b均可以包含从由铪(Hf)、铬(Cr)、钽(Ta)、钇(Y)、钛(Ti)、锆(Zr)和它们的组合组成的组中选择的至少一种过渡金属。图4示出根据示例实施例的反相器。
除了第一沟道层C1c包括低电阻区域R1之外，图4中示出的反相器与图3中示出的反相器类似。因此，在图2、图3和图4中，相同的标号表示相同的元件，并且为了简明起见，省略了相同元件的详细描述。
参照图4，第一沟道层C1c可以包括在第一沟道层C1c的表面上的低电阻区域R1。低电阻区域R1可以为利用等离子体(例如，氩(Ar)等离子体)处理过的区域。低电阻区域R1(利用Ar等离子体处理过的区域)可以具有可以用作载流子的多个缺陷。低电阻区域R1(利用Ar等离子体处理过的区域)的电阻可以低于第一沟道层C1c的没有利用Ar等离子体处理过的其余区域的电阻。
第一沟道层C1c和第二沟道层C2c可以由相同的材料形成。可以形成由相同的氧化物半导体形成的第一层和第二层。可以选择性地利用Ar等离子体来处理第一层的表面，从而形成第一沟道层C1c。没有利用Ar等例子体处理的第二层可以为第二沟道层C2c。
低电阻区域R1可以存在于第一沟道层C1c的整个表面(或形成在第一沟道层C1c的整个表面上)，如图4中所示。然而，低电阻区域R1可以形成在第一沟道层C1c的表面的一部分上。因为第一沟道层C1c具有低电阻区域R1，所以第一沟道层C1c的阈值电压低于第二沟道层C2c的阈值电压。如此，负载晶体管T1c可以为耗尽型晶体管，驱动晶体管T2c可以为增强型晶体管。在图2至图4中，图1的负载晶体管T1和驱动晶体管T2具有底栅结构。然而，示例实施例不限于此。图1的负载晶体管T1和驱动晶体管T2可以具有顶栅结构。如图5至图7中所示，在图2至图4中示出的负载晶体管T1a、T1b、T1c和驱动晶体管T2a、T2b、T2c具有顶栅结构。
参照图5，彼此分开的第一沟道层C1a′和第二沟道层C2a′可以设置在基底SUB2上。阻挡层B2′可以设置在第二沟道层C2a′上。第一沟道层C1a′、第二沟道层C2a′和阻挡层B2′与图2的第一沟道层Cla、第二沟道层C2a和阻挡层B2分别对应。阻挡层B2′的功函数可以大于第二沟道层C2a′的功函数。
接触第一沟道层C1a′的对应的端部的第一源电极S1′和第一漏电极D1′可以设置在基底SUB2上。接触阻挡层B2′和第二沟道层C2a′的对应的端部的第二源电极S2′和第二漏电极D2′可以设置在第二基底SUB2上。
覆盖第一沟道层C1a′、第一源电极S1′、第一漏电极D1′、阻挡层B2′、第二沟道层C2a′、第二源电极S2′和第二漏电极D2′的栅极绝缘层GI1′可以设置在基底SUB2上。
第一栅电极G1′可以设置在栅极绝缘层GI1′上并在第一沟道层C1a′上方。第二栅电极G2′可以设置在栅极绝缘层GI1′上并在第二沟道层C2a′上方。
第一栅电极G1′、第一沟道层C1a′、第一源电极S1′和第一漏电极D1′可以构成(或限定)负载晶体管T1a′，第二栅电极G2′、第二沟道层C2a′、阻挡层B2′、第二源电极S2′和第二漏电极D2′可以构成(或限定)驱动晶体管T2a′。负载晶体管T1a′可以为耗尽型晶体管，驱动晶体管T2a′可以为增强型晶体管。
电源VDD可以连接到第一漏电极D1′。输入端Vin可以连接到第二栅电极G2′。输出端Vout可以公共地连接到第一源电极S1′和第二漏电极D2′。第一栅电极G1′和第二源电极S2′可以接地。
按与可以将图2中的结构修改为图5中示出的结构相同的方式，图3中示出的反相器的结构可以被修改为图6中示出的结构，图4中示出的反相器的结构可以被修改为图7中示出的结构。
在图6中，第一沟道层C1b′可以与图3的第一沟道层C1b对应，第二沟道层C2b′可以与图3的第二沟道层C2b对应。参考标号T1b′表示负载晶体管，参考标号T2b′表示驱动晶体管。图7的第一沟道层C1c′与图4的第一沟道层C1c对应，图7的第二沟道层C2c′与图4的第二沟道层C2c对应，图7的低电阻区域R1′与图4的低电阻区域R1对应。图7的参考标号T1c′表示驱动晶体管，图7的参考标号T2c′表示驱动晶体管。
图8是示出根据示例实施例的反相器的负载晶体管的栅极电压(Vg)-漏极电流(Id)特性的曲线图。
参照图8，如果Vg为0V，则流动的是高电平ON电流。如此，根据示例实施例的负载晶体管为耗尽型晶体管。
图9是示出根据示例实施例的反相器的驱动晶体管的Vg-Id特性的曲线图。
参照图9，如果Vg为0V，则流动的是低电平的OFF电流。如此，根据示例实施例的驱动晶体管为增强型晶体管。
图10是示出根据示例实施例的反相器的输入电压(V1)-输出电压(VO)特性的曲线图。用于得到图10的结果的电源电压为大约10V。输入电压V1为施加到图1的输入端Vin的电压，电源电压为施加到图1的电源VDD的电压。输出电压VO为在图1的输出端Vout处检测的电压。
参照图10，如果输入电压V1为0V，则输出电压VO处于与电源电压类似的高电平。如果输入电压V1增加到4.5V或更高，则输出电压VO降低到接近0V。如此，利用根据示例实施例的反相器可以得到与Si类CMOS反相器的水平类似的水平的全摆幅性质(full swing property)。
传统的Si类CMOS反相器需要将诸如离子的导电杂质掺杂到Si层中的工艺。然而，根据示例实施例，可以在不执行使得制造成本增加并使得制造工艺更复杂的离子掺杂工艺的情况下制造反相器。因此，根据示例实施例，可以通过执行具有更低的制造成本的更简单的工艺来制造特性与传统的CMOS反相器的特性类似的反相器。
根据示例实施例的反相器可以被用作各种逻辑电路(例如，NAND电路、NOR电路、编码器、解码器、复用器(MUX)、解复器(DEMUX)、灵敏放大器(sense amplifier)等)中的基本器件。逻辑电路可以包括至少一个根据本发明示例实施例的反相器。逻辑电路的基本结构是本领域公知的，因此，省略了它们的描述。
下文中，将参照图11A至图11D描述根据示例实施例的制造图2的反相器的方法。
参照图11A，可以在基底SUB1上形成第一栅电极G1和第二栅电极G2。可以在基底SUB1上形成覆盖第一栅电极G1和第二栅电极G2的栅极绝缘层GI1。可以在栅极绝缘层GI1的整个表面上形成沟道材料层C′。可以在沟道材料层C′上第二栅电极G2上方形成阻挡材料层B′。
阻挡材料层B′的功函数可以大于沟道材料层C′的功函数。沟道材料层C′可以由第一氧化物半导体形成。第一氧化物半导体可以为ZnO类氧化物半导体(例如，ZnO、InZnO、GaInZnO和ZnSnO)。沟道材料层C′可以包含从由Hf、Cr、Ta、Y、Ti、Zr和它们的组合组成的组中选择的至少一种过渡金属。
形成阻挡材料层B′的材料可以根据形成沟道材料层C′的材料而变化。例如，阻挡材料层B′可以由从由功函数大于沟道材料层C′的功函数的ZnO类氧化物层、Ti氧化物层、Cu氧化物层、Ni氧化物层、掺杂有Ti的Ni氧化物层、掺杂有I族、II族和V族元素中的至少一种的ZnO类氧化物层、掺杂有Ag的ZnO类氧化物层以及它们的组合组成的组中选择的至少一种形成。除了上述示例以外，可以使用其它的材料来形成阻挡材料层B′。
如图11B中所示，可以将阻挡材料层B′和栅极材料层C′图案化，从而在第一栅电极G1上形成第一沟道层C1a，并在第二栅电极G2上形成第二沟道层C2a和阻挡层B2。第二沟道层C2a和阻挡层B2形成堆叠结构SS2。
在图11A和图11B中，可以在栅极绝缘层GI1的一部分上形成沟道材料层C′。可以在栅极绝缘层GI1的另一部分上形成包括沟道材料层C′和阻挡材料层B′的双层。可以将沟道材料层C′和阻挡材料层B′图案化，从而形成第一沟道层C1a和堆叠结构SS2。然而，根据示例实施例，可以在栅极绝缘层GI1的整个表面上形成单层。可以将所述单层的一部分改变为双层结构。可以将具有双层结构的区域图案化，从而形成堆叠结构SS2，并可以将具有单层结构的区域图案化，从而形成第一沟道层C1a。
参照图11C，可以在栅极绝缘层GI1上形成覆盖第一沟道层C1a和阻挡层B2的源/漏电极层M1。
参照图11D，可以将源/漏电极层M1图案化，从而形成接触第一沟道层C1a的对应的端部的第一源电极S1和第一漏电极D1。可以将源/漏电极层M1图案化，从而形成接触阻挡层B2的对应的端部的第二源电极S2和第二漏电极D2。第一源电极S1和第二漏电极D2可以彼此分开，或者可以一体地形成。
图11A至图11D中示出的方法是制造具有图2中示出的结构的反相器的方法。然而，可以通过修改图11A至图11D中示出的方法来制造具有图3和图4的结构的反相器。例如，制造图3中示出的结构的方法可以包括形成单个沟道材料层和改变所述单个沟道材料层的局部上的载流子浓度的工艺。可选择地，制造图3中示出的结构的方法可以包括在第一区域上形成第一沟道材料层和在第二区域上形成第二沟道材料层的工艺。第二沟道材料层的载流子浓度可以与第一沟道材料层的载流子浓度不同。制造图4中示出的结构的方法可以包括形成单个沟道材料层和利用等离子体(例如，Ar等离子体)对所述单个沟道材料层的局部进行处理的工艺。
本领域普通技术人员应该理解的是，可以通过修改上述用于制造图2至图4中示出的结构的方法来制造图5至图7中示出的顶栅薄膜晶体管结构。另外，本领域普通技术人员应该理解的是，负载晶体管和驱动晶体管可以为结构彼此不同的晶体管。
前述是示例实施例的举例说明，不应该解释为限制示例实施例。虽然已经描述了一些示例实施例，但是本领域的技术人员会容易地理解，在本质上不脱离新颖性教导和优点的情况下，可在示例实施例中做出许多修改。因此，应该将所有这样的修改包括在如权利要求中限定的本发明的范围之内。在权利要求书中，功能性限定意在覆盖这里被描述为执行所述功能的结构，并且不仅覆盖结构的等同物而且覆盖等同的结构。因此，应该理解的是，前述是各种示例实施例的举例说明，并不被解释为局限于公开的具体实施例，并且对公开的实施例的修改以及其它实施例意图被包括在权利要求的范围之内。

Claims (13)

1、一种反相器，包括：
耗尽型的负载晶体管，所述负载晶体管具有作为第一沟道层的第一氧化物层；
增强型的驱动晶体管，所述驱动晶体管连接到所述负载晶体管，所述驱动晶体管具有作为第二沟道层的第二氧化物层。
2、如权利要求1所述的反相器，所述反相器还包括：
源电极和漏电极，均与第二氧化物层对应；
阻挡层，在第二氧化物层与所述源电极和漏电极之间，阻挡层的功函数大于第二氧化物层的功函数。
3、如权利要求2所述的反相器，其中，阻挡层是从由Ti氧化物层、Cu氧化物层、Ni氧化物层、掺杂有Ti的Ni氧化物层、ZnO类氧化物层、掺杂有I族、II族和V族元素的ZnO类氧化物层、掺杂有Ag的ZnO类氧化物层以及它们的组合组成的组中选择的至少一种。
4、如权利要求2所述的反相器，其中，第一氧化物层和第二氧化物层是相同材料的层。
5、如权利要求1所述的反相器，其中，第一氧化物层和第二氧化物层具有不同的载流子浓度。
6、如权利要求5所述的反相器，其中，第二氧化物层的载流子浓度低于第一氧化物层的载流子浓度。
7、如权利要求1所述的反相器，其中，利用等离子体处理第一氧化物层的表面，使得第一氧化物层的导电性高于第二氧化物层的导电性。
8、如权利要求7所述的反相器，其中，利用Ar等离子体处理第一氧化物层的表面。
9、如权利要求1所述的反相器，其中，第一氧化物层和第二氧化物层中的至少一个包含ZnO类材料。
10、如权利要求1所述的反相器，其中，负载晶体管和驱动晶体管中的至少一个是具有底栅结构的薄膜晶体管。
11、如权利要求1所述的反相器，其中，负载晶体管和驱动晶体管中的至少一个是具有顶栅结构的薄膜晶体管。
12、一种包括如权利要求1所述的反相器的逻辑电路。
13、如权利要求12所述的逻辑电路，其中，所述逻辑电路是与非电路、或非电路、编码器、解码器、复用器、解复器或灵敏放大器。
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