KR20090103610A - 인버터 및 그를 포함하는 논리회로 - Google Patents

인버터 및 그를 포함하는 논리회로

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KR20090103610A
KR20090103610A KR1020080029327A KR20080029327A KR20090103610A KR 20090103610 A KR20090103610 A KR 20090103610A KR 1020080029327 A KR1020080029327 A KR 1020080029327A KR 20080029327 A KR20080029327 A KR 20080029327A KR 20090103610 A KR20090103610 A KR 20090103610A
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Abstract

인버터 및 그를 포함하는 논리회로에 관해 개시되어 있다. 개시된 본 발명의 인버터는 제1 산화물층을 채널층으로 갖는 공핍형(depletion mode) 부하(load) 트랜지스터, 및 상기 부하 트랜지스터와 연결된 것으로, 제2 산화물층을 채널층으로 갖는 증가형(enhancement mode) 구동(driving) 트랜지스터를 포함한다.

Description

인버터 및 그를 포함하는 논리회로{Inverter and logic circuit comprising the same}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 인버터 및 그를 포함하는 논리회로에 관한 것이다.
DRAM(dynamic random access memory), SRAM(static random access memory), 비휘발성 메모리, 액정표시장치 및 유기발광표시장치 등 다양한 반도체 집적회로에서 NAND(not and) 및 NOR 회로와 같은 여러 논리회로가 사용된다. 이러한 논리회로의 기본이 되는 것이 인버터(inverter)이다.
일반적으로, 실리콘(Si) 기반의 인버터는 NMOS(n-channel metal-oxide semiconductor) 트랜지스터와 PMOS(p-channel metal-oxide semiconductor) 트랜지스터를 함께 구비하는 CMOS(complementary metal-oxide semiconductor) 인버터이다. 채널층으로 Si층을 사용하는 경우, 채널층에 도핑하는 원소의 종류를 달리함으로써, NMOS 또는 PMOS 트랜지스터를 용이하게 제조할 수 있고, 따라서 CMOS 인버터의 제조가 용이하다. 예를 들어, Si층에 보론(B)과 같은 3족 원소를 도핑하면 p-채널층이 된다.
그런데, 산화물 반도체로 채널층을 형성하는 경우, 산화물 반도체의 재료 특성으로 인해 p-채널층을 구현하기 어렵다. 즉, 산화물 반도체로 형성한 채널층은 대부분 n-채널층이다. 그러므로 산화물 반도체를 채널층으로 적용한 트랜지스터를 이용하는 경우, n-채널 트랜지스터와 p-채널 트랜지스터를 모두 갖는 인버터의 구현이 용이하지 않다.
본 발명은 산화물 반도체 트랜지스터를 포함하는 인버터 및 그를 포함하는 논리회로를 제공한다.
본 발명의 일 실시예는 제1 산화물층을 채널층으로 갖는 공핍형(depletion mode) 부하(load) 트랜지스터; 및 상기 부하 트랜지스터와 연결된 것으로, 제2 산화물층을 채널층으로 갖는 증가형(enhancement mode) 구동(driving) 트랜지스터;를 포함하는 인버터를 제공한다.
상기 제2 산화물층과 그에 대응하는 소오스전극 및 드레인전극 사이에 상기 제2 산화물층보다 일함수가 큰 베리어층이 더 구비될 수 있다.
상기 베리어층은 Ti 산화물층, Cu 산화물층, Ni 산화물층, Ti 도핑된 Ni 산화물층, ZnO 계열 산화물층, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물층 및 Ag가 도핑된 ZnO 계열 산화물층 중 하나일 수 있다.
상기 제1 산화물층과 상기 제2 산화물층은 동일층일 수 있다.
상기 제1 산화물층과 상기 제2 산화물층은 서로 다른 캐리어(carrier) 농도를 가질 수 있다.
상기 제2 채널층의 캐리어 농도는 상기 제1 채널층의 캐리어 농도보다 낮을 수 있다.
상기 제1 산화물층의 표면은 플라즈마 처리되어 상기 제2 산화물층보다 높은 전기전도도를 가질 수 있다.
상기 제1 산화물층의 표면은 Ar 플라즈마로 처리될 수 있다.
상기 제1 산화물층 및 상기 제2 산화물층 중 적어도 하나는 ZnO 계열의 물질을 포함할 수 있다.
상기 부하 트랜지스터 및 상기 구동 트랜지스터 중 적어도 하나는 바텀(bottom) 게이트 구조를 가질 수 있다.
상기 부하 트랜지스터 및 상기 구동 트랜지스터 중 적어도 하나는 탑(top) 게이트 구조를 가질 수 있다.
본 발명의 다른 실시예는 전술한 본 발명의 실시예에 따른 인버터를 포함하는 논리회로를 제공한다.
상기 논리회로는 NAND 회로, NOR 회로, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 중 적어도 하나를 포함할 수 있다.
도 1은 본 발명의 실시예에 따른 인버터의 회로도이다.
도 2 내지 도 7은 본 발명의 실시예들에 따른 인버터의 단면도이다.
도 8은 본 발명의 실시예에 따른 인버터에 포함되는 부하(load) 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성을 보여주는 그래프이다.
도 9는 본 발명의 실시예에 따른 인버터에 포함되는 구동(driving) 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성을 보여주는 그래프이다.
도 10은 본 발명의 실시예에 따른 인버터의 입력전압(VI)-출력전압(VO) 특성을 보여주는 그래프이다.
도 11a 내지 도 11d를 참조하여 본 발명의 실시예에 따른 인버터의 제조방법을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
B2, B2' : 베리어층 B' : 베리어물질층
C1a∼C2c' : 채널층 C' : 채널물질층
D1, D1', D2, D2' : 드레인전극 G1, G1', G2, G2' : 게이트전극
GI1, GI1' : 게이트절연층 M1 : 소오스/드레인전극층
R1, R1' : 저저항영역 S1, S1', S2, S2' : 소오스전극
SS2 : 적층구조물 SUB1, SUB2 : 기판
VDD : 전원 Vin : 입력단자
Vout : 출력단자 T1, T1a∼T1c' : 부하 트랜지스터
T2, T2a∼T2c' : 구동 트랜지스터
이하, 본 발명의 실시예에 따른 인버터, 인버터의 제조방법 및 인버터를 포함하는 논리회로를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 인버터의 회로도이다.
도 1을 참조하면, 부하(load) 트랜지스터(T1)와 구동(driving) 트랜지스터(T2)가 서로 연결되어 있다. 부하 트랜지스터(T1)와 구동 트랜지스터(T2)는 모두 산화물 반도체층을 채널층으로 갖는 트랜지스터, 즉, 산화물 반도체 트랜지스터이다. 부하 트랜지스터(T1)는 공핍형(depletion mode) 트랜지스터이고, 구동 트랜지스터(T2)는 증가형(enhancement mode) 트랜지스터이다. 공핍형 트랜지스터는 게이트 전압이 0V일 때, 실질적으로 무시할 수 없는 전류 이상의 전류가 흐르는 '온(ON)' 상태이다. 반면, 증가형 트랜지스터는 게이트 전압이 0V일 때, '오프(OFF)' 상태이다. 따라서, 상기 공핍형 트랜지스터의 문턱전압은 0V보다 작을 수 있고, 상기 증가형 트랜지스터의 문턱전압은 OV보다 클 수 있다.
전원(VDD)은 부하 트랜지스터(T1)의 드레인전극에 연결될 수 있고, 입력단자(Vin)는 구동 트랜지스터(T2)의 게이트전극에 연결될 수 있으며, 출력단자(Vout)는 부하 트랜지스터(T1)의 소오스전극 및 구동 트랜지스터(T2)의 드레인전극에 공통으로 연결될 수 있다. 한편, 부하 트랜지스터(T1)의 게이트전극과 구동 트랜지스터(T2)의 소오스전극은 접지될 수 있다.
입력단자(Vin)에 0V의 전압을 인가한 상태, 즉, 구동 트랜지스터(T2)가 오프(off)된 상태에서, 전원(VDD)을 통해 하이 레벨(high level)의 전원전압을 부하 트랜지스터(T1)의 드레인전극에 인가하면, 출력단자(Vout)에서 하이 레벨의 전압이 검출된다. 상기 전원전압을 부하 트랜지스터(T1)의 드레인전극에 계속해서 인가한 상태에서, 입력단자(Vin)에 문턱전압 이상의 전압을 인가하여 구동 트랜지스터(T2)를 턴-온(turn-on)시키면, 대부분의 전류가 구동 트랜지스터(T2)를 통해 접지로 흐른다. 따라서 출력단자(Vout)에서는 로우 레벨(low level)의 전압이 검출된다. 즉, 상기 전원전압이 고정된 상태에서, 입력단자(Vin)에 인가하는 전압에 따라 출력단자(Vout)로 출력되는 전압이 달라질 수 있다.
도 2는 본 발명의 일 실시예에 따른 인버터의 단면도이다.
도 2를 참조하면, 기판(SUB1) 상에 공핍형의 부하 트랜지스터(T1a)와 증가형의 구동 트랜지스터(T2a)가 구비되어 있다. 부하 트랜지스터(T1a)와 구동 트랜지스터(T2a)는 바텀(bottom) 게이트 구조를 갖는 박막 트랜지스터일 수 있다. 보다 상세하게 설명하면, 기판(SUB1) 상에 제1 및 제2 게이트전극(G1, G2)이 이격되어 형성되고, 제1 및 제2 게이트전극(G1, G2)을 덮도록 기판(SUB1) 상에 게이트절연층(GI1)이 구비되어 있다. 제1 게이트전극(G1) 위쪽의 게이트절연층(GI1) 상에 제1 채널층(C1a)이 구비되고, 제2 게이트전극(G2) 위쪽의 게이트절연층(GI1) 상에 제2 채널층(C2a)이 구비되어 있다. 제1 및 제2 채널층(C1a, C2a)은 산화물 반도체, 예컨대, ZnO, InZnO, GaInZnO, ZnSnO 및 ZnSnO와 같은 ZnO 계열의 산화물 반도체를 포함할 수 있고, Hf, Cr, Ta, Y, Ti 및 Zr 중 적어도 하나를 더 포함할 수 있다. 제1 및 제2 채널층(C1a, C2a)은 동일한 물질층일 수 있다. 제2 채널층(C2a) 상에 제2 채널층(C2a)보다 일함수가 큰 베리어층(B2)이 형성될 수 있다. 베리어층(B2)의 물질은 제2 채널층(C2a)의 물질에 따라 달라질 수 있는데, 예를 들어, 제2 채널층(C2a)보다 큰 일함수를 갖는 ZnO 계열 산화물층, Ti 산화물층, Cu 산화물층, Ni 산화물층, Ti 도핑된 Ni 산화물층, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물층 및 Ag가 도핑된 ZnO 계열 산화물층 중 하나일 수 있다. 그러나 베리어층(B2)의 물질은 이에 한정되지 않는다. 제2 채널층(C2a)과 베리어층(B2)은 위에서 보았을 때 유사한 모양을 가질 수 있다. 이하에서는, 제2 채널층(C2a)과 베리어층(B2)으로 이루어진 이중층의 구조물을 적층구조물(SS2)이라 한다. 제1 채널층(C1a)과 적층구조물(SS2)을 형성하는 방법에 대해 간략히 설명하면, 게이트절연층(GI1)의 일부 상에 단일층을 형성하고, 다른 일부 상에 이중층을 형성한 후, 상기 단일층과 상기 이중층을 패터닝하여 상기 단일층으로부터 제1 채널층(C1a)을, 상기 이중층으로부터 적층구조물(SS2)을 얻을 수 있다. 또는, 게이트절연층(GI1)의 전면 상에 단일층을 형성한 후, 상기 단일층의 일부 영역을 이중층 구조로 변화시킨 다음, 상기 이중층 구조로 변화된 영역과 단일층 구조로 유지된 영역을 패터닝하여 적층구조물(SS2)과 제1 채널층(C1a)을 형성할 수 있다. 이 경우, 제1 채널층(C1a)과 적층구조물(SS2)의 두께는 동일 또는 유사할 수 있다. 게이트절연층(GI1) 상에 제1 채널층(C1a)의 양단에 각각 접촉하는 제1 소오스전극(S1) 및 제1 드레인전극(D1)이 구비되어 있고, 베리어층(B2)의 양단에 각각 접촉하는 제2 소오스전극(S2) 및 제2 드레인전극(D2)이 구비되어 있다. 제1 소오스전극(S1)과 제2 드레인전극(D2)은 서로 분리되어 있을 수 있으나, 일체형으로 형성할 수도 있다. 또한 도시하지는 않았지만, 게이트절연층(GI1) 상에 제1 채널층(C1a), 제1 소오스전극(S1), 제1 드레인전극(D1), 베리어층(B2), 제2 소오스전극(S2) 및 제2 드레인전극(D2)을 덮는 보호층(passivation layer)이 더 구비될 수 있다.
제1 게이트전극(G1), 제1 채널층(C1a), 제1 소오스전극(S1) 및 제1 드레인전극(D1)이 부하 트랜지스터(T1a)를 구성할 수 있고, 제2 게이트전극(G2), 제2 채널층(C2a), 베리어층(B2), 제2 소오스전극(S2) 및 제2 드레인전극(D2)이 구동 트랜지스터(T2a)를 구성할 수 있다.
일함수가 큰 베리어층(B2)이 제2 채널층(C2a)과 제2 소오스전극(S2) 사이 및 제2 채널층(C2a)과 제2 드레인전극(D2) 사이에 개재되어(interposed) 있기 때문에, 구동 트랜지스터(T2a)의 문턱전압이 부하 트랜지스터(T1a)의 문턱전압보다 높을 수 있고, 따라서 구동 트랜지스터(T2a)는 증가형일 수 있고, 부하 트랜지스터(T1a)는 공핍형일 수 있다.
전원(VDD)은 제1 드레인전극(D1)에 연결되고, 입력단자(Vin)는 제2 게이트전극(G2)에 연결될 수 있으며, 출력단자(Vout)는 제1 소오스전극(S1) 및 제2 드레인전극(D2)에 공통으로 연결될 수 있다. 한편, 제1 게이트전극(G1)과 제2 소오스전극(S2)은 접지될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 인버터를 보여준다.
도 3을 참조하면, 구동 트랜지스터(T2b)는 도 2의 베리어층(B2)을 포함하지 않으며, 제2 소오스전극(S2)과 제2 드레인전극(D2)이 제2 채널층(C2b)의 양단 각각에 직접 접촉되어 있다. 이 경우, 제2 채널층(C2b)은 제1 채널층(C1b)과 다른 조성 및 다른 캐리어 농도를 가질 수 있다. 일례로, 제1 채널층(C1b)과 제2 채널층(C2b)은 GaInZnO층이되, 서로 다른 Ga 도핑 농도 및/또는 In 도핑 농도를 가질 수 있다. 제2 채널층(C2b)의 캐리어 농도가 제1 채널층(C1b)의 캐리어 농도보다 낮은 것이 바람직하다. 이러한 캐리어 농도의 차이에 기인하여, 구동 트랜지스터(T2b)의 문턱전압이 부하 트랜지스터(T1b)의 문턱전압보다 높을 수 있고, 따라서 구동 트랜지스터(T2b)는 증가형이고, 부하 트랜지스터(T1b)는 공핍형일 수 있다. 제1 채널층(C1b)과 제2 채널층(C2b)은 GaInZnO층 이외의 다른 산화물 반도체, 예컨대, ZnO, InZnO, ZnSnO 및 ZnSnO와 같은 ZnO 계열의 산화물 반도체를 포함할 수 있고, Hf, Cr, Ta, Y, Ti 및 Zr 중 적어도 하나를 더 포함할 수 있다. 도 2 및 도 3에서 동일한 참조부호는 동일한 구성요소를 나타내므로, 그들에 대한 반복 설명은 생략한다.
도 4는 본 발명의 또 다른 실시예에 따른 인버터를 보여준다.
도 4를 참조하면, 제1 채널층(C1c)은 그 표면부에 저저항영역(R1)을 포함할 수 있다. 저저항영역(R1)은 플라즈마, 예컨대, Ar 플라즈마로 처리된 영역일 수 있다. Ar 플라즈마로 처리된 영역은 다수의 결함(defects)을 갖는데, 상기 결함들이 캐리어와 같이 작용할 수 있다. 따라서 Ar 플라즈마로 처리된 영역의 전기저항은 그렇지 않은 영역의 전기저항보다 낮을 수 있다. 제1 채널층(C1c)과 제2 채널층(C2c)은 동일 물질층으로부터 형성할 수 있다. 즉, 동일한 산화물 반도체로 이루어진 제1 및 제2층을 형성한 후, 상기 제1층의 표면만 선택적으로 Ar 플라즈마로 처리하여 제1 채널층(C1c)을 형성할 수 있다. Ar 플라즈마 처리하지 않은 상기 제2층이 제2 채널층(C2c)일 수 있다. 도 4에는 저저항영역(R1)이 제1 채널층(C1c)의 표면부 전체에 걸쳐 존재하는 것으로 도시되어 있지만, 제1 채널층(C1c)의 표면부 중 일부에만 존재할 수도 있다. 제1 채널층(C1c)이 저저항영역(R1)을 갖기 때문에, 제2 채널층(C2c)보다 낮은 문턱전압을 갖는다. 따라서, 부하 트랜지스터(T1c)는 공핍형일 수 있고, 구동 트랜지스터(T2c)는 증가형일 수 있다. 도 2 및 도 4에서 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 2 내지 도 4에서는 도 1의 부하 트랜지스터(T1) 및 구동 트랜지스터(T2)가 바텀(bottom) 게이트 구조를 갖는 경우에 대해 도시하였지만, 본 발명의 또 다른 실시예에 따르면, 도 1의 부하 트랜지스터(T1) 및 구동 트랜지스터(T2)는 탑(top) 게이트 구조를 가질 수 있다. 도 2 내지 도 4의 부하 트랜지스터(T1a, T1b, T1c) 및 구동 트랜지스터(T2a, T2b, T2c)가 탑 게이트 구조로 변형된 실시예가 도 5 내지 도 7에 각각 도시되어 있다.
도 5를 참조하면, 기판(SUB2) 상에 서로 이격된 제1 및 제2 채널층(C1a', C2a')이 구비되고, 제2 채널층(C2a') 상에 베리어층(B2')이 구비되어 있다. 제1 및 제2 채널층(C1a', C2a')과 베리어층(B2')은 각각 도 2의 제1 및 제2 채널층(C1a, C2a)과 베리어층(B2)과 대응될 수 있다. 그러므로, 베리어층(B2')의 일함수는 제2 채널층(C2a')의 일함수보다 클 수 있다. 기판(SUB2) 상에 제1 채널층(C1a')의 양단에 각각 접촉된 제1 소오스전극(S1') 및 제1 드레인전극(D1')이 구비되고, 베리어층(B2') 및 제2 채널층(C2a')의 양단에 접촉된 제2 소오스전극(S2') 및 제2 드레인전극(D2')이 구비되어 있다. 기판(SUB2) 상에 제1 채널층(C1a'), 제1 소오스전극(S1'), 제1 드레인전극(D1'), 베리어층(B2'), 제2 소오스전극(S2') 및 제2 드레인전극(D2')을 덮는 게이트절연층(GI1')이 구비되어 있다. 제1 채널층(C1a') 위쪽의 게이트절연층(GI1') 상에 제1 게이트전극(G1')이 구비되고, 제2 채널층(C2a') 위족의 게이트절연층(GI1') 상에 제2 게이트전극(G2')이 구비된다.
제1 게이트전극(G1'), 제1 채널층(C1a'), 제1 소오스전극(S1') 및 제1 드레인전극(D1')이 부하 트랜지스터(T1a')를 구성하고, 제2 게이트전극(G2'), 제2 채널층(C2a'), 베리어층(B2'), 제2 소오스전극(S2') 및 제2 드레인전극(D2')이 구동 트랜지스터(T2a')를 구성할 수 있다. 부하 트랜지스터(T1a')는 공핍형이고, 구동 트랜지스터(T2a')는 증가형일 수 있다.
전원(VDD)은 제1 드레인전극(D1')에 연결되고, 입력단자(Vin)는 제2 게이트전극(G2')에 연결될 수 있으며, 출력단자(Vout)는 제1 소오스전극(S1') 및 제2 드레인전극(D2')에 공통으로 연결될 수 있다. 한편, 제1 게이트전극(G1')과 제2 소오스전극(S2')은 접지될 수 있다.
도 2의 구조가 도 5의 구조로 변형된 것과 유사하게, 도 3 및 도 4의 구조는 각각 도 6 및 도 7의 구조로 변형될 수 있다. 도 6에서 제1 및 제2 채널층(C1b', C2b')은 도 3의 제1 및 제2 채널층(C1b, C2b)에 대응될 수 있고, 참조번호 T1b' 및 T2b'는 부하 트랜지스터 및 구동 트랜지스터를 나타낸다. 한편, 도 7에서 제1 및 제2 채널층(C1c', C2c')과 저저항영역(R1')은 도 4의 제1 및 제2 채널층(C1c, C2c)과 저저항영역(R1)과 대응될 수 있고, 참조번호 T1c' 및 T2c'는 부하 트랜지스터 및 구동 트랜지스터를 나타낸다.
도 8은 본 발명의 실시예에 따른 인버터에 포함되는 부하 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성을 보여준다.
도 8을 참조하면, 게이트전압(Vg)이 0V일 때, 하이 레벨(high level)의 온-전류(ON-current)가 흐르므로, 본 발명의 실시예에 따른 부하 트랜지스터는 공핍형임을 알 수 있다.
도 9는 본 발명의 실시예에 따른 인버터에 포함되는 구동 트랜지스터의 게이트전압(Vg)-드레인전류(Id)의 특성을 보여준다.
도 9를 참조하면, 게이트전압(Vg)이 0V일 때, 로우 레벨(low level)의 오프-전류(OFF-current)가 흐르므로, 본 발명의 실시예에 따른 구동 트랜지스터는 증가형임을 알 수 있다.
도 10은 본 발명의 실시예에 따른 인버터의 입력전압(VI)-출력전압(VO) 특성을 보여준다. 도 10의 결과를 얻는데 사용한 전원전압(VDD)은 10V 정도였다. 여기서, 입력전압(VI) 및 전원전압(VDD)은 각각 도 1의 입력단자(Vin) 및 전원(VDD)에 인가하는 전압을 나타내고, 출력전압(VO)은 도 1의 출력단자(Vout)에서 검출되는 전압을 나타낸다.
도 10을 참조하면, 입력전압(VI)이 0V일 때, 출력전압(VO)은 전원전압(VDD)과 유사한 하이 레벨(high level)이지만, 입력전압(VI)이 4.5V 정도 이상으로 증가함에 따라, 출력전압(VO)이 거의 0V 수준으로 떨어지는 것을 알 수 있다. 이를 통해, 본 발명의 실시예에 따른 인버터를 이용하면, Si 기반의 CMOS 인버터 수준의 풀 스윙(full swing) 특성을 얻을 수 있음을 알 수 있다.
부가해서, 종래의 Si 기반의 CMOS 인버터의 경우, Si층에 도전형 불순물을 이온 주입하는 공정이 요구되지만, 본 발명의 실시예에 따른 인버터의 경우, 이온 주입 공정 없이 제조할 수 있는 장점이 있다. 이온 주입 공정은 제조 비용을 높이는 요인이 되고, 제조 공정을 다소 복잡하게 할 수 있다. 그러므로 본 발명의 실시예에 따르면, 보다 단순하고 저렴한 공정으로 종래의 CMOS 인버터 수준의 특성을 갖는 인버터를 제조할 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 인버터는 다양한 논리회로, 예컨대, NAND 회로, NOR 회로, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 등의 논리회로의 기본 소자로 이용될 수 있다. 상기 논리회로들의 기본적인 구조는 잘 알려진 바, 그들에 대한 자세한 설명은 생략한다.
이하에서는, 도 11a 내지 도 11d를 참조하여 본 발명의 실시예에 따른 인버터의 제조방법을 설명한다.
도 11a를 참조하면, 기판(SUB1) 상에 제1 및 제2 게이트전극(G1, G2)을 형성하고, 제1 및 제2 게이트전극(G1, G2)을 덮는 게이트절연층(GI1)을 형성한다. 다음, 게이트절연층(GI1)의 전면 상에 채널물질층(C')을 형성하고, 제2 게이트전극(G2) 위쪽의 채널물질층(C') 상에 베리어물질층(B')을 형성한다. 베리어물질층(B')은 채널물질층(C')보다 일함수가 큰 물질층일 수 있다. 채널물질층(C')은 산화물 반도체, 예컨대, ZnO, InZnO, GaInZnO, ZnSnO 및 ZnSnO와 같은 ZnO 계열의 산화물 반도체를 포함하여 형성할 수 있고, Hf, Cr, Ta, Y, Ti 및 Zr 중 적어도 하나를 더 포함할 수 있다. 베리어물질층(B')의 물질은 채널물질층(C')의 물질에 따라 달라질 수 있는데, 예를 들어, 채널물질층(C')보다 큰 일함수를 갖는 ZnO 계열 산화물층, Ti 산화물층, Cu 산화물층, Ni 산화물층, Ti 도핑된 Ni 산화물층, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물층 및 Ag가 도핑된 ZnO 계열 산화물층 중 하나로 형성할 수 있다. 그러나 상기 기재한 것들 이외의 다른 물질로 베리어물질층(B')을 형성할 수도 있다.
베리어물질층(B')과 채널물질층(C')을 패터닝하여, 도 11b에 도시된 바와 같이, 제1 게이트전극(G1) 위쪽에 제1 채널층(C1a)을 형성하고, 제2 게이트전극(G2) 위쪽에 제2 채널층(C1a, C1b)과 베리어층(B2)을 형성한다. 제2 채널층(C1b)과 베리어층(B2)은 적층구조물(SS2)을 구성한다.
도 11a 및 도 11b에서는, 게이트절연층(GI1)의 일부 상에 채널물질층(C')을 형성하고, 다른 일부 상에 채널물질층(C')과 베리어물질층(B')의 이중층을 형성한 후, 상기 채널물질층(C')과 베리어물질층(B')을 패터닝하여 제1 채널층(C1a) 및 적층구조물(SS2)을 형성하였다. 그러나, 본 발명의 다른 실시예에 따르면, 게이트절연층(GI1)의 전면 상에 단일층을 형성한 후, 상기 단일층의 일부 영역을 이중층 구조로 변화시킨 다음, 상기 이중층 구조로 변화된 영역과 단일층 구조로 유지된 영역을 패터닝하여 적층구조물(SS2)과 제1 채널층(C1a)을 형성할 수 있다.
도 11c를 참조하면, 게이트절연층(GI1) 상에 제1 채널층(C1a)과 베리어층(B2)을 덮는 소오스/드레인전극층(M1)을 형성한다.
소오스/드레인전극층(M1)을 패터닝하여, 도 11d에 도시된 바와 같이, 제1 채널층(C1a)의 양단에 각각 접촉하는 제1 소오스전극(S1) 및 제1 드레인전극(D1)을 형성하고, 베리어층(B2)의 양단에 각각 접촉하는 제2 소오스전극(S2) 및 제2 드레인전극(D2)을 형성한다. 제1 소오스전극(S1)과 제2 드레인전극(D2)은 서로 분리되어 있을 수 있으나, 일체형으로 형성할 수도 있다.
도 11a 내지 도 11d는 도 2의 구조를 제조하는 방법의 일례이다. 도 3 및 도 4의 구조는 도 11a 내지 도 11d의 방법을 변형함으로써 제조할 수 있다. 예컨대, 도 3의 구조를 제조하는 방법은 단일 채널물질층을 형성한 후, 상기 단일 채널물질층의 국부 영역의 캐리어 농도를 변화시키는 단계를 포함하거나, 또는 제1 영역에 제1 채널물질층을 형성하고, 제2 영역에 상기 제1 채널물질층과 캐리어 농도가 다른 제2 채널물질층을 형성하는 단계를 포함할 수 있다. 또한, 도 4의 구조를 제조하는 방법은 단일 채널물질층을 형성한 후, 상기 단일 채널물질층의 국부 영역을 플라즈마, 예컨대, Ar 플라즈마로 처리하는 단계를 포함할 수 있다.
한편, 도 5 내지 도 7의 구조는 도 2 내지 도 4의 구조의 제조방법을 탑(top) 게이트 박막 트랜지스터의 제조방법으로 변형시킴으로서 제조할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 7의 인버터의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이고, 본 발명의 실시예에 따른 인버터 및 논리회로는 액정표시장치나 유기발광표시장치 분야뿐만 아니라 메모리 소자 및 그 밖의 다른 소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (13)

  1. 제1 산화물층을 채널층으로 갖는 공핍형(depletion mode) 부하(load) 트랜지스터; 및
    상기 부하 트랜지스터와 연결된 것으로, 제2 산화물층을 채널층으로 갖는 증가형(enhancement mode) 구동(driving) 트랜지스터;를 포함하는 인버터.
  2. 제 1 항에 있어서, 상기 제2 산화물층과 그에 대응하는 소오스전극 및 드레인전극 사이에 상기 제2 산화물층보다 일함수가 큰 베리어층을 더 구비하는 인버터.
  3. 제 2 항에 있어서, 상기 베리어층은 Ti 산화물층, Cu 산화물층, Ni 산화물층, Ti 도핑된 Ni 산화물층, ZnO 계열 산화물층, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물층 및 Ag가 도핑된 ZnO 계열 산화물층 중 하나인 인버터.
  4. 제 2 항에 있어서, 상기 제1 산화물층과 상기 제2 산화물층은 동일층인 인버터.
  5. 제 1 항에 있어서, 상기 제1 산화물층과 상기 제2 산화물층은 서로 다른 캐리어(carrier) 농도를 갖는 인버터.
  6. 제 5 항에 있어서, 상기 제2 채널층의 캐리어 농도는 상기 제1 채널층의 캐리어 농도보다 낮은 인버터.
  7. 제 1 항에 있어서, 상기 제1 산화물층의 표면은 플라즈마 처리되어 상기 제2 산화물층보다 높은 전기전도도를 갖는 인버터.
  8. 제 7 항에 있어서, 상기 제1 산화물층의 표면은 Ar 플라즈마로 처리된 인버터.
  9. 제 1 항에 있어서, 상기 제1 산화물층 및 상기 제2 산화물층 중 적어도 하나는 ZnO 계열의 물질을 포함하는 인버터.
  10. 제 1 항에 있어서, 상기 부하 트랜지스터 및 상기 구동 트랜지스터 중 적어도 하나는 바텀(bottom) 게이트 구조를 갖는 박막 트랜지스터인 인버터.
  11. 제 1 항에 있어서, 상기 부하 트랜지스터 및 상기 구동 트랜지스터 중 적어도 하나는 탑(top) 게이트 구조를 갖는 박막 트랜지스터인 인버터.
  12. 청구항 1에 기재된 인버터를 포함하는 논리회로.
  13. 제 12 항에 있어서, 상기 논리회로는 NAND 회로, NOR 회로, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 중 적어도 하나를 포함하는 논리회로.
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