CN117678058A - 半导体结构及其形成方法 - Google Patents

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Abstract

提供了一种半导体结构及其制造方法。半导体结构包括垂直晶体管。垂直晶体管包括在第一方向上延伸的半导体主体。半导体主体包括在半导体主体的一端的源极/漏极。垂直晶体管还包括耦合到半导体主体的至少一侧的栅极结构。栅极结构包括栅极电介质和栅极电极。垂直晶体管还包括硅化物。硅化物的至少部分在源极/漏极上方。硅化物的面积大于源极/漏极的第一表面的面积。第一表面垂直于第一方向。

Description

半导体结构及其形成方法
相关申请的交叉引用
本申请要求2022年6月2日提交的第63/348354号美国临时申请的优先权，其全部内容通过引用并入本文。
背景技术
本公开涉及半导体结构及其形成方法。
当半导体工艺的特征尺寸缩小到深亚微米以下时，晶体管的源极区和漏极区的宽度继续减小，导致装置的源极区和漏极区的串联电阻增大。另外，后端的互连接触孔的尺寸也继续缩小，并且随着接触孔的尺寸减小，各个接触孔的接触电阻也增大。为了减小源极区和漏极区的串联电阻和接触电阻，在有源区域上形成金属硅化物。
发明内容
在一个方面中，提供一种包括垂直晶体的管半导体结构。所述垂直晶体管包括：在第一方向上延伸的半导体主体。所述半导体主体包括在所述半导体主体的一端处的源极/漏极。所述垂直晶体管还包括：耦合到所述半导体主体的至少一侧的栅极结构。所述栅极结构包括栅极电介质和栅极电极。所述垂直晶体管还包括硅化物。所述硅化物的至少部分在所述源极/漏极上方。所述硅化物的面积大于所述源极/漏极的第一表面的面积。所述第一表面垂直于所述第一方向。
在一些实施方式中，所述硅化物至少部分覆盖所述源极/漏极的至少一个第二表面，并且所述至少一个第二表面垂直于所述第一表面。
在一些实施方式中，所述半导体结构还包括形成在所述源极/漏极与所述硅化物之间的外延结构。
在一些实施方式中，所述半导体结构还包括围绕所述半导体主体的第一隔离层。所述源极/漏极的所述第一表面从所述第一隔离层暴露；并且所述外延结构覆盖所述源极/漏极的所述第一表面。
在一些实施方式中，所述半导体结构还包括围绕所述半导体主体的第一隔离层。所述源极/漏极的第二表面的至少部分和所述第一表面从所述第一隔离层暴露；并且所述外延结构覆盖所述源极/漏极的所述第二表面的至少部分和所述第一表面。
在一些实施方式中，所述半导体结构还包括围绕所述外延结构的第二隔离层。所述外延结构的第一顶表面从所述第二隔离层暴露；并且所述硅化物覆盖所述外延结构的所述第一顶表面。
在一些实施方式中，所述半导体结构还包括围绕所述硅化物的第二隔离层，并且所述硅化物的第二顶表面从所述第二隔离层暴露。
在一些实施方式中，所述硅化物与所述栅极结构隔离；并且所述硅化物与所述栅极结构之间的最小距离大于阈值距离。
在一些实施方式中，所述半导体结构还包括：覆盖所述硅化物的着落层；以及金属接触部，延伸穿过所述着落层并与所述硅化物的第二顶表面接触。所述金属接触部的与所述硅化物接触的表面的面积小于或等于所述硅化物的所述第二顶表面的面积。
在一些实施方式中，所述硅化物包括钛(Ti)、钴(Co)或镍铂合金(NiPt)元素，并且所述硅化物包括成面心正交结构(C54相)的二硅化钛(TiSi2)。
在另一方面，提供了一种半导体系统。所述半导体系统包括：半导体结构，具有多个垂直晶体管；以及存储器控制器，耦合到所述半导体结构并被配置为控制所述半导体结构。所述多个垂直晶体管中的至少部分垂直晶体管中的每个垂直晶体管包括：在第一方向上延伸的半导体主体。所述半导体主体包括在所述半导体主体的一端处的源极/漏极。所述半导体主体还包括耦合到所述半导体主体的至少一侧的栅极结构。所述栅极结构包括栅极电介质和栅极电极。所述半导体主体还包括硅化物。所述硅化物的至少部分在所述源极/漏极上方；并且所述硅化物的面积大于所述源极/漏极的第一表面的面积。所述第一表面垂直于所述第一方向。
在一些实施方式中，所述硅化物至少部分覆盖所述源极/漏极的至少一个第二表面，所述至少一个第二表面垂直于所述第一表面。
在一些实施方式中，所述半导体系统还包括形成在所述源极/漏极与所述硅化物之间的外延结构。
在一些实施方式中，所述半导体系统还包括围绕所述半导体主体的第一隔离层。所述源极/漏极的所述第一表面从所述第一隔离层暴露；并且所述外延结构覆盖所述源极/漏极的所述第一表面。
在一些实施方式中，所述半导体系统还包括围绕所述半导体主体的第一隔离层。所述源极/漏极的第二表面的至少部分和所述第一表面从所述第一隔离层暴露；并且所述外延结构覆盖所述源极/漏极的所述第二表面的至少部分和所述第一表面。
在一些实施方式中，所述半导体系统还包括围绕所述外延结构的第二隔离层。所述外延结构的第一顶表面从所述第二隔离层暴露；并且所述硅化物覆盖所述外延结构的所述第一顶表面。
在一些实施方式中，所述半导体系统还包括围绕所述硅化物的第二隔离层，并且所述硅化物的第二顶表面从所述第二隔离层暴露。
在一些实施方式中，所述硅化物与所述栅极结构隔离，并且所述硅化物与所述栅极结构之间的最小距离大于阈值距离。
在一些实施方式中，所述半导体系统还包括：覆盖所述硅化物的着落层；以及金属接触部，延伸穿过所述着落层并与所述硅化物接触。所述金属接触部的与所述硅化物接触的表面的面积小于或等于所述硅化物的所述面积。
在一些实施方式中，所述硅化物包括钛(Ti)、钴(Co)或镍铂合金(NiPt)元素，并且所述硅化物包括成面心正交结构(C54相)的二硅化钛(TiSi2)。
在另一方面，提供一种用于形成半导体结构的方法。所述方法包括：形成所述半导体结构的从衬底起在第一方向上延伸的半导体主体；在所述半导体主体的至少一侧上形成栅极结构；在所述半导体主体的远离所述衬底的远端处形成源极/漏极；形成围绕所述半导体主体和所述栅极结构的第一隔离层；以及形成硅化物。所述硅化物的至少部分在所述源极/漏极上方。所述硅化物的面积大于所述源极/漏极的第一表面的面积，所述第一表面垂直于所述第一方向。
在一些实施方式中，所述源极/漏极的第二表面的至少部分和第一表面从所述第一隔离层暴露，所述第二表面垂直于所述第一表面，并且所述硅化物形成在所述源极/漏极的所述第二表面的至少部分和所述第一表面上。
在一些实施方式中，在形成所述硅化物之后，所述方法还包括：形成围绕所述硅化物的第二隔离层，并且所述硅化物的第一表面从所述第二隔离层暴露。
在一些实施方式中，形成所述硅化物包括：沉积覆盖从所述第一隔离层暴露的所述源极/漏极的第二表面的至少部分和所述第一表面的金属层；以及加热所述金属层以通过所述金属层与所述源极/漏极之间的反应形成所述硅化物。
在一些实施方式中，加热所述金属层包括：在低于阈值温度的第一温度对所述金属层执行第一快速热退火(RTA)。
在一些实施方式中，加热所述金属层还包括：在高于所述阈值温度的第二温度对所述金属层执行第二RTA。
在一些实施方式中，形成所述硅化物还包括：在执行所述第一RTA之前在所述金属层上沉积金属氮化物。
在一些实施方式中，在形成硅化物之后，所述方法还包括：形成覆盖所述硅化物的着落层；在所述着落层上形成通孔以暴露所述硅化物，所述通孔的横截面的面积大于或等于所述硅化物的第二顶表面的面积；以及通过形成在所述通孔中的金属接触部形成与所述硅化物接触的源极/漏极接触部。
在一些实施方式中，所述源极/漏极的第一表面从所述第一隔离层暴露。所述方法还包括：在形成所述硅化物之前从所述源极/漏极的所述第一表面生长外延结构。所述外延结构的第一表面的面积大于所述源极/漏极的所述第一表面的面积。所述硅化物是基于所述外延结构形成的。
在一些实施方式中，在形成第一隔离层之后，所述方法还包括：蚀刻所述第一隔离层以暴露所述源极/漏极的第二表面的至少部分，所述源极/漏极的所述第二表面垂直于所述源极/漏极的所述第一表面。
在一些实施方式中，生长所述外延结构还包括：从所述源极/漏极的所述第二表面的从所述第一隔离层暴露的所述至少部分生长所述外延结构。
在一些实施方式中，在生长所述外延结构之后，还包括：在形成所述硅化物之前形成覆盖所述外延结构的第二隔离层，所述第二隔离层与所述外延结构对准，并且所述外延结构的第一顶表面从所述第二隔离层暴露。
在一些实施方式中，在形成所述硅化物之后，还包括：形成覆盖所述硅化物的第二隔离层，所述第二隔离层与所述硅化物对准，并且所述硅化物的第二顶表面从所述第二隔离层暴露。
在一些实施方式中，形成所述硅化物包括：形成覆盖所述外延结构的第二隔离层，所述第二隔离层与所述外延结构对准。至少所述外延结构的第一表面从所述第二隔离层暴露。形成所述硅化物还包括：沉积至少覆盖所述外延结构的从所述第二隔离层暴露的所述第一表面的金属层；以及加热所述金属层以形成所述硅化物。
在一些实施方式中，加热所述金属层包括：在低于阈值温度的第一温度对所述金属层执行第一快速热退火(RTA)。
在一些实施方式中，加热所述金属层还包括：在高于所述阈值温度的第二温度对所述金属层执行第二RTA。
在一些实施方式中，形成所述硅化物还包括：在执行所述第一RTA之前在所述金属层上沉积金属氮化物。
在一些实施方式中，在形成硅化物之后，还包括：形成覆盖所述硅化物的着落层；在所述着落层上形成通孔以暴露所述硅化物，所述通孔的横截面的面积大于或等于所述硅化物的第二顶表面的面积；以及通过形成在所述通孔中的金属接触部形成与所述硅化物接触的源极/漏极接触部。
附图说明
并入本文并形成说明书的部分的附图说明了本公开的方面，并且与描述一起，进一步用于解释本公开的原理并使得相关领域的技术人员能够实现和使用本公开。
图1示出了根据本公开的一些方面的垂直晶体管的透视图。
图2示出了根据本公开的一些方面的包括外围电路和均具有垂直晶体管的存储单元的阵列的存储装置的示意图。
图3A示出了根据本公开的一些方面的包括外围电路和动态随机存取存储器(DRAM)单元的阵列的存储装置的示意电路图。
图3B示出了根据本公开的一些方面的包括外围电路和相变存储器(PCM)单元的阵列的存储装置的示意电路图。
图4示出了根据本公开的一些方面的具有存储装置的示例性系统的框图。
图5A示出了根据本公开的一些方面的半导体装置中的垂直晶体管的阵列的平面图。
图5B示出了垂直晶体管的半导体结构的透视图。
图5C示出了根据本公开的一些方面的硅化物转变温度T1、凝聚温度T2与硅化物的线宽之间的图示。
图6A-6P示出了根据本公开的一些方面的用于形成半导体结构的制造工艺。
图6Q示出了根据本公开的一些方面的图6A-6P中示出的半导体结构的透视图。
图6R-6S示出了根据本公开的一些方面的用于形成半导体结构的另一制造工艺。
图6T示出了根据本公开的一些方面的图6R-6S中示出的半导体结构的透视图。
图7A-7E示出了根据本公开的一些方面的用于形成图7中的半导体装置的制造工艺。
图7F示出了根据本公开的一些方面的图7A-7D中示出的半导体结构的透视图。
图7G-7H示出了根据本公开的一些方面的用于形成半导体结构的另一制造工艺。
图8A-8B示出了根据本公开的一些方面的用于形成半导体结构的制造工艺。
图8C示出了根据本公开的一些方面的图8A-8B中示出的半导体结构的透视图。
图9示出了根据本公开的一些方面的用于形成包括垂直晶体管的半导体装置的方法的流程图。
图10示出了根据本公开的一些方面的用于形成包括垂直晶体管的另一半导体装置的方法的流程图。
具体实施方式
尽管讨论了具体的配置和布置，但应当理解，这仅用于说明性目的。因此，在不脱离本公开的范围的情况下，可以使用其他配置和布置。此外，本公开还可用于各种其他应用中。本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且以附图中未具体描述的方式进行组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
一般来说，术语可以至少部分地从上下文中的用法来理解。例如，本文中使用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”、“一个”或“该”之类的术语也可理解为传达单数用法或传达复数用法，这至少部分取决于上下文。此外，术语“基于”可以理解为不一定意欲传达一组排他的因素，并且可以替代地允许存在不一定明确描述的附加因素，这仍然至少部分取决于上下文。
应当容易理解，本公开中“在……上”、“在……上方”和“在……之上”的含义应当以最广泛的方式来解释，使得“在……上”不仅意味着“直接在”某物上，而且还包括“在某物上”且在其之间具有中间特征或层的含义，“在……上方”和“在……之上”不仅意味着“在某物上方”和“在某物之上”的含义，而且还可以包括“在某物上方”和“在某物之上”，且在其之间没有中间特征或层(直接在某物上)的含义。
此外，为了便于描述，这里可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语来描述如中图所示的一个元件或特征与别的元件(单个或多个)或特征(单个或多个)的关系。空间上相对术语意图涵盖除了图中所示的取向之外，正在使用或操作的装置的不同取向。装置可以以其他方式取向(旋转90度或以其他取向)，并且也可以相应地解释本文中使用的空间相对描述符。
如本文所使用，术语“衬底”是指其上被添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或保持未被图案化。此外，该衬底可包括广泛系列的半导体材料，诸如硅、锗、砷化镓、磷化铟等。或者，该衬底可由非导电材料(诸如玻璃、塑料或蓝宝石晶片)制成。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以延伸到下伏或上覆结构的整体之上，或者其范围可以具有小于下伏或上覆结构的范围的范围。此外，层可以是厚度小于均匀或不均匀连续结构的厚度的该连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平面之间。层可以水平、垂直和/或沿锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或垂直互连路径(via)接触部)以及一个或多个电介质层。
晶体管用作诸如DRAM、PCM、以及铁电DRAM(FRAM)的一些的存储装置的存储单元中的开关装置或选择装置。然而，现有存储单元中常用的平面晶体管通常具有水平结构，在衬底中埋置字线，并且位线在衬底上方。由于平面晶体管的源极和漏极横向布置在不同的位置，这增大了晶体管占用的面积。平面晶体管的设计还使得耦合到存储单元的互连结构(诸如字线和位线)的布置复杂化，例如，限制了字线和/或位线的间距，从而增大了制造复杂性并降低了生产成品率。
当半导体工艺的特征尺寸缩小到深亚微米以下时，晶体管的源极区和漏极区宽度继续减小，导致装置的源极区和漏极区串联电阻增大。另外，互连接触孔的尺寸的继续减小导致每个接触孔的接触电阻增大。对于特征尺寸等于或小于0.25μm的工艺平台，接触孔的尺寸小于0.32μm。因此，单个接触部孔的接触电阻增大到200欧姆以上。为了减小源极/漏极的接触电阻，通过使金属(诸如钛(Ti)、钴(Co)或镍铂合金(NiPt))与和源极/漏极直接接触的硅反应以形成硅化物，来在源极/漏极上形成金属硅化物。硅化物可以通过减小电路的电阻-电容(RC)延迟来减小源极/漏极的接触电阻，并提高电路的速度。
以钛硅化物为例，钛硅化物具有两种晶体结构：体心正交晶体结构(C49相)和面心正交晶体结构(C54相)。C54相硅化物具有低电阻和稳定状态。通常，用于产生C49相硅化物的温度低于用于产生C54相硅化物的温度。然而，随着硅化物的厚度/线宽随着工艺的特征尺寸的减小而减小，Ti硅化物从C49相向C54相转变的温度升高，而用于C54相的凝聚的温度降低。一旦C54相发生凝聚的温度低于从C49相向C54相转变的温度时，Ti硅化物将直接与C49相发生凝聚，导致处于C54相的低电阻金属硅化物消失。因此，钛硅化物不能用于特征尺寸小于0.2μm的工艺中。
为了解决上述一个或多个问题，本公开介绍了一种半导体结构及其制造方法，以通过增大硅化物形成所在的面积来增大硅化物的线宽。根据本公开的一些方面，在源极/漏极上形成具有较大表面积的外延结构。当硅化物形成在外延结构的表面上时，硅化物的面积增大。根据本公开的一些方面，除了源极/漏极的顶表面之外，形成硅化物的区域被扩展以包括源极/漏极的侧表面。通过去除围绕源极/漏极的隔离层的部分，暴露源极/漏极的侧表面的至少部分来形成硅化物。随着硅化物的线宽的增大，消除了特征尺寸的限制，并且硅化物可以应用于特征尺寸小于0.2μm的工艺。
图1示出了根据本公开的一些方面的垂直晶体管100的透视图。在一些实施方式中，与在衬底中形成有源区域的平面晶体管不同，垂直晶体管100包括在衬底(未示出)上方垂直(在z方向上)延伸的半导体主体102。也就是说，半导体主体102可以延伸到衬底的顶表面上方，以允许不仅在半导体主体102的顶表面上，而且在其一个或多个侧表面上形成沟道。注意，图1中包括x、y和z轴以进一步说明具有垂直晶体管100的半导体装置中的部件的空间关系。半导体装置的衬底包括在x-y平面中横向延伸的两个横向表面：可在其上形成半导体装置的晶圆的正面侧上的顶表面和与晶圆的正面侧相对的背面侧上的底表面。z轴正交于x轴和y轴二者。如本文所用，一个部件(例如层或装置)是在半导体装置的另一部件(例如层或装置)“上”、“上方”还是“下方”是当半导体装置的衬底在z方向(正交于x-y平面的垂直方向，例如衬底的厚度方向)上定位在半导体装置的最低平面中时，在z方向上相对于衬底确定的。用于描述空间关系的相同概念适用于整个本公开。
如图1所示，例如，半导体主体102可以具有长方体(cuboid)形状以暴露其四个侧。应当理解，半导体主体102可具有任何合适的三维(3D)形状，诸如多面体形状或圆柱体形状。即，半导体主体102在平面图(例如，在x-y平面中)中的横截面可以具有正方形形状、矩形形状(或梯形形状)、圆形(或椭圆形形状)或任何其他合适的形状。应当理解，与本公开的范围一致，对于在平面图中他们的横截面具有圆形或椭圆形形状的半导体主体，半导体主体仍可被视为具有多个侧，使得栅极结构与半导体主体的一个以上的侧接触。如下文关于制造工艺所述的，半导体主体102可由衬底(例如，通过蚀刻)形成，并且因此具有与衬底(例如，硅衬底)相同的半导体材料(例如，单晶硅)。
如图1所示，垂直晶体管100还可以包括与半导体主体102的一个或多个侧接触(例如，在有源区域的侧表面(单个或多个)的一个或多个平面中)的栅极结构104。换句话说，垂直晶体管100的有源区域(例如半导体主体102)可以至少部分地被栅极结构104围绕。栅极结构104可以包括位于半导体主体102的一个或多个侧之上(例如，与半导体主体102的四个侧表面接触)的栅极电介质108，如图1所示。栅极结构104还可以包括栅极电极106，栅极电极106位于栅极电介质108之上并与栅极电介质108接触。栅极电介质108可包括任何合适的电介质材料，诸如氧化硅、氮化硅、氮氧化硅或高k电介质。如本文所使用，高k电介质材料可包括与氮化硅相比具有更高的介电常数或k值的任何电介质(k＞7)。例如，栅极电介质108可包括作为栅极氧化物形式的氧化硅。栅电极106可包括任何合适的导电材料，诸如多晶硅、金属(例如钨(W)、铜(Cu)、铝(Al)等)、金属化合物(例如氮化钛(TiN)、氮化钽(TaN)等)或硅化物。例如，栅极电极106可以包括掺杂多晶硅，其为栅极多晶硅的形式。在一些实施方式中，栅极电极106包括多个导电层，诸如在TiN层之上的W层。应当理解，在具有垂直晶体管100的半导体装置中，在一些示例中，栅极106和字线(图1中未示出)可为连续导电结构。换言之，栅极106可被视为形成栅极结构104的字线(图1中未示出)的部分，或者字线可被视为栅极106的要耦合到外围电路的延伸部。
如图1所示，垂直晶体管100还可以包括分别在垂直方向(z方向)上在半导体主体102的两个端子(端部)处形成的一对源极和漏极110(S/D，掺杂区域，也称源极电极和漏极电极)。源极和漏极110可以掺杂有任何合适的P型掺杂剂，诸如硼(B)或镓(Ga)，或者任何合适的N型掺杂剂，诸如磷(P)或砷(As)。源极和漏极110可以由栅极结构104在垂直方向(z方向)上分离。换句话说，栅极结构104垂直形成在源极和漏极110之间。结果，当施加到栅极结构104的栅极电极106的栅极电压高于垂直晶体管100的阈值电压时，垂直晶体管100的一个或多个沟道(未示出)可以形成在半导体主体102中垂直地位于源极和漏极110之间。也就是说，根据一些实施方式，垂直晶体管100的每个沟道也在沿半导体主体102延伸的垂直方向上形成。
在一些实施方式中，如图1所示，垂直晶体管100是多栅极晶体管。也就是说，栅极结构104可以与半导体主体102的一个以上的侧(例如，图1中的四个侧)接触以形成一个以上的栅极，使得在操作中可以在源极和漏极110之间形成一个以上的沟道。也就是说，与仅包括单个平面栅极(并且导致单个平面沟道)的平面晶体管不同，图1中所示的垂直晶体管100可以包括半导体主体102的多个侧上的多个垂直栅极，这是由于半导体主体102的3D结构和围绕半导体主体102的多个侧的栅极结构104而导致的。结果，与平面晶体管相比，图1所示的垂直晶体管100可以具有更大的栅极控制面积，以以更小亚阈值摆幅实现更好的沟道控制。由于沟道完全耗尽，所以垂直晶体管100的漏电流(Ioff)也可以显著减小。
应当理解，尽管垂直晶体管100在图1中被示为多栅极晶体管，但是本文公开的垂直晶体管还可以包括如下详细描述的单栅极晶体管。也就是说，例如，为了增加晶体管密度，栅极结构104可以与半导体主体102的单侧接触。还应当理解，尽管栅极电介质108被示为与相邻垂直晶体管(未示出)的其它栅极电介质分离(分离结构)，但是栅极电介质108可以是具有垂直晶体管的多个栅极电介质的连续电介质层的部分。
在平面晶体管和一些横向多栅极晶体管(例如FinFET)中，诸如半导体主体(例如鳍)的有源区域横向延伸(在x-y平面中)，并且源极和漏极布置在同一横向平面(在x-y平面中)中的不同位置处。相比而言，根据一些实施方式，在垂直晶体管100中，半导体主体102垂直(在z方向上)延伸，并且源极和漏极110布置在不同的横向平面中。在一些实施方式中，源极和漏极110分别在垂直方向(z方向)上形成在半导体主体102的两个端子处，从而在平面图中重叠。结果，与平面晶体管和横向多栅极晶体管相比，垂直晶体管100占用的面积(在x-y平面中)可以减小。此外，也可以简化耦合到垂直晶体管100的金属布线，因为互连可以在不同的平面中布线。
图2示出了根据本公开的一些方面的包括外围电路和均具有垂直晶体管100的存储单元的阵列的存储装置200的示意图。存储装置200可以包括存储单元阵列201和耦合到存储单元阵列201的外围电路202。存储单元阵列201可以是其中每个存储单元208包括垂直晶体管100和耦合到垂直晶体管100的储存单元212的任何合适的存储单元阵列。在一些实施方式中，存储单元阵列201是DRAM单元阵列，并且储存单元212是用于存储电荷作为由相应DRAM单元存储的二进制信息的电容器。在一些实施方式中，存储单元阵列201是PCM单元阵列，并且储存单元212是PCM元件(例如，包括硫系合金)，用于基于PCM元件在非晶相和晶相中的不同电阻率来存储相应PCM单元的二进制信息。在一些实施方式中，存储单元阵列201是铁电RAM(FRAM)单元阵列，并且储存单元212是铁电电容器，用于基于铁电材料在外部电场下的两个极化状态之间的切换来存储相应FRAM单元的二进制信息。
如图2所示，存储单元208可以布置在具有行和列的二维(2D)阵列中。存储装置200可以包括耦合外围电路202和存储单元阵列201以控制位于行中的存储单元208中的垂直晶体管100的切换的字线204，以及耦合外围电路202和存储单元阵列201以向位于列中的存储单元208发送数据和/或从其接收数据的位线206。即，每条字线204耦合到存储单元208的相应行，并且每条位线耦合到存储单元208的相应列。
与本公开的范围一致，垂直晶体管100(诸如垂直金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET))可以替代平面晶体管作为存储单元208的通过晶体管，以减小通过晶体管占用的面积、耦合电容以及互连布线复杂性。例如，位线206和储存单元212可以形成在垂直晶体管100的相对侧上。在一个示例中，位线206可以耦合到半导体主体102上端的源极或漏极110，而储存单元212可耦合到半导体主体102下端的另一源极或漏极110。
如图2所示，储存单元212可以耦合到垂直晶体管100的源极或漏极110。储存单元212可以包括能够存储二进制数据(例如，0和1)的任何装置，包括但不限于用于DRAM单元和FRAM单元的电容器，以及用于PCM单元的PCM元件。在一些实施方式中，垂直晶体管100控制耦合到垂直晶体管100的相应储存单元212的选择和/或状态切换。在如图3所示的一些实施方式中，每个存储单元208是DRAM单元302，DRAM单元302包括晶体管304(例如，使用图1和2中的垂直晶体管100实现)和电容器306(例如，图2中的储存单元212的示例)。晶体管304的栅极(例如，对应于栅极电极106)可以耦合到字线204，晶体管304的源极和漏极之一可以耦合到位线206，并且晶体管304的源极和漏极中的另一个可以耦合到电容器306的一个电极，并且电容器306的另一个电极可以耦合到地。在如图3B所示的一些实施方式中，每个存储单元208是包括晶体管314(例如，使用图1和2中的垂直晶体管100实现)和PCM元件316(例如，图2中的储存单元212的示例)的PCM单元312。晶体管314的栅极(例如，对应于栅极电极106)可以耦合到字线204，晶体管314的源极和漏极之一可以耦合到地，晶体管314的源极和漏极中的另一个可以耦合到PCM元件316的一个电极，并且PCM元件316的另一个电极可以耦合到位线206。
外围电路202(也称为控制和感测电路)可以通过位线206、字线204和任何其他合适的金属布线耦合到存储单元阵列201。外围电路202可以包括任何合适的数字、模拟和/或混合信号电路，用于通过字线204和位线206向每个存储单元208施加和从每个存储单元208感测电压信号和/或电流信号来促进存储单元阵列201的操作。例如，外围电路202可以包括以下中的一个或多个：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、输入/输出(I/O)电路、电荷泵、电压源或发生器、电流或电压参考、上述功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。根据一些实施方式，外围电路202使用互补金属氧化物半导体(CMOS)技术，例如，其可通过逻辑工艺(例如，90nm、65nm、60nm、45nm、32nm、28nm、22nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)来实现。
图4示出了根据本公开的一些方面的具有存储装置的系统400的框图。系统400可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏控制台、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(virtual reality，VR)装置、增强现实(argument reality，AR)装置或其中具有储存部的任何其他适当电子装置。如图4所示，系统400可以包括主机408和具有一个或多个存储装置404和存储器控制器406的存储系统402。主机408可以是诸如中央处理单元(central processing unit，CPU)的电子装置的处理器，或者诸如应用处理器(application processor，AP)的片上系统(system-on-chip，SoC)。主机408可被配置为向存储装置404发送数据或从存储装置404接收数据。
根据一些实施方式，存储器控制器406耦合到存储装置404和主机408，并且被配置为控制存储装置404。存储器控制器406可以管理存储在存储装置404中的数据并与主机408通信。存储器控制器406可以被配置为控制存储装置404的操作，诸如读取、写入和刷新操作。存储器控制器406还可以被配置为管理与存储在或将存储在存储装置404中的数据相关的各种功能，包括但不限于刷新和定时控制、命令/请求转换、缓冲器和调度以及功率管理。在一些实施方式中，存储器控制器406进一步配置为确定计算机系统可以使用的最大存储容量、存储组的数量、存储类型和速度、存储颗粒数据深度和数据宽度以及其他重要参数。也可以由存储器控制器406执行任何其它合适的功能。存储器控制器406可以根据特定通信协议与外部装置(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部装置通信，这些接口协议诸如是USB协议、MMC协议、外围部件互连(peripheral component interconnection，PCI)协议、PCI-express(PCI-E)协议、高级技术附件(advanced technology attachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(small computer small interface，SCSI)协议、增强型小型磁盘接口(enhanced small disk interface，ESDI)协议、集成驱动电子装置(integrated driveelectronics，IDE)协议、火线(Firewire)协议等。
根据本公开的一些方面，本文公开的垂直晶体管包括单栅极晶体管(也称为单侧栅极晶体管)，其可在栅极的相对侧上具有更厚的隔离层(和/或具有气隙)，以减少相邻垂直晶体管之间的耦合。根据本公开的一些方面，本文公开的垂直晶体管包括多栅极晶体管(例如，具有双侧、三侧或全环绕栅极)，其可以具有较大的栅极控制面积以实现具有较小亚阈值摆幅的更好的沟道控制。本文描述的具有不同栅极结构的垂直晶体管仅用于说明目的，并且不应被解释为对本公开的限制。图5A和5B分别示出根据本公开的一些方面的半导体装置500中的垂直晶体管502的阵列的平面图和透视图。如图5A和5B所示，半导体装置500可以包括多条字线504，每条字线504在第一横向方向(x方向，这里称为字线方向)上延伸。半导体装置500还可以包括多条位线506，每条位线506在正交于第一横向方向(y方向，这里称为位线方向)的第二横向方向上延伸。应当理解，图5A未示出半导体装置500在相同横向平面中的横截面，并且字线504和位线506可形成在不同横向平面中以便于布线，如下文详细描述。
垂直晶体管502可以形成在字线504和位线506的交点处。在一些实施方式中，每个垂直晶体管502包括半导体主体508和栅极结构510。如图5B所示，半导体主体508可以在正交于第一和第二横向方向的垂直方向(z方向)上在衬底501上延伸。垂直晶体管502可以是单栅极晶体管，其中栅极结构510耦合到半导体主体508(形成沟道的有源区域)的单个侧(例如，图5A和5B中的四个侧之一)。如图5A和5B所示，垂直晶体管502是单栅极晶体管，其中栅极结构510在平面图中在位线方向(y方向)上邻接半导体主体508(具有矩形或方形形状的横截面)的一侧。根据一些实施方式，栅极结构510不围绕和接触半导体主体508的另外三个侧。栅极结构510可以包括在平面图中邻接半导体主体508的一侧的栅极电介质512，以及与栅极电介质512接触的栅极电极514。在一些实施方式中，栅极电介质512在位线方向(y方向)上横向定位在栅极电极514和半导体主体508之间。
如上所述，栅极电极514可以是字线504的部分，并且字线504可以是栅极电极514的延伸部。即，字线方向(x方向)上(例如，在同一行中)的相邻垂直晶体管502的栅极电极514是连续的，例如，具有栅极电极514和字线504的连续导电层的部分。类似地，在字线方向(例如，在同一行中)的相邻垂直晶体管502的栅极电介质512是连续的，例如，具有栅极电介质512且在字线方向上延伸以在同一侧上邻接同一行中的垂直晶体管502的连续电介质层的部分。因此，栅极结构510可以被视为在字线方向上延伸的连续结构的部分，在字线方向上，连续结构在同一侧上邻接同一行中的垂直晶体管502。根据一些实施方式，一行垂直晶体管502的栅极电极514和栅极电介质512在字线方向上连续。
如图5A所示，半导体装置500还可以包括多个平行电介质隔离层516，每个平行电介质隔离层516在字线方向(x方向)上延伸。每个电介质隔离层516在位线方向(y方向)上横向定位在垂直晶体管502的两个相邻行之间，以减小垂直晶体管502的相邻行之间的耦合效应。如下文详细描述的，电介质隔离层516的厚度(位线方向上的尺寸)和/或电介质隔离层516中是否形成气隙可以影响耦合减小的有效性。
垂直晶体管502还包括在垂直方向(z方向)上分别布置在半导体主体508的两端(上端和下端)处的源极和漏极(两者都称为518，因为它们的位置可以互换)。在一些实施方式中，源极/漏极518中的一个(例如，图5B中的上端处)通过金属连接520耦合到电容器(未示出)，并且源极/漏极518中的另一个(例如，图5B中的下端处)耦合到位线506。即，垂直晶体管502可以具有在正z方向上的第一端子和在负z方向上的与第一端子相对的第二端子，如图5B所示。在一些实施方式中，金属位线(例如，由金属材料制成的位线506)耦合到垂直晶体管502的第二端子。在源极/漏极518上形成附加结构以减小源极/漏极518的接触电阻。例如，向源极/漏极518施加高剂量离子注入以增大源极/漏极518的掺杂浓度来减小电阻。在本实施方式中，在源极/漏极518的顶表面上形成金属硅化物522以减小源极/漏极518的电阻。本文描述的附加结构仅用于说明性目的，并且不应解释为对本公开的限制。金属连接部520与金属硅化物522接触。金属硅化物522可以是WSi、CoSi、CuSi、AlSi或比掺杂硅具有更高导电率的任何其他合适的金属硅化物。
仍以Ti硅化物为例，随着硅化物厚度减小或线宽减小，Ti硅化物从C49相向C54相转变的温度T1升高，而C54相凝聚的温度T2降低，这导致出现临界点，其中T1＝T2，如图5C所示。在T2低于T1的情况下，Ti硅化物在C49相之后直接凝聚，并且C54相将消失，并导致具有高电阻的金属硅化物。因此，只有大规模的工艺才会使用Ti硅化物技术，诸如特征尺寸为0.5μm到0.25μm的工艺。另外，对于硅化物而言，可以在边缘参与反应的硅将相对较少，因此在边缘处形成的金属硅化物的厚度将对应地变薄。因此，边缘处的电阻将相应增大。对于线宽低于0.18μm的工艺，该特性将非常严重。
参考图6Q，在一些实施方式中，提供半导体结构600A以在具有相对小的特征尺寸的工艺中增大硅化物的线宽。半导体结构600A包括多个垂直晶体管502和耦合到半导体结构600A并被配置为控制半导体结构600A的存储器控制器(未示出)。多个垂直晶体管的至少部分中的每个垂直晶体管502包括从衬底501在第一方向(即，图6Q中的z方向)上延伸的半导体主体508。半导体主体508包括位于半导体主体一端的源极/漏极518。栅极结构510耦合到半导体主体508的至少一侧。栅极结构510包括栅极电介质512和栅极电极514。源极/漏极外延结构形成在远离衬底501的源极/漏极518上。源极/漏极外延结构在衬底501上的投影大于源极/漏极518的投影，如图6Q所示。硅化物540形成在源极/漏极外延结构的顶表面和至少部分侧表面上。在图6Q中，硅化物540覆盖从隔离层530暴露的所有表面以尽可能增大硅化物540的面积，硅化物540的面积大于源极/漏极518的第一表面的面积。图6T示出了源极/漏极外延结构的侧表面被第二隔离层664覆盖，并且硅化物672形成在源极/漏极外延结构的顶表面上的另一实施方式。当两个相邻晶体管之间的距离小，并且在侧表面上形成的硅化物可导致短路时，应用该实施方式。
图6A-6R示出了根据本公开的一些方面的用于形成包括垂直晶体管的半导体装置的制造工艺，该垂直晶体管具有增大的线宽的硅化物。图9示出了根据本公开的一些方面的用于形成包括垂直晶体管的半导体装置的方法900的流程图，该垂直晶体管具有增大的线宽的硅化物。应当理解，方法900中所示的操作不是穷举的，并且也可以在所示的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图9所示不同的顺序执行。
参考图9，方法900在操作902开始，其中在衬底上形成在第一方向上延伸的垂直晶体管的半导体主体。衬底可以是硅衬底。
如图6A所示，在y方向(位线方向)上形成多个平行半导体壁605。为了形成半导体壁605，在硅衬底602中在y方向上形成多个平行沟槽。在一些实施方式中，例如，基于位线的设计，执行光刻工艺以使用蚀刻掩模604(例如，光刻胶掩模和/或硬掩模)对沟槽和半导体壁605进行图案化，并且执行一个或多个干法蚀刻和/或湿法蚀刻工艺(诸如，反应离子蚀刻(RIE))以在硅衬底602中蚀刻出沟槽。因此，可以形成在硅衬底602上在垂直方向上延伸的半导体壁605。由于半导体壁605通过蚀刻硅衬底602而形成，因此半导体壁605可以具有与硅衬底602相同的材料，诸如单晶硅。图6A示出了沿x方向(字线方向，例如，在AA平面中)的横截面的侧视图(在图6A的底部部分中)和在x-y平面(例如，在穿过半导体壁605的BB平面中)中的横截面的平面图(在图6A的顶部部分中)。
如图6A所示，在沟槽中形成沟槽隔离608。在一些实施方式中，使用一个或多个薄膜沉积工艺(包括但不限于化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)或其任何组合)沉积电介质(诸如氧化硅和/或氮化硅)以完全填充沟槽。在一些实施方式中，执行平坦化工艺(诸如化学机械抛光(chemical mechanical polishing，CMP))以去除沉积在蚀刻掩模604的顶表面之外的多余电介质。结果，平行半导体壁605可由沟槽隔离608隔开。应当理解，在一些示例中，在沉积沟槽隔离608之前，可以在半导体壁605的侧壁上形成衬层(例如，天然氧化物层，未示出)，以固化半导体壁605的侧壁上的由蚀刻工艺引起的缺陷。
如图6B所示，形成多个平行沟槽610，每个沟槽在x方向(字线方向)上延伸，以形成半导体主体606的阵列，每个半导体主体606在硅衬底602上在垂直方向上延伸。在一些实施方式中，例如，基于字线的设计使用蚀刻掩模(例如，光刻胶掩模和/或硬掩模)来执行光刻工艺以使沟槽610被图案化为正交于沟槽隔离608，并且对硅衬底602和沟槽隔离608执行一个或多个干法蚀刻和/或湿法蚀刻工艺(诸如，RIE)，以在硅衬底602中蚀刻出沟槽610。结果，半导体壁605(如图8A所示)可被沟槽610切割以形成半导体主体606的阵列，每个半导体主体606在硅衬底602上垂直延伸。由于半导体主体606通过蚀刻硅衬底602而形成，因此半导体主体606可以具有与硅衬底602相同的材料，诸如单晶硅。图6B示出了沿y方向(位线方向，例如在穿过半导体主体606的AA平面中)的横截面的侧视图(在图6B的底部部分中)和在x-y平面中(例如在穿过半导体主体606的BB平面中)的横截面的平面图(在图6B的顶部部分中)。
如图6C所示，在半导体主体606的顶表面和侧壁上形成衬层611。衬层611可以是具有单晶硅的半导体主体606的自然氧化物层，例如，使用热氧化(例如，原位蒸汽产生(insitu steam generation，ISSG)氧化)生长的，其可以固化半导体主体606的表面上的由蚀刻工艺引起的缺陷。例如，通过使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质(诸如氮化硅和/或高k电介质(例如Al2O3))以部分填充沟槽610，可以在硅衬底602顶部、在沟槽610的底部形成焊盘层612。在一些实施方式中，焊盘层612具有氮化硅。可以控制诸如沉积速率和/或时间的沉积条件以控制焊盘层612的厚度并避免完全填充沟槽610。结果，沟槽610的底表面可以升高到半导体主体606的底表面上方。如下文详细描述的，由于焊盘层612在去除硅衬底602时用作停止层并且随后在半导体主体606与栅极电极之间形成台阶，因此可以基于该台阶和/或衬底去除工艺来确定焊盘层612的厚度(垂直方向上的尺寸)。
图6C示出了沿y方向(位线方向，例如在穿过半导体主体606的AA平面中)的横截面的侧视图(在图6C的底部部分中)和在x-y平面中(例如在穿过半导体主体606和焊盘层612的BB平面中)的横截面的平面图(在图6C的顶部部分中)。如侧视图所示，半导体主体606在y方向上的两个相对侧被沟槽610部分暴露(不考虑衬层611)；如平面图所示，半导体主体606在x方向上的另外两个相对侧与沟槽隔离608接触。换句话说，半导体主体606被沟槽610和沟槽隔离608围绕。
如图6D所示，在半导体主体606的侧壁和顶表面上形成牺牲层615。对于每个半导体主体606，如平面图所示，可以在每个半导体主体606的在位线方向(y方向)上的两个相对侧上形成两个牺牲层615。如侧视图中所示，牺牲层615可以是位线方向上的连续层，因为牺牲层615也可以沉积在半导体主体606的顶表面和沟槽610的底表面上。在一些实施方式中，通过使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在焊盘层612和衬层611之上沉积不同于焊盘层612和衬层611的材料的一种或多种材料来形成牺牲层615，以部分填充沟槽610。例如，可沉积高k电介质(诸如Al2O3)以在具有氮化硅的焊盘层612和具有氧化硅的衬层611之上形成牺牲层615。图6D示出了沿y方向(位线方向，例如在穿过半导体主体606的AA平面中)的横截面的侧视图(在图6D的底部部分中)和在x-y平面中(例如在穿过半导体主体606和牺牲层615的BB平面中)的横截面的平面图(在图6D的顶部部分中)。
在一些实施方式中，形成在半导体主体的第一和第二侧上的第一牺牲层彼此分离。如图6E所示，去除牺牲层615的形成在半导体主体606的顶表面和沟槽610的底表面之上的部分，使得牺牲层615仅形成在半导体主体606的在位线方向的侧壁上。也就是说，可以去除牺牲层615的在沟槽610的底表面处的部分，以将连续层在位线方向上分离为离散的片。因此，在每个半导体主体606的在位线方向上的两个相对侧上的两个牺牲层615可以彼此分离。在一些实施方式中，牺牲层615的形成在沟槽610的底表面之上的部分通过干法蚀刻工艺(诸如RIE)被去除，并且牺牲层615的形成在半导体主体606的顶表面之上的部分通过相同的干法蚀刻工艺和/或平坦化工艺(诸如CMP)被去除。
如图6E所示，在牺牲层615的侧壁上形成牺牲层617以填充沟槽610(如图6D所示)。每个牺牲层617在字线方向上可以是连续层，并且被牺牲层615围绕，如平面图所示。在一些实施方式中，通过使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在焊盘层612和牺牲层615之上沉积不同于焊盘层612和牺牲层615的材料的一种或多种材料来形成牺牲层617，以完全填充沟槽610。例如，可沉积多晶硅以在具有氮化硅的焊盘层612和具有高k电介质(例如，Al2O3)的牺牲层615之上形成牺牲层617。类似于牺牲层615，牺牲层615和半导体主体606的顶表面之上的牺牲层617的任何多余材料可以通过诸如RIE的干法蚀刻工艺和/或诸如CMP的平面化工艺来去除，以将牺牲层617在位线方向上分离成离散的片。因此，对于每个半导体主体606，根据一些实施方式，在位线方向上的一侧上顺序形成一对牺牲层615和617，在位线方向上的在相对侧上顺序形成另一对牺牲层615和617。图6E示出了沿y方向(位线方向，例如在穿过半导体主体606的AA平面中)的横截面的侧视图(在图6E的底部部分中)和在x-y平面(例如在穿过半导体主体606和牺牲层615和617的BB平面中)的横截面的平面图(在图6E的顶部部分)。
然后，方法900进行到方法904以根据自对准栅极工艺在半导体主体606的至少一侧上形成栅极结构。自对准栅极工艺可以用于形成单栅晶体管和多栅极晶体管二者。有多种方法形成垂直晶体管的栅极结构。本文描述的自对准栅极工艺仅用于说明目的，不应被解释为对本公开的限制。
如图6F所示，去除位于半导体主体606的在位线方向上的不形成栅极结构(如图6E所示)的一侧上的牺牲层615以形成沟槽631，暴露半导体主体606的不形成栅极结构的相对侧。为了去除牺牲层615，可以使用蚀刻掩模629(例如，光刻胶掩模和/或硬掩模)来执行诸如自对准双图案化(SADP)或自对准四图案化(SAQP)的光刻工艺以对沟槽631进行图案化，其暴露半导体主体606的在位线方向上的不形成栅极结构的一侧上的牺牲层615，但覆盖并保护半导体主体606的在位线方向上的要形成栅极结构的另一侧上的牺牲层615，如图6F所示。然后，可以通过蚀刻掩模629执行一个或多个选择性蚀刻工艺(诸如湿法蚀刻)，以仅蚀刻掉在半导体主体606的在位线方向上的不形成栅极结构的一侧上的牺牲层615，保持半导体主体606的相对侧上的牺牲层615完整。相对于牺牲层617和衬层611，蚀刻剂可以对牺牲层615具有相对高的选择性(例如，大于5倍)，从而即使没有蚀刻掩模的保护，也保持牺牲层617和衬层611完整。例如，具有磷酸(H3PO4)的蚀刻剂可用于选择性地去除具有Al2O3的牺牲层615，而不去除具有多晶硅的牺牲层617和具有氧化硅的衬层611。
如图6G所示，在半导体主体606的选择性地去除牺牲层615的暴露侧上形成电介质隔离层618。为了形成电介质隔离层618，使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积电介质材料(单种或多种，诸如氧化硅)以填充沟槽631(如图6F所示)。取决于沟槽631的横向尺寸，当形成电介质隔离层618时，沟槽631可能未完全填充有沉积的电介质材料(单种或多种，例如，氧化硅)，并且因此，根据用于形成“厚栅极”的自对准栅极工艺，沟槽631可能成为其中的气隙，如图6G所示。应当理解，在一些示例中，当沟槽631的横向尺寸足够大时，电介质材料(单种或多种)可在形成电介质隔离层618期间完全填充沟槽631，从而消除气隙。
如图6H所示，选择性地去除牺牲层617和剩余牺牲层615以形成沟槽613，暴露半导体主体606的要形成栅极结构的侧。可以顺序执行选择性蚀刻工艺(诸如湿法蚀刻)以蚀刻掉牺牲层617及剩余牺牲层615。第一蚀刻剂可以相对于电介质隔离层618及衬层611对牺牲层617具有相对高的选择性(例如大于5倍)，且第二蚀刻剂可相对于电介质隔离层618及衬层611对牺牲层615具有相对高的选择性(例如大于5倍)，从而保持电介质隔离层618和衬层611完整。例如，具有氢氧化钾(KOH)的第一蚀刻剂可用于选择性地去除具有多晶硅的牺牲层617，并且具有磷酸(H3PO4)的第二蚀刻剂可用于选择性地去除具有Al2O3的牺牲层615，而不去除均具有氧化硅的电介质隔离层618和衬层611。如图6H所示，在去除牺牲层615和617之后，可以保留焊盘层612。
如图6I所示，栅极电介质614形成在半导体主体606的在沟槽613(如图6H所示)中的暴露侧上。根据一些实施方式，栅极电介质614不形成在半导体主体606的在位线方向上的形成电介质隔离层618的相对侧上。在一些实施方式中，通过使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在半导体主体606的暴露侧壁之上沉积电介质层(诸如氧化硅)来形成栅极电介质614，而不完全填充沟槽613。应当理解，在一些示例中，栅极电介质614可不是连续电介质层的部分。例如，执行诸如ISSG氧化的热氧化工艺以进一步从衬层611在半导体主体606(例如单晶硅)上生长自然生氧化物(例如氧化硅)以成为栅极电介质614。还应当理解，由于栅极电介质614和衬层611可具有相同的材料，诸如氧化硅，因此栅极电介质614和衬层611之间的界面和边界可变得不可区分。因此，为了便于描述，例如，如图6I所示，可以将与栅极电介质614接触的衬层611图示为本公开中栅极电介质614的部分。
如图6I所示，栅极电极616形成在栅极电介质614的在沟槽613(如图6H所示)中的侧上。栅极电极616可以在位线方向上形成在栅极电介质614和电介质隔离层618之间以填充沟槽613。在一些实施方式中，栅极电极616包括栅极导体621和围绕栅极导体621的阻挡层619。在一些实施方式中，通过使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在栅极电介质614的暴露侧壁之上沉积一层或多层导电层(诸如金属或金属化合物)来形成栅极电极616，以完全填充沟槽613。例如，可以将TiN层和W层顺序沉积到沟槽613中以分别形成具有TiN的阻挡层619和具有W的栅极导体621。即，当填充沟槽613时，本文公开的自对准栅极工艺可以允许随后沉积的栅极导体621被首先沉积的阻挡层619围绕。
在形成栅极结构之后，方法900进行到操作906和908，在半导体主体606的远离硅衬底602的远端形成源极/漏极，并形成围绕半导体主体606和栅极结构的第一隔离层。源极/漏极的第二表面的至少部分和第一表面从第一隔离层暴露。第二表面垂直于第一表面。
如图6J所示，栅极电极616的顶部部分被电介质插塞640替换，使得栅极电极616的顶端低于半导体主体606的顶端。为了形成电介质插塞640，栅极电极616可以通过湿法蚀刻和/或干法蚀刻从顶部蚀刻回来(凹陷)，使得栅极电极616的上端变得低于半导体主体606的顶表面，并且所得到的凹陷可以通过使用一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合沉)积电介质(诸如氧化硅)来用电介质插塞640填充。电介质隔离层618和电介质插塞640形成围绕半导体主体606的第一隔离层642。应当理解，由于电介质隔离层618和电介质插塞640可以具有相同的材料，诸如氧化硅，因此电介质隔离层618和电介质插塞640之间的界面和边界可变得不可区分。根据一些实施方式，栅极电极616(为便于描述，下文称为“栅极电极616”)的其余部分和与栅极电极616接触的栅极电介质614成为耦合到半导体主体606的在位线方向上的一侧的栅极结构655，如图6J所示。图6J示出了沿y方向(位线方向，例如在穿过半导体主体606的AA平面中)的横截面的侧视图(在图6J的底部部分中)和在x-y平面中(例如在穿过半导体主体606、栅极电极616和栅极电介质614的BB平面中)的横截面的平面图(在图6J的顶部部分中)。
如图6J所示，半导体主体606的暴露顶端(例如，在垂直方向上远离硅衬底602的端部)被掺杂以形成垂直晶体管的漏极或源极624(下文称为“源极/漏极624”)。例如，源极/漏极624可为垂直晶体管的源极端子。在一些实施方式中，执行注入工艺和/或热扩散工艺以将P型掺杂剂或N型掺杂剂掺杂到半导体主体606的暴露上端以形成源极/漏极624。
在形成源极/漏极624和第一隔离层642之后，方法900进行到操作910以从源极/漏极624的第一表面生长外延结构。外延结构的第一表面的面积大于源极/漏极624的第一表面的面积。
如图6K所示，通过CVD、PVD、ALD或其任何组合在源极/漏极624的顶表面上形成外延结构660。晶面取向对通过外延形成的外延结构660的形状和尺寸有显著影响。在CVD工艺中，例如，当用于外延生长的晶面取向为(111)、(110)和(100)时，外延生长的外延结构660的得到的形状分别为六边形、梯形和矩形。通过选择晶面取向并控制CVD的参数，产生具有期望形状和尺寸的外延结构660是可能的。例如，在图6K中，矩形外延结构被设计成形成长方体外延结构。应当理解，只要外延结构660在硅衬底602上的投影大于源极/漏极624在硅衬底602上的投影，则外延结构660可以是任何合适的形状和尺寸。
在形成外延结构660之后，方法900进行到操作912以基于外延结构660形成硅化物。
如图6L所示，形成硅化物662以覆盖外延结构660。为了形成硅化物662，第一步是使用PVD在外延结构660上沉积金属层(诸如Ti、Co和NiPt)。然后，执行两个快速热退火(RTA)工艺和一个选择性湿法蚀刻处理以在外延结构660的暴露表面上形成硅化物662。形成金属硅化物，包括TiSi2、CoSi2和NiPtSi。诸如Ti、Co或NiPt的金属不会与电介质材料(即第一隔离层642)反应以形成金属硅化物。它们将仅与直接接触的外延结构660反应以形成金属硅化物。硅化物662可减小外延结构660的方块电阻和接触电阻。
在此实施例中，以二硅化钛工艺为例，需要两个RTA工艺来形成硅化物662。首先，沉积一层Ti膜，然后沉积覆盖Ti膜一层TiN膜。沉积TiN膜的目的是防止Ti在快速热退火期间流动。第一RTA的温度相对较低，只有450～650℃，Ti与外延结构660中的硅在该温度反应，形成具有体心四方晶体结构(C49相)的高电阻金属硅化物Ti2Si。Ti不会与二氧化硅反应产生金属硅化物，因此可以采用选择性湿法刻蚀来去除表面TiN膜和与二氧化硅不反应的Ti膜。第二RTA具有高的温度，至少750℃，并且一些工艺平台要求高达950℃。第二RTA可以将C49相的高电阻金属硅化物Ti2Si转变为面心正交晶体结构(C54相)的低电阻金属硅化物TiSi2。TiSi2具有良好的热力学性质，并且非常稳定。如果仅使用一个RTA来产生低电阻金属硅化物TiSi2，则该步骤的工艺温度将非常高。在高温环境中，硅可以沿TiSi2的晶界扩散，导致TiSi2在二氧化硅边界上过度生长，其无法通过湿法蚀刻被去除，导致短路。
如图6M所示，在形成硅化物662之后，形成第二隔离层664以围绕硅化物662，并且硅化物662的顶表面从第二隔离层664暴露，使得第二隔离层664与硅化物662对准。如图6N所示，在第二隔离层664和硅化物662上方形成着落层626。着落层626是被配置为将硅化物662与形成在垂直晶体管上方的金属层分离的电介质层。着落层626可以通过用PVD在第二隔离层664和硅化物662上沉积氧化硅和/或氮化硅来形成。然后将沉积的电介质材料平坦化以去除任何多余的材料并创建平滑、平坦的表面以形成金属层，诸如CMP。
如图6O所示，使用图案化工艺(例如，对着落层626中的电介质材料进行光刻和干法/湿法蚀刻)在着落层626上形成通孔627，以暴露硅化物662，使得源极/漏极624可以通过形成在通孔627中的接触部连接到金属层。通孔627的横截面的最小面积大于或等于硅化物662的顶表面的面积以减小接触电阻。在本实施方式中，通过形成外延结构660，硅化物662的顶表面的面积大大提高。例如，在本实施方式中，参考图6O，通孔627的横截面的最小面积是源极/漏极624的顶表面的面积的两倍以上。通孔的纵横比是其深度与其宽度之比。在本实施方式中，由于通孔627的宽度的增大，通孔627的纵横比显著减小。这可以使得控制蚀刻工艺和从通孔627的底部去除残余材料更容易。另外，随着刻蚀工艺的刻蚀窗口区域的增大，用于刻蚀通孔627的工艺的难度降低，这可以有效避免由于不完全刻蚀而导致的开路以及由于过度刻蚀而导致的对源极/漏极624的损伤。
在形成通孔627之后，在通孔627中形成与硅化物662接触的金属接触部628，以将硅化物662连接到金属层或源极/漏极接触部用于进一步连接，如图6O所示。金属接触部628可以是钨(W)、铜(Cu)、铝(Al)等和金属化合物(例如氮化钛(TiN)或氮化钽(TaN)等)。金属接触部628可以通过溅射、蒸发或电镀形成。通孔627的增大的纵横比也降低了形成金属接触部628的难度。
图6R-6T中示出了本公开的另一实现方式。本实施方式与上述实施方式的不同之处在于形成第二隔离层664和硅化物672的顺序。参考图6R和6T，在硅化物672之前形成第二隔离层664以围绕外延结构660，使得外延结构660的所有侧表面被第二隔离层664覆盖并且仅外延结构660的顶表面暴露在外。因此，硅化物672可以仅形成在外延结构660的顶表面上，并且本实施方式中两个相邻晶体管的硅化物672之间的距离D2大于上述实施方式中两个相邻晶体管的硅化物662之间的距离D2，如图6L和图6S所示。这样，避免了由于两个相邻晶体管之间硅化物的可能接触而引起的短路。图6T示出了根据图6L和图6S的本实施方式的半导体结构600B的透视图，显而易见，硅化物672仅形成在外延结构660的顶表面上，并且外延结构660的侧表面被第二隔离层664围绕。
参考图7F和图8C，提供半导体结构700和半导体结构800以根据本公开的另一实施方式在具有相对较小特征尺寸的工艺中增大硅化物的线宽。半导体结构700和800在每个垂直晶体管502中的硅化物的形成和结构方面不同于半导体结构600A。为了在半导体结构600A中形成硅化物662或672，基于并且仅基于源极/漏极624的顶表面形成外延结构，因为源极/漏极624的侧表面被第一隔离层642覆盖并且不能用于外延生长。而为了在半导体结构700和800中形成硅化物，蚀刻第一隔离层642以暴露源极/漏极624的至少部分侧表面。在半导体结构700中，基于源极/漏极624的顶表面和至少部分侧表面形成外延结构以获得具有较大体积的外延结构，从而可以尽可能增大硅化物762的线宽。在半导体结构800中，消除了外延结构，并且直接在源极/漏极624的顶表面和至少部分侧表面上形成硅化物810，而不形成外延结构，以简化制造工艺并降低成本，同时增大硅化物的线宽。
图7A-7F示出了半导体结构700和600A之间的结构和制造工艺的差异。图8A-8C示出了半导体结构800和600A之间的结构和制造工艺的差异。图10示出了用于形成包括具有增大的线宽的硅化物的垂直晶体管的半导体装置的方法1000的流程图。应当理解，方法1000中所示的操作不是穷举的，并且也可以在任何所示的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图10所示不同的顺序执行。
参考图10，方法1000从操作1002到1006开始，其中在衬底上形成在第一方向上延伸的垂直晶体管的半导体主体。然后，在半导体主体的至少一侧上形成栅极结构，并且在半导体主体的远离衬底的远端处形成源极/漏极。操作1002到1006中的结构和制造工艺可以与关于图6A到6G的方法900相同，并且这里将不再重复。方法1000然后进行到操作1008，其中围绕半导体主体606和栅极结构的第一隔离层、源极/漏极的第一表面和至少部分第二表面从第一隔离层暴露，第二表面垂直于第一表面。
如图7A所示，通过蚀刻电介质插塞640的至少部分以暴露源极/漏极624的至少部分侧表面来形成凹陷电介质插塞740。电介质插塞640不能完全被去除，以避免源极/漏极624和栅极电极616之间短路。凹陷电介质插塞740的厚度是硅化物762和栅极电极616之间的距离。凹陷电介质插塞740的厚度大于阈值距离以保持硅化物与栅极结构隔离。阈值距离是硅化物762和栅极电极616之间的避免击穿的最小距离。阈值距离根据半导体结构700的特征尺寸而变化。例如，阈值距离大于栅极电极616的长度的一半。
参考图10，方法1000进行操作1010，其中硅化物形成在源极/漏极的第一表面和至少一个第二表面的至少部分上。
图7A-7E示出了其中在形成硅化物之前形成外延结构760的实施方式。如图7B所示，通过CVD、PVD、ALD或其任何组合，基于源极/漏极624的顶表面和至少部分侧表面形成外延结构760。在CVD工艺中，例如，当用于外延生长的晶面取向为(111)、(110)和(100)时，外延生长的外延结构760的得到的形状分别为六边形、梯形和矩形。注意，顶表面的晶面取向不同于源极/漏极624的侧表面的晶面取向。因此，与图6K相比，产生具有期望形状和尺寸的外延结构760更复杂。利用源极/漏极624的附加侧表面作为生长外延结构的基底，更容易形成比源极/漏极624具有更大面积的外延结构。例如，在图7B中，矩形外延结构被设计为形成长方体外延结构。应当理解，只要外延结构760在硅衬底602上的投影大于源极/漏极624在硅衬底602上的投影，则外延结构760可以是任何合适的形状和尺寸。例如，梯形或其他不规则形状也适用于本公开。
在形成外延结构760之后，基于外延结构760形成硅化物762以覆盖外延结构760，如图7C所示。为了形成硅化物762，第一步是使用PVD在外延结构660上沉积金属层(诸如Ti、Co和NiPt)。然后，执行两个快速热退火(RTA)工艺和一个选择性湿法蚀刻处理以在外延结构760的暴露表面上形成硅化物762。形成金属硅化物，包括TiSi2、CoSi2和NiPtSi。诸如Ti、Co或NiPt的金属不会与电介质材料(即第一隔离层742)反应以形成金属硅化物。它们将仅与直接接触的外延结构760反应以形成金属硅化物。硅化物762可降低外延结构760的方块电阻和接触电阻。
在此实施例中，以Ti硅化物工艺为例，需要两个RTA工艺来形成硅化物762。首先，沉积一层Ti膜，然后沉积覆盖Ti膜的一层TiN膜。沉积TiN膜的目的是防止Ti在快速热退火期间流动。第一RTA的温度相对较低，只有450～650℃，Ti与外延结构760中的硅在该温度反应以形成具有体心四方晶体结构(C49相)的高电阻金属硅化物Ti2Si。Ti不与二氧化硅反应产生金属硅化物，因此可采用选择性湿法刻蚀去除表面TiN膜和不与二氧化硅反应的Ti膜。第二RTA具有高的温度，至少750℃，并且一些工艺平台要求高达950℃。第二RTA可以将C49相的高电阻金属硅化物Ti2Si转变为面心正交晶体结构(C54相)的低电阻金属硅化物TiSi2。TiSi2具有良好的热力学性质，并且非常稳定。如果仅使用一个RTA来产生低电阻金属硅化物TiSi2，则该步骤的工艺温度将非常高。在高温环境中，硅可以沿TiSi2的晶界扩散，导致TiSi2在二氧化硅边界上过度生长，其无法通过湿法蚀刻被去除，导致短路。
硅化物的厚度与第一RTA工艺的持续时间正相关。RTA工艺持续时间越长，消耗的硅越多，并且硅化物将越厚。图7C示出了在第一RTA持续时间下形成的硅化物762，并且图7D示出了在延长的第一RTA持续时间下形成的硅化物792。在图7C中，消耗外延结构760的硅以形成硅化物762。在图7D中，随着第一RTA工艺的延长，在耗尽外延结构760的硅之后，消耗源极/漏极518的硅的至少部分以与金属Ti反应来形成硅化物792。硅化物792的体积比硅化物762的大。通过调整第一RTA工艺的持续时间，可以精确地控制硅化物762的厚度和形状以获得期望的厚度。
如图7E所示，在形成硅化物762之后，形成第二隔离层764以围绕硅化物762，并且硅化物762的顶表面从第二隔离层764暴露，使得第二隔离层764与硅化物762对准。在形成硅化物762之后，形成着落层以覆盖硅化物，然后在着落层上形成通孔以暴露硅化物。通孔的横截面的面积大于或等于硅化物的第二顶表面的面积。然后通过形成在通孔中的金属接触部形成与硅化物接触的源极/漏极接触部。形成硅化物762之后的工艺与关于图6M至6P的方法900相同，并且将不重复。
图7G和图7H示出了根据方法1000的另一实施方式，其中形成第二隔离层764和硅化物772的顺序不同。参考图7G和7H，在硅化物772之前形成第二隔离层764以围绕外延结构760，使得外延结构760的所有侧表面被第二隔离层764覆盖并且仅外延结构760的顶表面暴露在外。因此，硅化物772可以仅形成在外延结构760的顶表面上，并且本实施方式中两个相邻晶体管的硅化物772之间的距离大于上述实施方式中两个相邻晶体管的硅化物762之间的距离，如图7E所示。这样，避免了由于两个相邻晶体管之间的硅化物的可能接触而引起的短路。
图8A和8B示出了其中消除了外延结构以简化制造工艺的实施方式。如图8A所示，通过蚀刻电介质插塞640的至少部分以暴露源极/漏极624的至少部分侧表面来形成凹陷电介质插塞840。电介质插塞640不能完全被去除以避免源极/漏极624和栅极电极616之间短路。凹陷电介质插塞840的厚度是硅化物862和栅极电极616之间的距离。凹陷电介质插塞840的厚度大于阈值距离以保持硅化物与栅极结构隔离。阈值距离是硅化物862和栅极电极616之间避免击穿的最小距离。阈值距离根据半导体结构800的特征尺寸而变化。例如，阈值距离大于栅极电极616的长度的一半。
在暴露源极/漏极624的至少部分侧表面之后，基于源极/漏极624的暴露的侧表面形成硅化物862，如图8B所示。为了形成硅化物862，第一步是使用PVD在源极/漏极624上沉积金属层(诸如Ti、Co和NiPt)。然后，执行两个快速热退火(RTA)工艺和一个选择性湿法蚀刻处理以在源极/漏极624的暴露表面上形成硅化物862。形成金属硅化物，包括TiSi2、CoSi2和NiPtSi。诸如Ti、Co或NiPt的金属不会与电介质材料(即第一隔离层842)反应以形成金属硅化物。它们将仅与直接接触的源极/漏极624反应以形成金属硅化物。硅化物862可降低源极/漏极624的方块电阻和接触电阻。形成硅化物862的方法和工艺与上述实施方式相同，并且在此将不再重复。
通过增大三维半导体装置中用于形成硅化物的源极/漏极的面积，在本半导体结构中在源极/漏极上形成的硅化物的线宽显著提高。因此，硅化物可用于具有小特征尺寸的制造工艺中。根据本公开的一些方面，在源极/漏极上形成具有较大表面积的外延结构以增大硅化物的线宽。根据本公开的一些方面，除了源极/漏极的顶表面之外，形成硅化物的区域被扩展以包括源极/漏极的侧表面以增大硅化物的线宽。通过应用本公开，消除了对硅化物工艺的特征尺寸的限制。
可以容易地修改和/或调整特定实施方式的前述描述用于各种应用。因此，基于本文给出的教导和指导，意图此类调整和修改在所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应受到任何上述示例性实施方式的限制，而应仅根据以下权利要求及其等同物来定义。

Claims (40)

1.一种半导体结构，包括垂直晶体管，所述垂直晶体管包括：
在第一方向上延伸的半导体主体，所述半导体主体包括在所述半导体主体的一端处的源极/漏极；
耦合到所述半导体主体的至少一侧的栅极结构，所述栅极结构包括栅极电介质和栅极电极；以及
硅化物，其中：
所述硅化物的至少部分在所述源极/漏极上方；并且
所述硅化物的面积大于所述源极/漏极的第一表面的面积，所述第一表面垂直于所述第一方向。
2.根据权利要求1所述的半导体结构，其中，所述硅化物至少部分覆盖所述源极/漏极的至少一个第二表面，所述至少一个第二表面垂直于所述第一表面。
3.根据权利要求1所述的半导体结构，还包括形成在所述源极/漏极与所述硅化物之间的外延结构。
4.根据权利要求3所述的半导体结构，还包括围绕所述半导体主体的第一隔离层，其中：
所述源极/漏极的所述第一表面从所述第一隔离层暴露；并且
所述外延结构覆盖所述源极/漏极的所述第一表面。
5.根据权利要求3所述的半导体结构，还包括围绕所述半导体主体的第一隔离层，其中：
所述源极/漏极的第二表面的至少部分和所述第一表面从所述第一隔离层暴露；并且
所述外延结构覆盖所述源极/漏极的所述第二表面的至少部分和所述第一表面。
6.根据权利要求3所述的半导体结构，还包括围绕所述外延结构的第二隔离层，其中：
所述外延结构的第一顶表面从所述第二隔离层暴露；并且
所述硅化物覆盖所述外延结构的所述第一顶表面。
7.根据权利要求1所述的半导体结构，还包括围绕所述硅化物的第二隔离层，其中，所述硅化物的第二顶表面从所述第二隔离层暴露。
8.根据权利要求1所述的半导体结构，其中：
所述硅化物与所述栅极结构隔离；并且
所述硅化物与所述栅极结构之间的最小距离大于阈值距离。
9.根据权利要求1所述的半导体结构，还包括：
覆盖所述硅化物的着落层；以及
金属接触部，延伸穿过所述着落层并与所述硅化物的第二顶表面接触，其中，所述金属接触部的与所述硅化物接触的表面的面积小于或等于所述硅化物的所述第二顶表面的面积。
10.根据权利要求1所述的半导体结构，其中，所述硅化物包括钛(Ti)、钴(Co)或镍铂合金(NiPt)元素。
11.根据权利要求10所述的半导体结构，其中，所述硅化物包括成面心正交结构(C54相)的二硅化钛(TiSi2)。
12.一种半导体系统，包括：
半导体结构，包括多个垂直晶体管；以及
存储器控制器，耦合到所述半导体结构并被配置为控制所述半导体结构，其中：
所述多个垂直晶体管中的至少部分垂直晶体管中的每个垂直晶体管包括：
在第一方向上延伸的半导体主体，所述半导体主体包括在所述半导体主体的一端处的源极/漏极；
耦合到所述半导体主体的至少一侧的栅极结构，所述栅极结构包括栅极电介质和栅极电极；以及
硅化物，其中：
所述硅化物的至少部分在所述源极/漏极上方；并且
所述硅化物的面积大于所述源极/漏极的第一表面的面积，所述第一表面垂直于所述第一方向。
13.根据权利要求12所述的半导体系统，其中，所述硅化物至少部分覆盖所述源极/漏极的至少一个第二表面，所述至少一个第二表面垂直于所述第一表面。
14.根据权利要求12所述的半导体系统，还包括形成在所述源极/漏极与所述硅化物之间的外延结构。
15.根据权利要求14所述的半导体系统，还包括围绕所述半导体主体的第一隔离层，其中：
所述源极/漏极的所述第一表面从所述第一隔离层暴露；并且
所述外延结构覆盖所述源极/漏极的所述第一表面。
16.根据权利要求14所述的半导体系统，还包括围绕所述半导体主体的第一隔离层，其中：
所述源极/漏极的第二表面的至少部分和所述第一表面从所述第一隔离层暴露；并且
所述外延结构覆盖所述源极/漏极的所述第二表面的至少部分和所述第一表面。
17.根据权利要求14所述的半导体系统，还包括围绕所述外延结构的第二隔离层，其中：
所述外延结构的第一顶表面从所述第二隔离层暴露；并且
所述硅化物覆盖所述外延结构的所述第一顶表面。
18.根据权利要求12所述的半导体系统，还包括围绕所述硅化物的第二隔离层，其中，所述硅化物的第二顶表面从所述第二隔离层暴露。
19.根据权利要求12所述的半导体系统，其中：
所述硅化物与所述栅极结构隔离，并且
所述硅化物与所述栅极结构之间的最小距离大于阈值距离。
20.根据权利要求12所述的半导体系统，还包括：
覆盖所述硅化物的着落层；以及
金属接触部，延伸穿过所述着落层并与所述硅化物接触，
其中，所述金属接触部的与所述硅化物接触的表面的面积小于或等于所述硅化物的所述面积。
21.根据权利要求12所述的半导体系统，其中，所述硅化物包括钛(Ti)、钴(Co)或镍铂合金(NiPt)元素。
22.根据权利要求12所述的半导体系统，其中，所述硅化物包括成面心正交结构(C54相)的二硅化钛(TiSi2)。
23.一种用于形成半导体结构的方法，包括：
形成所述半导体结构的从衬底起在第一方向上延伸的半导体主体；
在所述半导体主体的至少一侧上形成栅极结构；
在所述半导体主体的远离所述衬底的远端处形成源极/漏极；
形成围绕所述半导体主体和所述栅极结构的第一隔离层；以及
形成硅化物，其中：
所述硅化物的至少部分在所述源极/漏极上方；并且
所述硅化物的面积大于所述源极/漏极的第一表面的面积，所述第一表面垂直于所述第一方向。
24.根据权利要求23所述的方法，其中，所述源极/漏极的第二表面的至少部分和第一表面从所述第一隔离层暴露，所述第二表面垂直于所述第一表面，并且所述硅化物形成在所述源极/漏极的所述第二表面的至少部分和所述第一表面上。
25.根据权利要求24所述的方法，还包括：
在形成所述硅化物之后，形成围绕所述硅化物的第二隔离层，其中，所述硅化物的第一表面从所述第二隔离层暴露。
26.根据权利要求24所述的方法，其中，形成所述硅化物包括：
沉积覆盖所述源极/漏极的从所述第一隔离层暴露的所述第二表面的所述至少部分和所述第一表面的金属层；以及
加热所述金属层以形成所述硅化物。
27.根据权利要求26所述的方法，其中，加热所述金属层包括：
在低于阈值温度的第一温度对所述金属层执行第一快速热退火(RTA)。
28.根据权利要求27所述的方法，其中，加热所述金属层还包括：
在高于所述阈值温度的第二温度对所述金属层执行第二RTA。
29.根据权利要求27所述的方法，其中，形成所述硅化物还包括：
在执行所述第一RTA之前在所述金属层上沉积金属氮化物。
30.根据权利要求24所述的方法，还包括：在形成硅化物之后，
形成覆盖所述硅化物的着落层；
在所述着落层上形成通孔以暴露所述硅化物，所述通孔的横截面的面积大于或等于所述硅化物的第二顶表面的面积；以及
通过形成在所述通孔中的金属接触部形成与所述硅化物接触的源极/漏极接触部。
31.根据权利要求23所述的方法，所述源极/漏极的第一表面从所述第一隔离层暴露，并且所述方法还包括：
在形成所述硅化物之前从所述源极/漏极的所述第一表面生长外延结构，其中：
所述外延结构的第一表面的面积大于所述源极/漏极的所述第一表面的面积；并且
所述硅化物是基于所述外延结构形成的。
32.根据权利要求31所述的方法，还包括：
在形成第一隔离层之后，蚀刻所述第一隔离层以暴露所述源极/漏极的第二表面的至少部分，所述源极/漏极的所述第二表面垂直于所述源极/漏极的所述第一表面。
33.根据权利要求32所述的方法，其中，生长所述外延结构还包括：
从所述源极/漏极的所述第二表面的从所述第一隔离层暴露的所述至少部分生长所述外延结构。
34.根据权利要求31所述的方法，还包括：
在生长所述外延结构之后，在形成所述硅化物之前形成覆盖所述外延结构的第二隔离层，所述第二隔离层与所述外延结构对准，所述外延结构的第一顶表面从所述第二隔离层暴露。
35.根据权利要求34所述的方法，还包括：
在形成所述硅化物之后，形成覆盖所述硅化物的第二隔离层，所述第二隔离层与所述硅化物对准，所述硅化物的第二顶表面从所述第二隔离层暴露。
36.根据权利要求31所述的方法，其中，形成所述硅化物包括：
形成覆盖所述外延结构的第二隔离层，所述第二隔离层与所述外延结构对准，至少所述外延结构的第一表面从所述第二隔离层暴露；
沉积至少覆盖所述外延结构的从所述第二隔离层暴露的所述第一表面的金属层；以及
加热所述金属层以形成所述硅化物。
37.根据权利要求36所述的方法，其中，加热所述金属层包括：
在低于阈值温度的第一温度对所述金属层执行第一快速热退火(RTA)。
38.根据权利要求37所述的方法，其中，加热所述金属层还包括：
在高于所述阈值温度的第二温度对所述金属层执行第二RTA。
39.根据权利要求38所述的方法，其中，形成所述硅化物还包括：
在执行所述第一RTA之前在所述金属层上沉积金属氮化物。
40.根据权利要求39所述的方法，还包括：在形成硅化物之后，
形成覆盖所述硅化物的着落层；
在所述着落层上形成通孔以暴露所述硅化物，所述通孔的横截面的面积大于或等于所述硅化物的第二顶表面的面积；以及
通过形成在所述通孔中的金属接触部形成与所述硅化物接触的源极/漏极接触部。
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