KR20150043261A - 수직 터널링 전계 효과 트랜지스터 셀 및 그 제조 방법 - Google Patents
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Abstract
터널링 전계 효과 트랜지스터(TFET) 디바이스가 개시된다. 절두 원추형 돌출 구조체가 기판 상부에 배치되고, 기판의 평면 밖으로 돌출한다. 드레인 영역이 절두 원추형 돌출 구조체에 인접하여 기판 상부에 배치되고, 융기된 드레인 영역으로서 절두 원추형 돌출 구조체의 최하부로 연장한다. 게이트 스택이 기판 상부에 배치된다. 게이트 스택은 융기된 드레인 영역과의 오버랩을 포함하여 절두 원추형 돌출 구조체의 중간부 주위를 둘러싸는 게이팅면 및 기판의 표면에 평행하는 평면부를 갖는다. 분리 유전체층이 드레인 영역과 게이트 스택의 평면부 사이에 배치된다. 소스 영역이 게이트 스택의 게이팅면의 최상부와의 오버랩을 포함하여 절두 원추형 돌출 구조체의 최상부로서 배치된다.
Description
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 수직 터널링 전계 효과 트랜지스터 셀 및 그 제조 방법에 관한 것이다.
관련기술의 상호참조
이 특허는 그 전체가 참조에 의해 여기에 통합되는 미국 특허 출원 일련 번호 13/745,225(대리인 사건 번호 2012-0976/24061.2328), 발명자 Harry-Hak-Lay Chuang 외, 발명의 명칭 "A Vertical Tunneling Field-Effect Transistor Cell And Fabricating The Same"에 관한 것이다.
반도체 집적 회로 산업은 지난 몇 년간 급속한 성장을 이루었다. 반도체 재료 및 설계에서의 기술 발전은 점점 더 작고 더 복합한 회로를 생산하였다. 그러한 재료 및 설계의 발전은 처리공정 및 제조에 관련된 기술도 기술적 발전을 이루는 것이 가능하도록 이루어졌다. 반도체 진보 과정에서 안정적으로 생성될 수 있는 가장 작은 컴포넌트의 사이즈가 감소함에 따라 면적 단위당 상호접속된 디바이스의 수가 증가되었다.
그러나, 가장 작은 컴포넌트의 사이즈가 감소됨에 따라 수많은 과제들이 떠올랐다. 피처(feature)들이 더 가까워짐에 따라 전류 누설은 더 현저해질 수 있고, 신호는 더욱 쉽게 크로스오버될 수 있고, 전력 사용은 중요한 관심사가 되었다. 반도체 집적 회로 산업은 스케일링 공정을 계속하기 위한 노력으로 수많은 개발을 생산하였다. 그러한 개발 중 하나는 터널링 전계 효과 트랜지스터(tunneling field-effect transistor; TFET)에 의한 종래의 MOS 전계 효과 트랜지스터의 잠재적 대체 또는 보충이다.
터널링 FET는 그것의 서브-60mV/dec의 문턱접압 이하의 스윙(subthreshold swing)으로 인하여 오프 상태 누설 전류를 실질적으로 증가시키지 않고 전원 전압의 스케일링을 또한 가능하게 할 수 있는 유망한 디바이스이다. 그러나, 현존하는 TFET는 모든 관점에서 만족되지는 않다.
본 개시는 다른 기존의 접근법에 하나 이상의 개선을 제공하는 TFET 디바이스의 많은 상이한 실시형태를 제공한다. 일부 실시형태에서, TFET 디바이스는 기판; 기판 상부에 배치되고 기판의 평면 밖으로 돌출하는, 제 1 폭을 갖는 절두 원추형(frustoconical) 돌출 구조체; 절두 원추형 돌출 구조체에 인접하여 기판 상부에 배치된 제 2 폭을 갖는 드레인 영역으로서, 융기된(raised) 드레인 영역으로서 절두 원추형 돌출 구조체의 최하부로 연장하는 드레인 영역; 기판 상부에 배치된 제 3 폭을 갖는 게이트 스택을 포함한다. 게이트 스택은 융기된 드레인 영역과의 오버랩(overlapping)을 포함하여 절두 원추형 돌출 구조체의 중간부 주위를 둘러싸는 게이팅면(gating surface) 및 기판의 표면에 평행하는 평면부를 갖는다. TFET 디바이스는 또한 드레인 영역과 게이트 스택의 평면부 사이에 배치된 분리(isolation) 유전체층; 및 게이트 스택의 게이팅면의 최상부와의 오버랩을 포함하여, 절두 원추형 돌출 구조체의 최상부로서 배치되는 제 1 폭을 갖는 소스 영역을 포함한다.
다른 실시형태에 있어서, 수직 TFET 디바이스는 반도체 기판; 반도체 기판 상부에 배치되고 반도체 기판의 평면 밖으로 돌출하는 제 1 폭을 갖는 절두 원추형 돌출 원통; 절두 원추형 돌출 원통의 최상부로서의 소스 영역; 및 반도체 기판 상부에 배치된 제 2 폭을 갖는 하이-k/금속 게이트(high-k/metal gate; HK/MG)을 포함한다. HK/MG는 소스 영역과의 오버랩을 포함하여 절두 원추형 돌출 원통의 중간부 주위를 둘러싸는 게이팅면 및 반도체 기판의 표면에 평행하는 평면부를 갖는다. 수직 TFET 디바이스는 또한 절두 원추형 돌출 원통에 인접하여 기판 상부에 배치된 제 3 폭을 갖는 드레인 영역으로서, 융기된 드레인 영역으로서 절두 원추형 돌출 구조체의 최하부로 연장하는 드레인 영역; 드레인 영역과 HK/MG의 평면부 사이에 배치된 분리 유전체층; 및 드레인 영역 사이에 배치된 분리 피처(isolation feature)를 포함한다.
또 다른 실시형태에 있어서, 반도체 디바이스를 제조하는 방법은 기판을 제공하는 단계; 기판의 표면 상에 돌출부를 형성하기 위해 기판을 에칭하는 단계; 드레인 영역을 형성하기 위해 돌출부에 인접한 기판의 일부를 도핑하는 단계로서, 융기된 드레인 영역을 형성하기 위해 돌출부의 더 낮은 부분으로 연장하는 단계를 포함하는 기판의 일부를 도핑하는 단계; 드레인 영역 상부에 제 1 분리 유전체층을 형성하는 단계; 융기된 드레인 영역과의 오버랩을 포함하여 돌출부의 중간부 주위를 둘러싸는 게이팅면 및 기판의 표면에 평행하는 평면부를 갖는 게이트 스택을 드레인 영역 상부에 형성하는 단계; 드레인 영역 및 게이트 스택의 평면부 상부에 제 2 분리 유전체층을 형성하는 단계; 돌출부의 최상부를 노출하기 위해 게이트 스택의 게이팅면의 일부를 리세스(recess)하는 단계; 및 게이트 스택의 게이팅면과의 오버랩을 포함하여 돌출부의 최상부 상의 소스 영역을 형성하는 단계를 포함한다. 소스 영역은 드레인 영역과 상이한 도핑형으로 형성된다.
본 개시는 동반된 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 일반적인 산업상 표준 시행에 따르면 다양한 피처가 일정한 비율로 그려지지 않고, 단지 예시의 목적으로 이용된다는 것이 강조된다. 실제, 다양한 피처의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 개시의 다양한 양상에 따라 구성된 반도체 디바이스를 제조하는 예시적인 방법의 플로우차트이다.
도 2a, 도 3 내지 도 9는 도 1의 방법에 따라 구성된 제조 단계에서의 예시적인 반도체 디바이스의 단면도이다.
도 2b는 도 2a의 반도체 디바이스의 일부의 상부 개략도이다.
도 1은 본 개시의 다양한 양상에 따라 구성된 반도체 디바이스를 제조하는 예시적인 방법의 플로우차트이다.
도 2a, 도 3 내지 도 9는 도 1의 방법에 따라 구성된 제조 단계에서의 예시적인 반도체 디바이스의 단면도이다.
도 2b는 도 2a의 반도체 디바이스의 일부의 상부 개략도이다.
다음의 개시가 본 발명의 상이한 피처를 구현하기 위한 많은 상이한 실시형태 또는 예를 제공한다고 이해된다. 본 개시를 간략화하기 위해 컴포넌트 및 배치의 구체적인 예가 이하 설명된다. 물론, 그들은 단지 예이고 한정을 의도하지 않는다. 게다가, 다음의 설명에서 제 2 공정 전의 제 1 공정의 수행은 제 1 공정 직후에 제 2 공정이 수행되는 실시형태를 포함할 수 있고, 제 1 공정과 제 2 공정 사이에 추가의 공정이 수행될 수 있는 실시형태도 또한 포함할 수 있다. 다양한 피처는 간단 명료함을 위해 상이한 스케일에서 임의로 그려질 수 있다. 게다가, 다음의 설명에서 제 2 피처 상부 또는 위의 제 1 피처의 형성은 제 1 피처와 제 2 피처를 직접 접촉하여 형성하는 실시형태를 포함할 수 있고, 제 1 피처와 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다.
도 1은 본 개시의 양상에 따른 하나 이상의 TFET 디바이스를 제조하는 방법(100)의 일실시형태의 플로우차트이다. 방법(100)은 예시를 위해 도 2a 내지 도 9에 나타낸 TFET 디바이스(200)를 참조하여 이하 상세하게 논의된다.
방법(100)은 기판(210)을 제공함으로써 단계(102)에서 시작한다. 기판(210)은 실리콘을 포함한다. 대안의 실시형태에서, 기판(210)은 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 실리콘 카바이드, 인듐 비화물, 인듐 인화물, 갈륨 비소 인화물, 갈륨 인듐, 또는 다른 적절한 반도체 물질을 포함할 수 있다. 대안적으로 일부 실시형태에 대하여, 기판(210)은 에피택셜층을 포함할 수 있다. 예를 들어, 기판(210)은 벌크 반도체 위에 놓인 에피택셜층을 가질 수 있다. 또한, 기판(210)은 성능 향상을 위해 변형(strain)될 수 있다. 예를 들어, 에피택셜층은 선택적 에피택셜 성장(selective epitaxial growth; SEG)을 포함한 공정에 의해 형성된 벌크 실리콘 위에 놓인 실리콘 게르마늄의 층, 또는 벌크 실리콘 게르마늄 위에 놓인 실리콘의 층과 같은 벌크 반도체와 상이한 반도체 물질을 포함할 수 있다. 게다가, 기판(210)은 매립된 유전체층과 같은 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 구조를 포함할 수 있다. 또한 대안적으로, 기판(210)은 산소 이온 주입에 의한 분리(separation by implantation of oxygen; SIMOX) 기술, 웨이퍼 본딩, SEG, 또는 다른 적합한 방법으로 칭해지는 방법에 의해 형성되는 것과 같은, 매립된 산화물(buried 산화물; BOX)층과 같은 매립된 유전체층를 포함할 수 있다. 실제, 다양한 실시형태는 다양한 기판 구조 및 재료 중 어느 것을 포함할 수 있다. 기판(210)은 이온 주입 및/또는 확산과 같은 공정에 의해 주입된 다양한 p형 도핑 영역 및/또는 n형 도핑 영역을 또한 포함할 수 있다. 그러한 도핑 영역은 n웰 및 p웰을 포함한다.
도 1 및 도 2a를 참조하면, 방법(100)은 단계(104)로 진행하여 기판(210)의 평면 밖으로 돌출하는 절두 원추형(frustoconical) 돌출 구조체(220)를 형성하기 위해 기판(210)을 에칭한다. 절두 원추형 돌출 구조체(220)는 코어 구조체(220)라고 한다. 코어 구조체(220)는 리소그래피 및 에칭 공정에 의해 형성될 수 있다. 일실시형태에 있어서, 하드 마스크층(215)이 먼저 기판(210) 상에 증착된다. 하드 마스크층(215)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적합한 유전체 물질을 포함한다. 하드 마스크층(215)은 제 1 폭(w1)을 갖는 코어 구조체(220)를 정의하기 위해 리소그래피 및 에칭 공정에 의해 패터닝될 수 있다. 기판(210)은 코어 구조체(220)를 형성하기 위해 에칭 마스크로서 패터닝된 하드 마스크층(215)을 이용함으로써 에칭된다. 에칭 공정은 습식 에칭, 건식 에칭, 또는 그 조합을 포함할 수 있다. 코어 구조체(220)는 대략 45도 내지 약 90도의 범위 내에 있는 기판(210)의 평면에 대한 각 α을 갖는 측벽을 갖도록 형성될 수 있다.
일부 실시형태에서, 코어 구조체(220)는 원통형 형상으로 형성된다. 도 2b에는 원통형 코어 구조체(220)의 상면도가 도시된다. 제 1 폭(w1)은 5nm 내지 50nm 사이의 범위 내에 있다. 대안적으로, 코어 구조체(220)는 정사각형 기둥, 타원형 원통, 직사각형 기둥, 육각형 기둥 또는 다른 다각형 기둥 형상으로 형성된다.
도 1 및 도 3를 참조하면, 방법(100)은 단계(106)로 진행하여 각 코어 구조체(220) 사이에 포함하는, 기판(210) 상의 분리 피처(isolation feature)(230)를 형성한다. 분리 피처(230)는 상이한 처리공정 기술을 이용하여 형성된 상이한 구조체를 포함한다. 일부 실시형태에서, 분리 피처(230)는 쉘로우 트렌치 분리(shallow trench isolation; STI) 피처이다. STI의 형성은 기판(210) 내에 트렌치를 에칭하는 것, 및 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물과 같은 절연 물질로 트렌치를 충진하는 것을 포함할 수 있다. 충진된 트렌치는 트렌치를 충진하는 실리콘 질화물과 함께 열 산화 라이너층과 같은 다층 구조체를 가질 수 있다.
도 1 및 도 4를 참조하면, 방법(100)은 단계(108)로 진행하여 기판(210) 상에 제 2 폭(w2)을 갖는 드레인 영역(310)을 형성한다. 제 2 폭(w2)은 제 1 폭(w1)보다 실질적으로 크다. 일부 실시형태에서, 드레인 영역(310)은 코어 구조체(220)과 동심(concentric)이다. 드레인 영역(310)은 주입 마스크로서 패터닝된 포토레지스트를 갖는 주입과 같은 적합한 기술에 의해 기판(210)의 미리결정된 최상부를 도핑함으로써 형성된다. 본 실시형태에 있어서, 드레인 영역(310)은 코어 구조체(220)에 인접하여 있다. p형 TFET에 대하여, 드레인 영역(310)은 붕소 또는 BF2와 같은 p형 도판트로 도핑될 수 있다. n형 TFET에 대하여, 드레인 영역(310)은 인, 비소 또는 그 조합과 같은 n형 도판트로 도핑될 수 있다. 주입 이후에 도판트 활성화를 위해 하나 이상의 어닐링 공정이 수행될 수 있다. 어닐링 공정은 급속 열 어닐링(rapid thermal anneal; RTA), 레이저 어닐링, 또는 다른 적합한 어닐링 공정을 포함할 수 있다. 예로서, 고온 어닐링은 매우 짧은 지속 시간을 갖는 "스파이크(spike)" 어닐링을 포함한다. 형성 동안에, 도판트는 융기된(raised) 드레인 영역(310)이라고 하는 제 1 높이(h1)를 갖는 코어 구조체(220)의 최하부로 확산된다.
도 1 및 도 5를 참조하면, 방법(100)은 단계(110)로 진행하여 증착 및 리세스(recess) 공정에 의해 드레인 영역(310) 상부에 제 1 분리 유전체층(410)을 형성한다. 제 1 분리 유전체층(410)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 산화질화물 또는 다른 적합한 물질을 포함한다. 분리 유전체층(410)은 단층 또는 다층을 포함한다. 제 1 분리 유전체층(410)은 화학적 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD), 물리적 기상 증착(physical vapor deposition; PVD), 열 산화 또는 그 조합과 같은 적합한 기술에 의해 증착된다. 본 실시형태에 있어서, 분리 유전체층(410)은 융기된 드레인 영역(310)의 제 1 높이(h1)보다 실질적으로 작은 제 2 높이(h2)까지 에치 백(etch back)된다. 제 1 분리 유전체층(410)은 선택적 건식 에칭, 선택적 습식 에칭, 또는 그 조합에 의해 리세스될 수 있다.
도 1 및 도 6을 참조하면, 방법(100)은 단계(112)로 진행하여 게이트 스택(510)을 형성한다. 게이트 스택(510)은 제 1 분리 유전체층(410)의 상부에 있고 기판(210)의 표면에 평행하는 평면부, 및 코어 구조체(220)의 중간부 주위를 둘러싸는 게이팅면(gating surface)을 포함한다. 게이트 스택(510)의 전체 폭, 제 3 폭(w3)은 실질적으로 코어 구조체(220)의 제 1 폭(w1)보다 크고, 드레인 영역(310)의 제 2 폭(w2)보다 작다. 일부 실시형태에서, 게이트 스택(510)의 평면 밖의(out-of-plane) 게이팅면은 융기된 드레인 영역(310)의 일부에 오버랩된다.
게이트 스택(510)은 어떤 적합한 공정 또는 공정들에 의해 형성된다. 예를 들어, 게이트 스택(510)은 증착, 포토리소그래피 패터닝, 및 에칭 공정을 포함한 절차에 의해 형성된다. 증착 공정은 CVD, PVD, ALD, 금속유기 CVD(metalorganic CVD; MOCVD), 다른 적합한 방법, 및/또는 그 조합을 포함한다. 포토리소그래피 패터닝 공정은 포토레지스트 코팅(예를 들어, 사인 온 코팅), 소프트 베이킹, 마스크 얼라이닝, 노광, 포스트-노광 베이킹, 포토레지스트 현상, 세정, 건조(예를 들어, 하드 베이킹), 다른 적합한 공정, 및/또는 그 조합을 포함한다. 에칭 공정은 건식 에칭, 습식 에칭, 또는 건식 에칭과 습식 에칭의 조합을 포함한다. 건식 에칭은 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 그 조합을 주입할 수 있다. 에칭 공정은 에칭 선택성, 유연성 및 원하는 에칭 프로파일을 얻기 위한 다단계의 에칭을 포함할 수 있다.
도 6을 참조하면, 일부 실시형태에서, 게이트 스택(510)은 하이-k (HK)/금속 게이트(MG)이다. HK/MG는 게이트 유전체층(520) 및 MG(530)를 포함한다. 게이트 유전체층(520)은 계면층(IL) 및 하이-k(HK) 유전체층을 포함할 수 있다. IL은 산화물, HfSiO 및 산화질화물을 포함한다. HK 유전체층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산화질화물 (SiON), 또는 다른 적합한 물질을 포함할 수 있다. MG(530)는 금속층, 라이너층, 습윤층(wetting layer), 및 접착층과 같은 단일층 또는 다중층을 포함할 수 있다. MG(530)는 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 또는 어떤 적합한 물질을 포함할 수 있다.
다른 실시형태에 있어서, 게이트 스택(510)은 폴리실리콘 게이트 스택이다. 폴리실리콘 게이트 스택은 게이트 유전체층, 및 게이트 유전체층 상부에 증착된 폴리실리콘층을 포함할 수 있다. 게이트 유전체층은 실리콘 산화물, 실리콘 질화물, 또는 어떤 다른 적합한 물질을 포함한다.
도 1 및 도 7을 참조하면, 방법(100)은 단계(114)로 진행하여 게이트 스택(510)의 평면부 상부에 포함하는, 제 1 분리 유전체층(410) 상부에 제 2 분리 유전체층(610)을 형성한다. 제 2 분리 유전체층(610)은 도 5의 제 1 분리 유전체층(410)과 관련하여 상기 논의된 것과 많은 관점에서 유사하다. 제 2 분리 유전체층(610)은 게이트 스택(510)의 게이팅면의 미리결정된 높이의 최상부의 노출하기 위해 에치 백된다. 일부 실시형태에서, 미리결정된 높이는 하드마스크층(215)의 두께보다 실질적으로 크다.
도 1 및 도 8을 참조하면, 방법(100)은 단계(116)로 진행하여 제 3 높이(h3)를 갖는 코어 구조체(220)의 최상부를 노출하기 위해 게이트 스택(510)의 게이팅면의 최상부를 제거한다. 게이트 스택(510)의 게이팅 면의 최상부는 선택적인 건식 에칭, 선택적인 습식 에칭, 그 조합, 또는 다른 적합한 공정에 의해 제거될 수 있다. 또한, 하드마스크층(215)은 동일한 에칭 공정 또는 추가의 에칭 공정에서 제거된다. 일부 실시형태에서, 제 2 분리 유전체층(610) 상부의 게이트 스택(510)의 게이팅면은 제거된다.
도 1 및 도 9를 참조하면, 방법(100)은 단계(118)로 진행하여 코어 구조체(220)의 최상부 내에 소스 영역(710)을 형성한다. 소스 영역(710)은 코어 구조체(220)의 중간부의 형상과 상이한 다각형 형상을 갖도록 설계될 수 있다. 예를 들어, 소스 영역(710)은 그 단면으로서 H형상을 갖도록 설계된다.
일부 실시형태에 있어서, 소스 영역(710)은, 도 4의 드레인 영역(310)과 관련하여 상기 논의된 것과 많은 관점에서 유사한게, 포토리소그래피 패터닝 및 주입에 의해 형성된다. 소스 영역(710)은 드레인 영역(310)과 상이한 도핑형을 갖는다. 다른 실시형태에 있어서, 코어 구조체(220)는 먼저 리세스된 후, 소스 영역(710)은 포토리소그래피 패터닝 및 주입에 의해 리세스된 코어 구조체(220)의 최상부로서 형성된다. 또 다른 실시형태에 있어서, 반도체 물질이 리세스된 코어 구조체(220) 상에 에피택셜 성장된다. 반도체 물질층은 게르마늄 (Ge) 또는 실리콘 (Si)과 같은 기본 반도체 물질; 또는 갈륨 비화물 (GaAs), 알루미늄 갈륨 비화물 (AlGaAs)과 같은 합성 반도체 물질; 또는 실리콘 게르마늄 (SiGe), 갈륨 비화물 인화물 (GaAsP)과 같은 반도체 합금을 포함한다. 에피택셜 공정은 CVD 증착 기술[예를 들어, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD)], 분자 빔 에피택시, 및/또는 다른 적합한 공정을 포함한다. S/D 피처는 하나 이상의 에피택시 또는 에피택셜(에피) 공정에 의해 형성될 수 있다. 소스 영역(710)은 에피택시 공정 동안에 인시튜(in-situ) 도핑될 수 있다. 일부 실시형태에서, 소스 영역(710)은 인시튜 도핑되지 않고, 주입 공정(예를 들어, 접합 주입 공정)이 소스 영역(710)을 도핑하기 위해 수행된다.
제 3 분리 유전체층(180)이 소스 영역(710) 상부에 포함하는, 제 2 분리 유전체층(610) 상부에 증착된다. 제 3 분리 유전체층(180)은 도 3의 제 1 분리 유전체층(410)과 관련하여 상기 논의된 것과 많은 관점에서 유사하다. 추가적으로, CMP 공정이 제 3 분리 유전체층(180)의 최상면을 평탄화하기 위해 수행된다.
TFET 디바이스(200)에는 본 분야에 알려진 다양한 피처 및 영역을 형성하기 위한 CMOS 또는 MOS 기술 처리공정이 더 시행될 수 있다. 예를 들어, 후속하는 처리공정은 TFET 디바이스(200)의 다양한 피처 또는 구조를 접속하도록 구성된, 기판(210) 상의 다양한 콘택/비아/라인 및 다층 상호접속 피처(예를 들어, 금속층 및 층간 유전체)를 형성할 수 있다. 예를 들어, 다층 상호접속부는 종래의 비아 또는 콘택과 같은 수직 상호접속부, 및 금속 라인과 같은 수평 상호접속부를 포함한다. 다양한 상호접속 피처가 구리, 텅스텐 및/또는 실리사이드를 포함한 다양한 전도성 물질로 구현될 수 있다.
추가의 단계가 단계(100)의 이전, 도중, 이후에 제공될 수 있고, 단계의 일부는 단계(100)의 추가의 실시형태를 위해 대체되거나, 제거되거나, 여기저기 이동될 수 있다.
상기를 바탕으로, 본 개시는 절두 원추형 돌출 구조체(코어 구조체)를 갖는 TFET 디바이스 및 제조 방법을 제공한다. 절두 원추형 돌출 구조체에서는 수직 TFET 디바이스가 제공되고, 그 제조는 상당히 간단한 공정을 채용한다.
본 개시는 다른 기존의 접근법에 하나 이상의 개선을 제공하는 TFET 디바이스의 많은 상이한 실시형태를 제공한다. 일부 실시형태에서, TFET 디바이스는 기판; 기판 상부에 배치되고 기판의 평면 밖으로 돌출하는, 제 1 폭을 갖는 절두 원추형(frustoconical) 돌출 구조체; 절두 원추형 돌출 구조체에 인접하여 기판 상부에 배치된 제 2 폭을 갖는 드레인 영역으로서, 융기된(raised) 드레인 영역으로서 절두 원추형 돌출 구조체의 최하부로 연장하는 드레인 영역; 기판 상부에 배치된 제 3 폭을 갖는 게이트 스택을 포함한다. 게이트 스택은 융기된 드레인 영역과의 오버랩(overlapping)을 포함하여 절두 원추형 돌출 구조체의 중간부 주위를 둘러싸는 게이팅면(gating surface) 및 기판의 표면에 평행하는 평면부를 갖는다. TFET 디바이스는 또한 드레인 영역과 게이트 스택의 평면부 사이에 배치된 분리(isolation) 유전체층; 및 게이트 스택의 게이팅면의 최상부와의 오버랩을 포함하여, 절두 원추형 돌출 구조체의 최상부로서 배치되는 제 1 폭을 갖는 소스 영역을 포함한다.
다른 실시형태에 있어서, 수직 TFET 디바이스는 반도체 기판; 반도체 기판 상부에 배치되고 반도체 기판의 평면 밖으로 돌출하는 제 1 폭을 갖는 절두 원추형 돌출 원통; 절두 원추형 돌출 원통의 최상부로서의 소스 영역; 및 반도체 기판 상부에 배치된 제 2 폭을 갖는 하이-k/금속 게이트(high-k/metal gate; HK/MG)을 포함한다. HK/MG는 소스 영역과의 오버랩을 포함하여 절두 원추형 돌출 원통의 중간부 주위를 둘러싸는 게이팅면 및 반도체 기판의 표면에 평행하는 평면부를 갖는다. 수직 TFET 디바이스는 또한 절두 원추형 돌출 원통에 인접하여 기판 상부에 배치된 제 3 폭을 갖는 드레인 영역으로서, 융기된 드레인 영역으로서 절두 원추형 돌출 구조체의 최하부로 연장하는 드레인 영역; 드레인 영역과 HK/MG의 평면부 사이에 배치된 분리 유전체층; 및 드레인 영역 사이에 배치된 분리 피처(isolation feature)를 포함한다.
또 다른 실시형태에 있어서, 반도체 디바이스를 제조하는 방법은 기판을 제공하는 단계; 기판의 표면 상에 돌출부를 형성하기 위해 기판을 에칭하는 단계; 드레인 영역을 형성하기 위해 돌출부에 인접한 기판의 일부를 도핑하는 단계로서, 융기된 드레인 영역을 형성하기 위해 돌출부의 더 낮은 부분으로 연장하는 단계를 포함하는 기판의 일부를 도핑하는 단계; 드레인 영역 상부에 제 1 분리 유전체층을 형성하는 단계; 융기된 드레인 영역과의 오버랩을 포함하여 돌출부의 중간부 주위를 둘러싸는 게이팅면 및 기판의 표면에 평행하는 평면부를 갖는 게이트 스택을 드레인 영역 상부에 형성하는 단계; 드레인 영역 및 게이트 스택의 평면부 상부에 제 2 분리 유전체층을 형성하는 단계; 돌출부의 최상부를 노출하기 위해 게이트 스택의 게이팅면의 일부를 리세스(recess)하는 단계; 및 게이트 스택의 게이팅면과의 오버랩을 포함하여 돌출부의 최상부 상의 소스 영역을 형성하는 단계를 포함한다. 소스 영역은 드레인 영역과 상이한 도핑형으로 형성된다.
상기는 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시형태의 피처를 서술한다. 당업자는 여기에 소개된 실시형태와 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하기 위해 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 예를 들어, 소스 및 드레인 영역은 트랜지스터의 최종 사용 및 전기적 구성에 의존하여 적절한 공정 수정/교환에 의해 종종 교체된다. 그러므로, "소스" 및 "드레인"이란 용어는 그러한 상황 하에 교환가능한 것으로 간주된다. 당업자는 또한 그러한 동등 구조가 본 개시의 사상 및 범주로부터 벗어나지 않고, 그들은 본 개시의 사상 및 범주로부터 벗어나지 않고 다양한 변경, 대체, 및 수정이 이루어질 수 있다는 것을 인지해야 한다.
Claims (8)
- 전계 효과 트랜지스터(field effect transistor; FET)를 형성하기 위한 방법에 있어서,
기판을 제공하는 단계;
상기 기판의 표면 상에 돌출부를 형성하도록 상기 기판을 에칭하는 단계;
드레인 영역을 형성하기 위해 상기 돌출부에 인접한 상기 기판의 부분을 도핑하는 단계로서, 융기된 드레인 영역을 형성하기 위해 상기 돌출부의 하위 부분으로 연장하는 단계를 포함하는, 상기 기판의 부분을 도핑하는 단계;
상기 드레인 영역 위에 제1 분리 유전체층을 형성하는 단계;
상기 드레인 영역 위의 평면부 - 상기 평면부는 상기 기판의 표면에 평행함 - 및 게이팅면 - 상기 게이팅면은 상기 융기된 드레인 영역과의 오버랩(overlapping)을 포함하여 상기 돌출부의 중간부 주위를 둘러쌈 - 을 갖는 게이트 스택을 형성하는 단계;
상기 게이트 스택의 평면부 및 상기 드레인 영역 위에 제2 분리 유전체층을 형성하는 단계;
상기 게이트 스택의 게이팅면의 부분을 노출시키도록 상기 제2 분리 유전체층을 에치 백(etch back)하는 단계;
상기 돌출부의 최상부를 노출시키기 위해, 상기 제2 분리 유전체층의 에치 백 단계에 의해 노출된 상기 게이트 스택의 게이팅면의 부분을 리세스(recess)하는 단계; 및
상기 게이트 스택의 게이팅면과의 오버랩을 포함하여, 상기 드레인 영역과 상이한 도핑형으로 상기 돌출부의 최상부 상에 소스 영역을 형성하는 단계를 포함하는 전계 효과 트랜지스터(FET) 형성 방법. - 제1항에 있어서,
상기 돌출부의 측벽은 상기 기판의 평탄한 표면과 45도 내지 90도 범위의 각도를 갖도록 형성되는 것인, 전계 효과 트랜지스터(FET) 형성 방법. - 제1항에 있어서,
상기 돌출부는 제1 폭을 갖고, 상기 드레인 영역은 제2 폭을 가지며, 상기 게이트 스택은 제3 폭을 갖고, 상기 제2 폭은 상기 제3 폭보다 크고, 상기 제3 폭은 상기 제1 폭보다 큰 것인, 전계 효과 트랜지스터(FET) 형성 방법. - 제1항에 있어서,
상기 돌출부의 중간부는 상기 기판과 동일한 물질인 것인, 전계 효과 트랜지스터(FET) 형성 방법. - 제1항에 있어서,
상기 돌출부는 원통형 구조체, 사각형-기둥 구조체, 타원-원통형 구조체, 또는 육각형-기둥 구조체 중 하나를 포함하는 것인, 전계 효과 트랜지스터(FET) 형성 방법. - 제1항에 있어서,
상기 게이트 스택은 하이-k(high-k)/금속 게이트 또는 폴리실리콘 게이트 중 하나를 포함하는 것인, 전계 효과 트랜지스터(FET) 형성 방법. - 제1항에 있어서,
상기 소스 영역은 상기 돌출부의 중간부와 상이한 다각형 형상을 포함하는 것인, 전계 효과 트랜지스터(FET) 형성 방법. - 제1항에 있어서,
각각의 드레인 영역 사이에 배치된 분리 피처(isolation feature)를 형성하는 단계를 더 포함하는, 전계 효과 트랜지스터(FET) 형성 방법.
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