KR20100115711A - 반도체 장치와 그 제조방법 - Google Patents

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Abstract

본 발명의 목적은 소스 및 드레인의 저항을 감소시키기 위한 구조, 기생 커패시턴스를 감소시키기 위한 구조, 원하는 게이트 길이, 원하는 소스 및 드레인의 형태, 및 원하는 직경을 갖는 컬럼형 반도체를 얻을 수 있는 SGT 제조방법을 제공하기 위한 것이다. 상기 목적을 달성하기 위해, 본 발명은, 기판상에 제1 컬럼형 반도체층을 형성하고, 제1 컬럼형 반도체층 아래에 놓인 기판의 상부에 제1 평면형 반도체층을 형성하는 단계; 제1 컬럼형 반도체층의 하부 및 제1 평면형 반도체층의 전체 또는 상부에 제1의 제2 도전형 반도체층을 형성하는 단계; 제1 컬럼형 반도체층의 하부 측벽 주위 및 제1 평면형 반도체층상에 제1 절연막을 형성하는 단계; 제1 컬럼형 반도체층 주위에 게이트 절연막 및 게이트 전극을 형성하는 단계; 게이트 전극의 상부 표면과 접촉하면서 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 게이트 전극과 제1 절연막의 측벽을 둘러싸도록 측벽 형상의 제2 절연막을 형성하는 단계; 제1 컬럼형 반도체층의 상부에 제2의 제2 도전형 반도체층을 형성하고, 제1의 제2 도전형 반도체층과 제2의 제2 도전형 반도체층 사이에 제1 도전형 반도체층을 형성하는 단계; 및 제1의 제2 도전형 반도체층의 상부 표면 및 제2의 제2 도전형 반도체층의 상부 표면의 각각에 금속-반도체 화합물을 형성하는 단계를 포함하며, 제1 절연막은 제1 컬럼형 반도체층 주위에 형성된 게이트 절연막의 두께보다 큰 두께를 갖는 반도체 장치의 제조방법을 제공한다.

Description

반도체 장치와 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치와 그 반도체 장치의 제조방법에 관한 것이다.
반도체 집적회로, 특히 MOS 트랜지스터를 사용한 집적회로에 있어서, 집적도가 갈수록 높아지고 있다. 이렇게 집적도가 높아짐에 따라, 고집적회로용 MOS 트랜지스터의 미세화가 나노 영역으로까지 진행되고 있다. MOS 트랜지스터의 미세화가 진행되면 누설 전류(leakage current)를 억제하는데 어려움이 있고 필요한 전류량을 확보할 필요성 때문에 회로 점유 면적을 감소시키는 데에 제한이 있는 등 문제가 있다. 이와 같은 문제를 해결하기 위해, 소스, 게이트 및 드레인이 기판에 대해 수직으로 배치되고, 게이트가 컬럼형(기둥(pillar) 형상의) 반도체층을 둘러싸도록 형성된 구조를 갖는 SGT(Surrounding Gate Transistor)가 제안되었다(예를 들면, 하기 특허문헌 1 내지 3을 참조).
일본공개특허공보 평2-71556호 일본공개특허공보 평2-188966호 일본공개특허공보 평2-145761호
SGT에 있어서, 채널 영역은 컬럼형 반도체의 측면을 둘러싸도록 형성되므로, 작은 점유 면적 내에 큰 게이트 폭이 달성된다. 이것은 큰 ON 전류가 작은 점유 면적을 통과하도록 해야 한다는 것을 의미한다. 이 경우, 소스 및 드레인의 저항이 높으면, 큰 ON 전류로 인해 소스 및 드레인에 원하는 전압을 인가하기가 어렵다. 그러므로, 상기 소스 및 드레인의 저항을 감소시키기 위해서는 SGT 제조방법(설계 기법을 포함)이 필요하게 된다. 또 큰 ON 전류로 인해 콘택(contact)의 저항을 감소시킬 필요가 발생한다.
종래의 MOS 트랜지스터에 있어서, 게이트 전극은 게이트 물질을 퇴적시키고, 리소그래피를 통해 기판상의 레지스트에 게이트 패턴을 전사하여 마스크를 형성하고, 상기 마스크를 사용하여 게이트 물질을 식각함으로써 형성된다. 즉, 종래의 MOS 트랜지스터에 있어서, 게이트 길이는 게이트 패턴에 기초하여 설계된다. 반면, SGT에서는 컬럼형 반도체의 측면이 채널 영역으로서 기능하며, 그에 따라 전류가 기판에 대해 수직으로 흐른다. 즉, SGT에 있어서, 게이트 길이는 게이트 패턴에 기초하는 것이 아니라 제조방법에 기초하여 설계되므로, 상기 제조방법에 의해 게이트 길이와 게이트 길이의 편차가 결정된다.
SGT에 있어서, 미세화에 따른 누설 전류의 증가를 억제하기 위해 컬럼형 반도체의 직경을 줄이는 것이 요구된다. 또한, 소스 및 드레인을 최적화함으로써 쇼트 채널 효과(short channel effect)를 제한하여 누설 전류를 억제할 수 있는 제조방법을 마련할 필요가 있다.
또한, SGT에 있어서, 전력 소비를 최소화하기 위해 기생 커패시턴스(parasitic capacitance)를 감소시킬 필요가 있다. 따라서, 기생 커패시턴스를 감소시킬 수 있는 제조방법이 필요하게 된다.
종래의 MOS 트랜지스터와 마찬가지로, SGT는 제조 비용을 절감할 필요가 있다. 이를 위해 제조공정 단계의 수를 줄이는 것이 필요하다.
그러므로, 본 발명의 목적은 소스 및 드레인의 저항을 감소시키기 위한 구조, 기생 커패시턴스를 감소시키기 위한 구조, 원하는 게이트 길이, 원하는 소스 및 드레인의 형태, 및 원하는 직경을 갖는 컬럼형 반도체를 얻을 수 있는 SGT 제조방법을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위해, 본 발명의 제1 양태에 따르면, 기판상에 제1 컬럼형 반도체층을 형성하고, 상기 제1 컬럼형 반도체층 아래에 놓인 상기 기판의 상부에 제1 평면형 반도체층을 형성하는 단계; 상기 제1 컬럼형 반도체층의 하부 및 상기 제1 평면형 반도체층의 전체 또는 상부에 제2 도전형으로 이루어진 제1 반도체층인 제1의 제2 도전형 반도체층을 형성하는 단계; 상기 제1 컬럼형 반도체층의 하부 측벽 주위 및 상기 제1 평면형 반도체층상에 제1 절연막을 형성하는 단계; 상기 제1 컬럼형 반도체층 주위에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 상기 게이트 전극과 상기 제1 절연막의 측벽을 둘러싸도록 측벽 형상의 제2 절연막을 형성하는 단계; 상기 제1 컬럼형 반도체층의 상부에 제2 도전형으로 이루어진 제2 반도체층인 제2의 제2 도전형 반도체층을 형성하고, 상기 제1의 제2 도전형 반도체층과 상기 제2의 제2 도전형 반도체층 사이에 제1 도전형으로 이루어진 반도체층인 제1 도전형 반도체층을 형성하는 단계; 및 상기 제1의 제2 도전형 반도체층의 상부 표면 및 상기 제2의 제2 도전형 반도체층의 상부 표면의 각각에 금속-반도체 화합물을 형성하는 단계를 포함하며, 상기 제1 절연막은 상기 제1 컬럼형 반도체층 주위에 형성된 상기 게이트 절연막의 두께보다 큰 두께를 갖는 반도체 장치의 제조방법이 제공된다.
바람직하게는, 본 발명의 방법에 있어서, 제1 컬럼형 반도체층의 중심축과 제1 컬럼형 반도체층의 에지(edge) 사이의 길이는 제1 컬럼형 반도체층의 중심축과 제1 컬럼형 반도체층의 측벽 사이의 길이, 게이트 절연막의 두께, 게이트 전극의 두께, 및 게이트 전극과 제1 절연막의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막의 두께의 합보다 크다.
바람직하게는, 본 발명의 방법에 있어서, 게이트 전극은 상기 게이트 전극의 상부 표면과 접촉하면서 제1 컬럼형 반도체층의 상부 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막의 두께보다 큰 두께를 갖는다.
본 발명의 방법에 있어서, 제1 평면형 반도체층은 제1 평면형 실리콘층이고, 제1 컬럼형 반도체층은 제1 컬럼형 실리콘층이고, 제1 도전형 반도체층은 제1 도전형 실리콘층이고, 제1의 제2 도전형 반도체층은 제1의 제2 도전형 실리콘층이고, 제2의 제2 도전형 반도체층은 제2의 제2 도전형 실리콘층인 것이 바람직하다.
전술한 방법에 있어서, 상기 제1 도전형 반도체층은 p형 실리콘층 또는 비-도핑된 실리콘층일 수 있다. 또한, 상기 제1의 제2 도전형 반도체층은 n형 실리콘층일 수 있고, 상기 제2의 제2 도전형 반도체층은 n형 실리콘층일 수 있다.
또한, 상기 제1 도전형 반도체층은 n형 실리콘층 또는 비-도핑된 실리콘층일 수 있다. 또한, 상기 제1의 제2 도전형 반도체층은 p형 실리콘층일 수 있고, 상기 제2의 제2 도전형 반도체층은 p형 실리콘층일 수 있다.
바람직하게는, 전술한 방법은, 상기 실리콘 기판상에 패드 산화막을 형성하는 단계; 상기 제1 컬럼형 실리콘층을 형성하는 동안 마스크로 사용하기 위한 제1 질화막을 상기 패드 산화막상에 형성하는 단계; 상기 제1 질화막상에 제1 비정질 실리콘 또는 폴리실리콘막을 형성하는 단계; 상기 제1 비정질 실리콘 또는 폴리실리콘막상에 레지스트를 도포하고, 리소그래피를 통해 상기 레지스트에 제1 컬럼형 실리콘층 패턴을 전사하여 상기 제1 컬럼형 실리콘층 패턴에 대응하는 제1 레지스트를 남기는 단계; 및 상기 제1 비정질 실리콘 또는 폴리실리콘막 및 상기 제1 질화막을 차례로 식각하여 제1 하드마스크를 형성하는 단계를 포함한다.
바람직하게는, 전술한 방법은, 상기 제1 하드마스크를 사용하여 건식 식각 공정에 의해 상기 제1 컬럼형 반도체층을 형성하는 단계를 포함한다.
바람직하게는, 전술한 방법에 있어서, 상기 제1 하드마스크로서 기능하는 상기 제1 비정질 실리콘 또는 폴리실리콘막은 건식 식각 공정 동안에 완전히 식각되어 건식 식각 장치로 검출가능한 플라즈마 발광 강도의 변화를 가져오며, 상기 제1컬럼형 반도체층을 형성하는 단계는 상기 플라즈마 발광 강도의 변화를 검출하고, 상기 검출 결과에 기초해서 상기 건식 식각 공정의 종료 시점(termination timing)을 결정하여 상기 제1 컬럼형 실리콘층의 높이 치수(height dimension)를 제어하는 단계를 포함한다.
바람직하게는, 전술한 방법에 있어서, 상기 건식 식각 공정 전의 상기 제1 비정질 실리콘 또는 폴리실리콘막의 높이 치수는 상기 제1 컬럼형 실리콘층의 높이 치수보다 작다.
바람직하게는, 전술한 방법은, 상기 건식 식각 공정 동안에 탄소(carbon)가 주입된 상기 제1 컬럼형 실리콘층의 표면 부분을 제거하면서 채널 영역으로 사용하기 위한 상기 제1 컬럼형 실리콘층 측벽의 불균일을 완화시키고, 상기 제1 컬럼형 실리콘층을 후속 건식 식각 공정 동안에 생성되는 부산물을 포함한 오염물로부터 보호하기 위해, 상기 기판상에 제작된 상기 제1 컬럼형 실리콘층의 표면을 희생 산화시키는 단계를 포함한다.
바람직하게는, 전술한 방법은, 상기 제1 컬럼형 실리콘층을 갖는 상기 기판상에 레지스트를 도포하고, 리소그래피를 통해 상기 레지스트에 제1 평면형 실리콘층 패턴을 전사하여 상기 제1 평면형 실리콘층 패턴에 대응하는 제2 레지스트를 남기는 단계; 및 상기 실리콘 기판을 식각하여 상기 제1 평면형 실리콘층을 형성하고, 상기 제2 레지스트를 제거하는 단계를 포함한다.
바람직하게는, 전술한 방법은, 상기 제1 컬럼형 실리콘층을 갖는 기판 및 상기 제1 평면형 실리콘층상에 매립 산화막을 퇴적시키는 단계; 상기 매립 산화막을 평탄화하는 단계; 및 상기 매립 산화막을 상기 제1 평면형 실리콘층 상부의 표면을 노출시키는 방식으로 식각하는 단계를 포함한다.
바람직하게는, 전술한 방법은, 상기 제1 컬럼형 실리콘층의 측벽상에 오프셋 스페이서를 형성하는 단계를 포함한다.
바람직하게는, 전술한 방법에 있어서, 상기 제1의 제2 도전형 실리콘층은 상기 제1 컬럼형 실리콘층이 오프셋 스페이서를 갖도록 상기 제2 도전형 불순물을 불순물 주입 공정을 포함한 불순물 도입 공정을 통해 상기 제1 평면형 반도체층에 도입함으로써, 상기 제1 컬럼형 반도체층의 하부 및 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된다. 그 후, 상기 오프셋 스페이서가 식각된다.
바람직하게는, 전술한 방법에 있어서, 상기 제1의 제2 도전형 실리콘층은 상기 제1 컬럼형 실리콘층의 상부에 어떠한 불순물도 주입하지 않고 상기 제1 컬럼형 반도체층의 하부에 형성된다.
바람직하게는, 전술한 방법은, 상기 제1 평면형 실리콘층상에 제작된 상기 제1 컬럼형 실리콘층 상부 및 주위에 제1 절연막 물질을, 상기 제1 컬럼형 실리콘층 상부 및 상기 제1 컬럼형 실리콘층의 하부 측벽 주위에 퇴적된 상기 제1 절연막 물질이 상기 제1 컬럼형 실리콘층의 중간/상부 측벽 주위에 퇴적된 상기 제1 절연막 물질의 두께보다 큰 두께를 갖도록 하는 방식으로 퇴적시키는 단계; 및 상기 제1 컬럼형 실리콘층의 중간/상부 측벽 주위의 상기 제1 절연막 물질을 식각하여 상기 제1 컬럼형 실리콘층 상부 및 상기 제1 컬럼형 실리콘층의 하부 측벽 주위에 제1 절연막을, 상기 제1 컬럼형 실리콘층 주위에 형성되는 상기 게이트 절연막의 두께보다 큰 두께를 갖도록 하는 방식으로 형성하는 단계를 포함한다.
바람직하게는, 전술한 방법에 있어서, 상기 게이트 절연막은 상기 제1 평면형 실리콘층상에 제작된 질화막의 제1 하드마스크로 상기 제1 컬럼형 실리콘층의 측벽상에 형성되며, 상기 게이트 절연막을 형성하는 단계에 의해 얻어진 인-프로세스(in-process) 구조상에, 게이트 전극 물질로서 기능하는 제2 비정질 실리콘 또는 폴리실리콘막을, 상기 제1 컬럼형 실리콘층을 내부에 임베딩하는 방식으로 형성하는 단계; 및 상기 제2 비정질 실리콘 또는 폴리실리콘막을 화학기계연마(CMP: Chemical Mechanical Polishing) 공정에 의해 연마하여 평탄화된 상부 표면을 갖는 단계를 포함하며, 상기 제1 하드마스크로서 기능하는 상기 질화막은 상기 화학기계연마 공정에 대한 스토퍼(stopper)로 사용되어 재현성(reproducibility) 좋게 연마량을 제어할 수 있다.
바람직하게는, 전술한 방법은, 상기 게이트 전극이 원하는 게이트 길이로 형성되도록, 상기 게이트 전극 물질로서 기능하는 상기 제2 비정질 실리콘 또는 폴리실리콘막을 에치백하는 단계; 및 상기 제2 비정질 실리콘 또는 폴리실리콘막을 에치백하는 단계에 의해 얻어진 인-프로세스 구조상에 제1 산화막을 퇴적시키는 단계로서, 상기 제1 산화막은 후속 단계에서 수행되는 습식 식각 또는 건식 식각 공정으로부터 상기 게이트 전극의 상부 표면을 보호함으로써, 상기 게이트 길이의 변화 또는 편차 및 상기 게이트 전극의 상부 표면으로부터의 상기 게이트 절연막의 손상을 억제할 수 있는 단계를 포함한다.
바람직하게는, 전술한 방법은, 상기 제1 산화막상에 제2 질화막을 형성하는 단계; 상기 제2 질화막을 에치백하여 제3 절연막 측벽을 형성하고, 상기 제1 산화막을 식각하는 단계; 상기 제2 질화막을 에치백하는 단계에 의해 얻어진 인-프로세스 구조상에 BARC(Bottom Anti-Reflective Coating)층을 도포하고, 상기 BARC층상에 레지스트를 도포하고, 리소그래피를 통해 상기 레지스트에 게이트 배선 패턴을 전사하여 상기 게이트 배선 패턴에 대응하는 제3 레지스트를 남기는 단계; 상기 제3 레지스트를 마스크로 사용하여 상기 BARC층 및 상기 게이트 전극 물질로서 기능하는 상기 제2 비정질 실리콘 또는 폴리실리콘막을 식각함으로써, 상기 게이트 전극을 이루는 게이트 전극체와 게이트 배선을 형성하는 단계; 상기 제1 컬럼형 실리콘층 아래에 놓인 상기 제1의 제2 도전형 반도체층의 표면을 노출시키도록 상기 제1 절연막을 건식 식각 또는 습식 식각에 의해 부분적으로 제거하는 단계; 상기 레지스트 및 상기 BARC층을 제거하는 단계; 상기 게이트 전극의 노출된 표면 및 상기 제1 컬럼형 실리콘층 아래에 놓인 상기 제1의 제2 도전형 반도체층의 표면상에 제4 산화막을 형성하는 단계; 상기 제1 컬럼형 실리콘층상의 상기 제1 질화막 및 상기 제1 컬럼형 실리콘층 주위의 상기 제2 질화막을 식각 공정에 의해 제거하는 단계; 및 상기 패드 산화막, 상기 제1 산화막 및 상기 제4 산화막을 제거하는 단계를 포함한다.
바람직하게는, 전술한 방법은, 상기 제1 평면형 실리콘층상에 제작된, 상기 게이트 전극이 둘러싸는 상기 제1 컬럼형 실리콘층상에 제3 질화막을 형성하고, 상기 제1 컬럼형 실리콘층 아래에 놓인 상기 제1의 제2 도전형 반도체층의 각각의 상부 표면 및 상기 제1 컬럼형 실리콘층의 상부를 노출시키는 방식으로 상기 제3 질화막을 에치백하고, 상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 실리콘층의 상부 측벽을 둘러싸고 상기 게이트 전극의 측벽을 둘러싸도록 측벽 형상의 제2 절연막으로서 기능하는 제2 절연막 측벽을 형성하는 단계; 상기 제2 도전형 불순물을 불순물 주입 공정을 포함한 불순물 도입 공정을 통해 상기 제1 컬럼형 실리콘층의 상부에 도입함으로써, 상기 제1 컬럼형 실리콘층의 상부에 상기 제2의 제2 도전형 실리콘층을 형성하고, 상기 제1의 제2 도전형 실리콘층과 상기 제2의 제2 도전형 실리콘층 사이에 상기 제1 도전형 실리콘층을 형성하는 단계; 및 스퍼터링 공정에 의해, 상기 제1의 제2 도전형 실리콘층과 상기 게이트 전극의 노출된 표면 및 상기 제2의 제2 도전형 실리콘층의 상부 표면상에 니켈(Ni)막 또는 코발트(Co)막과 같은 제1 금속막을 형성하고, 상기 제1 금속막에 열처리를 가하고, 상기 열처리된 막의 미반응 부분을 제거함으로써, 상기 제1의 제2 도전형 실리콘층 및 상기 제2의 제2 도전형 실리콘층의 각각에 금속-반도체 화합물을 형성하는 단계를 포함한다.
바람직하게는, 전술한 방법은, 상기 제1 평면형 실리콘층상에 제작된, 상기 게이트 전극이 둘러싸는 상기 제1 컬럼형 실리콘층상에 질화막과 같은 콘택 스토퍼를 형성하는 단계; 상기 콘택 스토퍼상에 층간절연막으로서 기능하는 제3 산화막을 형성하고, 상기 제3 산화막을 화학기계연마 공정에 의해 평탄화하는 단계; 식각 공정에 의해, 상기 제1 컬럼형 실리콘층의 상부에 형성된 상기 제2의 제2 도전형 실리콘층의 상측 위치에서 상기 제3 산화막 내에 콘택홀을 형성하는 단계; 식각 공정에 의해, 상기 게이트 전극, 및 상기 제1 컬럼형 실리콘층 아래에 놓인 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 상기 제1의 제2 도전형 실리콘층 각각의 상측 위치에서 상기 제3 산화막 내에 콘택홀을 형성하는 단계; 및 상기 각각의 콘택홀에 대응하는 상기 콘택 스토퍼 부분을 식각하는 단계를 포함한다.
본 발명의 제2 양태에 따르면, 기판상에 형성된 제1 평면형 반도체층; 상기 제1 평면형 반도체층상에 형성된 제1 컬럼형 반도체층; 상기 제1 컬럼형 반도체층의 하부 및 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층; 상기 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층; 상기 제1 컬럼형 반도체층의 하부에 형성된 상기 제1의 제2 도전형 반도체층과 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층 사이에 형성된 제1 도전형 반도체층; 상기 제1 컬럼형 반도체층 주위에 형성되는 게이트 절연막 및 게이트 전극; 상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 제1 절연막; 상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 상기 게이트 전극과 상기 제1 절연막의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막; 및 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 상기 제1의 제2 도전형 반도체층의 상부 표면 및 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층의 상부 표면의 각각에 형성된 금속-반도체 화합물을 포함하며, 상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 상기 제1 절연막은 상기 제1 컬럼형 반도체층 주위에 형성된 상기 게이트 절연막의 두께보다 큰 두께를 갖는 반도체 장치가 제공된다.
본 발명의 제3 양태에 따르면, 기판상에 형성된 제1 평면형 반도체층; 상기 제1 평면형 반도체층상에 형성된 제1 컬럼형 반도체층; 상기 제1 컬럼형 반도체층의 하부 및 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층; 상기 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층; 상기 제1 컬럼형 반도체층의 하부에 형성된 상기 제1의 제2 도전형 반도체층과 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층 사이에 형성된 제1 도전형 반도체층; 상기 제1 컬럼형 반도체층 주위에 형성되는 게이트 절연막 및 게이트 전극; 상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 제1 절연막; 상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 상기 게이트 전극과 상기 제1 절연막의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막; 및 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 상기 제1의 제2 도전형 반도체층의 상부 표면 및 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층의 상부 표면의 각각에 형성된 금속-반도체 화합물을 포함하며, 상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 상기 제1 절연막은 상기 제1 컬럼형 반도체층 주위에 형성된 상기 게이트 절연막의 두께보다 큰 두께를 가지며; 상기 제1 컬럼형 반도체층의 중심축과 상기 제1 컬럼형 반도체층의 에지 사이의 길이는 상기 제1 컬럼형 반도체층의 중심축과 상기 제1 컬럼형 반도체층의 측벽 사이의 길이, 상기 게이트 절연막의 두께, 상기 게이트 전극의 두께, 및 상기 게이트 전극과 상기 제1 절연막의 측벽을 둘러싸도록 형성된 상기 측벽 형상의 제2 절연막의 두께의 합보다 큰 반도체 장치가 제공된다.
본 발명의 제4 양태에 따르면, 기판상에 형성된 제1 평면형 반도체층; 상기 제1 평면형 반도체층상에 형성된 제1 컬럼형 반도체층; 상기 제1 컬럼형 반도체층의 하부 및 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층; 상기 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층; 상기 제1 컬럼형 반도체층의 하부에 형성된 상기 제1의 제2 도전형 반도체층과 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층 사이에 형성된 제1 도전형 반도체층; 상기 제1 컬럼형 반도체층 주위에 형성되는 게이트 절연막 및 게이트 전극; 상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 제1 절연막; 상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 상기 게이트 전극의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막; 및 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 상기 제1의 제2 도전형 반도체층의 상부 표면 및 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층의 상부 표면의 각각에 형성된 금속-반도체 화합물을 포함하며, 상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 상기 제1 절연막은 상기 제1 컬럼형 반도체층 주위에 형성된 상기 게이트 절연막의 두께보다 큰 두께를 가지며; 상기 게이트 전극은 상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 반도체층의 상부 측벽을 둘러싸도록 형성된 상기 측벽 형상의 제2 절연막의 두께보다 큰 두께를 갖는 반도체 장치가 제공된다.
전술한 바와 같이, 본 발명의 제1 양태에 따른 방법은, 기판상에 제1 컬럼형 반도체층을 형성하고, 제1 컬럼형 반도체층 아래에 놓인 기판의 상부에 제1 평면형 반도체층을 형성하는 단계; 제1 컬럼형 반도체층의 하부 및 제1 평면형 반도체층의 전체 또는 상부에 제1의 제2 도전형 반도체층을 형성하는 단계; 제1 컬럼형 반도체층의 하부 측벽 주위 및 제1 평면형 반도체층상에 제1 절연막을 형성하는 단계; 제1 컬럼형 반도체층 주위에 게이트 절연막 및 게이트 전극을 형성하는 단계; 게이트 전극의 상부 표면과 접촉하면서 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 게이트 전극과 제1 절연막의 측벽을 둘러싸도록 측벽 형상의 제2 절연막을 형성하는 단계; 제1 컬럼형 반도체층의 상부에 제2의 제2 도전형 반도체층을 형성하고, 제1의 제2 도전형 반도체층과 제2의 제2 도전형 반도체층 사이에 제1 도전형 반도체층을 형성하는 단계; 및 제1의 제2 도전형 반도체층의 상부 표면 및 제2의 제2 도전형 반도체층의 상부 표면의 각각에 금속-반도체 화합물을 형성하는 단계를 포함하며, 제1 절연막은 제1 컬럼형 반도체층 주위에 형성된 게이트 절연막의 두께보다 큰 두께를 갖는다.
본 발명의 전술한 특징에 의해, 소스 및 드레인의 저항을 감소시키기 위한 구조, 기생 커패시턴스를 감소시키기 위한 구조, 원하는 게이트 길이, 원하는 소스 및 드레인의 형태, 및 원하는 직경을 갖는 컬럼형 반도체를 얻을 수 있는 SGT 제조방법을 제공하는 것이 가능하다.
본 발명의 바람직한 일 실시예에 따른 방법에 있어서, 제1 컬럼형 반도체층의 중심축과 제1 컬럼형 반도체층의 에지 사이의 길이는 제1 컬럼형 반도체층의 중심축과 제1 컬럼형 반도체층의 측벽 사이의 길이, 게이트 절연막의 두께, 게이트 전극의 두께, 및 게이트 전극과 제1 절연막의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막의 두께의 합보다 크다. 이러한 특징에 의해, 제1 컬럼형 반도체층의 아래에 놓인 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층상에 금속-반도체 화합물을 적절히 형성하는 것이 가능하므로, 제1 컬럼형 반도체층의 아래에 놓인 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층의 저항을 감소시킬 수 있다.
본 발명의 바람직한 일 실시예에 따른 방법에 있어서, 게이트 전극은 게이트 전극의 상부 표면과 접촉하면서 제1 컬럼형 반도체층의 상부 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막의 두께보다 큰 두께를 갖는다. 이러한 특징에 의해, 게이트 전극상에 금속-반도체 화합물을 적절히 형성하는 것이 가능하므로, 필요에 따라 게이트 전극의 저항을 감소시킬 수 있다.
본 발명의 바람직한 일 실시예에 따른 방법은, 실리콘 기판상에 패드 산화막을 형성하는 단계; 제1 컬럼형 실리콘층을 형성하는 동안 마스크로 사용하기 위한 제1 질화막을 패드 산화막상에 형성하는 단계; 제1 질화막상에 제1 비정질 실리콘 또는 폴리실리콘막을 형성하는 단계; 제1 비정질 실리콘 또는 폴리실리콘막상에 레지스트를 도포하고, 리소그래피를 통해 레지스터에 제1 컬럼형 실리콘층 패턴을 전사하여 제1 컬럼형 실리콘층 패턴에 대응하는 제1 레지스트를 남기는 단계; 및 제1 비정질 실리콘 또는 폴리실리콘막 및 제1 질화막을 차례로 식각하여 제1 하드마스크를 형성하는 단계를 포함한다. 이러한 특징에 의해, 후속 단계에서 건식 식각 공정의 종료 시점을 결정함에 따라 제1 컬럼형 실리콘층의 높이를 제어하는 것이 가능하다.
본 발명의 바람직한 일 실시예에 따른 방법은, 제1 하드마스크를 사용하여 건식 식각 공정에 의해 제1 컬럼형 반도체층을 형성하는 단계를 포함한다. 이러한 건식 식각 공정 동안, 제1 하드마스크로서 기능하는 제1 비정질 실리콘 또는 폴리실리콘막이 완전히 식각되어 건식 식각 장치로 검출가능한 플라즈마 발광 강도의 변화를 가져온다. 따라서, 플라즈마 발광 강도의 변화가 검출됨으로써, 상기 검출 결과에 기초해서 건식 식각 공정의 종료 시점을 결정하여 제1 컬럼형 실리콘층의 높이 치수를 제어할 수 있다.
본 발명의 바람직한 일 실시예에 따른 방법에 있어서, 건식 식각 공정 전의 제1 비정질 실리콘 또는 폴리실리콘막의 높이 치수는 제1 컬럼형 실리콘층의 높이 치수보다 작다. 이러한 특징에 의해, 건식 식각 공정의 종료 시점을 적절히 결정할 수 있다.
본 발명의 바람직한 일 실시예에 따른 방법은, 기판상에 제작된 제1 컬럼형 실리콘층의 표면을 희생 산화시키는 단계를 포함한다. 이러한 특징에 의해, 건식 식각 공정 동안에 탄소가 주입된 제1 컬럼형 실리콘층의 표면 부분을 제거하면서 채널 영역으로 사용하기 위한 제1 컬럼형 실리콘층 측벽의 불균일을 완화시키고, 제1 컬럼형 실리콘층을 후속 건식 식각 공정 동안에 생성되는 부산물을 포함한 오염물로부터 보호하는 것이 가능하다.
본 발명의 바람직한 일 실시예에 따른 방법은, 제1 컬럼형 실리콘층을 갖는 기판상에 레지스트를 도포하고, 리소그래피를 통해 레지스트에 제1 평면형 실리콘층 패턴을 전사하여 제1 평면형 실리콘층 패턴에 대응하는 제2 레지스트를 남기는 단계; 및 실리콘 기판을 식각하여 제1 평면형 실리콘층을 형성하고, 제2 레지스트를 제거하는 단계를 포함한다. 이러한 특징에 의해, 소자간 분리를 적절히 달성할 수 있다.
본 발명의 바람직한 일 실시예에 따른 방법은, 제1 컬럼형 실리콘층을 갖는 기판 및 제1 평면형 실리콘층상에 매립 산화막을 퇴적시키는 단계; 매립 산화막을 평탄화하는 단계; 및 매립 산화막을 제1 평면형 실리콘층 상부의 표면을 노출시키는 방식으로 식각하는 단계를 포함한다. 이러한 특징에 의해, 소자간 분리를 적절히 달성할 수 있다.
본 발명의 바람직한 일 실시예에 따른 방법은, 제1 컬럼형 실리콘층의 측벽상에 오프셋 스페이서를 형성하는 단계를 포함한다. 이러한 특징에 의해, 불순물 주입 공정 동안에 제1 컬럼형 실리콘층의 측벽으로부터 불순물이 주입되는 것을 방지할 수 있다.
본 발명의 바람직한 일 실시예에 따른 방법에 있어서, 제1의 제2 도전형 실리콘층은 제1 컬럼형 실리콘층이 오프셋 스페이서를 갖도록 제2 도전형 불순물을 불순물 주입 공정을 포함한 불순물 도입 공정을 통해 제1 평면형 반도체층에 도입함으로써, 제1 컬럼형 반도체층의 하부 및 제1 평면형 반도체층의 전체 또는 상부에 형성된다. 그 후, 오프셋 스페이서가 식각된다. 이러한 특징에 의해, 제1의 제2 도전형 실리콘층을 효과적으로 형성하는 것이 가능하다.
본 발명의 바람직한 일 실시예에 따른 방법에 있어서, 제1의 제2 도전형 실리콘층은 제1 컬럼형 실리콘층의 상부에 어떠한 불순물도 주입하지 않고 제1 컬럼형 반도체층의 하부에 형성된다. 이러한 특징에 의해, 제1 컬럼형 실리콘층 아래에 놓인 제1 평면형 실리콘층 및 제1 컬럼형 실리콘층의 상부에 대해 각각의 불순물 주입 공정 조건을 용이하게 최적화함으로써, 쇼트 채널 효과를 제한하여 누설 전류를 감소시키는 것이 가능하다.
본 발명의 바람직한 일 실시예에 따른 방법은, 제1 평면형 실리콘층상에 제작된 제1 컬럼형 실리콘층 상부 및 주위에 제1 절연막 물질을, 제1 컬럼형 실리콘층 상부 및 제1 컬럼형 실리콘층의 하부 측벽 주위에 퇴적된 제1 절연막 물질이 제1 컬럼형 실리콘층의 중간/상부 측벽 주위에 퇴적된 제1 절연막 물질의 두께보다 큰 두께를 갖도록 하는 방식으로 퇴적시키는 단계; 및 제1 컬럼형 실리콘층의 중간/상부 측벽 주위의 제1 절연막 물질을 식각하여 제1 컬럼형 실리콘층 상부 및 제1 컬럼형 실리콘층의 하부 측벽 주위에 제1 절연막을, 제1 컬럼형 실리콘층 주위에 형성되는 게이트 절연막의 두께보다 큰 두께를 갖도록 하는 방식으로 형성하는 단계를 포함한다. 이러한 특징에 의해, 게이트-소스 기생 커패시턴스를 감소시키는 것이 가능하다.
본 발명의 바람직한 일 실시예에 따른 방법에 있어서, 게이트 절연막은 제1 평면형 실리콘층상에 제작된 질화막의 제1 하드마스크로 제1 컬럼형 실리콘층의 측벽상에 형성되며, 게이트 절연막을 형성하는 단계에 의해 얻어진 인-프로세스 구조상에, 게이트 전극 물질로서 기능하는 제2 비정질 실리콘 또는 폴리실리콘막을, 제1 컬럼형 실리콘층을 내부에 임베딩하는 방식으로 형성하는 단계; 및 제2 비정질 실리콘 또는 폴리실리콘막을 화학기계연마 공정에 의해 연마하여 평탄화된 상부 표면을 갖는 단계를 포함한다. 이러한 특징에 따르면, 제1 하드마스크로서 기능하는 질화막은 화학기계연마 공정에 대한 스토퍼로 사용되어 재현성 좋게 연마량을 제어할 수 있다.
본 발명의 바람직한 일 실시예에 따른 방법은, 게이트 전극이 원하는 게이트 길이로 형성되도록, 게이트 전극 물질로서 기능하는 제2 비정질 실리콘 또는 폴리실리콘막을 에치백하는 단계; 및 제2 비정질 실리콘 또는 폴리실리콘막을 에치백하는 단계에 의해 얻어진 인-프로세스 구조상에 제1 산화막을 퇴적시키는 단계를 포함한다. 이러한 특징에 따르면, 제1 산화막은 후속 단계에서 수행되는 습식 식각 또는 건식 식각 공정으로부터 게이트 전극의 상부 표면을 보호함으로써, 게이트 길이의 변화 또는 편차 및 게이트 전극의 상부 표면으로부터의 게이트 절연막의 손상을 억제할 수 있다.
본 발명의 바람직한 일 실시예에 따른 방법은, 제1 산화막상에 제2 질화막을 형성하는 단계; 제2 질화막을 에치백하여 제3 절연막 측벽을 형성하고, 제1 산화막을 식각하는 단계; 제2 질화막을 에치백하는 단계에 의해 얻어진 인-프로세스 구조상에 BARC(Bottom Anti-Reflective Coating)층을 도포하고, BARC층상에 레지스트를 도포하고, 리소그래피를 통해 레지스트에 게이트 배선 패턴을 전사하여 게이트 배선 패턴에 대응하는 제3 레지스트를 남기는 단계; 제3 레지스트를 마스크로 사용하여 BARC층 및 게이트 전극 물질로서 기능하는 제2 비정질 실리콘 또는 폴리실리콘막을 식각함으로써, 게이트 전극을 이루는 게이트 전극체와 게이트 배선을 형성하는 단계; 제1 컬럼형 실리콘층 아래에 놓인 제1의 제2 도전형 반도체층의 표면을 노출시키도록 제1 절연막을 건식 식각 또는 습식 식각에 의해 부분적으로 제거하는 단계; 레지스트 및 BARC층을 제거하는 단계; 게이트 전극의 노출된 표면 및 제1 컬럼형 실리콘층 아래에 놓인 제1의 제2 도전형 반도체층의 표면상에 제4 산화막을 형성하는 단계; 제1 컬럼형 실리콘층상의 제1 질화막 및 제1 컬럼형 실리콘층 주위의 제2 질화막을 식각 공정에 의해 제거하는 단계; 및 패드 산화막, 제1 산화막 및 제4 산화막을 제거하는 단계를 포함한다. 이러한 특징에 의해, 제1 컬럼형 실리콘층 주위에 게이트 전극을 형성하는 것이 가능하다.
본 발명의 바람직한 일 실시예에 따른 방법은, 제1 평면형 실리콘층상에 제작된, 게이트 전극이 둘러싸는 제1 컬럼형 실리콘층상에 제3 질화막을 형성하고, 제1 컬럼형 실리콘층 아래에 놓인 제1의 제2 도전형 반도체층의 각각의 상부 표면 및 제1 컬럼형 실리콘층의 상부를 노출시키는 방식으로 제3 질화막을 에치백하고, 게이트 전극의 상부 표면과 접촉하면서 제1 컬럼형 실리콘층의 상부 측벽을 둘러싸고 게이트 전극의 측벽을 둘러싸도록 측벽 형상의 제2 절연막으로서 기능하는 제2 절연막 측벽을 형성하는 단계; 제2 도전형 불순물을 불순물 주입 공정을 포함한 불순물 도입 공정을 통해 제1 컬럼형 실리콘층의 상부에 도입함으로써, 제1 컬럼형 실리콘층의 상부에 제2의 제2 도전형 실리콘층을 형성하고, 제1의 제2 도전형 실리콘층과 제2의 제2 도전형 실리콘층 사이에 제1 도전형 실리콘층을 형성하는 단계; 및 스퍼터링 공정에 의해, 제1의 제2 도전형 실리콘층과 게이트 전극의 노출된 표면 및 제2의 제2 도전형 실리콘층의 상부 표면상에 니켈(Ni)막 또는 코발트(Co)막과 같은 제1 금속막을 형성하고, 제1 금속막에 열처리를 가하고, 열처리된 막의 미반응 부분을 제거함으로써, 제1의 제2 도전형 실리콘층 및 제2의 제2 도전형 실리콘층의 각각에 금속-반도체 화합물을 형성하는 단계를 포함한다. 이러한 특징에 따르면, 게이트 전극, 제1 컬럼형 실리콘층 아래에 형성된 제1의 제2 도전형 실리콘층 및 제1 컬럼형 실리콘층의 상부에 형성된 제2의 제2 도전형 실리콘층의 각각은 제2 절연막 측벽에 의해 서로 분리된다. 이에 따라, 금속-반도체 화합물로 인해, 게이트 전극과, 제1 컬럼형 실리콘층 아래에 놓인 제1의 제2 도전형 실리콘층 및 제1 컬럼형 실리콘층의 상부에 형성된 제2의 제2 도전형 실리콘층 각각과의 사이에서 쇼트가 발생하는 것을 방지할 수 있다. 또한, 제1 컬럼형 실리콘층의 상부 측벽을 제2 절연막 측벽으로 덮는다. 이에 따라, 제1 컬럼형 실리콘층의 상부 측벽상에 금속-반도체 화합물이 형성되는 것을 방지할 수 있다.
본 발명의 바람직한 일 실시예에 따른 방법은, 제1 평면형 실리콘층상에 제작된, 게이트 전극이 둘러싸는 제1 컬럼형 실리콘층상에 질화막과 같은 콘택 스토퍼를 형성하는 단계; 콘택 스토퍼상에 층간절연막으로서 기능하는 제3 산화막을 형성하고, 제3 산화막을 화학기계연마 공정에 의해 평탄화하는 단계; 식각 공정에 의해, 제1 컬럼형 실리콘층의 상부에 형성된 제2의 제2 도전형 실리콘층상의 위치에서 제3 산화막 내에 콘택홀을 형성하는 단계; 식각 공정에 의해, 게이트 전극, 및 제1 컬럼형 실리콘층 아래에 놓인 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 실리콘층 각각의 상측 위치에서 제3 산화막 내에 2개의 콘택홀을 형성하는 단계; 각각의 콘택홀에 대응하는 콘택 스토퍼 부분을 식각하는 단계를 포함한다. 이에 따라, 콘택의 저항을 감소시키는 것이 가능하다.
본 발명의 제2 양태에 따른 반도체 장치는, 기판상에 형성된 제1 평면형 반도체층; 제1 평면형 반도체층상에 형성된 제1 컬럼형 반도체층; 제1 컬럼형 반도체층의 하부 및 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층; 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층; 제1 컬럼형 반도체층의 하부에 형성된 제1의 제2 도전형 반도체층과 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층 사이에 형성된 제1 도전형 반도체층; 제1 컬럼형 반도체층 주위에 형성되는 게이트 절연막 및 게이트 전극; 게이트 전극과 제1 평면형 반도체층 사이에 형성된 제1 절연막; 게이트 전극의 상부 표면과 접촉하면서 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 게이트 전극과 제1 절연막의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막; 및 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층의 상부 표면 및 상기 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층의 상부 표면의 각각에 형성된 금속-반도체 화합물을 포함하며, 게이트 전극과 제1 평면형 반도체층 사이에 형성된 제1 절연막은 제1 컬럼형 반도체층 주위에 형성된 게이트 절연막의 두께보다 큰 두께를 갖는다.
본 발명의 제2 양태에 따른 반도체 장치에 있어서, 제1 컬럼형 반도체층 아래에 놓인 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층, 게이트 전극, 및 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층의 각각에 서로 다른 전압이 인가될 수 있다. 또한, 제1 컬럼형 반도체층 아래에 놓인 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층 및 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층 각각의 저항이 줄어 게이트-소스 기생 커패시턴스를 감소시킬 수 있다.
본 발명의 제3 양태에 따른 반도체 장치는, 기판상에 형성된 제1 평면형 반도체층; 제1 평면형 반도체층상에 형성된 제1 컬럼형 반도체층; 제1 컬럼형 반도체층의 하부 및 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층; 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층; 제1 컬럼형 반도체층의 하부에 형성된 제1의 제2 도전형 반도체층과 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층 사이에 형성된 제1 도전형 반도체층; 제1 컬럼형 반도체층 주위에 형성되는 게이트 절연막 및 게이트 전극; 게이트 전극과 제1 평면형 반도체층 사이에 형성된 제1 절연막; 게이트 전극의 상부 표면과 접촉하면서 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 게이트 전극과 제1 절연막의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막; 및 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층의 상부 표면 및 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층의 상부 표면의 각각에 형성된 금속-반도체 화합물을 포함하며, 게이트 전극과 제1 평면형 반도체층 사이에 형성된 제1 절연막은 제1 컬럼형 반도체층 주위에 형성된 게이트 절연막의 두께보다 큰 두께를 가지며; 제1 컬럼형 반도체층의 중심축과 제1 컬럼형 반도체층의 에지 사이의 길이는 제1 컬럼형 반도체층의 중심축과 제1 컬럼형 반도체층의 측벽 사이의 길이, 게이트 절연막의 두께, 게이트 전극의 두께, 및 게이트 전극과 제1 절연막의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막의 두께의 합보다 크다.
본 발명의 제3 양태에 따른 반도체 장치에 있어서, 상기 본 발명의 제2 양태에 따른 반도체 장치의 장점에 더하여, 제1 컬럼형 반도체층 아래에 놓인 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층상에 금속-반도체 화합물이 적절히 형성됨으로써, 제1 컬럼형 반도체층 아래에 놓인 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층의 저항을 감소시킬 수 있다.
본 발명의 제4 양태에 따른 반도체 장치는, 기판상에 형성된 제1 평면형 반도체층; 제1 평면형 반도체층상에 형성된 제1 컬럼형 반도체층; 제1 컬럼형 반도체층의 하부 및 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층; 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층; 제1 컬럼형 반도체층의 하부에 형성된 제1의 제2 도전형 반도체층과 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층 사이에 형성된 제1 도전형 반도체층; 제1 컬럼형 반도체층 주위에 형성되는 게이트 절연막 및 게이트 전극; 게이트 전극과 제1 평면형 반도체층 사이에 형성된 제1 절연막; 게이트 전극의 상부 표면과 접촉하면서 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 게이트 전극의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막; 및 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층의 상부 표면 및 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층의 상부 표면의 각각에 형성된 금속-반도체 화합물을 포함하며, 게이트 전극과 제1 평면형 반도체층 사이에 형성된 제1 절연막은 제1 컬럼형 반도체층 주위에 형성된 게이트 절연막의 두께보다 큰 두께를 가지며; 게이트 전극은 게이트 전극의 상부 표면과 접촉하면서 제1 컬럼형 반도체층의 상부 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막의 두께보다 큰 두께를 갖는다.
본 발명의 제4 양태에 따른 반도체 장치에 있어서, 상기 본 발명의 제3 양태에 따른 반도체 장치의 장점에 더하여, 금속-반도체 화합물이 게이트 전극상에 금속-반도체 화합물이 적절히 형성됨으로써, 필요에 따라 게이트 전극의 저항을 감소시킬 수 있다.
도 1의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 1의 (b)는 도 1의 (a)의 A-A'선을 따른 단면도이다.
도 2의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 2의 (b)는 도 2의 (a)의 A-A'선을 따른 단면도이다.
도 3의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 3의 (b)는 도 3의 (a)의 A-A'선을 따른 단면도이다.
도 4의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 4의 (b)는 도 4의 (a)의 A-A'선을 따른 단면도이다.
도 5의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 5의 (b)는 도 5의 (a)의 A-A'선을 따른 단면도이다.
도 6의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 6의 (b)는 도 6의 (a)의 A-A'선을 따른 단면도이다.
도 7의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 7의 (b)는 도 7의 (a)의 A-A'선을 따른 단면도이다.
도 8의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 8의 (b)는 도 8의 (a)의 A-A'선을 따른 단면도이다.
도 9의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 9의 (b)는 도 9의 (a)의 A-A'선을 따른 단면도이다.
도 10의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 10의 (b)는 도 10의 (a)의 A-A'선을 따른 단면도이다.
도 11의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 11의 (b)는 도 11의 (a)의 A-A'선을 따른 단면도이다.
도 12의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 12의 (b)는 도 12의 (a)의 A-A'선을 따른 단면도이다.
도 13의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 13의 (b)는 도 13의 (a)의 A-A'선을 따른 단면도이다.
도 14의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 14의 (b)는 도 14의 (a)의 A-A'선을 따른 단면도이다.
도 15의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 15의 (b)는 도 15의 (a)의 A-A'선을 따른 단면도이다.
도 16의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 16의 (b)는 도 16의 (a)의 A-A'선을 따른 단면도이다.
도 17의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 17의 (b)는 도 17의 (a)의 A-A'선을 따른 단면도이다.
도 18의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 18의 (b)는 도 18의 (a)의 A-A'선을 따른 단면도이다.
도 19의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 19의 (b)는 도 19의 (a)의 A-A'선을 따른 단면도이다.
도 20의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 20의 (b)는 도 20의 (a)의 A-A'선을 따른 단면도이다.
도 21의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 21의 (b)는 도 21의 (a)의 A-A'선을 따른 단면도이다.
도 22의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 22의 (b)는 도 22의 (a)의 A-A'선을 따른 단면도이다.
도 23의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 23의 (b)는 도 23의 (a)의 A-A'선을 따른 단면도이다.
도 24의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 24의 (b)는 도 24의 (a)의 A-A'선을 따른 단면도이다.
도 25의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 25의 (b)는 도 25의 (a)의 A-A'선을 따른 단면도이다.
도 26의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 26의 (b)는 도 26의 (a)의 A-A'선을 따른 단면도이다.
도 27의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 27의 (b)는 도 27의 (a)의 A-A'선을 따른 단면도이다.
도 28의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 28의 (b)는 도 28의 (a)의 A-A'선을 따른 단면도이다.
도 29의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 29의 (b)는 도 29의 (a)의 A-A'선을 따른 단면도이다.
도 30의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 30의 (b)는 도 30의 (a)의 A-A'선을 따른 단면도이다.
도 31의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 31의 (b)는 도 31의 (a)의 A-A'선을 따른 단면도이다.
도 32의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 32의 (b)는 도 32의 (a)의 A-A'선을 따른 단면도이다.
도 33의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 33의 (b)는 도 33의 (a)의 A-A'선을 따른 단면도이다.
도 34의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 34의 (b)는 도 34의 (a)의 A-A'선을 따른 단면도이다.
도 35의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 35의 (b)는 도 35의 (a)의 A-A'선을 따른 단면도이다.
도 36의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 36의 (b)는 도 36의 (a)의 A-A'선을 따른 단면도이다.
도 37의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 37의 (b)는 도 37의 (a)의 A-A'선을 따른 단면도이다.
도 38의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 공정단계를 나타낸 평면도이다.
도 38의 (b)는 도 38의 (a)의 A-A'선을 따른 단면도이다.
도 39의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의해 얻어진 반도체 장치를 나타낸 평면도이다.
도 39의 (b)는 도 39의 (a)의 A-A'선을 따른 단면도이다.
도 40의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의해 얻어진 반도체 장치를 나타낸 평면도이다.
도 40의 (b)는 도 40의 (a)의 A-A'선을 따른 단면도이다.
도 41의 (a)는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의해 얻어진 반도체 장치를 나타낸 평면도이다.
도 41의 (b)는 도 41의 (a)의 A-A'선을 따른 단면도이다.
도 42는 도 41의 (a)의 B-B'선을 따른 단면도이다.
도 41의 (a)는 본 발명의 일 실시예에 따른 SGT 제조방법에 의해 얻어진 NMOS(N-channel Metal Oxide Semiconductor)형 SGT를 나타낸 평면도이고, 도 41의 (b)는 도 41의 (a)의 A-A'선을 따른 단면도이다. 이하, 도 41의 (a) 및 도 41의 (b)를 참조하여 NMOS형 SGT의 구조에 대해 설명한다.
기판인 실리콘 기판(110)상에 제1 평면형 반도체층인 제1 평면형 실리콘층(112)이 형성되고, 제1 평면형 실리콘층(112)상에 제1 컬럼형 반도체층인 제1 컬럼형 실리콘층(113)이 형성된다. 제1 컬럼형 실리콘층(113)의 하부 및 제1 평면형 실리콘층(112)의 상부(또는 전체)에 제1의 제2 도전형 반도체층인 소스 확산층(200)이 형성되고, 제1 컬럼형 실리콘층(113)의 상부에 제2의 제2 도전형 반도체층인 드레인 확산층(201)이 형성된다.
제1 컬럼형 실리콘층(113)의 하부 및 제1 평면형 실리콘층(112)의 상부(또는 전체)에 형성된 소스 확산층(200)과 제1 컬럼형 실리콘층(113)의 상부에 형성된 드레인 확산층(201) 사이에 제1 도전형 반도체층인 보디(body)(309)가 형성된다.
제1 컬럼형 실리콘층(113) 주위에 게이트 절연막(124) 및 게이트 전극(141)(보디(309)를 둘러싸는 게이트 전극체(141a)와 상기 게이트 전극체(141a)로부터 연장된 게이트 배선(141b))이 형성된다.
또한, 게이트 전극(141)과 소스 확산층(200) 사이에는 게이트 절연막(124)의 두께보다 큰 두께를 갖는 산화막, 즉 제1 절연막(303)이 형성된다. 게이트 전극(141)과 소스 확산층(200) 사이에 게이트 절연막(124)의 두께보다 큰 두께를 갖는 산화막, 즉 제1 절연막(303)을 형성함에 따라 게이트-소스 기생 커패시턴스가 감소될 수 있다.
게이트 전극(141)(게이트 전극체(141a))의 상부 표면과 접촉하면서 제1 컬럼형 실리콘층(113)의 상부 측벽을 둘러싸도록 측벽 형상의 제2 절연막, 즉 제2 절연막 측벽(134)이 형성되고, 게이트 전극(141)의 측벽을 둘러싸도록 측벽 형상의 제2 절연막, 즉 제2 절연막 측벽(133)이 형성된다.
소스 확산층(200)의 상부 표면에 금속-반도체 화합물(153)이 형성되고, 드레인 확산층(201)의 상부 표면에 금속-반도체 화합물(152)이 형성된다. 또한, 게이트 전극(141)의 상부 표면에 금속-반도체 화합물(151)이 형성된다.
소스 확산층(200)(금속-반도체 화합물(153))상에 콘택(174)이 형성되고, 드레인 확산층(201)(금속-반도체 화합물(152))상에 콘택(173)이 형성된다. 또한, 게이트 배선(141b)(금속-반도체 화합물(151))상에 콘택(172)이 형성된다.
도 42는 도 41의 (a)의 B-B'선을 따른 단면도이다. 금속-반도체 화합물(153)은 소스 영역의 저항을 감소시키는 수단으로 형성된다. 도 42에서 소스 확산층(200)에 금속-반도체 화합물(153)이 형성되도록 하기 위해서는, 하기 조건식 (1)을 만족시켜야 한다.
[식 1]
Wa > Wp + Wox + Wg + Ws ----- (1)
여기서, Wa는 제1 컬럼형 실리콘층(113)의 중심축과 소스 확산층(200)의 에지 사이의 길이이고; Wp는 제1 컬럼형 실리콘층(113)의 중심축과 그 측벽 사이의 길이이고; Wox는 게이트 절연막(124)의 두께이고; Wg는 게이트 전극(141)(게이트 전극체(141a))의 폭(두께)이고; Ws는 제2 절연막 측벽(133)(즉, 제2 절연막)의 폭(두께)이다.
금속-반도체 화합물(151)은 게이트 영역의 저항을 감소시키는 수단으로 형성된다. 도 42에서 게이트 전극(141)에 금속-반도체 화합물(151)이 형성되도록 하기 위해서는, 하기 조건식 (2)를 만족시켜야 한다.
[식 2]
Wg > Ws ----- (2)
여기서, Wg는 게이트 전극(141)(게이트 전극체(141a))의 폭이고; Ws는 제2 절연막 측벽(134)(즉, 제2 절연막)의 폭이다.
상기 식 (1) 및 (2)를 만족시키는 구조에 의해 금속-반도체 화합물(151, 152, 153)이 형성됨으로써, 게이트 전극, 드레인 영역 및 소스 영역의 저항을 감소시켜 ON 전류를 증가시킬 수 있다.
SGT는 소스 확산층(200) 및 드레인 확산층(201)이 각각 GND 전위 및 Vcc 전위에 접속되는 조건하에서 게이트 전극(141)에 0 내지 Vcc의 전위를 인가함으로써 트랜지스터 동작을 수행할 수 있다.
제1 컬럼형 실리콘층(113)의 상부에 형성되는 확산층과, 제1 컬럼형 실리콘층(113)의 하부 및 제1 평면형 실리콘층(112)의 상부(또는 전체)에 형성되는 확산층은 각각 소스 확산층, 드레인 확산층일 수도 있다.
이하, 도 1의 (a) 내지 도 41의 (b)를 참조하여 본 발명의 일 실시예에 따른 SGT 제조방법에 대해 설명한다. 도 1의 (a) 내지 도 41의 (b)는 본 발명의 일 실시예에 따른 SGT 제조방법의 각 단계를 나타내며, 도 1 내지 도 41의 각각에 있어서 (a)는 평면도이고, (b)는 (a)의 A-A'선을 따른 단면도이다. 도 1의 (a) 내지 도 41의 (b)에 있어서 동일한 구성요소에 대해서는 동일한 참조번호 또는 부호에 의해 정의된다. 하기의 설명에서는 도 1 내지 도 41의 (a) 및 (b)를 합쳐 각각 "도 1" 내지 "도 41"이라 칭하기로 한다.
도 1을 참조하면, 실리콘 기판(110)상에 패드 산화막(121)이 형성된다.
도 2를 참조하면, 패드 산화막(121)상에 제1 질화막(130)이 형성되고, 그 후 제1 질화막(130)상에 제1 비정질 실리콘 또는 폴리실리콘막(140)이 형성된다.
도 3을 참조하면, 제1 비정질 실리콘 또는 폴리실리콘막(140)상에 레지스트가 도포되고, 리소그래피를 통해 상기 레지스트에 제1 컬럼형 실리콘층 패턴이 전사되어 제1 컬럼형 실리콘층 패턴에 대응하는 제1 레지스트(301)를 남긴다.
도 4를 참조하면, 제1 비정질 실리콘 또는 폴리실리콘막(140) 및 제1 질화막(130)이 차례로 식각(etching)되어 제1 하드마스크를 형성하고, 그 후 패드 산화막(121)이 식각된다.
도 5를 참조하면, 제1 레지스트(301)가 제거된다.
도 6을 참조하면, 제1 질화막(130) 및 제1 비정질 실리콘 또는 폴리실리콘막(140) 각각의 잔류 부분으로 이루어진 제1 하드마스크를 사용하여 실리콘 기판(110)이 건식 식각되어 제1 컬럼형 실리콘층(113)을 형성한다. 이러한 건식 식각공정 동안, 제1 비정질 실리콘 또는 폴리실리콘막(140)도 식각된다. 이 경우, 제1 비정질 실리콘 또는 폴리실리콘막(140)이 완전히 식각되면, 건식 식각 장치로 검출가능한 플라즈마 발광 강도가 변화된다. 따라서, 플라즈마 발광 강도의 변화를 검출함으로써 건식 식각 공정의 종료 시점이 결정되므로, 식각율(etching rate)에 상관없이 제1 컬럼형 실리콘층(113)의 높이 치수를 안정적으로 제어할 수 있다.
전술한 종료 시점 검출 기법을 이용하기 위해서는, 제1 컬럼형 실리콘층(113)을 형성하기 위한 건식 식각 공정 전의 제1 비정질 실리콘 또는 폴리실리콘막(140)의 두께(높이 치수)가 제1 컬럼형 실리콘층(113)의 두께(높이 치수)보다 작아야 한다.
도 7을 참조하면, 채널 영역으로 사용하기 위한 제1 컬럼형 실리콘층(113) 측벽의 불균일(irregularity)을 완화시키고, 건식 식각 공정 동안에 탄소와 다른 물질들이 주입된 제1 컬럼형 실리콘층(113) 및 실리콘 기판(110)(즉, 실리콘 표면) 각각의 표면 부분을 제거하기 위해, 제1 컬럼형 실리콘층(113) 및 실리콘 기판(110) 각각의 표면을 희생 산화시켜 희생 산화막(123)을 형성한다.
도 8을 참조하면, 도 7의 인-프로세스 구조상에 레지스트가 도포되고, 리소그래피를 통해 상기 레지스트에 제1 평면형 실리콘층 패턴이 전사되어 제1 평면형 실리콘층 패턴에 대응하는 제2 레지스트(150)를 남긴다. 제1 컬럼형 실리콘층(113) 및 실리콘 기판(110)상에 희생 산화에 의해 형성된 희생 산화막(123)은 실리콘 표면을 후속 건식 식각 공정 동안에 생성되는 부산물과 같은 오염물로부터 보호할 수 있다.
도 9를 참조하면, 실리콘 기판(110)이 건식 식각되어 제1 평면형 실리콘층(112)을 형성한다.
도 10을 참조하면, 제2 레지스트(150)가 제거된다.
도 11을 참조하면, 도 10의 인-프로세스 구조상에 매립 산화막(120)이 퇴적되고, 제1 질화막(130)의 상부 표면이 평탄해지도록 평탄화된다.
도 12를 참조하면, 제1 평면형 실리콘층(112) 상부의 표면을 노출시키는 방식으로 매립 산화막(120)이 식각된다.
도 13을 참조하면, 소스 주입시에 제1 컬럼형 실리콘층(113)을 보호하기 위해 제1 컬럼형 실리콘층(113)의 측벽상에 오프셋 스페이서(307)가 형성된다. 도 14를 참조하면, 비소(As)나 인(P)과 같은 불순물이 제1 평면형 실리콘층(112)에 주입됨으로써, 제1 컬럼형 실리콘층(113)의 하부 및 제1 평면형 실리콘층(112)의 상부(또는 전체)에 제1의 제2 도전형 실리콘층인 소스 확산층(200)을 형성한다.
이 단계에 있어서, 제1 컬럼형 실리콘층(113)상에 형성된 제1 질화막(130)은 불순물이 제1 컬럼형 실리콘층(113)의 상부에 주입되는 것을 방지한다. 제1 평면형 실리콘층(112)의 상부(또는 전체)에 형성되는 소스 확산층(200)을 위한 불순물 주입과, 제1 컬럼형 실리콘층(113)의 상부에 형성되는 드레인 확산층(201)을 위한 불순물 주입은 별도로 수행되어 각각의 불순물 주입 조건이 용이하게 최적화될 수 있으므로, 쇼트 채널 효과를 제한하여 누설 전류를 감소시킬 수 있다.
도 15를 참조하면, 오프셋 스페이서(307)가 식각된다.
도 16을 참조하면, 도 15의 인-프로세스 구조상에 산화막과 같은 제1 절연막 물질(303)이 퇴적된다. 특히, 제1 절연막 물질(303)은 제1 컬럼형 실리콘층(113)의 하부 측벽 주위, 소스 확산층(200) 및 제1 컬럼형 실리콘층(113)상에 비교적 두껍게 형성되고, 제1 컬럼형 실리콘층(113)의 중간/상부 측벽 주위에는 비교적 얇게 형성된다.
도 17을 참조하면, 제1 컬럼형 실리콘층(113)의 중간/상부 측벽 주위의 제1 절연막 물질(303)이 식각된다. 이 식각 공정은 등방성 식각 공정이 바람직하다. 전술한 바와 같이, 제1 절연막 물질(303)은 제1 컬럼형 실리콘층(113)의 하부 측벽 주위, 소스 확산층(200) 및 제1 컬럼형 실리콘층(113)상에 비교적 두껍게 형성되고, 제1 컬럼형 실리콘층(113)의 중간/상부 측벽 주위에는 비교적 얇게 형성된다. 따라서, 식각 공정 후에도, 제1 절연막 물질(303)의 일부가 제1 컬럼형 실리콘층(113)의 하부 측벽 주위, 소스 확산층(200) 및 제1 컬럼형 실리콘층(113)상에 잔류한다(이하, 제1 컬럼형 실리콘층(113)상에 잔류하는 제1 절연막 물질(303)의 일부를 "절연막(306)"이라 한다). 제1 컬럼형 실리콘층(113)의 하부 측벽 주위 및 소스 확산층(200)상에 잔류하는 제1 절연막 물질(303)은, 이후에 형성되는 게이트 전극(141)과 소스 확산층(200) 사이에, 후술하는 게이트 절연막(124)의 두께보다 큰 두께를 갖는 제1 절연막(303)을 이루어 형성된다. 이러한 제1 절연막(303)은 소스 확산층(200)과 이후에 형성되는 게이트 전극(141) 사이의 기생 커패시턴스를 감소시킬 수 있다.
제1 평면형 실리콘층(112)(소스 확산층(200))과 이후에 형성되는 게이트 전극(141) 사이에 형성되는 제1 절연막(303)은 도 15의 인-프로세스 구조상에 절연막을 퇴적시키고, 상기 절연막을 제1 질화막(130)의 상부 표면이 평탄해지도록 평탄화하고, 상기 절연막을 식각함으로써 형성된다.
도 18을 참조하면, 패드 산화막(121)의 측벽 및 제1 컬럼형 실리콘층(113)의 중간/상부 측벽에 산화막이나 실리콘 산질화막과 같은 게이트 절연막(124)이 형성된다. 도 19를 참조하면, 게이트 도전막인 제2 비정질 실리콘 또는 폴리실리콘막(141)은 제1 컬럼형 실리콘층(113)이 내부에 임베딩되도록 형성된다.
도 20을 참조하면, 제2 비정질 실리콘 또는 폴리실리콘막(141)은 화학기계연마(CMP: Chemical Mechanical Polishing) 공정에 의해 연마되어 제1 질화막(130)의 상부 표면이 평탄해지도록 평탄화된다. CMP 공정시, 제1 하드마스크인 제1 질화막(130)을 CMP 스토퍼로 사용함으로써 연마량이 재현성 좋게 제어될 수 있다.
도 21을 참조하면, 게이트 도전막인 제2 비정질 실리콘 또는 폴리실리콘막(141)을 에치백(etch-하여 게이트 길이를 결정한다.
도 22를 참조하면, 도 21의 인-프로세스 구조상에 제1 산화막(125)이 퇴적되고, 제1 산화막(125)상에 제2 질화막(131)이 퇴적된다. 제1 산화막(125)은 후속 단계에서 수행되는 습식 식각 또는 건식 식각 공정으로부터 이후에 형성되는 게이트 전극(141)의 상부 표면을 보호하므로, 게이트 길이의 변화, 즉 게이트 길이의 편차를 억제하고, 이후에 형성되는 게이트 전극(141)의 상부 표면으로부터 게이트 절연막(124)의 손상을 억제하게 된다.
도 23을 참조하면, 제2 질화막(131)이 에치백되어 제3 절연막 측벽을 형성한다. 이 공정에서 제1 산화막(125)도 식각된다. 제3 절연막 측벽의 두께가 이후에 형성되는 게이트 전극체(141a)의 두께를 결정한다. 따라서, 이후에 형성되는 게이트 전극체(141a)는 제2 질화막(131)의 두께와 에치백 공정 조건을 조절함으로써 원하는 두께를 가질 수 있다.
도 24를 참조하면, 게이트 도전막인 제2 비정질 실리콘 또는 폴리실리콘막(141)에는 인(P)과 같은 불순물이 주입된다.
도 25를 참조하면, 도 24의 인-프로세스 구조상에 BARC(Bottom Anti-Reflective Coating)층(161)이 도포된다. 그 후, BARC층(161)상에 레지스트가 도포되고, 리소그래피를 통해 상기 레지스트에 게이트 배선 패턴이 전사되어 게이트 배선 패턴에 대응하는 제3 레지스트(160)를 남긴다.
도 26을 참조하면, 제3 레지스트(160)를 마스크로 사용해서 BARC층(161) 및 게이트 도전막인 제2 비정질 실리콘 또는 폴리실리콘막(141)이 식각되어 게이트 전극체(141a)와 게이트 배선(141b)으로 이루어진 게이트 전극(141)을 형성한다.
도 27을 참조하면, 소스 확산층(200)이 노출되도록 제1 절연막(303)이 건식 식각 또는 습식 식각 공정에 의해 부분적으로 제거된다.
도 28을 참조하면, 제3 레지스트(160) 및 BARC층(161)이 제거되고, 제1 질화막(130) 및 제2 질화막(131)을 제거하는 후속 공정 동안에 게이트 전극(141)을 보호하기 위해 게이트 전극(141) 및 소스 확산층(200)의 노출된 표면상에 제4 산화막(305)이 형성된다.
도 29를 참조하면, 제1 컬럼형 실리콘층(113)상의 제1 질화막(130) 및 제1 컬럼형 실리콘층(113) 주위의 제2 질화막(131)은 건식 식각 또는 습식 식각 공정에 의해 제거된다.
도 30을 참조하면, 패드 산화막(121), 제1 산화막(125) 및 제4 산화막(305)이 제거된다.
도 31을 참조하면, 도 30의 인-프로세스 구조상에 제3 질화막(132)이 형성된다.
도 32를 참조하면, 제3 질화막(132)은 소스 확산층(200) 및 제1 컬럼형 실리콘층(113) 각각의 상부 표면이 노출되는 방식으로 에치백되고, 게이트 전극(141)의 측벽 주위 및 제1 컬럼형 실리콘층(113)의 상부 측벽에 측벽 형상의 제2 절연막으로서 기능하는 제2 절연막 측벽(133) 및 제2 절연막 측벽(134)이 각각 형성된다. 제2 절연막 측벽(133, 134)은 게이트 전극(141)과, 소스 확산층(200) 및 제1 컬럼형 실리콘층(113)의 상부에 형성되는 후술하는 드레인 확산층(201) 각각과의 사이에서 분리되므로, 후술하는 금속-반도체 화합물로 인해, 게이트 전극(141)과, 소스 확산층(200) 및 후술하는 드레인 확산층(201) 각각과의 사이에서 쇼트가 발생하는 것을 방지할 수 있다. 또한, 제1 컬럼형 실리콘층(113)의 상부 측벽을 제2 절연막 측벽(134)으로 덮음으로써, 후속 단계에서 제1 컬럼형 실리콘층(113)의 상부 측벽상에 금속-반도체 화합물이 형성되는 것을 방지할 수 있다.
도 33을 참조하면, 불순물 주입 공정을 포함한 불순물 도입 공정을 통해 제1 컬럼형 실리콘층(113)의 상부에 인(P)이나 비소(As)와 같은 불순물이 도입됨으로써, 제1 컬럼형 실리콘층(113)의 상부에 드레인 확산층(201)을 형성한다. 소스 확산층(200)과 드레인 확산층(201) 사이의 제1 컬럼형 실리콘층(113)의 일부는 제1 도전형 반도체층인 보디(309)로서 형성된다.
도 34를 참조하면, 스퍼터링 공정에 의해, 소스 확산층(200)과 게이트 전극(141) 각각의 노출된 표면 및 드레인 확산층(201)의 상부 표면에 니켈(Ni)막이나 코발트(Co)막과 같은 제1 금속막이 형성된다. 그 후, 제1 금속막에 열처리가 가해지고, 열처리된 막의 미반응 부분이 제거됨으로써, 게이트 전극(141), 드레인 확산층(201) 및 소스 확산층(200)상에 금속-반도체 화합물(151), 금속-반도체 화합물(152) 및 금속-반도체 화합물(153)을 각각 형성한다.
제1 컬럼형 실리콘층(113)을 둘러싸는 게이트 전극(141)상에 형성된 금속-반도체 화합물(151)은 게이트 전극(141)의 저항을 감소시킬 수 있다. 게이트 전극(141)의 폭(Wg)과 제2 절연막 측벽(134)의 폭(Ws)이 하기와 같은 관계, 즉 Wg > Ws를 만족하고, 게이트 전극(141)의 상부 표면이 노출되어 있으면, 게이트 전극(141)상에 금속-반도체 화합물(151)이 형성될 수 있다.
도 35를 참조하면, 도 34의 인-프로세스 구조상에 질화막과 같은 콘택 스토퍼(135)가 형성된다.
도 36을 참조하면, 도 35의 인-프로세스 구조상에 제3 산화막인 층간절연막(126)이 형성되고, 그 후 CMP 공정에 의해 평탄화된다.
도 37을 참조하면, 식각 공정에 의해, 제1 컬럼형 실리콘층(113) 상부의 드레인 확산층(201)의 상측 위치에서 층간절연막(126)내에 콘택홀이 형성된다. 콘택홀을 위한 식각 공정은 콘택 스토퍼(135)에 의해 정지된다.
도 38을 참조하면, 식각 공정에 의해, 게이트 배선(141b) 및 소스 확산층(200) 각각의 상측 위치에서 층간절연막(126)내에 2개의 콘택홀이 형성된다. 각각의 콘택홀을 위한 식각 공정은 콘택 스토퍼(135)에 의해 정지된다.
도 39를 참조하면, 각 콘택홀에 대응하는 콘택 스토퍼(135) 부분이 식각된다.
도 40을 참조하면, 각 콘택홀의 내주 표면에 탄탈(Ta)막이나 질화탄탈(TaN)막과 같은 배리어 금속막(171)이 형성된다. 그 후, 스퍼터링 공정 또는 도금 공정에 의해 배리어 금속막(171)상에 구리(Cu)막과 같은 금속막이 형성되고, CMP 공정이 수행되어 게이트 배선(141b), 드레인 확산층(201) 및 소스 확산층(200)의 각각에 대응하는 3개의 콘택(콘택 플러그)(172, 173, 174)을 형성한다. 티탄(Ti)막이나 질화티탄(TiN)막이 배리어 금속막(171)으로 사용될 수 있다. 텅스텐(W)막도 사용될 수 있다. 또한, 구리를 함유한 합금막도 사용될 수 있다.
도 41을 참조하면, 도 40의 인-프로세스 구조상에 탄탈(Ta)막이나 질화탄탈(TaN)막과 같은 배리어 금속막(175)이 형성되고, 그 후 배리어 금속막(175)상에 금속막(176)이 형성된다. 그 후, 배리어 금속막(175) 및 금속막(176)에 리소그래피가 수행되어 콘택(172, 173, 174)의 각각에 대응하는 3개의 제1 레이어 배선(177, 178, 179)을 형성한다. 배리어 금속막(175)으로서는 티탄(Ti)막이나 질화티탄(TiN)막이 사용될 수 있다. 텅스텐(W)막도 사용될 수 있다.
110: 실리콘 기판
112: 제1 평면형 실리콘층
113: 제1 컬럼형 실리콘층
120: 매립 산화막
121: 패드 산화막
123: 희생 산화막
124: 게이트 절연막
125: 제1 산화막
126: 층간절연막
130: 제1 질화막
131: 제2 질화막
132: 제3 질화막
133, 134: 제2 절연막 측벽
135: 콘택 스토퍼
140: 제1 비정질 실리콘 또는 폴리실리콘
141: 제2 비정질 실리콘 또는 폴리실리콘(게이트 전극)
141a: 게이트 전극체
141b: 게이트 배선
150: 제2 레지스트
151, 152, 153: 금속-반도체 화합물
160: 제3 레지스트
161: BARC층
170, 176: 금속
171, 175: 배리어 금속막
172, 173, 174: 콘택
177, 178, 179: 제1 레이어 배선
200: 소스 확산층
201: 드레인 확산층
301: 제1 레지스트
303: 제1 절연막
305: 제4 산화막
306: 절연막
307: 오프셋 스페이서
309: 보디

Claims (25)

  1. 기판상에 제1 컬럼형 반도체층을 형성하고, 상기 제1 컬럼형 반도체층 아래에 놓인 상기 기판의 상부에 제1 평면형 반도체층을 형성하는 단계;
    상기 제1 컬럼형 반도체층의 하부 및 상기 제1 평면형 반도체층의 전체 또는 상부에 제1의 제2 도전형 반도체층을 형성하는 단계;
    상기 제1 컬럼형 반도체층의 하부 측벽 주위 및 상기 제1 평면형 반도체층상에 제1 절연막을 형성하는 단계;
    상기 제1 컬럼형 반도체층 주위에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 상기 게이트 전극과 상기 제1 절연막의 측벽을 둘러싸도록 측벽 형상의 제2 절연막을 형성하는 단계;
    상기 제1 컬럼형 반도체층의 상부에 제2의 제2 도전형 반도체층을 형성하고, 상기 제1의 제2 도전형 반도체층과 상기 제2의 제2 도전형 반도체층 사이에 제1 도전형 반도체층을 형성하는 단계; 및
    상기 제1의 제2 도전형 반도체층의 상부 표면 및 상기 제2의 제2 도전형 반도체층의 상부 표면의 각각에 금속-반도체 화합물을 형성하는 단계를 포함하며,
    상기 제1 절연막은 상기 제1 컬럼형 반도체층 주위에 형성된 상기 게이트 절연막의 두께보다 큰 두께를 갖는
    반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 제1 컬럼형 반도체층의 중심축과 상기 제1 컬럼형 반도체층의 에지 사이의 길이는 상기 제1 컬럼형 반도체층의 중심축과 상기 제1 컬럼형 반도체층의 측벽 사이의 길이, 상기 게이트 절연막의 두께, 상기 게이트 전극의 두께, 및 상기 게이트 전극과 상기 제1 절연막의 측벽을 둘러싸도록 형성된 상기 측벽 형상의 제2 절연막의 두께의 합보다 큰
    반도체 장치의 제조방법.
  3. 제1항에 있어서,
    상기 게이트 전극은 상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 반도체층의 상부 측벽을 둘러싸도록 형성된 상기 측벽 형상의 제2 절연막의 두께보다 큰 두께를 갖는
    반도체 장치의 제조방법.
  4. 제1항에 있어서,
    상기 제1 평면형 반도체층은 제1 평면형 실리콘층이고;
    상기 제1 컬럼형 반도체층은 제1 컬럼형 실리콘층이고;
    상기 제1 도전형 반도체층은 제1 도전형 실리콘층이고;
    상기 제1의 제2 도전형 반도체층은 제1의 제2 도전형 실리콘층이고;
    상기 제2의 제2 도전형 반도체층은 제2의 제2 도전형 실리콘층인
    반도체 장치의 제조방법.
  5. 제4항에 있어서,
    상기 제1 도전형 반도체층은 p형 실리콘층 또는 비-도핑된 실리콘층이고;
    상기 제1의 제2 도전형 반도체층은 n형 실리콘층이고;
    상기 제2의 제2 도전형 반도체층은 n형 실리콘층인
    반도체 장치의 제조방법.
  6. 제4항에 있어서,
    상기 제1 도전형 반도체층은 n형 실리콘층 또는 비-도핑된 실리콘층이고;
    상기 제1의 제2 도전형 반도체층은 p형 실리콘층이고;
    상기 제2의 제2 도전형 반도체층은 p형 실리콘층인
    반도체 장치의 제조방법.
  7. 제4항에 있어서,
    상기 실리콘 기판상에 패드 산화막을 형성하는 단계;
    상기 제1 컬럼형 실리콘층을 형성하는 동안 마스크로 사용하기 위한 제1 질화막을 상기 패드 산화막상에 형성하는 단계;
    상기 제1 질화막상에 제1 비정질 실리콘 또는 폴리실리콘막을 형성하는 단계;
    상기 제1 비정질 실리콘 또는 폴리실리콘막상에 레지스트를 도포하고, 리소그래피를 통해 상기 레지스트에 제1 컬럼형 실리콘층 패턴을 전사하여 상기 제1 컬럼형 실리콘층 패턴에 대응하는 제1 레지스트를 남기는 단계; 및
    상기 제1 비정질 실리콘 또는 폴리실리콘막 및 상기 제1 질화막을 차례로 식각하여 제1 하드마스크를 형성하는 단계를 포함하는
    반도체 장치의 제조방법.
  8. 제7항에 있어서,
    상기 제1 하드마스크를 사용하여 건식 식각 공정에 의해 상기 제1 컬럼형 반도체층을 형성하는 단계를 포함하는
    반도체 장치의 제조방법.
  9. 제8항에 있어서,
    상기 제1 하드마스크로서 기능하는 상기 제1 비정질 실리콘 또는 폴리실리콘막은 건식 식각 공정 동안에 완전히 식각되어 건식 식각 장치로 검출가능한 플라즈마 발광 강도의 변화를 가져오며,
    상기 제1 컬럼형 반도체층을 형성하는 단계는 상기 플라즈마 발광 강도의 변화를 검출하고, 상기 검출 결과에 기초해서 상기 건식 식각 공정의 종료 시점을 결정하여 상기 제1 컬럼형 실리콘층의 높이 치수를 제어하는 단계를 포함하는
    반도체 장치의 제조방법.
  10. 제9항에 있어서,
    상기 건식 식각 공정 전의 상기 제1 비정질 실리콘 또는 폴리실리콘막의 높이 치수는 상기 제1 컬럼형 실리콘층의 높이 치수보다 작은
    반도체 장치의 제조방법.
  11. 제4항에 있어서,
    상기 건식 식각 공정 동안에 탄소가 주입된 상기 제1 컬럼형 실리콘층의 표면 부분을 제거하면서 채널 영역으로 사용하기 위한 상기 제1 컬럼형 실리콘층 측벽의 불균일을 완화시키고, 상기 제1 컬럼형 실리콘층을 후속 건식 식각 공정 동안에 생성되는 부산물을 포함한 오염물로부터 보호하기 위해, 상기 기판상에 제작된 상기 제1 컬럼형 실리콘층의 표면을 희생 산화시키는 단계를 포함하는
    반도체 장치의 제조방법.
  12. 제4항에 있어서,
    상기 제1 컬럼형 실리콘층을 갖는 상기 기판상에 레지스트를 도포하고, 리소그래피를 통해 상기 레지스트에 제1 평면형 실리콘층 패턴을 전사하여 상기 제1 평면형 실리콘층 패턴에 대응하는 제2 레지스트를 남기는 단계; 및
    상기 실리콘 기판을 식각하여 상기 제1 평면형 실리콘층을 형성하고, 상기 제2 레지스트를 제거하는 단계를 포함하는
    반도체 장치의 제조방법.
  13. 제4항에 있어서,
    상기 제1 컬럼형 실리콘층을 갖는 기판 및 상기 제1 평면형 실리콘층상에 매립 산화막을 퇴적시키는 단계;
    상기 매립 산화막을 평탄화하는 단계; 및
    상기 매립 산화막을 상기 제1 평면형 실리콘층 상부의 표면을 노출시키는 방식으로 식각하는 단계를 포함하는
    반도체 장치의 제조방법.
  14. 제4항에 있어서,
    상기 제1 컬럼형 실리콘층의 측벽상에 오프셋 스페이서를 형성하는 단계를 포함하는
    반도체 장치의 제조방법.
  15. 제4항에 있어서,
    상기 제1의 제2 도전형 실리콘층은 상기 제1 컬럼형 실리콘층이 오프셋 스페이서를 갖도록 상기 제2 도전형 불순물을 불순물 주입 공정을 포함한 불순물 도입 공정을 통해 상기 제1 평면형 반도체층에 도입함으로써, 상기 제1 컬럼형 반도체층의 하부 및 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 후, 상기 오프셋 스페이스가 식각되는
    반도체 장치의 제조방법.
  16. 제4항에 있어서,
    상기 제1의 제2 도전형 실리콘층은 상기 제1 컬럼형 실리콘층의 상부에 어떠한 불순물도 주입하지 않고 상기 제1 컬럼형 반도체층의 하부에 형성되는
    반도체 장치의 제조방법.
  17. 제4항에 있어서,
    상기 제1 평면형 실리콘층상에 제작된 상기 제1 컬럼형 실리콘층 상부 및 주위에 제1 절연막 물질을, 상기 제1 컬럼형 실리콘층 상부 및 상기 제1 컬럼형 실리콘층의 하부 측벽 주위에 퇴적된 상기 제1 절연막 물질이 상기 제1 컬럼형 실리콘층의 중간/상부 측벽 주위에 퇴적된 상기 제1 절연막 물질의 두께보다 큰 두께를 갖도록 하는 방식으로 퇴적시키는 단계; 및
    상기 제1 컬럼형 실리콘층의 중간/상부 측벽 주위의 상기 제1 절연막 물질을 식각하여 상기 제1 컬럼형 실리콘층 상부 및 상기 제1 컬럼형 실리콘층의 하부 측벽 주위에 제1 절연막을, 상기 제1 컬럼형 실리콘층 주위에 형성되는 상기 게이트 절연막의 두께보다 큰 두께를 갖도록 하는 방식으로 형성하는 단계를 포함하는
    반도체 장치의 제조방법.
  18. 제4항에 있어서,
    상기 게이트 절연막은 상기 제1 평면형 실리콘층상에 제작된 질화막의 제1 하드마스크로 상기 제1 컬럼형 실리콘층의 측벽상에 형성되며,
    상기 게이트 절연막을 형성하는 단계에 의해 얻어진 인-프로세스 구조상에, 게이트 전극 물질로서 기능하는 제2 비정질 실리콘 또는 폴리실리콘막을, 상기 제1 컬럼형 실리콘층을 내부에 임베딩하는 방식으로 형성하는 단계; 및
    상기 제2 비정질 실리콘 또는 폴리실리콘막을 화학기계연마(CMP: Chemical Mechanical Polishing) 공정에 의해 연마하여 평탄화된 상부 표면을 갖는 단계를 포함하며,
    상기 제1 하드마스크로서 기능하는 상기 질화막은 상기 화학기계연마 공정에 대한 스토퍼로 사용되어 재현성 좋게 연마량을 제어하는
    반도체 장치의 제조방법.
  19. 제18항에 있어서,
    상기 게이트 전극이 원하는 게이트 길이로 형성되도록, 상기 게이트 전극 물질로서 기능하는 상기 제2 비정질 실리콘 또는 폴리실리콘막을 에치백하는 단계; 및
    상기 제2 비정질 실리콘 또는 폴리실리콘막을 에치백하는 단계에 의해 얻어진 인-프로세스 구조상에 제1 산화막을 퇴적시키는 단계로서, 상기 제1 산화막은 후속 단계에서 수행되는 습식 식각 또는 건식 식각 공정으로부터 상기 게이트 전극의 상부 표면을 보호함으로써, 상기 게이트 길이의 변화 또는 편차 및 상기 게이트 전극의 상부 표면으로부터의 상기 게이트 절연막의 손상을 억제할 수 있는 단계를 포함하는
    반도체 장치의 제조방법.
  20. 제19항에 있어서,
    상기 제1 산화막상에 제2 질화막을 형성하는 단계;
    상기 제2 질화막을 에치백하여 제3 절연막 측벽을 형성하고, 상기 제1 산화막을 식각하는 단계;
    상기 제2 질화막을 에치백하는 단계에 의해 얻어진 인-프로세스 구조상에 BARC(Bottom Anti-Reflective Coating)층을 도포하고, 상기 BARC층상에 레지스트를 도포하고, 리소그래피를 통해 상기 레지스트에 게이트 배선 패턴을 전사하여 상기 게이트 배선 패턴에 대응하는 제3 레지스트를 남기는 단계;
    상기 제3 레지스트를 마스크로 사용하여 상기 BARC층 및 상기 게이트 전극 물질로서 기능하는 상기 제2 비정질 실리콘 또는 폴리실리콘막을 식각함으로써, 상기 게이트 전극을 이루는 게이트 전극체와 게이트 배선을 형성하는 단계;
    상기 제1 컬럼형 실리콘층 아래에 놓인 상기 제1의 제2 도전형 반도체층의 표면을 노출시키도록 상기 제1 절연막을 건식 식각 또는 습식 식각에 의해 부분적으로 제거하는 단계;
    상기 레지스트 및 상기 BARC층을 제거하는 단계;
    상기 게이트 전극의 노출된 표면 및 상기 제1 컬럼형 실리콘층 아래에 놓인 상기 제1의 제2 도전형 반도체층의 표면상에 제4 산화막을 형성하는 단계;
    상기 제1 컬럼형 실리콘층상의 상기 제1 질화막 및 상기 제1 컬럼형 실리콘층 주위의 상기 제2 질화막을 식각 공정에 의해 제거하는 단계; 및
    상기 패드 산화막, 상기 제1 산화막 및 상기 제4 산화막을 제거하는 단계를 포함하는
    반도체 장치의 제조방법.
  21. 제4항에 있어서,
    상기 제1 평면형 실리콘층상에 제작된, 상기 게이트 전극이 둘러싸는 상기 제1 컬럼형 실리콘층상에 제3 질화막을 형성하고, 상기 제1 컬럼형 실리콘층 아래에 놓인 상기 제1의 제2 도전형 반도체층의 각각의 상부 표면 및 상기 제1 컬럼형 실리콘층의 상부를 노출시키는 방식으로 상기 제3 질화막을 에치백하고, 상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 실리콘층의 상부 측벽을 둘러싸고 상기 게이트 전극의 측벽을 둘러싸도록 측벽 형상의 제2 절연막으로서 기능하는 제2 절연막 측벽을 형성하는 단계;
    상기 제2 도전형 불순물을 불순물 주입 공정을 포함한 불순물 도입 공정을 통해 상기 제1 컬럼형 실리콘층의 상부에 도입함으로써, 상기 제1 컬럼형 실리콘층의 상부에 상기 제2의 제2 도전형 실리콘층을 형성하고, 상기 제1의 제2 도전형 실리콘층과 상기 제2의 제2 도전형 실리콘층 사이에 상기 제1 도전형 실리콘층을 형성하는 단계; 및
    스퍼터링 공정에 의해, 상기 제1의 제2 도전형 실리콘층과 상기 게이트 전극의 노출된 표면 및 상기 제2의 제2 도전형 실리콘층의 상부 표면상에 니켈(Ni)막 또는 코발트(Co)막과 같은 제1 금속막을 형성하고, 상기 제1 금속막에 열처리를 가하고, 상기 열처리된 막의 미반응 부분을 제거함으로써, 상기 제1의 제2 도전형 실리콘층 및 상기 제2의 제2 도전형 실리콘층의 각각에 금속-반도체 화합물을 형성하는 단계를 포함하는
    반도체 장치의 제조방법.
  22. 제4항에 있어서,
    상기 제1 평면형 실리콘층상에 제작된, 상기 게이트 전극이 둘러싸는 상기 제1 컬럼형 실리콘층상에 질화막과 같은 콘택 스토퍼를 형성하는 단계;
    상기 콘택 스토퍼상에 층간절연막으로서 기능하는 제3 산화막을 형성하고, 상기 제3 산화막을 화학기계연마 공정에 의해 평탄화하는 단계;
    식각 공정에 의해, 상기 제1 컬럼형 실리콘층의 상부에 형성된 상기 제2의 제2 도전형 실리콘층의 상측 위치에서 상기 제3 산화막 내에 콘택홀을 형성하는 단계;
    식각 공정에 의해, 상기 게이트 전극, 및 상기 제1 컬럼형 실리콘층 아래에 놓인 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 상기 제1의 제2 도전형 실리콘층 각각의 상측 위치에서 상기 제3 산화막 내에 콘택홀을 형성하는 단계; 및
    상기 각각의 콘택홀에 대응하는 상기 콘택 스토퍼 부분을 식각하는 단계를 포함하는
    반도체 장치의 제조방법.
  23. 기판상에 형성된 제1 평면형 반도체층;
    상기 제1 평면형 반도체층상에 형성된 제1 컬럼형 반도체층;
    상기 제1 컬럼형 반도체층의 하부 및 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층;
    상기 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층;
    상기 제1 컬럼형 반도체층의 하부에 형성된 상기 제1의 제2 도전형 반도체층과 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층 사이에 형성된 제1 도전형 반도체층;
    상기 제1 컬럼형 반도체층 주위에 형성되는 게이트 절연막 및 게이트 전극;
    상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 제1 절연막;
    상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 상기 게이트 전극과 상기 제1 절연막의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막; 및
    상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 상기 제1의 제2 도전형 반도체층의 상부 표면 및 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층의 상부 표면의 각각에 형성된 금속-반도체 화합물을 포함하며,
    상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 상기 제1 절연막은 상기 제1 컬럼형 반도체층 주위에 형성된 상기 게이트 절연막의 두께보다 큰 두께를 갖는
    반도체 장치.
  24. 기판상에 형성된 제1 평면형 반도체층;
    상기 제1 평면형 반도체층상에 형성된 제1 컬럼형 반도체층;
    상기 제1 컬럼형 반도체층의 하부 및 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층;
    상기 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층;
    상기 제1 컬럼형 반도체층의 하부에 형성된 상기 제1의 제2 도전형 반도체층과 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층 사이에 형성된 제1 도전형 반도체층;
    상기 제1 컬럼형 반도체층 주위에 형성되는 게이트 절연막 및 게이트 전극;
    상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 제1 절연막;
    상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 상기 게이트 전극과 상기 제1 절연막의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막; 및
    상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 상기 제1의 제2 도전형 반도체층의 상부 표면 및 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층의 상부 표면의 각각에 형성된 금속-반도체 화합물을 포함하며,
    상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 상기 제1 절연막은 상기 제1 컬럼형 반도체층 주위에 형성된 상기 게이트 절연막의 두께보다 큰 두께를 가지며;
    상기 제1 컬럼형 반도체층의 중심축과 상기 제1 컬럼형 반도체층의 에지 사이의 길이는 상기 제1 컬럼형 반도체층의 중심축과 상기 제1 컬럼형 반도체층의 측벽 사이의 길이, 상기 게이트 절연막의 두께, 상기 게이트 전극의 두께, 및 상기 게이트 전극과 상기 제1 절연막의 측벽을 둘러싸도록 형성된 상기 측벽 형상의 제2 절연막의 두께의 합보다 큰
    반도체 장치.
  25. 기판상에 형성된 제1 평면형 반도체층;
    상기 제1 평면형 반도체층상에 형성된 제1 컬럼형 반도체층;
    상기 제1 컬럼형 반도체층의 하부 및 상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 제1의 제2 도전형 반도체층;
    상기 제1 컬럼형 반도체층의 상부에 형성된 제2의 제2 도전형 반도체층;
    상기 제1 컬럼형 반도체층의 하부에 형성된 상기 제1의 제2 도전형 반도체층과 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층 사이에 형성된 제1 도전형 반도체층;
    상기 제1 컬럼형 반도체층 주위에 형성되는 게이트 절연막 및 게이트 전극;
    상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 제1 절연막;
    상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 반도체층의 상부 측벽을 둘러싸고 상기 게이트 전극의 측벽을 둘러싸도록 형성된 측벽 형상의 제2 절연막; 및
    상기 제1 평면형 반도체층의 전체 또는 상부에 형성된 상기 제1의 제2 도전형 반도체층의 상부 표면 및 상기 제1 컬럼형 반도체층의 상부에 형성된 상기 제2의 제2 도전형 반도체층의 상부 표면의 각각에 형성된 금속-반도체 화합물을 포함하며,
    상기 게이트 전극과 상기 제1 평면형 반도체층 사이에 형성된 상기 제1 절연막은 상기 제1 컬럼형 반도체층 주위에 형성된 상기 게이트 절연막의 두께보다 큰 두께를 가지며;
    상기 게이트 전극은 상기 게이트 전극의 상부 표면과 접촉하면서 상기 제1 컬럼형 반도체층의 상부 측벽을 둘러싸도록 형성된 상기 측벽 형상의 제2 절연막의 두께보다 큰 두께를 갖는
    반도체 장치.
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