TW201039394A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
TW201039394A
TW201039394A TW099112266A TW99112266A TW201039394A TW 201039394 A TW201039394 A TW 201039394A TW 099112266 A TW099112266 A TW 099112266A TW 99112266 A TW99112266 A TW 99112266A TW 201039394 A TW201039394 A TW 201039394A
Authority
TW
Taiwan
Prior art keywords
layer
columnar
semiconductor layer
film
semiconductor
Prior art date
Application number
TW099112266A
Other languages
English (en)
Inventor
Fujio Masuoka
Hiroki Nakamura
Shintaro Arai
Tomohiko Kudo
Navab Singh
Kavitha Devi Buddharaju
Nansheng Shen
Rukmani Devi Sayanthan
Original Assignee
Unisantis Electronics Jp Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Jp Ltd filed Critical Unisantis Electronics Jp Ltd
Publication of TW201039394A publication Critical patent/TW201039394A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Description

201039394 六、發明說明： 【發明所屬之技術領域】 本發明涉及半導體裝置及其製造方法。 【先前技術】 半導體積體電路，尤其是使用M0S電晶體之積體電路 的積體（integration)程度越來越高。伴隨高度積體化，高 度積體電路的M0S電晶體之小型化已進入奈米級。由於需 要確保必要的電流量，故M0S電晶體之小型化存在有難以 抑制漏電流以及在縮小電路佔用面積上受到限制等問題。 為解決這些問題，提出了一種環繞式閘極電晶體 (surrounding gate transistor ; SGT)結構，其中，源極、 閘極和汲極係相對於基板垂直設置，並且該閘極圍繞一個 柱狀半導體層（例如參見下述專利文獻1至3)。
[專利文獻 1] JP02-071556A
[專利文獻 2] JP02-188966A [專利文獻 3] JP02-145761A 在該環繞式閘極晶體管中，所形成的通道區域圍繞録 柱狀半導體的側表面佔用面積内實現較大 的閘極寬度。這意味著需要允許大導通電流（⑽·抓、 流過該較小的佔用面積。這種情況下，如果源極和汲極旦 有1阻，該大導通電流將導致難以向源極和汲極施加期 望的4因此*要提供__種環繞式閘極電晶體之製造 方法（包括設計技術）來降低源極和汲極的電阻。大導通電 流也使得降低接觸電阻成為必要。 321904 4 201039394 ^ 傳統MOS電晶體中，形成閘極電極的方法包括：沈積 閘極材料，藉由微影將閘極圖案轉移至基板上的抗蝕層 (resist)以形成遮罩，並利用該遮罩蝕刻該閘極材料。亦 即’傳統M0S電晶體中’閘極長度的設計係基於閘極圖案。 ' 相反地，在環繞式閘極電晶體中，由於柱狀半導體的側表 面充當通道區域，因此電流相對於基板垂直流動。亦即， 在環繞式閘極電晶體中，閘極長度的設計係基於製造方法 而不是基於閘極圖案，因此，閘極長度及其變化係由該製 ®造方法決定。 在環繞式閘極電晶體中，需要縮小柱狀半導體的直徑 以抑制伴隨電晶體小型化而產生的漏電流增加。此外，有 必要提供一種能夠最佳化源極和汲極以抑制短通道效應、 進而抑制漏電流的製造方法。 此外，在環繞式閘極晶體管中，有必要降低寄生電容 以將功率消耗降到最小。因此，需要提供一種能夠降低寄 ❹生電容的製造方法。 與傳統M0S電晶體一樣，環繞式閘極電晶體也需要降 低製造成本。為此目的，需要減小製程步驟的數目。 【發明内容】 本發明的目的在於提供一種環繞式閘極晶體管製造方 法，藉由該方法所獲得的在製結構可降低源極和汲極的電 阻，降低寄生電容，獲得期望的閘極長度和期望的源極和 汲極之組構，並使柱狀半導體具有期望的直徑。 為實現此目的，依據本發明之第一態樣提供一種半導 5 321904 201039394 體裝置的製造方法，包括.力14c 匕栝.在基板上形成第一柱狀半導體 a亚位於該第一柱狀半導體層下面的基板上 一平面半導體層，·在缝何體層的下部以及= 一千面丰導體層的全部或上部形成第二導電類型的第—半 導體層；圍繞該第-柱狀半導體層的下側壁以及在該第一 千面+導體層上方形成第—絕緣膜；圍繞該第一柱狀半導 ==成祕絕緣膜㈣極電極；形成側壁狀第二絕緣 2、圍繞該第—柱狀半導體層的上㈣並接觸該閘極電 ^…表面卩及圍繞該間極電極和第-絕緣膜的側壁； 、曾二第她半導體層的±部形成第二導電類型的第二半 ―體層，並在第二導電類型的第一 型的第二半導體層之間开彡占笛、t+ 禾類 曰之間也成第一導電類型的半導體層；以 ^弟ΐ導電類型的第—半導體層的上表面以及第二導電 牛¥妝層的上表面分別形成金屬半導體化合 β 該第一絕緣膜的厚度大於圍繞該第一柱狀半導 體曰形成的閘極絕緣膜的厚度。 ㈣Κ土地’在本案之上述方法中，該第一柱狀半導體層 :中：轴與該第-柱狀半導體層的邊緣之間的長度大於該 ^她半導體層的[叫與該第—餘半導體層的側壁 二長度二閘極絕緣膜厚度、閘極電極厚度以及圍繞該 电極和第_絕緣膜的侧壁形成的側壁狀第二絕緣膜的 子的總和〇 於鬥j地’在本案之上述方法卜該間極電極的厚度大 、、兀一柱狀半導體層的上側壁並接觸閘極電極的上表 321904 6 201039394 . 面形成的側壁狀第二絕緣膜的厚度。 較佳地，本案之方法中的第一平面半導體層為第一平 面矽層，第一柱狀半導體層為第一柱狀矽層，第一導電類 型的半導體層為第一導電類型的矽層，第二導電類型的第 .. 一半導體層為第二導電類型的第一矽層，第二導電類型的 第二半導體層為第二導電類型的第二矽層。 在上述方法中，第一導電類型的半導體層可為ρ型矽 層或非摻雜矽層。此外，第二導電類型的第一半導體層可 〇 為η型矽層，以及第二導電類型的第二半導體層可為η型 石夕層。 或者，第一導電類型的半導體層可為η型矽層或非摻 雜矽層。此外，第二導電類型的第一半導體層可為ρ型矽 層，以及第二導電類型的第二半導體層可為ρ型矽層。 較佳地，上述方法包括：在該基板上形成襯墊氧化膜； 在該襯墊氧化膜上形成第一氮化膜，以在形成第一柱狀矽 Q 層時用作遮罩；在該第一氮化膜上形成第一非晶矽或多晶 矽膜；在該第一非晶矽或多晶矽膜上敷設抗蝕層，並藉由 微影將第一柱狀層圖案轉移至該抗蝕層，從而形成對應於 該第一柱狀層圖案的第一抗蝕層；以及依序蝕刻該第一非 晶石夕或多晶石夕膜和第一氮化膜，以形成第一硬遮罩。 較佳地，上述方法還包括藉由利用該第一硬遮罩之乾 蝕刻製程形成該第一柱狀半導體層的步驟。 較佳地，在上述方法中，在乾钱刻期間，完全地姓刻 用作第一硬遮罩的第一非晶矽或多晶矽膜以使電漿發射強 7 321904 201039394 度（PlaSmaemiSS1〇n lntensity)發生改變，其中 發射強度可由乾_裝置偵測，且 "電水 的步驟包括偵測嗜電將癸M # 、中形成弟—柱狀矽層 任谓成]这電漿發射強度的變化，並 果決定該乾钱刻製程的終止時 了、，、'結 的高度尺寸。 以控制該弟—柱狀矽層 非曰較佳地’在上述方法中’在該絲刻製程之前的第— ❹晶頻的高度尺寸係小料第—柱㈣層的高 •較佳地’上述方法還包括犧牲氧化（saerificiaIlv lxldlzing)位於基板上的第—她料的表面，以降低充 =道㈣第-柱狀料的側壁的不規則性，同時移除該 =柱狀⑦層巾具有在該乾細彳製財植人的子 中產生的副竭Li x包蝴纽刻製程 較佳地，上述方法還包括：在具有該第一柱狀石夕層的 基板上敷設抗钱層，並藉由微影將第一平面石夕層圖宰财 域抗钱層，從而形成對應於該第-平面㈣圖案的第二 ^層；以及侧該基板以形成第—平㈣層，並移除: 弟二抗飯層0 人 _較佳地，上述方法還包括：在該第一平面石夕層和具有 弟-柱狀㈣的基板上沈積填充氧化膜；平域該殖充 化膜；以及I虫刻該填充氧化膜’以暴露該第一平面石夕層上 部白勺表面。 較佳地’上述方法還包括在該第一柱狀石夕層的側壁上 321904 8 201039394 _ 形成偏移間隔物（offset spacer)的步驟。 較佳地，上述方法中，藉由包含雜質注入製程的雜質 引入製程，在該第一平面矽層中引入第二導電類型的雜 質，其中，該第一平面石夕層含有具有偏移間隔物的該第一 柱狀矽層，從而在該第一柱狀矽層下部和第一平面矽層的 全部或上部形成第二導電類型的第一矽層。然後，蝕刻該 偏移間隔物。 較佳地，在上述方法中，該第二導電類型的第一矽層 〇 係形成於該第一柱狀矽層的下部，而該第一柱狀矽層的上 部未注入任何雜質。 較佳地，上述方法還包括：在形成於第一平面矽層上 的第一柱狀矽層的上方以及圍繞該第一柱狀矽層沈積第一 絕緣膜材料，以使沈積在第一柱狀矽層上方以及圍繞該第 一柱狀矽層下側壁所沈積的第一絕緣膜材料的厚度大於圍 繞第一柱狀矽層中間側壁/上侧壁所沈積的第一絕緣膜材 Q 料的厚度；以及蝕刻圍繞第一柱狀矽層中間側壁/上側壁的 第一絕緣膜材料，以在第一柱狀矽層上方以及圍繞第一柱 狀矽層下側壁形成第一絕緣膜，使其厚度大於後續圍繞第 一柱狀矽層形成的閘極絕緣膜的厚度。 較佳地，在上述方法中，在形成於第一平面石夕層上的 第一柱狀矽層的側壁上形成閘極絕緣膜，其中，該第一柱 狀矽層具有由氮化膜構成的第一硬遮罩，該方法還包括： 在形成閘極絕緣膜的步驟所獲得的在製結構（In-Process St rue ture )上形成第二非晶石夕或多晶石夕膜作為閘極電極材 9 321904 201039394 料，使第一柱狀矽層嵌入在内；以及藉由化學機械研磨製 程研磨該第二非晶矽或多晶矽膜，使其具有平坦的上表 面，其中，作為第一硬遮罩的氮化膜係用作化學機械研磨 終止層，俾以經提升之重現性控制研磨量。 較佳地，上述方法還包括：回蝕作為閘極電極材料的 第二非晶矽或多晶矽膜，使閘極電極形成所期望的閘極長 度；以及在回蝕第二非晶矽或多晶矽膜的步驟所獲得的在 製結構上沈積第一氧化膜，由此，該第一氧化膜可保護閘 極電極的上表面不受後續執行的濕蝕刻或乾蝕刻製程的影 響，以抑制閘極長度的變化或參差不齊，並防止閘極絕緣 膜受到閘極電極的上表面的影響而損壞。 較佳地，上述方法還包括：在第一氧化膜上形成第二 氮化膜；回蝕該第二氮化膜以形成第三絕緣膜側壁，並蝕 刻第一氧化膜；在回蝕該第二氮化膜步驟所獲得的在製結 構上敷設底部抗反射塗層（bottom anti-reflective coating ; BARC)，在該底部抗反射塗層上敷設抗钱層，並 藉由微影將閘極線路圖案轉移至該抗蝕層，從而形成對應 於該閘極線路圖案的第三抗蝕層；將該第三抗蝕層作為遮 罩，蝕刻底部抗反射塗層以及作為閘極電極材料的第二非 晶矽或多晶矽膜，以形成閘極電極體和閘極線路，該閘極 電極體和閘極線路組成閘極電極，錯由乾餘刻或濕姓刻而 部分移除第一絕緣膜，以暴露位於第一柱狀矽層下面的第 二導電類型的第一矽層的表面；移除抗蝕層和底部抗反射 塗層；在閘極電極的暴露表面以及位於第一柱狀矽層下面 10 321904 201039394 . 的第二導電類型的第一矽層的表面上形成第四氧化層；藉 由蝕刻製程移除所述位於第一柱狀矽層上方的第一氮化膜 以及圍繞第一柱狀矽層的第二氮化膜；以及移除襯墊氧化 膜、第一氧化膜和第四氧化層。 較佳地，上述方法還包括：在形成於第一平面砍層上 的第一柱狀矽層上以及圍繞第一柱狀矽層的閘極電極上形 成第三氮化膜，回蝕該第三氮化膜以分別暴露位於第一柱 狀矽層下面的第二導電類型的第一矽層的上表面以及第一 ® 柱狀矽層的上部之上表面，並形成第二絕緣膜側壁作為側 壁狀第二絕緣膜，以圍繞第一柱狀矽層的上側壁並接觸閘 極電極的上表面，以及圍繞閘極電極的側壁；藉由包含雜 質注入製程的雜質引入製程，在第一柱狀半導體層的上部 引入第二導電類型的雜質，從而在第一柱狀矽層上部形成 第二導電類型的第二矽層，並在第二導電類型的第一矽層 與第二導電類型的第二矽層之間形成第一導電類型的矽 Q 層；以及藉由濺鍍過程在第二導電類型的第一矽層和閘極 電極的暴露表面上以及第二導電類型的第二矽層的上表面 分別形成第一金屬膜，例如鎳（Ni)膜或鈷（Co)膜，並對該 第一金屬膜進行熱處理，然後移除經熱處理之膜上未反應 的部分，從而在第二導電類型的第一矽層和第二導電類型 的第二矽層上分別形成金屬半導體化合物。 較佳地，上述方法還包括：在形成於第一平面矽層上 的第一柱狀矽層上以及圍繞該第一柱狀矽層的閘極電極上 形成接觸终止層，例如氮化膜；在該接觸終止層上形成第 11 321904 201039394 三氧化膜作為層間絕緣膜，並藉由化學機械研磨製程平坦 化該第三氧化膜；藉由钱刻製程在形成於第一柱狀石夕層: 部的第二導電類型的第二碎層的上側位置處的第三氧^膜 上形成接觸孔；藉由姓刻製程在形成於第一柱狀石夕層下面 的第一平面石夕層的全部或上部的第二導電類型的第^層 的上側位置以及間極電極的上側位置處的第三氧化膜上分 別形成接觸孔；以及姓刻對應於個別之接觸孔的 層之部分。 '' 依據本發明的第二個態樣提供一種半導體裝置，包 第-平面半導體層，形成於基板上；第—柱狀半導體 該第一平面半導體層上；第二導電類型的第- 層’形成於第-柱狀半導料下抑及第—平面半 ¥體層的全部或上部；第二導電類型 成於第一柱狀丰蓽她恳AA L * 干命肢層 ^ ，肢日’的上°卩，第一導電類型的半婁體 柱狀半導體層下部上所形成的第二導電類 二體層與第一柱狀半導體層上部上所形成的第 二：第型的第二半導體層之間，·間極絕緣膜和閉極電 極，圍繞第一柱狀半導… 極雷極釦筮t 9形成，弟—絕緣膜，形成於閘 成:層之間；側壁狀第二絕緣膜，形 =二=層的上側壁並接觸閘極電極的上表 導體化人物電極和第一絕緣膜的側壁， ·以及金屬半 ==分別形成於第一平面半導趙層的 上所形成的第二導雷m -柱狀半導體層上部上所導體層的上表面以及第 厅元成的弟二導電類型的第二半導 321904 12 201039394 二面’其中，形成於閘極電極和第-平面半導體 二自、弟—絕緣膜的厚度大於圍繞第-柱狀半導體声而 形成的間極絕緣臈的厚度。 ¥體層而 括：筮_*本毛明的第二個態樣提供-種半導體裝置，包 層，形成半:::基板上;第-柱狀半導體 半導體声n + +體層上；第二導電類型的第一 ο 導體八:第Γ柱狀半導體層下部以及第一平面半 成於iΓ ^或上部；第二導電類型的第二半導體層，形 半導㈣的上部；第-導電類型的半導體 二;Πϊ 一柱狀半導體層下部上所形成的第二導電類 二導層與第—柱狀半導縣上部上所形成的第 搞R 1的第一半導體層之間；閘極絕緣膜和閘極電 :電】=一柱狀半導體層形成;第-絕緣膜，形成於間 , 平面半導體層之間；侧壁狀第二絕緣膜，形 ❹ 成為圍繞第-柱狀半導體層的上側壁並接觸所述閑極電極 的士表面，以及圍繞閘極電極和第一絕緣膜的側壁；以及 =屬=導體化合物’分別形成於第—平面半導體層的全部 $上部上所形成的第二導電類型的第—半導體層的上表面 柱狀半導體層上部上所形成的第二導電類型的第 體層的上表面’其中’形成於間極電極和第一平面 半導體層之間的第一絕緣膜的厚度大於圍繞第一柱狀半導 體層形成的閘極絕緣膜的厚度；以及在第一柱狀半導體層 =中^轴與該第—柱狀半導體層的邊緣之間的長度大於該 第-柱狀半導體層的令心軸與該第一柱狀半導體層的側壁 321904 13 201039394 /長度閑極絕緣膜厚度、閘極電極厚度以及圍繞該 閘極電極和第—絕緣膜的側壁形成_壁狀第二絕緣膜的 厚度的總和。 依據本發明的弟四個態樣提供一種半導體裝置，包 括：第一平面半導體層，形成於基板上；第—柱狀半導體 層$形成於該第一平面半導體層上；第二導電類型的第一 f導體層，形成於第—柱狀半導體層下部以及第—平面半 導體：的全部或上部；第二導電類型的第二半導體層，形 成於第一柱狀半導體層的上部；第一導電類型的半導體 層’，成於第一柱狀半導體層下部上所形成的第二導電類 ^的第-半導體層和第—柱狀半導體層的上部上所形成的 苐導電類型的第二半導體層之間；問極絕緣膜和問極電 t圍繞f —柱狀半導體層形成；第—絕緣膜，形成於閑 出電極和f —平面半導體層之間；侧壁狀第二絕緣膜，形 、為圍繞第-柱狀半導體層的上側壁並接觸閘極電極的上 :面’以及圍繞閘極電極的側壁；以及金屬半導體化合物， 成於第-平面半導體層的全部或上部上所形成的第 :導電類型的第-半導體層的上表面以及第一柱狀半導體 :上:上所形成的第二導電類型的第二半導體層的上表 '、中$成於閘極電極和第—平面半導體層之間的第 二=厚度大於圍繞第—柱狀半導體層形成的閑極絕 狀本2 及閑極電極的厚度大於形成為圍繞第一柱 導體層之上㈣並接觸閘極電極之上表㈣側壁 一 Ί緣膜的厚度。 321904 14 201039394 美板:二:？ ’依據本發明的第-個態樣的方法包括:在 ^上柱狀半導體層，並在位於該第—柱狀半導 體層下面的基板上部形成第_平面半導體層 狀半導體層的下部以及該第-平面半導體層的全部Li 形成第二導電類型的第一半導體層，·圍繞第一柱狀半= 層的下側壁以及在第一平面半導體層上方形 膜：圍繞該第一柱狀半導體層形成閉極絕緣膜和閉極電 Ο Ο :側:狀第二絕緣膜，其圍繞第一柱狀半導體層的 一並接觸間極電極的上表面，以及圍繞間極電極和第 壁；在第—柱狀半導體層的上部形成第 =的=半導體層，並在第二導電類型的第一半導體 二二^電類型的第二半導體層之間形成第一導電類型 、'冷以及在第二導電類型的第—半導體層的上表 =2:::類型的第二半導體層的上表面分別形成金 ..... '、中第一絕緣膜的厚度大於圍繞第一 柱狀半導體^ $成的μ極絕緣膜的厚度。 制、Α本發月的上述特徵得以提供一種環繞式閘極電晶體的 、法藉由該方法獲得的結構可降低源極和汲極的電 卩降低寄生電各’獲得期望的閘極長度和期望的源極和 没極組構’並錄狀半導體具有龍的直徑。 、…蓄在依據本發明之—個較佳實施例的方法中，第一柱狀 半導體層的中心轴與邊緣之間的長度大於中心轴與侧壁之 間=長度三閘極絕緣膜厚度、閘極電極厚度以及圍繞該閘 °包極和g緣膜的側壁形成的側壁狀第二絕緣膜的厚 15 321904 201039394 度的、，息和。此特徵有助一 平面半導體層的全部或上“二 -半導體層上充分形成金屬半導體化合物：=弟 柱狀半導體層下面的第％低在第一 形成的亨望-道* 半導體層的全部或上部中所 成的該弟-導電類型的第-半導體層的電阻。 依據本發明之—個較佳實施例的方法中 厚度大於圍繞第—柱狀半門^白、 需要而在閘極電極上充分形成金屬半導:m據 閑極電極的電阻。 千*體化合物，以降低 依據本發明之—個較佳實施例，上述 基板上形成襯墊氧化膜. u匕括.在 膜，以在軋化膜上形成第-氮化 r. μ 柱狀矽層時用作為遮罩；在該第一氮化 、形成第一非晶石夕或多晶石夕膜；在該第—非 ：曰 =_钱層’並藉由微影將第-柱狀層:案轉:： 形成對應於該第一柱狀層圖案的第= 曰，乂及依序_該第—非㈣或多^膜 膜’以形成第-硬遮罩。此特徵有助於 : _呈的終止時間，從而依據在後續步驟; 程的終止時間的決定而控制第一柱狀石夕層的高中^乾钱刻製 用第之:個較佳實施例，上述方法還包括藉由利 驟。在此乾_過程中，完全地關 +導=步 第一非曰石々志夕曰 叩斤两弟—硬遮罩的 夕曰曰矽膜以使電漿發射強度發生改變，其 321904 16 201039394 - 中，該電漿發射強度可由乾蝕刻裝置偵測。因此，可偵測 該電漿發射強度的變化，以基於該偵測結果決定乾飯刻製 程的終止時間，從而控制第一柱狀矽層的高度尺寸。 在依據本發明之一個較佳實施例的方法中’在乾蝕刻 製程之前的第一非晶矽或多晶矽膜的高度尺寸係小於第— 柱狀石夕層的鬲度尺寸。此特徵有助於充分決定乾钱刻製程 的終止時間。 ❹ 依據本發明之一個較佳實施例，上述方法還包括犧牲 氧化位於基板上的第一柱狀矽層的表面的步驟。此特徵有 助於降低充當通道區的第一柱狀矽層的侧壁的不規則性， 同時移除該第-柱狀石夕層中具有乾飯刻過程中植入的碳原 子的表面部分，並保護該第一柱狀石夕層不受包括後續乾钱 刻過程中產生的副產物在内的污染。 依據本發明之一個較佳實施例，上述方法還包括：在 具有第一柱狀石夕層的基板上敷設抗蝕層，並由微 〇 -平面⑦層圖案轉移至該抗兹層’從而形成對應於該第一 平面石夕層圖案的第二抗#層；以及蝕刻該基板以形成第一 平面矽層，並移除第二抗蝕層。此特徵有助於充分實現元 件間的隔離。 依據本發明之一個較佳實施例，上述方法還包括：在 第-平面石夕層和具有第-柱狀石夕層的基板上沈積填充氧化 膜，平坦化該填充氧化膜’以及姓刻該填充氧化膜，以暴 露第一平面矽層上部的表面。此特徵有助於充分實現元件 間的隔離。 321904 17 201039394 依據本發明之—個較佳實施例， —柱狀矽層的侧壁上來 法遏包括在第 於防止雜質注入；二偏移間隔物的步驟。此特徵有助 在依據本發明之—個=錄石夕層的側壁植入雜質。 雜質、'主入制“ 貫施例的方法中，藉由包含 雜負庄入製程的雜質“製程，在第一平 曰由= —導電類型的雜質，i中， 曰中引入第 從而在第一柱妝欲/、第夕層具有偏移間隔物， 成第二導電類型第一平面發層的全部或上部形 徵有助於有效形成第二導電類型的第一石夕層。 匕特 在依據本發明之一個較佳實施例的方法中 f型的苐1層形成於第-柱狀㈣的下部，而 =的上:未^任何雜質。此特徵有利於最= 行雜=上^外臥第—柱狀石夕層之第一平面石夕層分別進 、二μ入衣程的條件，以抑制短通道效應，減少漏電流。 开;成於Ϊ 之—錄佳實闕，上財輯包括··在 =成於广平面石夕層上的第—柱㈣層的上方以及 2柱狀石夕層沈積第一絕緣膜材料，以使沈積在第-柱狀 曰上方以及_該第—柱狀發層下側壁所沈 =材料的厚度大於圍繞第一柱狀術中間側丄： 土所沈積的第-絕緣膜材料的厚度；以及蝕刻圍繞第一柱 狀石夕層之中間側壁/上側壁的第一絕緣膜材料，以在第一柱 狀石夕層上方以及圍繞第—柱狀梦層下侧壁形成第一絕緣 膜:其厚度大於後續圍繞苐一柱狀石夕層形成的閑極絕緣膜 的厚度。此特徵有助於降低閘極_源極寄生電容。 、 321904 18 201039394 < 在依據本發明之一個較佳實施例的方法中，在形成於 第一平面矽層上的第一柱狀矽層的側壁上形成閘極絕緣 膜’其中，該第一柱狀石夕層具有由氮化膜構成的第一硬遮 罩’該方法還包括：在形成閘極絕緣膜的步驟所獲得的在 製結構上形成第二非晶矽或多晶矽膜作為閘極電極材料， 使第一柱狀矽層嵌入在内；以及藉由化學機械研磨製程研 磨該第一非晶石夕或多晶石夕膜，使其具有平坦的上表面。根 據此特徵’作為第一硬遮罩的氮化膜係用作為化學機械研 ® 磨的終止層，俾以經提升之重現性控制研磨量。 依據本發明之一個較佳實施例，上述方法還包括：回 餘作為閘極電極材料的第二非晶矽或多晶矽膜，使所述閘 極電極形成所期望的閘極長度；以及在回蝕第二非晶矽或 多晶矽膜的步驟所獲得的在製結構上沈積第一氧化膜。根 據此特徵’該第一氧化膜可保護閘極電極的上表面不受後 續執行的濕蝕刻或乾蝕刻製程的影響，以抑制閘極長度的 〇變化或參差不齊，並防止閘極絕緣膜受閘極電極的上表面 的影響而損壞。 依據本發明之一個較佳實施例，上述方法還包括：在 第一氧化膜上形成第二氮化膜；回蝕該第二氮化膜以形成 第二絕緣膜側壁，並蝕刻第一氧化膜；在回蝕該第二氮化 膜步驟所獲得的在製結構上敷設底部抗反射塗層（b〇tt〇jn anti reflective coating ; BARC)，在該底部抗反射塗層 上敷設抗蝕層，並藉由微影將閘極線路圖案轉移至該抗蝕 層，從而形成對應於該閘極線路圖案的第三抗蝕層；將該 19 321904 201039394 第三抗蝕層作為遮罩，蝕刻底部抗反射塗層以及作為問極 電極材料的第二非晶矽或多晶矽膜，以形成閘極電極體和 閘極線路，該閘極電極體和閘極線路組成閘極電極；藉由 乾蝕刻或濕蝕刻而部分移除第一絕緣膜，以暴露位於第一 柱狀矽層下面的第二導電類型的第一矽層的表面；移除抗 蝕層和底部抗反射塗層；在閘極電極的暴露表面以及位於 第一柱狀矽層下面的第二導電類型的第一矽層的表面上形 成第四氧化層；藉由蝕刻製程移除位於第一柱狀矽層上方 的第一氮化膜以及圍繞第一柱狀矽層的第二氮化膜^以及 移除襯墊氧化膜、第-氧化膜和第四氧化層。此特徵有助 於圍繞第一柱狀矽層形成閘極電極。 入依據本發明之一個較佳實施例，上述方法還包括：在 形成於第-平面石夕層上的第—柱狀石夕層上以及圍繞第一柱 狀石夕層的閘極電極上形成第三氮化膜，回飯該第三氮化膜 以分別暴露位於第-柱狀石夕層下面的第二導電類型的第一 =層的上表面以及第_柱狀々層的上部之上表面，並形成 弟-絕緣膜側壁作為側壁狀第二絕緣膜，以圍繞第一柱狀 :夕層的上㈣並接觸難電極的上表面，以及圍繞間極電 =側壁，错由包含雜質注人製程的雜質引人製程 二= 夕層的上部引入第二導電類型的雜質，從而在第一 ^狀石夕層上部形成第二導電類型的第二石夕層，並在第導 -導電類㈣欲/.、、一+導電眉型的第二石夕層之間形成第 s，以及藉由濺鍍過程在第二導電類型的 夕層和閑極電極的暴露表面上以及第二導電類型的第 321904 20 201039394 . 二矽層的上表面分別形成第一金屬膜，例如鎳（Ni)膜或鈷 (Co)膜，並對該第一金屬膜進行熱處理，移除經熱處理之 膜上未反應的部分，從而在第二導電類型的第一矽層和第 二導電類型的第二矽層上分別形成金屬半導體化合物。依 據此特徵，閘極電極以及形成於第一柱狀矽層下面的第二 導電類型的第一矽層和形成於第一柱狀矽層上部的第二導 電類型的第二矽層係彼此藉由第二絕緣膜側壁而隔離，以 防止彼此之間由於金屬半導體化合物而發生短路。此外， ® 第一柱狀矽層的上側壁係由第二絕緣膜側壁覆蓋，以防止 金屬半導體化合物形成於該第一柱狀矽層的上側壁上。 依據本發明之一個較佳實施例，上述方法還包括：在 形成於第一平面矽層上的第一柱狀矽層上以及圍繞該第一 柱狀〗夕層的閘極電極上形成接觸終止層，例如氮化膜；在 該接觸終止層上形成第三氧化膜作為層間絕緣膜，並藉由 化學機械研磨製程平坦化該第三氧化膜；藉由蝕刻製程在 Q 形成於第一柱狀矽層上部的第二導電類型的第二矽層的上 侧位置處的該第三氧化膜上形成接觸孔；藉由蝕刻製程在 形成於第一柱狀矽層下面的第一平面矽層的全部或上部的 第二導電類型的第一矽層的上側位置以及閘極電極的上側 位置處的該第三氧化膜上分別形成接觸孔；以及蝕刻對應 於個別之接觸孔的接觸終止層之部分。此特徵有助於降低 接觸電阻。 依據本發明的第二個態樣的半導體裝置包括：第一平 面半導體層，形成於基板上；第一柱狀半導體層，形成於 21 321904 201039394 ^平面半‘體屬上；第二導電類型 形成於第-柱狀半導體層下部以及第 ^=層， 部戋上邱.坌-措； 牛¥體層的全 ^ σ ， v電類型的第二半導體層，形成於第, 帽的上部;第—導電類型的半導 主 1大!導體層下部上所形成的第二導電類型的第—半= ΐί體=導:層上部上所形成的第二導電類型的第： W曰之間，閘極絕緣膜和閘極電極 =;第-絕緣膜，形成於間極電極和第 ^ 3 ’側壁狀第二絕緣膜，形成為圍繞第—柱狀 層的上側壁並接觸閘極電極的上表面，以及圍 和第-絕緣膜的側壁；以及金屬半導 凡電極 於第-平面半導體層的全部或上部上:形:的第成 =-半導體層的上表面以及第一柱狀半導體 所形成的第二導電類型的第二半導體層的上表面， 極紐和第—平面半導體層之_第—絕緣膜的 X於圍繞第一柱狀半導體層而形成的閘極絕緣膜的厚 沒0 在根據本發明之第二態樣的該半導體裝置中 :::第-柱狀半導體層下面的第一平面半導體層的：部 或部的弟二導電類型的第一半導體層、閘極電極，以及 ㈣第-柱狀半導體上部的第二導電類型的第二半導❹ 施加不同的電壓。此外，可降低位於第一柱狀半導體層; =的第-平面半導體層的全部或上部的第二導電類型^第 一半導體層以及位於第一柱狀半導體層上部的第二導電類 321904 22 201039394 型的第二半導體層的電阻，並降低閘極-源極寄生電容。 發明的第三個態樣的半導體裝置包括： 層，形成於基板上；第—柱狀半導體層，形成於 ;;】：：面：導體層上;第二導電類型的第一半導體層， 部ΐ:ΓΠ，τ部以及第一平面半導體層的全 狀=广 型的第二半導體層，形成於第-柱 Ο Ο 一4 θ的上部，第一導電類型的半導體層，形成於第 ❹Γ半導體層下部上所形成的第二導電類型的第一半導 曰柱狀半導體層上部上所形成的第二導電類型的 弟-+導體層之間；閘極絕緣膜和閘極電極，圍 狀石夕層形成；第-絕緣膜，形成於閘極電極和第一平 導體層之間；側壁狀第二絕緣膜，形成為圍繞第-柱狀半 側壁並接觸間極電極的上表面，以及圍繞閘極 電極和第-絕緣膜的側壁；以及金屬半導體化合物，分別 形成於第—平面半導縣的全㈣上部上卿成的第二導 型的第一半導體層上所形成的上表面以及第-柱狀半 導體層上部上所形成的第二導電類型的第二半導體層的上 表面’其中’形成於閘極電極和第一平面半導體層之 ，一絕緣膜的厚度大於圍繞第—柱狀半導體層形成的閑極 絶緣膜的厚度；以及第一柱狀半導體層的中心轴盘邊緣之 間的長度大於中心軸與側壁之間的長度、閘極絕緣膜厚 度、間極電極厚度以及圍繞該閘極電極和第一絕緣膜的侧 壁形成的側壁狀第二絕緣膜的厚度的總和。 在依據本發明之第三態樣的半導體裝置中，除上述依 321904 23 201039394 康本月第、樣的半導體裝置的優點外，金屬半導體化 合物:充分形成在橫臥於第—柱狀半導體層下面的第一平 面半W層的全部或上部的第二導電類型的第—半導體層 上，以降低該第二導電類型的第一半導體層的電阻。 依據本發明的第四態樣的半導體裝置包括：第一平面 半導體層，形成於美杯卜.# 第-平面半導體層：;第:二二導體：，形成於該 ' 弟—令電類型的弟—半導體層，形 2 Ά體層下部以及第一平面半導體層的全部 或上部，第二導電類型的_ 矽層m “ ，成於第一柱狀 夕曰的上# ϋ電類型的半導體層， !導體層下部上所形成的第二導電類型的第—半!體;： 部上所形成的第二導電類_二 柱狀石丄/甲極％緣膜和閘極電極，形成為圍繞第- 半導❹ΐ.’第—絕膜，形成於間極電極和第一平面 曰之日，側壁狀第二絕緣膜，圍繞第-柱狀石夕声的 上側壁並接觸閘極電極 曰勺 辟.α&入上表面，以及圍繞閘極電極的側 ^以及金屬丰導體化合物，分別形成於第一平面 曰的全部或上部上所形成的第 _ 的上表面以及第一柱狀半導静==的第- +導體層 類型的第二半導體層的=層=上所形成的第二導電 第一平面半導體層之間的於間極電極和 ,、七緣膜的厚度大於圍繞第一 :夕層形成的閘極絕緣膜的厚度；以及閘極 ==一柱狀半導體層之上側壁並接觸閘極ΐ 極上表面的側壁狀第二絕緣膜的厚度。 ^極冤 32] 904 24 201039394 在依據本發明之第四態樣的半導體裝置中，除上述依 據本發明之第三態樣的半導體裝置的優點外，該半導體裝 置的金屬半導體化合物可根據需要充分形成於閘極電極 上，以降低該閘極電極的電阻。 【實施方式】 第41圖（a)係顯示依據本發明一實施例藉由環繞式閘 極電晶體製造方法獲得的腿0S(N-channel metal oxide semiconductor ; N通道金屬氧化物半導體）型環繞式閘極 〇 電晶體的俯視圖，第41圖（b)為第41圖（a)沿A-A’的剖視 圖。下面參照第41圖（a)和第41圖（b)描述腿0S型環繞式 閘極電晶體的結構。 第一平面矽層112為第一平面半導體層，形成於矽基 板110上，第一柱狀矽層113為第一柱狀半導體層，形成 於第一平面矽層112上。源極擴散層200為第二導電類型 的第一半導體層，形成於第—柱狀矽層113的下部和平面 ❹ 矽層II2的上部（或全部），汲極擴散層2〇1為第二導電類 型的第二半導體層，形成於柱㈣層ιΐ3的 主體部分309為第〜道 導電類型的半導體層，形成於源 極擴散層200與及極擴散層 層2。。形成於第-柱狀” ，其中，該源極擴散 上部（或全部），該汲極撝散、^和平面矽層112的 〃散層如形成於柱狀梦層113的 閉極絕緣 321904 25 201039394 路141b)係圍繞第一柱狀矽層113形成。 另外，第-絕緣層303形成於閘極電才亟141和源極擴 散層200之間，由厚度大於閘極絕緣膜124的氧化膜: 藉由在閘極電極⑷和源極擴散層2〇〇之間形成第絕緣 層303，亦即厚度大於閘極絕緣膜124的氧化膜，可降低 閘極-源極寄生電容。 一第二絕緣膜側壁134,亦即側壁狀第二絕緣膜，係圍 繞第-柱狀石夕層113的上側壁並接觸問極電極⑷（問極電 極體141a)的上表面而形成；而第二絕緣膜側壁133，亦即 側壁狀第二絕緣膜，係圍繞祕電極141的側壁而形成。 金屬半導體化合物153形成於源極擴散層2〇〇的上表 面’而金屬半導體化合物152形成於沒極擴散層2〇1的上 表面。另外，金屬半導體化合物151形成於閘極電極141 的上表面。 接觸174形成於源極擴散層2〇〇(金屬半導體化合物 153)上，接觸Π3形成於汲極擴散層2〇1 (金屬半導體化合 物152)上。另外，接觸172形成於閘極線路141b(金屬半 導體化合物151)上。 第42圖為第41圖（a)沿Β-β’的剖視圖。金屬半導體 化合物153可用來降低源極區的電阻。為了在源極擴散層 2〇〇中形成金屬半導體化合物153，第42圖的結構需滿足 下列條件方程式（1):
Wa > Wp + Wox + Wg + Ws (1) 其中，Wa為第一柱狀矽層113的中心軸與源極擴散層2〇〇 321904 26 201039394 _ 的邊緣之間的距離；
Wp為第一柱狀矽層113的中心軸與側壁之間的距離；
Wox為閘極絕緣膜124的厚度（第一柱狀矽層113);
Wg為閘極電極141的寬度（厚度）（閘極電極體141a);以及 Ws為第二絕緣膜側壁133(亦即第二絕緣膜）的寬度（厚 度）。 金屬半導體化合物151可用於降低閘極區的電阻。為 了在閘極電極141中形成金屬半導體化合物151，第42圖 〇 的結構需滿足下列條件方程式（2):
Wg > Ws (2) 其中，Wg為閘極電極141(閘極電極體141a)的寬度，Ws為 第二絕緣膜側壁134(亦即第二絕緣膜）的寬度。 滿足條件方程式（1)和（2)的結構可形成金屬半導體化 合物151、152、153，以降低閘極電極、汲極區和源極區 的電阻，而增加導通電流。 q 在源極擴散層200和汲極擴散層201分別連接至接地 (GND)電位和電源（Vcc)電位的前提下，藉由將0至Vcc的 電位施加於閘極電極141，該環繞式閘極電晶體可執行電 晶體操作。 在第一柱狀石夕層113上部形成的擴散層以及在第一柱 狀矽層113下部和平面矽層112的上部（或全部）形成的擴 散層可分別是源極擴散層和汲極擴散層。 參照第1圖（a)至第41圖（b)，以下將描述依據本發明 之一個實施例的環繞式閘極電晶體製造方法。第1圖（a) 27 321904 201039394 其中，第1圖至第4〗图X万忐的各個步驟， 為⑻的圖為相續 為⑷的圖為俯視圖，後綴 ⑷至第心圖(心以^^ 定義。下5、（件㈣㈣元件符號或代碼 ;J4]:將第1圖(綱！_的組合直 「第41圖」。 圖(b)的組合分別稱作「第i圖」至 •^切ΐ ^ ’切基板11G上職婦減膜121。 圖，在襯墊氧化膜⑵上形成第—氮化膜 14〇 鼠化膜130上形成第一非晶石夕或多晶石夕膜 、第3圖’在第一非晶石夕或多晶石夕膜140上敷設 :而二Γ藉由微影將第—柱狀層圖案轉移至該抗蝕層， 仗而：成，於該第一柱狀層圖案的第—抗戰i。曰 二A第4圖’依序餘刻第一非晶石夕或多晶石夕膜140 化ί=化膜13G，以形成第—硬遮罩，接著_襯墊氧 =參照第5圖’移除第—抗姓層3〇1。 二“、、第6圖’利用由第—非晶石夕或多晶梦膜⑽和 氮化膜130的個別剩餘部分組成的第一硬遮罩乾钱刻 板丄ίο ’從而形成第—柱狀矽層113。在該乾蝕刻期間 ^ ^第非μ矽或多晶矽膜14〇。在此情況下，當完全 =第非晶石夕或多晶石夕膜14Q日寺，可由乾#刻裝置债測 、％水發射強度（plasma emkdon intenshy)係發生改 321904 28 201039394 . 變。因此，乾蝕刻製程的終止時間可藉由偵測電漿發射強 度的變化來確定，以穩定地控制第一柱狀矽層113的高度 尺寸，而與I虫刻速率無關。 為利用上述終止時間偵測技術，在用以形成第一柱狀 矽層113的乾蝕刻製程之前的第一非晶矽或多晶矽膜140 的厚度（高度尺寸）須小於第一柱狀矽層113的厚度。 請參照第7圖，分別犧牲氧化第一柱狀矽層113和矽 基板110的表面以形成犧牲氧化膜123，從而降低充當通 ❹ 道區域的第一柱狀矽層113的側壁的不規則性，並移除第 一柱狀矽層113和矽基板110上具有乾蝕刻製程中注入的 碳以及其他原子的表面部分（亦即矽表面）。 請參照第8圖，在第7圖的結構上敷設抗蝕層，並藉 由微影將第一平面矽層圖案轉移至該抗蝕層，從而形成對 應於該第一平面矽層圖案的第二抗蝕層150。上述藉由犧 牲氧化作用形成於第一柱狀矽層113和矽基板110上的犧 q 牲氧化膜123可保護矽表面不受污染，例如不會被隨後的 乾蝕刻製程中產生的副產品污染。 請參照第9圖，乾蝕刻矽基板110以形成第一平面矽 層 112。 請參照第10圖，移除第二抗蝕層150。 請參照第11圖，在第10圖的結構上沈積填充氧化膜 120,並將其平坦化以使其表面與第一氮化膜130的上表面 齊平。 請參照第12圖，蝕刻填充氧化膜120以暴露第一平面 29 321904 201039394 矽層112的上部表面。 凊I照第13圖，在第一柱狀矽層113的側壁上形成偏 移間隔物（offset spacer)3〇7，以在源極注入（如 wplant)中保護該第—柱狀矽層。請參照第14圖，在第— 平面矽層112中注入雜質例如砷（As)或碌（p)，以在第一柱 狀石夕層113的下部和第一平面石夕層112白勺上部（或全部）形 成源極擴散層200 ’該源極擴散層200為第二導電類型的
夸^層D 此步驟中，形成於第一柱狀石夕層113上方的第一氮化 膜130阻止雜質注人第—柱狀#層113的上部。用於在第 —平面碎層112的上部（或全部）形成源極擴散層糊而進 2雜貝注人㈣於在第—柱狀抑113的上部形成沒極 :政層201而進行的雜質注入係彼此獨立執行，以方便各 冷貝/主人ir、件的取佳化，從而限制短通道效應，減少漏電 5月夢照第15圖，钱刻偏移間隔物307。 請參照第16圖，在第15圖 Π 200 第-柱絕緣膜材料303的厚度較厚，而圍繞 =柱狀石夕層113的中間側壁 材料303的厚度較薄。 4成的弟絕緣膜 請參照第17圖，韻列剧Μ哲t 壁/上#/辟Μ筮奶 χ圍'兀弟一柱狀矽層113的中間側 ㈣H緣臈材咖。較佳地，_製程為 321904 30 201039394 ' 二刻(iS0tr0picetching)製程。㈣面所述，圍繞 狀石夕層113的下側壁以及在源極擴散層2GG上方和 ^ m狀夕層113上方形成的第一絕緣膜材料303的厚度 二而圍繞第一柱狀矽層113的中間側壁/上側壁形成的 /緣膜材料3G3的厚度較薄。因此，即使在侧製程 之後、，仍會留下部分圍繞第一柱狀矽層113的下側壁以及 位於源極擴散層200上方和第-柱狀石夕層II3上方的第一 ❹’’緣膜材料3〇3(將第一柱狀石夕層113上方存留的第一絕緣 膜材料303部分稱作“絕緣膜306”）。所保留的圍繞第一 柱狀矽層113的下側壁以及位於源極擴散層2〇〇上方的第 一絕緣膜材料303的厚度大於後續形成於源極擴散層2〇〇 和間極電極141之間的閘極絕緣膜124的厚度。此第一絕 緣膜材料303可降低在源極擴散層200與隨後形成的閘極 電極141之間的寄生電容。 可藉由在第15圖的結構上沈積絕緣膜並平坦化該絕 〇緣膜’使其與第一氮化膜130之上表面齊平並蝕刻該絕緣 膜’從而形成位於第一平面矽層112(源極擴散層200)和後 續形成的閘極電極141之間的第一絕緣膜303。 請參照第18圖，在襯墊氧化膜121的側壁和第一柱狀 石夕層113的中間侧壁/上侧壁上形成閘極絕緣膜124，例如 氧化臈或氮氧化矽膜。請參照第19圖’形成第二非晶矽或 多晶石夕膜141，使第一柱狀矽層113嵌入其中，該第二非 晶石夕或多晶矽膜141為閘極導電膜。 请參照第20圖，藉由化學機械研磨（chemical 31 321904 201039394 mechan i ca 1 po 1 i sh i ng ; CMP)製程研磨第二非晶石夕或多晶 矽膜141，使其具有與第一氮化膜130的上表面齊平的平 坦上表面。在該化學機械研磨製程中，可利用第一氮化膜 130，亦即第一硬遮罩，作為化學機械研磨終止層，俾以提 升可重現性（reproducibi 1 ity)控制研磨量。 請參照第21圖，回蝕（etch back)第二非晶矽或多晶 矽膜141，即閘極導電膜，以確定閘極長度。 請參照第22圖，在第21圖的結構上沈積第一氧化膜 125，並在第一氧化膜125上沈積第二氮化膜131。第一氧 化膜125將保護隨後形成的閘極電極141的上表面不受後 續步驟中執行的濕蝕刻或乾蝕刻製程的影響，以抑制閘極 長度的變化並防止閘極絕緣膜124受隨後形成的閘極電極 141的上表面的影響而損壞。 請參照第23圖，回蝕第二氮化膜131以形成第三絕緣 膜侧壁。在此製程中，還蝕刻第一氧化膜125。該第三絕 緣膜側壁的厚度將決定隨後形成的閘極電極體141a的厚 度。因此，可藉由調整第二氮化膜131的厚度和回蝕製程 的條件而使隨後形成的閘極電極主體141a獲得期望的厚 度。 請參照第24圖，在第二非晶矽或多晶矽膜141，即閘 極導電膜中注入雜質，例如磷（P)。 請參照第25圖，在第24圖的結構上敷設底部抗反射 塗層（bottom anti-ref lective coating ; BARC) 161。接著， 在底部抗反射塗層161上敷設抗蝕層，並藉由微影將閘極 32 321904 201039394 線路圖案轉移至該抗蝕層，從而形成對應於該閘極線路圖 案的第三抗蝕層160。 請參照第26圖，利用第三抗蝕層160作為遮罩來蝕刻 底部抗反射抗蝕層161以及第二非晶矽或多晶矽膜141(即 閘極導電膜從而形成由間極電極體141 a和間極線路 141 b組成的閘極電極141。 請參照第27圖，藉由乾蝕刻或濕蝕刻製程而部分移除 第一絕緣層3 0 3 ^以暴露源極擴散層2 0 0。 請參照第28圖，移除第三抗蝕層160和底部抗反射塗 層161，在閘極電極141和源極擴散層的暴露表面上形成 第四氧化層305，以在隨後移除第一氮化膜130和第二氮 化膜131的製程中保護閘極電極141。 請參照第29圖，藉由乾蝕刻或濕蝕刻製程移除第一柱 狀矽層113上方的第一氮化膜130和圍繞第一柱狀矽層113 的第二氮化膜131。 請參照第30圖，移除襯墊氧化膜12卜第一氧化膜125 和第四氧化層305。 請參照第31圖，在第30圖的結構上形成第三氮化膜 132。 請參照第32圖，回蝕第三氮化膜132，以分別暴露出 源極擴散層200和第一柱狀矽層113的上表面，並圍繞閘 極電極141的側壁和第一柱狀矽層113的上側壁分別形成 第二絕緣膜側壁133和第二絕緣膜侧壁134，即側壁狀第 二絕緣膜。第二絕緣膜侧壁133、134隔離閘極電極141與 33 321904 201039394 源極擴散層200以及後續形成於第一柱狀矽層113上部的 汲極擴散層201，以防止閘極電極141與源極擴散層200 以及汲極擴散層201之間由於後面將提到的金屬半導體化 合物而發生短路。此外，覆蓋第一柱狀石夕層113的上側壁 的第二絕緣膜側壁134可避免後續步驟中在第一柱狀矽層 113的上侧壁形成金屬半導體化合物。 請參照第33圖，藉由包含雜質注入製程的雜質引入製 程而將磷（P)或砷（As)等雜質引入第一柱狀矽層113的上 部，從而在第一柱狀矽層113的上部形成汲極擴散層201。 位於源極擴散層200和汲極擴散層201之間的部分第一柱 狀矽層113係形成為主體部分309，其為第一導電類型的 半導體層。 請參照第34圖，藉由濺鍍製程在源極擴散層200和閘 極電極141的暴露表面上以及汲極擴散層201的上表面上 分別形成第一金屬膜，例如鎳（Ni)膜或鈷（Co)膜。接著， 熱處理該第一金屬膜，並移除未反應的部分，從而在閘極 電極141、汲極擴散層201和源極擴散層200上分別形成 金屬半導體化合物151、金屬半導體化合物152和金屬半 導體化合物153。 在圍繞第一柱狀矽層113的閘極電極141上形成的金 屬半導體化合物151可降低閘極電極141的電阻。只要閘 極電極141的寬度Wg和第二絕緣膜側壁134的寬度Ws滿 足條件：Wg>Ws，並且閘極電極141的上表面暴露，就可在 閘極電極141上形成金屬半導體化合物151。 34 321904 201039394 請參照第35圖，在第34圖的結構上形成接觸終止層 13 5，例如氮化層。 請參照第36圖，在第35圖的結構上形成層間絕緣膜 126，即第三氧化膜，然後藉由化學機械研磨製程將其平坦 化。 請參照第37圖，藉由蝕刻製程在第一柱狀矽層113上 部的汲極擴散層201的上侧位置處的層間絕緣膜126中形 成接觸孔。接觸孔的蝕刻製程係由接觸終止層135終止。 D 請參照第38圖，藉由蝕刻製程在閘極線路141b和源 極擴散層200的上側位置處的層間絕緣膜126中形成兩個 接觸孔。各接觸孔的蝕刻製程係由接觸終止層135終止。 請參照第39圖，蝕刻對應於各接觸孔的接觸終止層 135之部分。 請參照第40圖，在各接觸孔的内周表面上形成阻擋金 屬膜171，例如鈕（Ta)膜或氮化钽（TaN)膜。接著，藉由濺 q 鑛或電鐘製程在阻擋金屬層171上形成金屬膜，例如銅（Cu) 膜，並經過化學機械研磨製程形成三個分別對應於閘極線 路141b、汲極擴散層201和源極擴散層200的接觸部（接 觸栓塞）172、173、174。阻擋金屬膜171可採用鈦（Ti)膜 或氮化鈦（TiN)膜，也可使用鶬（W)膜，另外還可使用含銅 合金膜。 請參照第41圖，在第40圖的結構上形成阻擋金屬膜 175，例如叙（Ta)膜或氮化组（TaN)膜。接著，在阻擔金屬 膜175上形成金屬膜176。然後，微影阻擋金屬膜175和 35 321904 201039394 形成三個分別對應於接觸部i72、m、 174的弟一層線路177、17δ、】79 氮化欽嶋膜，也可使用:：。175可核用 【圖式簡單說明】 、 :裝置 第1圖（a)為依據本發明之 的#方本“ 之個贫施例的半 的Ik方法令的—個步驟的俯視圖。 ::圖⑻為第1圖(a)沿“，的剖視圖。
第2圖⑷為所述方法中 S 第2圖⑹為第…、乂驟的俯視圖。 口⑼馮弟2圖（_Α—A，的 第3圖⑷為所述方 。見圖 第3圖⑹為第3圖⑽A固；^的俯視圖。 M dmr ^ 口⑻，口 A~A的剖視圖。 弟4圖（a)為所述方法中— m ά mrh\^ ^ 1固步驟的俯視圖。 弟4圖㈦為第4圖⑷沿“，的侧 第5圖（a)為所述方法 視圖 第5圖⑹為第5圖(a)沿二步^^^ 第6圖⑷為所述方法中=視圖。 第6圖⑻為第6圖 的俯視圖。 第7圖⑷為所述方法;1A~A’的剖視圖。 第7圖⑻為第7圖（#步驟的俯視圖。 吗沿 Α~·Α，AA 山， 第8圖（a)為所述方法中—A A的剖視圖。 第8圖⑹為第8圖岭;1步驟的俯視圖。 第9圖（a)為所述方法中σ—Α〜Α’的剖視圖。 第Θ圖（b)為第9圖^—個步驟的俯視圖。 Μ ⑻沿 Α~Α，^ 第10圖（a)為所述方、1 A的剖視圖。 决中一個步驟的俯視圖。 3219〇4 36 201039394 第10圖（b)為第10圖⑷沿α、α，的 ⑼圖⑷為所述方法中 二圖。 ^ 11 PI rh^i ^ 1, 的俯視圖 第11圖〇〇為弟llma)q 第12圖⑷為所逃方法中一個=圖0 第12圖⑻為第12圖(―,二圖
Ο 第13圖⑷為所述方法中-個牛藤 圖 第為第13圖⑻沿二驟的:俯視圖 弟14圖（a)為所述方法中一 第Μ圖⑹如4w(a)^，=俯視圖 第15圖⑷為所述方法中-個步二= 第15圖⑸為第15圖( ㉝的俯視圖 第16圖⑷為所述方法中二〜“勺剖視圖。 第16圖⑻為第16圖(幻沿二驟的俯視圖 第17圖⑷為所心& 白勺剖視圖。 第17圖(b)為第17圖(&)沿二驟的俯視圖 第18圖⑷為所述方法中 的剖視圖。 第則⑻為第18圖（加=，帮的俯視圖 第19圖（a)為所述方 的剖視圖。 第19圖㈦為第19圖(心：固：驟的俯視圖 第20圖（a)為所述方二A〜A的剖視圖。 第20_為第2〇圖(心;”固：驟的俯視圖 第21圖⑷為所述方法 :剖視圖。 第21圖（b)為第21圖广v個步驟的俯視圖， 第22圖⑷為所述‘m’的剖視圖。 <口步驟的俯視圖， 201039394 第22圖⑻為第22圖（&)沿八 第23圖（a)為所述方 勺纠視圖。 第23圖（b)為第23圖 固步驟的俯視圖 第24圖（a)為所述方法D'A白勺剖視圖。 第24圖⑻為第24 固：驟的俯視圖 第25圖⑷為所述方法“二:剖視圖。 第25圖⑻為第25 ^的俯視圖 第26圖⑷為所述方法中)：，㈣視圖。 第26圖（b)為第26圖（固步驟的俯視圖 第27圖⑷為所述方：中::：的剖視圖。 第27圖（b)為第v、 V驟的俯視圖 第28圖⑷為所述方剖視圖。 第29圖⑷為所述方法中tA〜A白勺剖視圖。 第29圖⑸為第29 固：驟的俯視圖 第㈣⑷為所述方法令):=:剖視圖。 第30圖⑻為第3〇 /驟的俯視圖 第_為所述方法中)=:剖視圖。 第31圖⑹為第31圖（ V驟的俯視圖 第32圖⑷為所述方2〜A的剖視圖。 第32圖⑻為第32圖（&)/步驟的俯視圖( 第33圖⑷為所述方法二個^剖視圖。 第33圖⑻為第33 '驟的俯視圖。 第_為所述方法中)=:剖視圖。 们步驟的俯視圖。 201039394 Ο 圖 圖 Ο 圖 第34圖（b)為第3 第鳩)為所逃方法中:二驟的剖視圖。 第娜)為第35圖⑷沿圖。第36圖（a)為所述方法中 、口^視圖。 第36圖⑻為第36圖⑷以；^的俯視圖。第37圖⑷為所述方法(中)二二的剖視圖。 第卿)為第3:^第38圖㈤為所述方法的剖視圖。 第38_為第38_ 7的俯_。 第圖⑷為藉由所述方树得的半導财置的俯視 ⑻為第39圖⑷沿“，的剖視圖。 為藉由所述方法獲得的半導體裝置的俯視弟40圖⑸為第4〇圖(a)沿“，的剖視圖。 第41圖⑷為藉由料方法獲得料導體裝置的俯視 第41圖⑹為第心圖⑷沿A-A，的剖視圖 第42圖為第41圖（a)沿B-B，的剖視圖。 【主要元件符號說明】 110矽基板 112 第一平面秒層 113 第一柱狀矽層 120 填充氧化膜 平面矽層 柱狀矽層 121 襯墊氧化膜 321904 39 201039394 123 犧牲氧化膜 124 閘極絕緣膜 125 第一氧化膜 126 層間絕緣膜 130 第一氮化膜 131 第二氮化膜 132 第三氮化膜 133 第二絕緣膜側壁 134 第二絕緣膜側壁 135 接觸終止層 140 第一非晶矽或多晶矽膜 141 閘極電極 141a 閘極電極體 141b 閘極線路 150 第二抗蝕層 151 金屬半導體化合物 152 金屬半導體化合物 153 金屬半導體化合物 160 第三抗蝕層 161 底部抗反射塗層 171 阻擋金屬膜 172 接觸部 173 接觸部 174 接觸部 175 阻擋金屬膜 176 金屬膜 177 第一層線路 178 第一層線路 179 第一：層線路 200 源極擴散層 201 汲極擴散層 301 第一抗钱層 303 第一絕緣層、第一絕緣膜材料 305 第四氧化層 306 絕緣膜 307 偏移間隔物 309 主體部分 40 321904

Claims (1)

  1. 201039394 七、申請專利範圍： 1· 一種半導體裝置的製造方法，包括如下步驟： 在基板上开>成第一柱狀半導體層，並在位於該第一 柱狀半導體層下面的該基板之上部形成第一平面半導 體層； 在該第一柱狀半導體層的下部以及該第一平面半 導體層的全部或上部形成第二導電類型的第一半導體 層； 圍繞該第一柱狀半導體層的下側壁以及在該第一 平面半導體層上方形成第一絕緣膜； 圍繞該第一柱狀半導體層形成閘極絕緣膜和閘極 形成側壁狀第二絕緣膜，其圍繞該第一柱狀半導體 ㈣並接觸該閘極電極的上表面，以及圍繞該= 極電極和該第一絕緣膜的側壁；
    型的狀半導體層的上部形成該第二導電類 ::第二導電類型的該第二半導體層丄: 導电頰型的半導體層；以及 及該導電類型的該第一半導體層的上表面以 成金導體rm㈣二半導體層的上表面分別形 導體層形柄該咖柱狀半 321904 41 201039394 2. 如申請專利範圍第1項之方法，苴中， 體層的中心轴與該第一柱狀半導體層：邊::導 度大於该弟-柱狀半導體層的該由、 間極電極的厚度以及圍繞該間極電極和子度= 的該側壁形成的該側壁狀第二絕緣 弟、、·緣膜 =申請專利卿】項之方法，其中，該 和。 度大於圍繞該第一柱狀半導體層的上惻壁並;=厚 極電極的卜矣而二n u 土亚铋觸該閘 表面而形成的該側壁狀第二絕 4.如申請專利範圍帛1項之方法，其巾：、萬度。 該第-平面半導體層為第一平面石夕層. 該第—柱狀半導體料第-柱狀石夕層； 的=第—導電類型的該半導體層為該第—導電類型 該第二導電類型的該第 頰型的第一矽層；以及 干彳遐層马该第二導電 該第二導電類型的該第_ 類型的第二矽層。 弟體層為該第二導電 5·如申請專利_第4項之方法，直中. 雜^第—導電類型的該半導體層為P型料或非推 及/第電類型的該第一半導體層為η型石夕層；以 第V電類型的該第二半導體層為。型矽層。 321904 42 201039394 6. 如申請專利範圍第4項之方法，其中： 該第一導電類型的該半導體層為η型矽層或非摻 雜矽層； 該第二導電類型的該第一半導體層為ρ型矽層；以 及 該第二導電類型的該第二半導體層為Ρ型矽層。 7. 如申請專利範圍第4項之方法，包括如下步驟： 在該基板上形成襯墊氧化膜； 在該襯墊氧化膜上形成第一氮化膜，以在形成該第 一柱狀矽層時用作為遮罩； 在該第一氮化膜上形成第一非晶矽或多晶矽膜； 在該第一非晶矽或多晶矽膜上敷設抗蝕層，並藉由 微影將第一柱狀層圖案轉移至該抗蝕層，從而形成對應 於該第一柱狀層圖案的第一抗蝕層；以及 依序蝕刻該第一非晶矽或多晶矽膜和該第一氮化 膜，以形成第一硬遮罩。 8. 如申請專利範圍第7項之方法，包括藉由利用該第一硬 遮罩之乾#刻製程形成該第一柱狀梦層的步驟。 9. 如申請專利範圍第8項之方法，其中，在該乾蝕刻期 間，完全地蝕刻用作為該第一硬遮罩的該第一非晶矽或 多晶矽膜以使電漿發射強度發生改變，其中，該電漿發 射強度可由乾蝕刻裝置偵測，且其中形成該第一柱狀矽 層的步驟包括偵測該電漿發射強度的變化，並基於該偵 測結果決定該乾蝕刻製程的終止時間，以控制該第一柱 43 321904 201039394 狀石夕層的高度尺寸。 1 〇.如申請專利範圍第9項之方法，其中， 之前的該第一非曰夕或少曰:、 ^虫刻製程 非日曰夕或夕晶石夕膜的高度 —柱狀矽層的高度尺寸。 /、於該第 料利範圍第4項之方法.，包括犧牲氧化 的料的表面，叫低充當通道區的ς 柱狀@層_壁的不規則性，㈣移除 肤 ㈣乾_製程中植人的碳原子的表2 刀，並保護該第一柱狀矽層不受包括後妹 產生的副產物在内·染。“ Μ刻製程令 12.如申請專利範圍第4項之方法，包括如下步驟： ㈣第—柱㈣層的該基板上敷設抗钱層，並 错由微衫將第一平面矽層圖荦轉 成對靡於姑# 口水轉私至遺抗飯層，從而形 L於該苐—平面石夕層圖案的第二抗钱層；以及 抗敍Γ刻該基板以形成該第一平面石夕層，並移除該第二 13.如申請專=範圍第4項之方法，包括如下步驟： 上、平岭層和具有該第—柱”層的基板 上/尤積填充氧化膜； 平坦化該填充氧化膜；以及 蝕刻該填充氧化膜，以暴露該第-平面矽層之上部 的表面。 四/層乙上口 μ 14.如申請專利範圍笫 4 Μ方法’包括在該第—柱狀石夕層 、。1 土上形成偏移間隔物的步驟。 321904 44 201039394 , 15.如申請專利範圍第4項之方法，其中，藉由包含雜質注 入製程的雜質引入製程，在該第一平面矽層中引入該第 二導電類型的雜質，其中，該第一平面矽層含有具有偏 移間隔物的該第一柱狀矽層，從而在該第一柱狀矽層的 下部和該第一平面矽層的全部或上部形成該第二導電 類型的該第一矽層，接著蝕刻該偏移間隔物。 16. 如申請專利範圍第4項之方法，其中，該第二導電類型 的該第一矽層形成於該第一柱狀矽層的下部，而該第一 〇 柱狀矽層的上部未注入任何雜質。 17. 如申請專利範圍第4項之方法，包括如下步驟： 在形成於該第一平面矽層的該第一柱狀矽層的上 方以及圍繞該第一柱狀矽層沈積第一絕緣膜材料，以使 沈積在該第一柱狀矽層之上方以及圍繞該第一柱狀矽 層之下側壁所沈積的該第一絕緣膜材料的厚度大於圍 繞該第一柱狀矽層之中間側壁/上側壁所沈積的該第一 ^ 絕緣膜材料的厚度；以及 蝕刻圍繞該第一柱狀矽層之該中間側壁/上側壁的 該第一絕緣膜材料，以在該第一柱狀矽層上方以及圍繞 該第一柱狀矽層之該下側壁形成該第一絕緣膜，以使該 第一絕緣膜之厚度大於後續圍繞該第一柱狀矽層形成 的該閘極絕緣膜的厚度。 18. 如申請專利範圍第4項之方法，其中，在形成於該第一 平面矽層上的該第一柱狀矽層的側壁上形成該閘極絕 緣膜，其中，該第一柱狀矽層具有由氮化膜構成的第一 45 321904 201039394 硬遮罩，該方法包括如下步驟： ㈣：雜絕緣膜的步驟所獲得的在製結構上 乂成弟一非日日々❹日日日销作為_電 -柱狀矽層嵌入在内；以及 玎t十便及弟 藉由化學機械研磨製程研磨該第二非晶石夕或多晶 矽膜，使其具有平坦的上表面’其中，作 罩的該氮化膜係用作為化學# … ~ G子機械研磨製程的終止層，傀 以經提升之重現性控制研磨量。 19·如申請專利範圍第18項之方法，包括如下步驟： 额’使該間極電極形成所期望的閑極長度，·以及 在制㈣多晶石夕膜的步驟所獲得的 積弟1化膜，由此，該第-氧化膜可保 表面不受後續步驟執行的綱或 =刻製程的影響，以抑制該開極長度的變化或參差不 =防止該閉極絕緣膜受該閉極電極的上表面的影響 向相壞。 20.如申請專利範圍第19項之方法，包括如下步驟： 在該第-氧化膜上形成第二氮化膜； 第二氮化膜以形成第三絕緣膜側壁 该弟一氧化膜； 步驟所獲得的 设底部抗反射塗層（b〇tt〇manti—如邮以敷 ating，BARC)，在該底部抗反射塗層上敷設抗钱層， 321904 46 201039394 . 並藉由微影將閘極線路圖案轉移至該抗蝕層，從而形成 對應於該閘極線路圖案的第三抗蝕層； 將該第三抗蝕層作為遮罩，蝕刻該底部抗反射塗層 以及作為該閘極電極材料的該第二非晶矽或多晶矽 膜，以形成閘極電極體和閘極線路，該閘極電極體和該 閘極線路組成該閘極電極； 藉由乾蝕刻或濕蝕刻而部分移除該第一絕緣膜，以 暴露位於該第一柱狀矽層下面的該第二導電類型的該 C 第一矽層的表面； 移除該抗#層和該底部抗反射塗層； 在該閘極電極的暴露表面以及位於該第一柱狀矽 層下面的該第二導電類型的該第一石夕層的表面上形成 第四氧化層； 藉由蝕刻製程移除位於該第一柱狀矽層上方的該 第一氮化膜以及圍繞該第一柱狀石夕層的該第二氮化 ❹ 膜，以及 移除該襯墊氧化膜、該第一氧化膜和該第四氧化 〇 21.如申請專利範圍第4項之方法，包括如下步驟： 在形成於該第一平面矽層上的該第一柱狀矽層上 以及圍繞該第一柱狀矽層的該閘極電極上形成第三氮 化膜，回蝕該第三氮化膜以分別暴露位於該第一柱狀矽 層下面的該第二導電類型的該第一矽層的上表面以及 該第一柱狀矽層的上部之上表面，並形成第二絕緣膜側 47 321904 201039394 ==侧壁狀第二絶緣膜，以圚繞該第一柱_的 上側土並接觸该閘極電極的上表面 曰、 極的側壁； ，乂及圍％該閘極電 藉由包3雜貝注入製程的雜 』^ ^ ^ ^ 柱_的上部引入該第二導電類型的=，= 層，並在該第二導電類型型：— 型的該第二矽層之間形成 弟-導電類 及 /成该罘—導電類型的該矽層；以 ，門= 賤鑛製程在該第二導電類型的該第-傳 該閘極電極的暴露表面上以 ^ 二石夕層的上表面分卿成第二：二導咖的該第 銘（C〇)膜，倾y 金屬膜’例如錄⑹獏或 處理之膜V 去一金屬膜進行熱處理，移除經該敎 ==應的部分，從而在該第二導電類型的該 金屬半導體化合物。 ㈣弟二石夕層上分別形成 22.如申請專利範圍第4項之方法，包括如下步驟： 在形成於該第一平面矽厗 以及圍繞該柱狀石夕層上 膜的接觸終止層的該問極電極上形成如氮化 膜，觸終止層上形成第三氧化膜作為層間絕緣 膜，猎由化學機械研磨製程平坦化該第三氧化膜； 第二刻製程在形成於該第一柱狀石夕層上部的該 、电通型的該第二石夕層的上侧位置處的該第三氧 321904 48 201039394 化膜上形成接觸孔； 藉由蝕刻製程在形成於該第一柱狀矽層下面的該 第一平面矽層的全部或上部的該第二導電類型的該第 二矽層的上側位置以及該閘極電極的上側位置處的該 第二氧化膜上分別形成接觸孔；以及 蝕刻對應於該個別之接觸孔的該接觸終止層之部 分。 Ο 〇 23. —種半導體裝置，包括： 第一平面半導體層，形成於基板上； 上 第一柱狀半導體層，形成於該第一平面半導體層 第二導電類型的第—半導體層，形成於該第一柱狀 :導體層的下部以及該第一平面半導體層的全部或上 狀半==型的第二半導體層’形成於該第-柱 體層與該第一柱導;:：艺電類型的該第-半導 導電類型_第4=^部上所形成的該第二 形成閑極絕_和_電極，圍繞該Ρ柱狀半導體層 體層=絕緣膜，形成於該閘極電極和該第―平面半導 321904 49 201039394 側壁狀第二絕緣獏，形成 層的讀壁並接觸㈣極電='=-柱狀半導體 極電極和該第-絕緣膜的側壁=面’以及圍燒該閉 金屬半導體化合物，分 層的全部或上部上所形成的]:成=-平面半導體 半導“主 /珉的忒第一導電類型的該第一 牛V體層的上表面以及該第—柱 所形成的該第二導電類型的該第 ^層的上社 # , ;成弟一牛導體層的上表面， _ ’形成於該閘極電極和該第—平面半導體層之 =該弟-絕緣膜的厚度大於圍—柱狀半導體 層而形成的該閘極絕緣膜的厚度。 — 24. —種半導體裝置，包括： 第—平面半導體層，形成於基板上； 上；第-柱狀半導體層，形成於該第—平面半導體層 半導類型的第一半導體層，形成於該第一柱狀 ^體層的下部以及該第—平面半導體層的全部或上 邵， 該第二導電類型的第二半導體層， 狀半導體層的上部； '哀弟柱 第—導電類型的半導體層，形成於該第一⑽ 體層的下部上所形成的該第二導電類型的該第 ，層與該第-域半導體層的上部讀 : 導電類型的該第二半導體層之間； 弟一 閘極絕緣膜和閘極電極，圍繞該第一柱狀半導體層 321904 50 201039394 形成； 第-絕緣膜’形成於該聞極 體層之間； 干冷 ㈣狀第二_膜’形成為圍繞該第—柱狀 層的上侧壁並接觸該閘極電 ' 極電極和該第一絕緣膜的侧=面，以及圍繞該間 Ο ❹ 金屬半導魏合物，分卿成於㈣ 層的全部或上部上所形成的該第二導電類型的二 半導體層的上表面以及該第—柱狀半導體層的上1上 所形ί的該第二導電類㈣該第二半導體層的上表面， ;中，形成於該閑極電極和該第一平面半導體層之 Ζ的該弟-絕_的厚度Α於圍繞該第 層而形成的該閘極絕緣膜的厚度；以及 千¥體 該第-柱狀半導體層的中^㈣ 趙層的邊緣之間的長度大於該第一柱狀半二= 二::::=一柱狀半導體層的側壁之間的長度、該閑 極和巴該第 問極電極的厚度以及圍繞該閘極電 膜的厚乂度的=膜的該侧壁形成的該側壁狀第二絕緣 25. —種半導體裝置，包括·· 第一平面半導體層，形成於基板上； 上·第-柱狀半導體層，形成於該第一平面半導體層 弟—導電類型的第一半導體層，形成於該第一柱狀 321904 51 201039394 半導體層的下部以月士女當 立 及5亥乐—平面半導體層的全部或上 部； ::二導電類型的第二半導體層，形 狀半導體層的上部； 第-導f類型的半導體層，形成於 體層的下部上所形成的㈣^ ^ 7成的該弟-導電類型的該第一半導 導：弟一主狀半導體層的上部上所形成的該第二 V電類型的該第二半導體層之間，· 形成問極I·膜㈣極電極’ _該第—柱狀半導體層 體層=絕緣膜，形成於該極和該第-平面半導 了壁狀弟二絕緣膜，形成為圍繞該第 ==接r極電―繞該閘 層的合物’分別形成於該第一平面半導體 半導體；…成的該第二導電類型的該第-:=以及該第一柱狀半導體層的上部上 導電類型的該第二半導體層的上表面， /、，①成於該閘極電極和該第-平面+導體；之 :的該第-絕緣膜的厚度大於圍繞該第一柱+= 曰而形成的該閘極絕緣膜的厚度；以及 導體ΓΓί電極的厚度大於形成為圍繞該第一柱狀半 曰側壁並接觸該閘極電極的上表面的該側壁 322904 52 201039394 .狀第二絕緣膜的厚度。
    53 32)904
TW099112266A 2009-04-20 2010-04-20 Semiconductor device and manufacturing method thereof TW201039394A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009119233A JP4577592B2 (ja) 2009-04-20 2009-04-20 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW201039394A true TW201039394A (en) 2010-11-01

Family

ID=42272574

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099112266A TW201039394A (en) 2009-04-20 2010-04-20 Semiconductor device and manufacturing method thereof

Country Status (7)

Country Link
US (2) US8080458B2 (zh)
EP (1) EP2244298B1 (zh)
JP (1) JP4577592B2 (zh)
KR (1) KR101230745B1 (zh)
CN (1) CN101866857B (zh)
SG (2) SG176456A1 (zh)
TW (1) TW201039394A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111710724A (zh) * 2019-03-18 2020-09-25 铠侠股份有限公司 半导体装置及其制造方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378425B2 (en) * 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
JP4577592B2 (ja) 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
CN103201842A (zh) * 2011-11-09 2013-07-10 新加坡优尼山帝斯电子私人有限公司 半导体器件的制造方法及半导体器件
US10438836B2 (en) 2011-11-09 2019-10-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing a semiconductor device
US8759178B2 (en) 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
WO2013080378A1 (ja) * 2011-12-02 2013-06-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法と半導体装置
US9117690B2 (en) 2011-12-02 2015-08-25 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8735971B2 (en) 2011-12-02 2014-05-27 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
WO2013088520A1 (ja) * 2011-12-13 2013-06-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US8664063B2 (en) 2011-12-13 2014-03-04 Unisantis Electronics Singapore Pte. Ltd. Method of producing a semiconductor device and semiconductor device
US9373675B2 (en) 2012-02-06 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor structure and method of forming the same
KR20130104200A (ko) * 2012-03-13 2013-09-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9252237B2 (en) 2012-05-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, semiconductor devices, and methods of manufacture thereof
US9012981B2 (en) 2012-05-17 2015-04-21 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
WO2013171873A1 (ja) * 2012-05-17 2013-11-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US9166043B2 (en) 2012-05-17 2015-10-20 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8829601B2 (en) 2012-05-17 2014-09-09 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
CN103548125A (zh) * 2012-05-18 2014-01-29 新加坡优尼山帝斯电子私人有限公司 半导体装置的制造方法以及半导体装置
US8697511B2 (en) 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8877578B2 (en) 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
WO2014024266A1 (ja) * 2012-08-08 2014-02-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US9865716B2 (en) * 2012-08-24 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for a vertical tunneling field-effect transistor cell
US9041106B2 (en) * 2012-09-27 2015-05-26 Intel Corporation Three-dimensional germanium-based semiconductor devices formed on globally or locally isolated substrates
US9082838B2 (en) * 2012-09-28 2015-07-14 Unisantis Electronics Singapore Pte. Ltd. Method for producing a semiconductor device and semiconductor device
US9190484B2 (en) * 2013-01-18 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9159826B2 (en) * 2013-01-18 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
JP5646116B1 (ja) * 2013-01-24 2014-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9041095B2 (en) 2013-01-24 2015-05-26 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same
WO2014170949A1 (ja) 2013-04-16 2014-10-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5670603B1 (ja) * 2013-04-26 2015-02-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
JP5731073B1 (ja) 2013-06-17 2015-06-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5872054B2 (ja) * 2013-06-17 2016-03-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5740535B1 (ja) * 2013-07-19 2015-06-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US9231055B2 (en) * 2013-08-19 2016-01-05 SK Hynix Inc. Semiconductor device having fin gate, resistive memory device including the same, and method of manufacturing the same
KR20150020845A (ko) 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 수직 채널을 갖는 반도체 장치, 그를 포함하는 저항 변화 메모리 장치 및 그 제조방법
JP5658425B1 (ja) * 2013-09-26 2015-01-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
WO2015049773A1 (ja) * 2013-10-03 2015-04-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び、半導体装置の製造方法
WO2015075819A1 (ja) * 2013-11-22 2015-05-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
JP5657151B1 (ja) 2014-01-23 2015-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
WO2015121921A1 (ja) * 2014-02-12 2015-08-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
JP5779739B1 (ja) * 2014-02-18 2015-09-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5838530B1 (ja) * 2014-03-05 2016-01-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US10026658B2 (en) * 2014-04-14 2018-07-17 Taiwan Semiconductor Manufacturing Company Limited Methods for fabricating vertical-gate-all-around transistor structures
US9614091B2 (en) 2014-06-20 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method for fabricating the same
US9985026B2 (en) 2014-08-15 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor, integrated circuit and method of fabricating the same
US9893159B2 (en) 2014-08-15 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor, integrated circuit and method of fabricating the same
US9865682B2 (en) 2014-09-04 2018-01-09 Globalfoundries Inc. Directed self-assembly material etch mask for forming vertical nanowires
US9698025B2 (en) * 2014-09-04 2017-07-04 Globalfoundries Inc. Directed self-assembly material growth mask for forming vertical nanowires
US10186577B2 (en) 2014-09-04 2019-01-22 Globalfoundries Inc. Multiple directed self-assembly material mask patterning for forming vertical nanowires
JP5926354B2 (ja) * 2014-10-31 2016-05-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP5986618B2 (ja) * 2014-12-04 2016-09-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP5917673B2 (ja) * 2014-12-17 2016-05-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture
JP5926423B2 (ja) * 2015-05-20 2016-05-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
US11018254B2 (en) * 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages
JP6230648B2 (ja) * 2016-04-21 2017-11-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6284585B2 (ja) * 2016-07-15 2018-02-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
JP6235662B2 (ja) * 2016-08-05 2017-11-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US10199278B2 (en) 2017-05-30 2019-02-05 International Business Machines Corporation Vertical field effect transistor (FET) with controllable gate length
US10672888B2 (en) 2017-08-21 2020-06-02 International Business Machines Corporation Vertical transistors having improved gate length control
US10297507B2 (en) 2017-10-17 2019-05-21 International Business Machines Corporation Self-aligned vertical field-effect transistor with epitaxially grown bottom and top source drain regions
US10211288B1 (en) 2017-10-20 2019-02-19 International Business Machines Corporation Vertical transistors with multiple gate lengths
US10263122B1 (en) * 2017-11-30 2019-04-16 Globalfoundries Inc. Methods, apparatus, and manufacturing system for self-aligned patterning of contacts in a vertical field effect transistor
US11081569B2 (en) * 2017-12-15 2021-08-03 International Business Machines Corporation Resistor loaded inverter structures
US10964792B1 (en) 2019-11-22 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Dual metal capped via contact structures for semiconductor devices
CN113451133B (zh) * 2020-03-26 2023-03-28 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JP3057661B2 (ja) 1988-09-06 2000-07-04 株式会社東芝 半導体装置
JPH02145761A (ja) 1988-11-28 1990-06-05 Matsushita Electric Ind Co Ltd 薄膜超電導体の製造方法
JP2950558B2 (ja) 1989-11-01 1999-09-20 株式会社東芝 半導体装置
JP2748072B2 (ja) * 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
JPH0831576B2 (ja) * 1993-02-05 1996-03-27 株式会社東芝 半導体装置及びその製造方法
JPH07245291A (ja) * 1994-03-03 1995-09-19 Sony Corp シリコン系基板のエッチング方法及びエッチング装置
JPH07263677A (ja) * 1994-03-18 1995-10-13 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH08227997A (ja) * 1995-02-20 1996-09-03 Hitachi Ltd 半導体装置とその製造方法
DE19711482C2 (de) * 1997-03-19 1999-01-07 Siemens Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors
JPH11297984A (ja) 1998-04-07 1999-10-29 Seiko Epson Corp Ｌｄｄ型ｍｏｓトランジスタの構造および形成方法
US6229161B1 (en) * 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
JP3376302B2 (ja) * 1998-12-04 2003-02-10 株式会社東芝 半導体装置及びその製造方法
KR20010028692A (ko) * 1999-09-22 2001-04-06 이계안 파이프 테스터기
JP2001284598A (ja) 2000-03-31 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法
US6461900B1 (en) * 2001-10-18 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form a self-aligned CMOS inverter using vertical device integration
US7348243B2 (en) * 2003-12-27 2008-03-25 Dongbu Electronics Co., Ltd. Semiconductor device and method for fabricating the same
EP1711966B1 (en) * 2004-01-22 2012-02-22 International Business Machines Corporation Vertical fin-fet mos devices
JP2005268418A (ja) * 2004-03-17 2005-09-29 Fujio Masuoka 半導体記憶装置及びその製造方法
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
JP4997694B2 (ja) * 2004-10-07 2012-08-08 富士電機株式会社 半導体装置およびその製造方法
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
JP4720307B2 (ja) * 2005-06-15 2011-07-13 富士電機システムズ株式会社 半導体装置の製造方法
KR100739532B1 (ko) 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
JP2008066562A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体装置およびその製造方法
US8058683B2 (en) 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
JP2008218514A (ja) * 2007-02-28 2008-09-18 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP5466816B2 (ja) * 2007-08-09 2014-04-09 ピーエスフォー ルクスコ エスエイアールエル 縦型ｍｏｓトランジスタの製造方法
JP2009081163A (ja) * 2007-09-25 2009-04-16 Elpida Memory Inc 半導体装置およびその製造方法
JP4316658B2 (ja) 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP4487221B1 (ja) 2009-04-17 2010-06-23 日本ユニサンティスエレクトロニクス株式会社 半導体装置
JP4577592B2 (ja) 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111710724A (zh) * 2019-03-18 2020-09-25 铠侠股份有限公司 半导体装置及其制造方法
US11024719B2 (en) 2019-03-18 2021-06-01 Toshiba Memory Corporation Semiconductor device and production method thereof
TWI756599B (zh) * 2019-03-18 2022-03-01 日商鎧俠股份有限公司 半導體裝置及其製造方法
CN111710724B (zh) * 2019-03-18 2023-06-16 铠侠股份有限公司 半导体装置及其制造方法

Also Published As

Publication number Publication date
EP2244298A3 (en) 2010-12-15
SG176456A1 (en) 2011-12-29
EP2244298B1 (en) 2015-09-23
US8519475B2 (en) 2013-08-27
CN101866857A (zh) 2010-10-20
CN101866857B (zh) 2012-11-28
JP4577592B2 (ja) 2010-11-10
KR20100115711A (ko) 2010-10-28
JP2010251678A (ja) 2010-11-04
KR101230745B1 (ko) 2013-02-07
US20120049252A1 (en) 2012-03-01
EP2244298A2 (en) 2010-10-27
US8080458B2 (en) 2011-12-20
SG166065A1 (en) 2010-11-29
US20100264485A1 (en) 2010-10-21

Similar Documents

Publication Publication Date Title
TW201039394A (en) Semiconductor device and manufacturing method thereof
JP3962321B2 (ja) 非対称フィン電界効果トランジスタ及びその製造方法
TWI255043B (en) Chip incorporating partially-depleted and fully-depleted transistors and method of fabricating the same
TWI328268B (en) Semiconductor device and forming method thereof
TWI304272B (en) Gate electrode for a semiconductor fin device
TWI311371B (en) Double gate semiconductor device having separate gates
JP4550146B2 (ja) 抵抗が低減されたｆｉｎＦＥＴ及びその製造方法
TWI261911B (en) Semiconductor device and method for manufacturing the same
TW200425425A (en) Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US9196715B2 (en) Field effect transistor with channel core modified to reduce leakage current and method of fabrication
US20130187234A1 (en) Structure and method for stress latching in non-planar semiconductor devices
JP5410666B2 (ja) 半導体装置
US7316945B2 (en) Method of fabricating a fin field effect transistor in a semiconductor device
CN102292799A (zh) 具有均匀硅化的鳍片末端部分的多栅极晶体管
TW201142928A (en) A self-aligned multiple gate transistor formed on a bulk substrate
TWI588902B (zh) 形成包含矽化及非矽化電路元件之半導體結構的方法
TW200818507A (en) Semiconductor device and method of manufacturing semiconductor device
JP2010010215A (ja) 半導体装置の製造方法
TW201125122A (en) Recessed contact for multi-gate FET optimizing series resistance
TW200525749A (en) Methods and structures for planar and multiple-gate transistors formed on SOI
TW200842988A (en) Semiconductor device and method for manufacturing semiconductor device
TW200947608A (en) FinFETs having dielectric punch-through stoppers
TWI496287B (zh) 雙介電體三閘極場效電晶體
CN103872132A (zh) 金属氧化物半导体(mos)晶体管及其制作方法
TW200924069A (en) Method of forming FINFET device