KR20130056897A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 422
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 239000004020 conductor Substances 0.000 claims abstract description 411
- 229910052751 metal Inorganic materials 0.000 claims abstract description 238
- 239000002184 metal Substances 0.000 claims abstract description 238
- 238000000034 method Methods 0.000 claims abstract description 64
- 239000012535 impurity Substances 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 230000008569 process Effects 0.000 claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 14
- 238000003384 imaging method Methods 0.000 claims description 125
- 229910021332 silicide Inorganic materials 0.000 claims description 44
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 44
- 238000009792 diffusion process Methods 0.000 claims description 16
- 239000011810 insulating material Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 1253
- 229910052710 silicon Inorganic materials 0.000 description 534
- 239000010703 silicon Substances 0.000 description 534
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 533
- 229910004298 SiO 2 Inorganic materials 0.000 description 73
- 230000002093 peripheral effect Effects 0.000 description 43
- 239000010949 copper Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 27
- 238000005530 etching Methods 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 230000010354 integration Effects 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 229910052721 tungsten Inorganic materials 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 230000009467 reduction Effects 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910021426 porous silicon Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01L27/144—Devices controlled by radiation
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- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
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Abstract
반도체 장치의 제조 방법은, 기판(1) 상에, 제 1 및 제 2 주상 반도체(2, 3)를 서로 동일한 높이로 또한 동시에 형성하는 주상 반도체 형성 공정과, 제 1 주상 반도체(2)의 바닥부 영역에 도너 또는 억셉터 불순물을 도핑하여 제 1 반도체 층(5)을 형성함과 아울러, 제 1 반도체 층과 제 2 주상 반도체(3)를 서로 접속하는 주상 반도체 바닥부 접속 공정과, 제 1 주상 반도체의 상부 영역에 도너 또는 억셉터 불순물을 도핑하여 상부 반도체 영역(11)을 형성하여, 상기 상부 반도체 영역을 갖는 회로 소자를 형성하는 회로 소자 형성 공정과, 제 2 주상 반도체 내에 제 1 도체층(13)을 형성하는 도체층 형성 공정과, 제 1 및 제 2 주상 반도체에 각각 접속되는 제 1 및 제 2 콘택트 홀(16a, 16b)를 형성하는 콘택트 홀 형성 공정과, 제 1 및 제 2 콘택트 홀을 통해서 상부 반도체 영역 및 제 1 도체층과 접속되는 배선 금속층을 형성하는 배선 금속층 형성 공정을 갖는다.
Description
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이고, 특히 주상 구조(pillar structure)를 가진 반도체 내에 채널 영역이 형성되어 있는 트랜지스터를 구비한 반도체 장치의 제조 방법 및 그 반도체 장치에 관한 것이다.
예컨대, 주상 반도체에 화소를 형성하는 CMOS형 고체 촬상 장치, 또는 주상 반도체에 MOS 트랜지스터를 형성하는 반도체 장치에서는, 고성능화가 더욱 요구되고 있다.
고체 촬상 장치는, 비디오 카메라, 스틸 카메라 등에 널리 이용되고 있다. 그리고, 고체 촬상 장치의 고해상도화, 고속화, 및 고감도화 등의 성능 향상이 요구되고 있다.
이하, 도 17a~도 17d를 참조하면서, 종래예의 고체 촬상 장치에 대해서 설명한다. 도 17a~도 17d에 나타낸 바와 같이, 하나의 화소가 하나의 반도체인 실리콘(이후, Si로 나타냄) 기둥(115) 내에 구성되어 있는 고체 촬상 장치가 알려져 있다(예컨대, 특허문헌 1을 참조). 도 17a는, 단일 화소의 단면 구조도이다. 이 화소 구조에 있어서는, 산화 실리콘 기판(114) 상에 평판 형상의 신호선 N+ 층('도너 불순물을 많이 포함한 N형 Si 반도체 층'을 이하 줄여서 'N+ 층'이라고 함)(116)이 형성되어 있다. 이 신호선 N+ 층(116) 상에 실리콘 기둥(115)이 형성되어 있다. 신호선 N+ 층(116), 실리콘 기둥(115)의 하방 부위에도 확산에 의해 넓게 형성되어 있다. 이 신호선 N+ 층(116) 상에 P 층(117)('억셉터 불순물을 포함한 P형 Si 반도체 층'을 이하 줄여서 'P 층'이라고 함)가 접속되고, 이 P 층(117)을 둘러싸서 게이트 절연층(118)과, 이 게이트 절연층(118)의 외측에 게이트 도체층(119)이 형성되어 있다. 이 게이트 도체층(119)에 인접하는 영역에, P 층(117)과, 이 P 층(117)의 외주부에 위치하는 N층(120)이 형성되어 있다. 그리고, 이 P 층(117)과 N 층(120) 상에, 화소 선택 P+ 층(억셉터 불순물을 많이 포함한 P형 Si 반도체 층으로, 이하 P+ 층이라 함)(121)이 형성되어 있다. 그리고, 이 화소 선택 P+ 층에 화소 선택선 도체층(122)이 접속되어 있다.
실리콘 기둥(115) 상면으로부터 입사한 광은, 포토다이오드가 형성되어 있는 P 층(117)과 N 층(120)의 광전 변환 영역에서 흡수되어, 신호 전하(자유전자)를 발생시킨다. 그리고, 발생한 신호 전하의 대부분은, 포토다이오드의 N 층(120)에 축적된다. 화소 실리콘 기둥(115)에는, 이 포토다이오드의 N 층(120)을 게이트, 이 N 층(120)으로 둘러싸인 P 층(117)을 채널, 화소 선택 P+ 층(121)을 소스, 신호선 N+ 층(116) 근방의 P 층(117)을 드레인으로 한 접합 트랜지스터가 형성되어 있다. 포토다이오드의 N 층(120)에 축적된 신호 전하량에 따른 신호 전류가, 화소 선택 P+ 층(121)에 플러스 전압, 신호선 N+ 층(116)에 그라운드 전압을 인가함으로써 판독된다. N 층(120)을 소스, 신호선 N+ 층(116)을 드레인, 게이트 절연층(118)을 둘러싸는 게이트 도체층(119)을 게이트로 한 리셋 MOS 트랜지스터가 형성되어 있고, 포토다이오드의 N 층(120)에 축적된 신호 전하는, 게이트 도체층(119)에 플러스 전압, 드레인인 신호선 N+ 층(116)에 플러스 전압을 인가함으로써 신호선 N+ 층(116)을 통해서 외부로 제거된다.
이와 같이, 종래의 고체 촬상 장치에 있어서의 화소의 기본 동작은, P 층(117)과 N 층(120)의 포토다이오드부에서 조사광 흡수·신호 전하 발생을 행하는 광전 변환 동작과, 이 신호 전하를 포토다이오드의 N 층(120)에 축적하는 신호 전하 축적 동작과, 이 축적된 신호 전하량에 따른 신호 전류를, 포토다이오드 N 층(120)을 게이트로 하고, 화소 선택 P+ 층(121)을 소스, 신호선 N+ 층(116) 근방의 P 층(117)을 드레인으로 한 접합 트랜지스터에 의해 판독하는 신호 전하 판독 동작과, 이 축적된 신호 전하가, N+ 층(120)을 소스, 신호선 N+ 층(116)을 드레인, 게이트 절연층(118)을 둘러싼 게이트 도체층(119)을 게이트로 한 리셋 MOS 트랜지스터에 의해 신호선 N+ 층(116)으로 제거되는 리셋 동작으로 구성되어 있다.
고체 촬상 장치의 화소는, 2차원 형상으로 배치된 화소 영역과, 화소 영역의 화소를 구동하여, 화소 신호를 취득 신호 처리하기 위한 주변 구동·출력 회로 영역으로 구성되어 있다. 도 17b에, 화소 영역에서 하나의 화소를 구성하는 실리콘 기둥(115), 신호선 N+ 층(116), 및, 화소 선택선 도체층(122)이, 주변 구동·출력 회로 영역의 상부 배선 금속층(124a, 124b)에 전기적으로 접속되어 있는 단면 구조도를 나타낸다. 이 화소 구조의 특징은, 신호선 N+ 층(116) 및 화소 선택 P+ 층(121)이, 각각, 실리콘 기둥(115)의 상하 영역에 형성되어 있는 것이다. 신호선 N+ 층(116)은, 화소를 구성하는 실리콘 기둥(115)으로부터 주변 구동 출력 회로까지 연장되어 있고, 주변 구동·출력 회로 영역에서 콘택트 홀(123a)을 통해서 신호선 금속층(124a)에 접속되어 있다. 또한, 화소 선택 P+ 층(121)에 접속된 화소 선택선 도체층(122)은, 화소를 구성하는 실리콘 기둥(115)으로부터 주변 구동·출력 회로까지 연장되어 있고, 이 주변 구동·출력 회로 영역에서, 콘택트 홀(123b)을 통해서 화소 선택선 금속층(124b)에 접속되어 있다. 신호선 N+ 층(116) 상의 콘택트 홀(123a)은, 이 N+ 층(116) 상에 퇴적된 SiO2층(125a, 125b, 125c)을 에칭함으로써 형성되어 있다. 그리고, 콘택트 홀(123b)은 화소 선택선 도체층(122) 상의 SiO2층(123b)만을 에칭함으로써 형성되어 있다. 이로써, 콘택트 홀(123a)과 콘택트 홀(123b)의 깊이에는, 필연적으로, 화소를 구성하는 실리콘 기둥(115)의 높이 만큼에 상당하는 차이가 발생한다.
이 실리콘 기둥(115)의 높이는, 주로 포토다이오드의 N 층(120)의 높이로 결정된다. 광은, 실리콘 기둥(115) 상의 화소 선택 P+ 층(121)의 상면으로부터 입사한다. 이 광 조사에 의한 신호 전하 발생율은, 화소 선택 P+ 층(121) 상면으로부터 Si 깊이에 대해 지수 함수로 감소하는 특성을 갖는다. 가시광을 감지하는 고체 촬상 장치에 있어서는, 감도에 기여하는 신호 전하를 효율적으로 추출하기 위해서는, 광전 변환 영역의 깊이는 2.5~3㎛가 필요하다(예컨대, 비특허문헌 1을 참조). 이 때문에, 광전 변환 포토다이오드의 N 층(120)의 높이가, 적어도 2.5~3㎛가 필요하게 된다. 이 N 층(120) 아래에 있는 리셋 MOS 트랜지스터의 게이트 도체층(119)의 높이는, 0.1㎛ 이하이더라도 동작 가능하기 때문에, 화소 실리콘 기둥(115)의 높이에는, 적어도 2.5~3㎛가 필요하게 된다.
도 17c에, 종래예의 고체 촬상 장치의 평면도를 나타낸다. 동 도면에 있어서, G-G' 선에 따른 단면 구조도가 도 17b에 대응한다. 도 17c에 나타낸 바와 같이, 화소를 구성하는 실리콘 기둥(P11~P33)가 배치되어 있고, 이들 실리콘 기둥(P11~P33)은, 도면의 세로(열) 방향으로 주변 구동·출력 회로 영역까지 연장하여 형성된 신호선 N+ 층(116a(116)), 116b, 116c) 상에 형성되어 있다. 신호선 N+ 층(116a(116), 116b, 116c)은 주변 구동·출력 회로 영역에서 콘택트 홀(126a(123a), 126b, 126c)을 통해서 신호선 금속층(128a(124a), 128b, 128c)에 접속되어 있다. 화소를 구성하는 실리콘 기둥(P11~P33)의 행마다 접속된 리셋 MOS 게이트 도체층(119a(119), 119b, 119c)과, 화소 선택선 도체층(122a(122), 122b, 122c)은, 도면의 가로(행) 방향으로 주변 구동·출력 회로 영역까지 연장되어 있다. 화소 선택선 도체층(122a(122), 122b, 122c)은, 주변 구동·출력 회로 영역에서 콘택트 홀(127a(123b), 127b, 127c)을 통해서 화소 선택선 금속층(129a(124b), 129b, 129c)에 접속되어 있다.
도 17c에서는, 신호선 N+ 층(116a, 116b, 116c) 상의 콘택트 홀(126a, 126b, 126c)을 화소 영역의 외측에 있는 주변 구동·출력 회로 영역에 형성했지만, 화소 실리콘 기둥(P11~P33)에 인접하여 형성할 필요가 있는 경우가 있다. 도 17c를 참조하며, 신호 전하 판독 동작에 있어서의 신호 전류와, 리셋 동작에 있어서의 축적 전하 제거 전류는, 신호선 N+ 층(116a, 116b, 116c)의 종단에 있는, 콘택트 홀(126a, 126b, 126c)을 통해서 신호선 금속층(128a, 128b, 128c)으로부터 추출되고 있다. 신호선 N+ 층(116a, 116b, 116c)과 신호선 금속층(128a, 128b, 128c)의 접속을 구동·출력 회로 영역에서 행하면, 화소 실리콘 기둥(P11~P33)과 콘택트 홀(126a, 126b, 126c) 사이의 신호선 N+ 층(116a, 116b, 116c)의 저항값이, 신호 전류 취득과 축적 전하 제거의 응답 시간을 제약하게 된다. 이 때문에, 고속화를 위해서는, 이 신호선의 저항값을 줄일 필요가 있게 된다.
도 17d에, 신호선의 저항값을 줄이는 고체 촬상 장치의 평면도를 나타낸다. 동 도면에 있어서, H-H' 선에 따른 단면 구조도가 도 17b에 대응한다. 도 17d에 나타낸 바와 같이, 화소 영역에서, 실리콘 기둥(P11~P33)에 인접하고 콘택트 홀(CH11~CH33)이 형성되어 있다. 실리콘 기둥(P11~P33)은, 도 17b에서의 실리콘 기둥(115)에 나타내는 구조를 갖고, 콘택트 홀(CH11~CH33)은, 도 17b에서의 콘택트 홀(123a)에 나타내는 구조를 갖고 있다. 이들 실리콘 기둥(P11~P33)과 콘택트 홀(CH11~CH33)은 도면의 세로(열) 방향으로 연장된 신호선 N+ 층(130a, 130b, 130c) 상에 형성되어 있다. 신호선 N+ 층(130a, 130b, 130c)은 콘택트 홀(CH11~CH33)을 통해서 도면의 세로(열) 방향으로 연장된 신호선 금속층(135a, 135b, 135c)에 접속되어 있다. 화소를 구성하는 실리콘 기둥(P11~P33)의 행과 연장된 리셋 MOS 게이트 도체 N+ 층(131a, 131b, 131c)과, 화소 선택선 도체 N+ 층(132a, 132b, 132c)은 콘택트 홀(CH11~CH33)을 회피하면서, 도면의 가로(행) 방향으로 주변 구동·출력 회로 영역까지 연장되어 있다. 화소 선택선 도체 N+ 층(132a, 132b, 132c)은 주변 구동·출력 회로 영역에서 콘택트 홀(133a, 133b, 133c)을 통해서 화소 선택선 금속층(134a, 134b, 134c)에 접속되어 있다.
신호선의 화소로부터 주변 구동·출력 회로까지의 접속을, 이 콘택트 홀(CH11~CH33)을 통해서 신호선 N+ 층(130a, 130b, 130c)과 접속한 신호선 금속층(135a, 135b, 135c)에서 행함으로써, 신호선의 저 저항화가 실현된다. 이는 신호선 N+ 층(130a, 130b, 130c)의 저항율(Ωm)은 약 10-5Ωm인 데 반해서, 신호선 금속층(135a, 135b, 135c)의 저항율은 알루미늄(Al)을 이용하면 약 3×10-8Ωm, 구리(Cu)를 이용하면 약 1.5×10-8Ωm이 되어, 어느 것이나 충분히 작다는 점에 의한다. 이 경우, 화소 영역 중에, 화소를 구성하는 실리콘 기둥(P11~P33)과, 콘택트 홀(CH11~CH33)을 형성하는 것이 필요하게 된다. 또한, 신호선 금속층(135a, 135b, 135c)과, 화소 선택선 도체 N+ 층(132a, 132b, 132c), 리셋 MOS 게이트 도체 N+ 층(131a, 131b, 131c)의 단락을 방지하기 위해서, 콘택트 홀(CH11~CH33)은 화소 선택선 도체 N+ 층(132a, 132b, 132c)과, 리셋 MOS 게이트 도체 N+ 층(131a, 131b, 131c)을 회피하도록 형성되는 것이 필요하다. 또한, 개별적으로 화소를 구성하는 실리콘 기둥(P11~P33)에 인접하여 콘택트 홀(CH11~CH33)을 형성하는 것이 필요하게 되기 때문에, 개별적으로 형성하는 화소를 구성하는 실리콘 기둥(P11~P33)과 콘택트 홀(CH11~CH33)의 마스크 정렬 마진을 확보하여 형성하는 것이 필요하게 된다. 이와 같이, 신호선 저항값을 줄이기 위해서, 화소를 구성하는 실리콘 기둥(P11~P33)에 인접하여 콘택트 홀(CH11~CH33)을 형성하고, 화소로부터 주변 구동·출력 회로까지의 접속을 신호선 금속층(135a, 135b, 135c)에서 행하는 것이 필요하게 된다. 이로써, 화소 영역의 화소 집적도의 저하가 생긴다.
현재, 화소 영역에 2차원 형상으로 배열된 화소의 피치는, 제품화된 가장 작은 것에서 1.4㎛이며, 0.9㎛ 피치의 제품도 발표되어 있다(예컨대, 비특허문헌 2을 참조). 설계 룰(최소 설계 치수)이 0.2㎛(200nm)인 경우, 통상 콘택트 홀의 평면형상은 이 최소 설계 치수로 작성된다. 이 경우, 도 17b에 나타내는 신호선 N+ 층(116) 상의 콘택트 홀(123a)의 어스펙트비(콘택트 홀의 폭 길이에 대한 깊이 길이의 비)는, 적어도 12.5~15가 된다. 고체 촬상 장치의 저비용화를 위해서, 화소 영역의 면적의 축소가 더욱 요구되고 있다. 이를 위해서는, 최소 가공 치수의 축소가 필요하지만, 실리콘 기둥(115)의 높이는, 광전 변환 특성의 요구로부터 2.5~3㎛로 정해져 있기 때문에, 더 높은 어스펙트비를 가진 콘택트 홀(123a)를 형성하는 것이 요구되고 있다.
도 17c, 도 17d에 나타내는 고체 촬상 장치 모두, 도 17b에 나타낸 바와 같이, 깊이가 적어도 화소를 구성하는 실리콘 기둥(115)의 높이만큼 다른 2개의 콘택트 홀(123a, 123b)을 형성하는 것이 필요하다. 통상은, 이 콘택트 홀(123a, 123b)의 형성은 개별적으로 행하기 때문에 공정수가 증가한다. 또한, 콘택트 홀(123a)과 콘택트 홀(123b)을 형성할 때의 마스크 정렬 마진을 개별적으로 확보할 필요성에 의한 화소 집적도의 저하가 생긴다. 또는, 동시에 2개의 콘택트 홀(123a, 123b)을 형성하는 경우에는, RIE(Reactive Ion Etching) 등에 의한 콘택트 홀의 형성을, 신호선 N+ 층(116)과, 상기 화소 선택선 도체층(122)의 표면에서 정밀한 제어로 멈춰야한다고 하는, 제조상의 어려움이 발생한다. 또한, 동시에 2개의 콘택트 홀을 형성하는 경우에 있어서는, 콘택트 홀(123b)의 에칭이, 바닥부의 화소 선택선 도체층(122)에 도달한 후, 콘택트 홀(123a)의 에칭이 신호선 N+ 층(116) 표면에 도달할 때까지, 추가적으로 에칭 가스에 노출된다. 이 때문에, 화소 선택선 도체층을 두껍게 하는 것이 필요하게 된다. 또한, 에칭 시간이 길게 함으로써, RIE 후의 에칭용 마스크 층의 제거나, 에칭 잔류물의 제거가 곤란하게 되는 문제가 생긴다. 이러한 제조 공정에서의 곤란성은, 콘택트 홀의 어스펙트비가 높아짐에 따라서 커진다.
이러한 고체 촬상 장치와 같이, 회로 소자를 실리콘 기둥에 형성하는 반도체 장치로서 SGT(Surrounding Gate Transistor)가 알려져 있다. SGT는 실리콘 기둥의 외주에 게이트 절연층을 사이에 두고 게이트 도체층을 형성한 구조로, 또한 게이트 도체층의 상방 및 하방에 위치하는 실리콘 기둥의 일부에 소스 또는 드레인이 되는 불순물 확산층을 갖고, 소스와 드레인 불순물 확산층 간의 실리콘 기둥이 MOS 트랜지스터의 채널을 구성하고 있다(예컨대, 특허문헌 2의 도 32, 도 33, 도 34를 참조).
이하, 도 18a, 도 18b, 도 18c를 참조하면서, 종래예의 SGT를 이용한 CMOS 인버터 회로에 대해서 설명한다. 도 18a는, SGT를 이용한 인버터 회로의 회로도이다. 2개의 P 채널 SGT(125a, 125b)와 1개의 N 채널 SGT(125c)로 구성되고, 모든 SGT(125a, 125b, 125c)의 게이트가 입력 단자 Vi에 접속되며, P 채널 SGT(125a, 125b)의 드레인이 전원 단자 Vcc에 접속되고, P 채널 SGT(125a, 125b)의 소스와 N 채널 SGT(125c)의 소스가 출력 단자 Vo에 접속되며, N 채널 SGT(125c)의 드레인이 그라운드 단자 Vss에 접속되어 있다. 이 회로에서는, 입력 단자 Vi에 입력된 신호 전압이 반전하여 출력 단자 Vo로부터 출력된다. 한편, 입력 단자 Vo는 P 채널 SGT(125a, 125b)의 게이트 단자 Vi1와, N 채널 SGT(125c)의 게이트 단자 Vi2에 접속되어 있다.
도 18b는, 도 18a에 나타내는 CMOS 인버터 회로를, 공지된 기술을 적용 하는 것으로, 산화 실리콘 기판(131) 상에 형성한 경우의 평면도이다. P 채널 SGT(125a, 125b)의 소스 P+ 층(126a)과 N 채널 SGT(125c)의 소스 N+ 층(126b)이 접하여 형성된다. 소스 P+ 층(126a) 상에 P 채널 SGT(125a, 125b)를 형성하는 실리콘 기둥(127a, 127b)가 형성되어 있다. N+ 층(126b) 상에 N 채널 SGT(125c)의 실리콘 기둥(127c)이 형성되어 있다. SGT(125a, 125b)의 게이트 도체층(128a)이 실리콘 기둥(127a, 127b)을 둘러싸고, 또한 연속해서 형성됨과 아울러, 이 게이트 도체층(128a)은 콘택트 홀(129a)을 통해서 입력 배선 금속층(130a)(Vi1)에 접속되어 있다. SGT(125c)의 게이트 도체층(128b)이, 실리콘 기둥(127c)을 둘러싸고, 또한 연속해서 형성됨과 아울러, 이 게이트 도체층(128b)은 콘택트 홀(129f)을 통해서 입력 배선 금속층(130e)(Vi2)에 접속되어 있다. P 채널 SGT(125a, 125b)의 드레인이, 실리콘 기둥(127a, 127b) 위에 형성된 콘택트 홀(129b, 129c)을 통해서 전원 배선 금속층(130b)(Vcc)에 접속되어 있다. P+ 층(126a)과 N+ 층(126b)은 양자의 경계부 상에 형성된 콘택트 홀(129d)을 통해서 출력 배선 금속층(130c)(Vo)에 접속되어 있다. N 채널 SGT(125c)의 소스는, 실리콘 기둥(127c) 상에 형성된 콘택트 홀(129e)을 통해서 그라운드 배선 금속층(130d)(Vss)에 접속되어 있다.
도 18c는 도 18b의 J-J' 선에 있어서의 단면 구조도이다. 도 18c에 나타낸 바와 같이, 매립 산화막(131) 위에 평판 형상 실리콘 층(132)이 형성되고, 평판 형상 실리콘 층(132)은 드레인 P+ 층(126a) 및 드레인 N+ 층(126b)으로 이루어지며, 드레인 P+ 층(126a)과 드레인 N+ 층(126b)의 경계부 근방의 표면에는 드레인 P+ 층(126a)과 드레인 N+ 층(126b)을 서로 직접 접속시키기 위한 실리사이드 층(133)이 형성되어 있다. 드레인 P+ 층(126a) 상의 실리콘 기둥(127a, 127b)에 P 채널 SGT(125a, 125b)가 형성됨과 아울러, 드레인 N+ 층(126b) 상의 실리콘 기둥(127c)에 N 채널 SGT(125c)이 형성되어 있다. 실리콘 기둥(127a, 127b, 127c)을 둘러싸도록 HfO2 등의 High-k(고유전율) 막에 의한 게이트 절연막(136a, 136b, 136c)이 형성됨과 아울러, 이것을 둘러싸도록 TaN이나, TiN 등의 금속막에 의한 게이트 도체층(128a, 128b)이 형성되어 있다. N 채널 SGT(125c)을 형성하는 실리콘 기둥(127c)의 상부 영역에 소스 N+ 층(139)이 형성됨과 아울러, P 채널 SGT(125a, 125b)를 형성하는 실리콘 기둥(127a, 127b)의 상부 영역에 소스 P+ 층(138a, 138b)이 형성되어 있다. 또한, 이들을 덮도록 콘택트 스토퍼 SiN 층(140)이 형성됨과 아울러, SiN 층(140) 상에 층간 SiO2층(141)이 형성되어 있다. 또한, 평탄화된 SiO2층(141)을 관통하는 콘택트 홀(129a, 129b, 129c, 129d, 129e, 129f)이 형성되어 있다.
드레인 P+ 층(126a)과 드레인 N+ 층(126b)의 경계부에서의 실리사이드 층(133)은, 콘택트 홀(129d)을 통해서 출력 배선 금속층(130c)(Vo)에 접속되어 있다. 실리콘 기둥(127c)의 상부 영역에서의 소스 N+ 층(139)은 콘택트 홀(129e)을 통해서 그라운드 배선 금속층(130d)(Vss)에 접속되어 있다. P 채널 SGT(125a, 125b)를 형성하는 실리콘 기둥(127a, 127b)의 상부 영역의 드레인 P+ 층(138a, 138b)은, 콘택트 홀(129b, 129c)을 통해서 전원 배선 금속층(130b)(Vcc)에 접속되어 있다. 실리콘 기둥(127a, 127b)을 둘러싸는 게이트 도체층(128a)은 콘택트 홀(129a)을 통해서 입력 배선 금속층(130a)(Vi1)에 접속되어 있음과 아울러, 실리콘 기둥(127c)을 둘러싸는 게이트 도체층(128b)은 콘택트 홀(129f)을 통해서 입력 배선 금속층(130e)(Vi2)에 접속되어 있다.
도 18c로부터 알 수 있는 바와 같이, 입력 배선 금속층(130a(Vin1), 130e(Vin2), 130b(Vcc), 130c(Vo), 130d(Vss))에 접속된 콘택트 홀(129a, 129b, 129c, 129d, 129e, 129f)의 높이는, 콘택트 홀(129b, 129c, 129e)은 같고, 콘택트 홀(129d), 콘택트 홀(129a, 129f)의 순서로 깊게 되어 있다. 또한, 각 콘택트 홀(129a, 129b, 129c, 129d, 129e, 129f)의 바닥부에서 접속되는 게이트 도체 N+ 층(137a, 137b), 드레인 P+ 층(138a, 138b), 소스 N+ 층(139), 실리사이드 층(133)의 재료가 다르다. 이로써, 상술한 고체 촬상 장치의 경우와 같이, 콘택트 홀의 형성을 개별적으로 행하는 것에 의한 공정수의 증가, 각 콘택트 홀의 형성시의 마스크 정렬 마진 확보에 의한 회로 집적도의 저하가 발생한다. 또는 RIE(Reactive Ion Etching) 등에 의해서 콘택트 홀(129a, 129b, 129c, 129d, 129e, 129f)을 형성할 때, 게이트 도체층(128a, 128b), 드레인 P+ 층(138a, 138b) 상, 드레인 N+ 층(139), 실리사이드 층(133)의 표면에서 정밀한 제어로 정지시킬 필요가 있음과 아울러, RIE 에칭후의 에칭용 마스크 층의 제거나, 에칭 잔류물의 제거 등의, 제조상의 어려움이 발생한다. 또한, 콘택트 홀(129d)을 P 채널 SGT(125a, 125b)의 실리콘 기둥(127a, 127b)과 N 채널 SGT(125c)의 실리콘 기둥(127c)의 중간에 마련하므로, 이 콘택트 홀(129d) 상에 게이트 도체층(128a, 128b)을 형성할 수 없기 때문에, P 채널 SGT(125a, 125b)의 게이트 도체층(128a)과, N 채널 SGT(125c)의 게이트 도체층(128b)을, 개별적인 콘택트 홀(129a, 129f)을 통해서 개별적인 입력 배선 금속층(130a(Vi1), 130e(Vi2))에 접속하고 있다. 이러한 접속 구조에 의해서, 도 18a에 나타내는 CMOS 인버터 회로의 집적도가 저하되고 있다.
G. Agranov, R. Mauritzson; J. Ladd, A. Dokoutchaev, X. Fan, X. Li, Z. Yin, R. Johnson, V. lenchenkov, S. Nagaraja, W. Gazeley, J. Bai, H. Lee, 타키자와 요시노리; 'CMOS 이미지 센서의 화소 크기 축소와 특성 비교', 영상 정보 미디어 학회 보고, ITE Technical Report Vol. 33, No. 38, pp. 9-12(Sept. 2009)
S. G. Wuu, C. C. Wang, B. C. Hseih, Y. L. Tu, C. H. Tseng, T. H. Hsu, R. S. Hsiao, S. Takahashi, R. J. Lin, C. S. Tsai, Y. P. Chao, K. Y. Chou, P. S. Chou, H. Y. Tu, F. L. Hsueh, L. Tran; "A Leading-Edge 0.9㎛ Pixel CMOS Image Sensor Technology with Backside Illumination: Future Challenges for Pixel Scaling", IEDM 2010 Digest Papers, 14.1.1(2010)
도 17a~도 17d에 나타내는 고체 촬상 장치의 화소, 도 18a~도 18c에 나타내는 SGT를 이용한 반도체 장치에 있어서도, 실리콘 기둥에 화소 또는 SGT가 형성되어 있다. 이와 같이 실리콘 기둥에 화소 또는 SGT을 형성하면, 이 실리콘 기둥의 상부 및 하방 영역에 위치하는 도너 또는 억셉터 불순물이 도핑된 확산층은, 각각이 콘택트 홀을 통해서, 상부 배선 금속층에 접속된다. 이 때문에, 실리콘 기둥의 상부 및 하방 영역에 접속되는 콘택트 홀의 깊이에, 적어도 실리콘 기둥의 높이만큼의 차이가 발생한다. 이에 의해서, 다른 깊이의 콘택트 홀의 형성을 개별적으로 행할 필요가 생기면, 공정수가 증가하고, 각 콘택트 홀 형성시의 개별적인 마스크 정렬 마진을 확보하기 위해서 회로 집적도가 저하된다. 또한, 동시에 2개의 콘택트 홀을 형성하는 경우에는, RIE(Reactive Ion Etching) 등에 의한 콘택트 홀의 형성시에, 각 반도체 층, 도체층에서 정밀한 제어로 정지시켜야 한다는, 제조상의 어려움이 발생한다. 또한, 동시에 2개의 콘택트 홀을 형성하는 경우에는, RIE 등의 에칭용 마스크 층을 깊은 콘택트 홀 형성에 맞춰서 두껍게 하는 것과, 이 RIE 에칭 이후의 에칭용 마스크 층의 제거, 나아가, 에칭 잔류물의 제거가 곤란하게 된다. 이에 대해, 공정수의 증가를 억제하고, 회로 집적도의 저하가 없으며, 콘택트 홀의 형성이 용이한 반도체 장치의 제조 방법 및 반도체 장치가 요구되고 있다. 또한, 실리콘 기둥의 하방 부위에 위치하는 도너 또는 억셉터 불순물이 도핑된 확산층을 상부 배선 금속층에 접속하는 콘택트 홀 형성 영역을 회피하면서, 실리콘 기둥의 외주에 도체층 배선을 형성하는 것에 의한 회로 집적도의 저하가 생기는 때문에, 이 회로 집적도의 저하를 막는 것이 요구되고 있다.
본 발명은, 상기 사정을 감안해서 이루어진 것으로, 회로 집적도의 저하를 막을 수 있는 반도체 장치의 제조 방법, 및 반도체 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 제 1 관점에 따른 반도체 장치의 제조 방법은,
기판 상에, 제 1 주상 반도체와 제 2 주상 반도체를 서로 동일한 높이가 되도록, 또한 동시에 형성하는 주상 반도체 형성 공정과,
상기 제 1 주상 반도체의 바닥부 영역 및 상기 바닥부 영역에, 하방에서 접하는 영역 중 적어도 하나의 영역에 도너 또는 억셉터 불순물을 도핑하여 제 1 반도체 층을 형성함과 아울러, 상기 제 1 반도체 층과 상기 제 2 주상 반도체를 서로 접속하는 주상 반도체 바닥부 접속 공정과,
상기 제 1 주상 반도체의 상부 영역에 도너 또는 억셉터 불순물을 도핑하여 상부 반도체 영역을 형성하여, 상기 상부 반도체 영역을 가진 회로 소자를 형성하는 회로 소자 형성 공정과,
상기 제 2 주상 반도체 내에 제 1 도체층을 형성하는 도체층 형성 공정과,
상기 제 1 및 제 2 주상 반도체에 각각 접속되는 제 1 콘택트 홀, 제 2 콘택트 홀을 형성하는 콘택트 홀 형성 공정과,
상기 제 1 및 제 2 콘택트 홀을 통해서 상기 상부 반도체 영역 및 상기 제 1 도체층과 접속되는 배선 금속층을 형성하는 배선 금속층 형성 공정을 갖는 것
을 특징으로 한다.
상기 상부 반도체 영역과 접속되도록 상기 상부 반도체 영역과 동일한 면 상에 제 2 도체층을 형성하는 공정을 더 갖고,
상기 콘택트 홀 형성 공정에서는, 상기 제 2 도체층 상과, 상기 제 2 주상 반도체 상과, 상기 제 2 도체층, 상기 제 2 주상 반도체에 접속되도록, 각각 제 1 및 제 2 콘택트 홀을 형성하며,
상기 배선 금속층 형성 공정에서는, 상기 제 1 및 제 2 콘택트 홀을 통해서 상기 제 2 도체층 및 상기 제 1 도체층과 접속되는 배선 금속층을 형성하도록 할 수 있다.
상기 도체층 형성 공정은,
상기 제 2 주상 반도체 내에 도너 또는 억셉터 불순물을 도핑하여 상기 제 1 반도체 층을 형성하는 공정, 또는 상기 제 2 주상 반도체 내에 도너 또는 억셉터 가 도핑된 다결정 반도체 층, 실리사이드 층, 및 금속층 중 어느 하나를 매립함으로써 상기 제 1 반도체 층을 형성하는 공정으로 이루어지도록 할 수 있다.
상기 제 1 및 제 2 주상 반도체를 각각 둘러싸도록, 제 1 절연층, 제 2 절연층을 형성하는 공정과, 상기 제 1 및 제 2 절연층을 둘러싸도록, 또한 상기 제 1 및 제 2 주상 반도체를 접속하도록 게이트 도체층을 형성하는 공정을 갖도록 할 수 있다.
상기 게이트 도체층의 상방에, 상기 제 1 및 제 2 절연층을 둘러싸도록, 또한, 상기 제 1 및 제 2 주상 반도체를 접속하도록, 도체층을 형성하는 공정을 더 갖도록 할 수 있다.
상기 주상 반도체 바닥부 접속 공정은,
상기 제 1 주상 반도체의 바닥부 영역 및 상기 바닥부 영역에 하방에서 접하는 영역 중 적어도 하나의 영역에 도너 또는 억셉터 불순물을 도핑하여 제 1 반도체 층을 형성함과 아울러, 상기 제 1 반도체 층과 상기 제 2 주상 반도체를, 상기 기판 상에 제 4 도체층을 형성함으로써 서로 접속하는 공정이 되도록 할 수 있다.
상기 제 2 절연층이 상기 제 1 절연층보다 저 용량의 절연 재료를 이용해서 형성되도록 할 수 있다.
상기 제 1 및 제 3 주상 반도체를 서로 동일한 높이가 되도록, 또한 동시에 형성하는 공정과,
상기 제 3 주상 반도체 내에, 도너 또는 억셉터 불순물을 포함하는 불순물 확산층, 실리사이드 층, 또는 금속층을 형성하는 공정과,
상기 제 1 주상 반도체의 외주에, 게이트 절연층을 통해서 게이트 도체층을, 상기 제 3 주상 반도체까지 연장시킴과 아울러, 상기 제 3 주상 반도체를 둘러싸도록, 또한 상기 제 3 주상 반도체 내에 형성되며, 도너 또는 억셉터 불순물을 포함하는 불순물 확산층, 실리사이드 층, 또는 금속층과, 상기 제 3 주상 반도체의 하방 영역에서 접속하도록 형성하는 공정울 구비하도록 할 수 있다.
또한, 본 발명의 제 2 관점에 따른 반도체 장치는,
기판과,
상기 기판 상에 형성되며, 서로 동일한 높이인 제 1 및 제 2 주상 반도체
를 구비하고,
상기 제 1 주상 반도체의 바닥부 영역 및 상기 바닥부 영역에 하방에서 접하는 영역 중 적어도 하나의 영역에는, 도너 또는 억셉터 불순물이 도핑되어 제 1 반도체 층이 형성됨과 아울러, 상기 제 1 반도체 층과 상기 제 2 주상 반도체가 서로 접속되어 있고,
상기 제 1 주상 반도체의 상부 영역에는, 도너 또는 억셉터 불순물이 도핑되어 되는 상부 반도체 영역을 갖는 회로 소자가 형성되며,
상기 제 2 주상 반도체 내에는 제 1 도체층이 형성되고,
상기 제 1 및 제 2 주상 반도체 각각에 접속된 제 1 콘택트 홀, 제 2 콘택트 홀과,
상기 제 1 및 제 2 콘택트 홀을 통해서 상기 상부 반도체 영역 및 상기 제 1 도체층과 접속된 배선 금속층을 갖는
것을 특징으로 한다.
상기 제 1 및 제 2 주상 반도체를 각각 둘러싸도록, 제 1 절연층, 제 2 절연층이 형성되고, 상기 제 1 및 제 2 절연층 중, 적어도 상기 제 1 절연층을 둘러싸도록, 제 3 도체층이 상기 제 2 절연층으로 연장되어 있고,
상기 제 2 주상 반도체의 외주에 있어서의 상기 제 3 도체층의 높이가, 상기 제 1 주상 반도체의 외주에 있어서의 상기 제 3 도체층의 높이보다 낮고, 상기 제 3 도체층의 두께보다 높도록 할 수 있다.
고체 촬상 장치로서,
상기 고체 촬상 장치의 화소는, 상기 제 1 및 제 2 주상 반도체를 구비함과 아울러, 상기 회로 소자를 포함하고,
상기 화소는,
상기 기판에 형성된 상기 제 1 반도체 층으로서의 바닥부 반도체 층과,
상기 제 1 주상 반도체 내에서 상기 바닥부 반도체 층의 상방에 형성되고, 상기 바닥부 반도체 층과는 반대 도전형의 반도체 또는 진성 반도체로 이루어지는 제 2 반도체 층과,
상기 바닥부 반도체 층의 상방에 위치하도록, 상기 제 2 반도체 층의 외주에 상기 제 1 절연층을 사이에 두고 형성된 게이트 도체층과,
상기 게이트 도체층의 상방에 위치하도록, 상기 제 2 반도체 층의 외주부에 형성되며, 상기 제 1 반도체 층과 동일한 도전형인 제 3 반도체 층과,
상기 제 2 반도체 층에 접속됨과 아울러, 상기 제 3 반도체 층의 상방에 형성되며, 상기 바닥부 반도체 층과는 반대 도전형의 상기 상부 반도체 영역으로서의 제 4 반도체 층
을 갖고,
상기 바닥부 반도체 층에 의해서, 상기 제 1 주상 반도체의 바닥부 영역과, 상기 제 2 주상 반도체 내의 상기 제 1 도체층이 서로 접속되어 있도록 할 수 있다.
SGT(Surround Gate Transistor)를 가진 반도체 장치로서,
상기 제 1 주상 반도체에는, 상기 회로 소자로서 상기 SGT가 형성되고,
상기 SGT는,
상기 기판에 형성된 상기 제 1 반도체 층으로서의 바닥부 반도체 영역과,
상기 바닥부 반도체 영역의 상방 부위에 접속됨과 아울러, 상기 바닥부 반도체 영역과는 반대의 도전형인 반도체 또는 고유 반도체로 이루어지는 채널 반도체 층과,
상기 채널 반도체 층의 외주에 형성된 게이트 절연층과,
상기 채널 반도체 층의 외주에 상기 게이트 절연층을 사이에 두고 형성된 게이트 도체층
을 구비하고,
상기 상부 반도체 층은, 상기 채널 반도체 층의 상방 부위에 접속됨과 아울러, 상기 바닥부 반도체 영역과 동일한 도전형이며, 또한, 상기 바닥부 반도체 영역이 상기 SGT의 소스로서 기능하는 경우에는 드레인으로서 기능하는 한편, 상기 바닥부 반도체 영역이 상기 SGT의 드레인으로서 기능하는 경우에는 소스로서 기능하고,
상기 바닥부 반도체 영역과, 상기 제 2 주상 반도체 내의 상기 제 1 도체층이 서로 접속되어 있도록 할 수 있다.
고체 촬상 장치로서,
상기 화소가 복수 배치되는 화소 영역에서, 상기 각 화소를 구성하는 상기 제 1 및 제 2 주상 반도체가, 각각, 세로(열) 방향 및 가로(행) 방향으로 2차원 형상으로 배열되어 있도록 할 수 있다.
고체 촬상 장치로서,
상기 제 1 반도체 층으로서의 바닥부 반도체 층은, 상기 제 1 주상 반도체가 세로 방향으로 배열되어 이루어지는 열마다, 상기 열에서의 복수의 제 1 주상 반도체의 바닥부 영역에 접속됨과 아울러, 세로(열) 방향으로 연장함으로써, 제 1 반도체 층 접속 도체층을 형성하고,
상기 제 1 반도체 층 접속 도체층은, 상기 제 1 반도체 층 접속 도체층 상의 상기 각 제 1 주상 반도체에 인접하는 상기 제 2 주상 반도체의 바닥부 영역에 접속되며,
상기 제 1 주상 반도체의 상기 게이트 도체층은, 행 방향으로 인접하는 상기 제 1 주상 반도체의 사이로 입사하는 광을 차단하도록 서로 접속됨으로써 가로(행) 방향으로 연장하는 제 2 반도체 층 접속 도체층을 형성하고,
열 방향으로 인접하는 상기 제 1 주상 반도체의 사이로 입사하는 광을 차단하도록, 가로(행) 방향으로 연장함과 아울러, 상기 각 제 1 주상 반도체의 상기 제 4 반도체 층에 접속된 제 3 반도체 층 접속 도체층을 구비하고,
상기 제 2 및 제 3 반도체 층 접속 도체층 중 적어도 하나가 형성된 영역 내에, 복수의 상기 제 2 주상 반도체가 형성됨과 아울러, 상기 각 제 2 주상 반도체 상에 콘택트 홀이 형성되고, 상기 각 콘택트 홀과, 상기 각 제 2 주상 반도체 내의 상기 제 1 도체층을 통해서, 상기 제 1 반도체 층 접속 도체층과, 상기 배선 금속층이 서로 접속되어 있도록 할 수 있다.
고체 촬상 장치로서,
상기 화소가 배열되는 화소 영역에서,
상기 제 1 반도체 층으로서의 바닥부 반도체 층은, 상기 제 1 주상 반도체가 세로 방향으로 배열되어 이루어지는 열마다, 세로(열) 방향으로 연장함으로써, 제 1 반도체 층 접속 도체층을 형성하고,
상기 제 1 주상 반도체의 상기 게이트 도체층은, 서로 접속됨으로써 가로(행) 방향으로 연장하는 제 2 반도체 층 접속 도체층을 형성하며,
상기 제 1 주상 반도체의 상기 제 4 반도체 층에 접속되고, 가로(행) 방향으로 연장하는 제 3 반도체 층 접속 도체층을 구비하고,
상기 제 2 및 제 3 반도체 층 접속 도체층이, 전자 에너지파의 입사 방향으로부터 봐서 서로 겹치는 부분을 갖도록 형성되며,
상기 제 2 주상 반도체가, 상기 제 1 반도체 층 접속 도체층 상, 또한 가로(행) 방향으로 인접하는 상기 제 1 주상 반도체의 사이에 형성되어 있도록 할 수 있다.
SGT(Surround Gate Transistor)를 가진 반도체 장치로서,
상기 제 1 주상 반도체가 복수 배열되고,
상기 제 1 주상 반도체의 상기 게이트 도체층은, 복수의 상기 제 1 주상 반도체를 서로 접속하도록 연장되고 있고,
상기 게이트 도체층이 형성되어 있는 영역에 상기 제 2 주상 반도체가 형성되며,
상기 제 2 주상 반도체를 둘러싸도록 제 2 절연층이 형성되고,
상기 게이트 도체층은 상기 제 2 절연층을 사이에 두고 제 2 주상 반도체의 외주에 형성되어 있도록 할 수 있다.
상기 기판 상에, 상기 제 1 및 제 2 주상 반도체와, 전체가 제 3 절연층으로 덮여진 제 3 주상 반도체가 형성되고,
상기 제 1 주상 반도체 상에 제 6 반도체 층이 형성됨과 아울러, 상기 제 1 주상 반도체의 하방 영역에 제 7 반도체 층이 형성되며,
상기 제 1 주상 반도체, 상기 제 2 주상 반도체를 각각 둘러싸도록, 제 1 절연층, 제 2 절연층이 형성되고,
상기 제 1 주상 반도체의 외주에, 상기 제 1 절연층을 둘러싸도록, 또한 상기 제 2 주상 반도체의 외주에, 상기 제 2 절연층을 둘러싸도록, 적어도 하나의 층으로 이루어지는 제 5 도체층이 형성되고, 상기 제 5 도체층은 상기 제 3 주상 반도체의 상면에 접속되어 있으며,
상기 제 3 주상 반도체, 상기 제 1 주상 반도체의 상기 제 6 도체층 및 상기 제 2 주상 반도체에 접속되도록, 각각 콘택트 홀이 형성되고,
상기 콘택트 홀을 통해서, 상기 제 6 반도체 층, 상기 제 7 반도체 층 및 상기 제 5 도체층의 어느 것에도 접속되어 있는 배선 금속층을 갖도록 할 수 있다.
상기 제 1 주상 반도체, 상기 제 2 주상 반도체를 각각 둘러싸도록, 제 1 절연층, 제 2 절연층이 형성됨과 아울러, 상기 제 1 절연층을 둘러싸도록 제 7 도체층이 형성되고, 상기 제 7 도체층이 상기 제 2 주상 반도체까지 연장하고 있으며,
상기 제 7 도체층이, 상기 제 2 주상 반도체의 외주에, 상기 제 2 절연층을 사이에 두고 형성됨과 아울러, 상기 제 2 주상 반도체의 상부에 있어서, 상기 제 1 도체층에 접속되어 있도록 할 수 있다.
상기 제 1 및 제 3 주상 반도체가, 서로 동일한 높이가 되도록, 또한 동시에 형성된 것으로,
상기 제 3 주상 반도체 내에, 도너 또는 억셉터 불순물을 포함하는 불순물 확산층, 실리사이드 층, 또는 금속층이 형성되고,
상기 제 1 주상 반도체의 외주에, 게이트 절연층을 사이에 두고 게이트 도체층이 형성되며,
상기 게이트 도체층이, 상기 제 3 주상 반도체까지 연장함과 아울러, 상기 제 3 주상 반도체를 둘러싸고 있고, 또한 상기 제 3 주상 반도체 내에 형성된, 도너 또는 억셉터 불순물을 포함하는 불순물 확산층, 실리사이드 층, 또는 금속층과, 상기 제 3 주상 반도체의 하방 영역에서 접속되어 있도록 할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법 및 반도체 장치에 의하면, 회로 소자를 구성하는 주상 반도체의 상부 영역 및 하부 영역과, 상기 주상 반도체의 상방에 배치된 배선층의 접속이 용이하게 됨과 아울러, 회로 소자를 가진 반도체 장치의 고 집적화, 고속 구동화, 안정 동작화가 가능해진다.
도 1a는 본 발명의 실시예 1에 따른 고체 촬상 장치를 나타내는 평면도,
도 1b는 실시예 1에 따른 고체 촬상 장치를 나타내는 단면 구조도,
도 2a는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 2b는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 2c는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 2d는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 2e는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 2f는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 3a는 본 발명의 실시예 2에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 3b는 실시예 2에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 3c는 실시예 2에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 4a는 본 발명의 실시예 3에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 4b는 실시예 3에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 4c는 실시예 3에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 4d는 실시예 3에 따른 고체 촬상 장치의 제조 방법(도체층에 텅스텐(W)을 사용)을 설명하기 위한 단면 구조도,
도 5는 실시예 3에 따른 고체 촬상 장치의 제조 방법에 있어서, 도체층에 구리(Cu)를 이용한 경우의 단면 구조도,
도 6은 본 발명의 실시예 4에 따른 고체 촬상 장치를 나타내는 단면 구조도,
도 7a은 본 발명의 실시예 5에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 7b는 실시예 5에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 7c는 실시예 5에 따른 고체 촬상 장치에 대해서 설명하기 위한 평면도,
도 7d는 실시예 5에 따른 고체 촬상 장치에 대해서 설명하기 위한 단면 구조도,
도 8a는 본 발명의 실시예 6에 따른 고체 촬상 장치에 대해서 설명하기 위한 평면도,
도 8b는 실시예 6에 따른 고체 촬상 장치에 대해서 설명하기 위한 단면 구조도,
도 9a는 본 발명의 실시예 7에 따른 고체 촬상 장치를 나타내는 평면도,
도 9b는 실시예 7에 따른 고체 촬상 장치에 대해서 설명하기 위한 단면 구조도,
도 10a는 본 발명의 실시예 8에 따른 P 채널 SGT의 회로도,
도 10b는 실시예 8에 따른 P 채널 SGT을 나타내는 평면도,
도 10c는 실시예 8에 따른 P 채널 SGT을 나타내는 단면 구조도,
도 11a는 본 발명의 실시예 9에 따른 SGT을 이용한 CMOS 인버터 회로를 나타내는 회로도,
도 11b는 실시예 9에 따른 종래 기술에 의한 SGT을 이용한 CMOS 인버터 회로를 나타내는 평면도,
도 11c는 실시예 9에 따른 종래 기술에 의한 SGT을 이용한 CMOS 인버터 회로를 나타내는 단면 구조도,
도 11d는 실시예 9에 따른 종래 기술에 의한 SGT을 이용한 CMOS 인버터 회로를 나타내는 단면 구조도,
도 11e는 실시예 9에 따른 SGT을 이용한 CMOS 인버터 회로를 나타내는 평면도,
도 11f는 실시예 9에 따른 SGT을 이용한 CMOS 인버터 회로를 나타내는 단면 구조도,
도 11g는 실시예 9에 따른 SGT을 이용한 CMOS 인버터 회로를 나타내는 단면 구조도,
도 12는 본 발명의 실시예 10에 따른 SGT을 이용한 CMOS 인버터 회로를 나타내는 단면 구조도,
도 13a는 본 발명의 실시예 11에 따른 고체 촬상 장치를 나타내는 단면 구조도,
도 13b는 실시예 11에 따른 고체 촬상 장치를 나타내는 평면도,
도 14a는 본 발명의 실시예 12에 따른 SGT을 이용한 E/D 인버터 회로를 나타내는 평면도,
도 14b는 실시예 12에 따른 SGT을 이용한 E/D 인버터 회로를 나타내는 부하 N 채널 SGT부의 단면 구조도,
도 14c는 실시예 12에 따른 SGT을 이용한 E/D 인버터 회로를 나타내는 부하 N 채널 SGT부의 단면 구조도,
도 15a는 본 발명의 실시예 13에 따른 고체 촬상 장치의 단면 구조도,
도 15b는 실시예 13에 따른 고체 촬상 장치의 단면 구조도,
도 16a는 본 발명의 실시예 14에 따른 고체 촬상 장치의 단면 구조도,
도 16b는 실시예 14에 따른 고체 촬상 장치의 단면 구조도,
도 17a는 종래예의 고체 촬상 장치를 나타내는 화소 단면 구조도,
도 17b는 종래예의 배선 금속층을 포함한 고체 촬상 장치를 나타내는 단면 구조도,
도 17c는 종래예의 고체 촬상 장치를 나타내는 평면도,
도 17d는 화소 영역에 신호선 N+ 층과 신호선 금속층을 접속하는 콘택트 홀을 형성한 종래예의 고체 촬상 장치를 나타내는 평면도,
도 18a는 SGT를 이용한 종래예의 CMOS 인버터 회로도,
도 18b는 SGT를 이용한 종래예의 CMOS 인버터 회로를 나타내는 평면도,
도 18c는 SGT를 이용한 종래예의 CMOS 인버터 회로를 나타내는 단면 구조도이다.
도 1b는 실시예 1에 따른 고체 촬상 장치를 나타내는 단면 구조도,
도 2a는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 2b는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 2c는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 2d는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 2e는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 2f는 실시예 1에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 3a는 본 발명의 실시예 2에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 3b는 실시예 2에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 3c는 실시예 2에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 4a는 본 발명의 실시예 3에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 4b는 실시예 3에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 4c는 실시예 3에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 4d는 실시예 3에 따른 고체 촬상 장치의 제조 방법(도체층에 텅스텐(W)을 사용)을 설명하기 위한 단면 구조도,
도 5는 실시예 3에 따른 고체 촬상 장치의 제조 방법에 있어서, 도체층에 구리(Cu)를 이용한 경우의 단면 구조도,
도 6은 본 발명의 실시예 4에 따른 고체 촬상 장치를 나타내는 단면 구조도,
도 7a은 본 발명의 실시예 5에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 7b는 실시예 5에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면 구조도,
도 7c는 실시예 5에 따른 고체 촬상 장치에 대해서 설명하기 위한 평면도,
도 7d는 실시예 5에 따른 고체 촬상 장치에 대해서 설명하기 위한 단면 구조도,
도 8a는 본 발명의 실시예 6에 따른 고체 촬상 장치에 대해서 설명하기 위한 평면도,
도 8b는 실시예 6에 따른 고체 촬상 장치에 대해서 설명하기 위한 단면 구조도,
도 9a는 본 발명의 실시예 7에 따른 고체 촬상 장치를 나타내는 평면도,
도 9b는 실시예 7에 따른 고체 촬상 장치에 대해서 설명하기 위한 단면 구조도,
도 10a는 본 발명의 실시예 8에 따른 P 채널 SGT의 회로도,
도 10b는 실시예 8에 따른 P 채널 SGT을 나타내는 평면도,
도 10c는 실시예 8에 따른 P 채널 SGT을 나타내는 단면 구조도,
도 11a는 본 발명의 실시예 9에 따른 SGT을 이용한 CMOS 인버터 회로를 나타내는 회로도,
도 11b는 실시예 9에 따른 종래 기술에 의한 SGT을 이용한 CMOS 인버터 회로를 나타내는 평면도,
도 11c는 실시예 9에 따른 종래 기술에 의한 SGT을 이용한 CMOS 인버터 회로를 나타내는 단면 구조도,
도 11d는 실시예 9에 따른 종래 기술에 의한 SGT을 이용한 CMOS 인버터 회로를 나타내는 단면 구조도,
도 11e는 실시예 9에 따른 SGT을 이용한 CMOS 인버터 회로를 나타내는 평면도,
도 11f는 실시예 9에 따른 SGT을 이용한 CMOS 인버터 회로를 나타내는 단면 구조도,
도 11g는 실시예 9에 따른 SGT을 이용한 CMOS 인버터 회로를 나타내는 단면 구조도,
도 12는 본 발명의 실시예 10에 따른 SGT을 이용한 CMOS 인버터 회로를 나타내는 단면 구조도,
도 13a는 본 발명의 실시예 11에 따른 고체 촬상 장치를 나타내는 단면 구조도,
도 13b는 실시예 11에 따른 고체 촬상 장치를 나타내는 평면도,
도 14a는 본 발명의 실시예 12에 따른 SGT을 이용한 E/D 인버터 회로를 나타내는 평면도,
도 14b는 실시예 12에 따른 SGT을 이용한 E/D 인버터 회로를 나타내는 부하 N 채널 SGT부의 단면 구조도,
도 14c는 실시예 12에 따른 SGT을 이용한 E/D 인버터 회로를 나타내는 부하 N 채널 SGT부의 단면 구조도,
도 15a는 본 발명의 실시예 13에 따른 고체 촬상 장치의 단면 구조도,
도 15b는 실시예 13에 따른 고체 촬상 장치의 단면 구조도,
도 16a는 본 발명의 실시예 14에 따른 고체 촬상 장치의 단면 구조도,
도 16b는 실시예 14에 따른 고체 촬상 장치의 단면 구조도,
도 17a는 종래예의 고체 촬상 장치를 나타내는 화소 단면 구조도,
도 17b는 종래예의 배선 금속층을 포함한 고체 촬상 장치를 나타내는 단면 구조도,
도 17c는 종래예의 고체 촬상 장치를 나타내는 평면도,
도 17d는 화소 영역에 신호선 N+ 층과 신호선 금속층을 접속하는 콘택트 홀을 형성한 종래예의 고체 촬상 장치를 나타내는 평면도,
도 18a는 SGT를 이용한 종래예의 CMOS 인버터 회로도,
도 18b는 SGT를 이용한 종래예의 CMOS 인버터 회로를 나타내는 평면도,
도 18c는 SGT를 이용한 종래예의 CMOS 인버터 회로를 나타내는 단면 구조도이다.
이하, 본 발명의 실시예에 따른 반도체 장치의 제조 방법, 및 상기 제조 방법에 의해서 제조되는 반도체 장치에 대해서 도면을 참조하면서 설명한다.
(실시예 1)
이하, 도 1a, 도 1b, 도 2a~도 2f를 참조하면서, 본 발명의 실시예 1에 따른 고체 촬상 장치, 및, 그 제조 방법에 대해서 설명한다.
도 1a에, 본 실시예에 따른 고체 촬상 장치의 평면도를 나타낸다. 고체 촬상 장치의 화소 영역에서, 화소를 구성하는 실리콘 기둥(P11~P33)이, 세로(열) 방향 및 가로(행) 방향으로 2차원(매트릭스) 형상으로 배열되어 있다. 이들 실리콘 기둥(P11~P33)은, 산화 실리콘 기판(1) 상에 형성되어, 동 도면의 세로(열) 방향으로 주변 구동·출력 회로 영역까지 연장된 신호선 N+ 층(5a, 5b, 5c) 상에 형성되어 있다. 신호선 N+ 층(5a, 5b, 5c)은 동 도면의 상방부, 좌방부에 마련된 주변 구동·출력 회로 영역에서, 제 2 실리콘 기둥(Ca, Cb, Cc) 상에 형성된 콘택트 홀(SCa, SCb, SCc)을 통해서 신호선 금속층(26a, 26b, 26c)에 접속되어 있다.
실리콘 기둥(P11~P33)은, 가로(행) 방향으로 연기되는 리셋 MOS 게이트 도체층(7a, 7b, 7c)에 둘러쌓여 있다.
화소 선택선 도체층(14a, 14b, 14c)은, 동 도면의 가로(행) 방향으로 주변 구동·출력 회로 영역까지 연장되고 있고, 주변 구동·출력 회로 영역에서, 콘택트 홀(16aa, 16ab, 16ac)을 통해서 화소 선택선 금속층(17aa, 17ab, 17ac)에 접속되어 있다.
도 1b는, 도 1a에 나타내는 A-A'선에 따른 단면 구조도이다. 산화 실리콘 기판(1) 상에 평판 형상의 신호선 N+ 층(5(5a))이 형성되어 있다. 이 신호선 N+ 층(5(5a)) 상에 화소를 구성하는 제 1 실리콘 기둥(2(P11))과, 콘택트를 구성하는 제 2 실리콘 기둥(3(Ca))이 형성되어 있다. 신호선 N+ 층(5(5a))은, 도너 불순물의 열확산에 의해, 제 1·제 2 실리콘 기둥(2(P11), 3(Ca))의 하방 영역에 형성된 것이다.
제 1·제 2 실리콘 기둥(2(P11), 3(Ca))과 신호선 N+ 층(5(5a))을 덮도록, 산화 실리콘(SiO2)으로 이루어진 절연층(4b, 4c)이 형성되어 있다. 여기서의 절연층(4b)은 게이트 절연층이다. 또한, 산화 실리콘 기판(1) 상에는, SiO2층(6)이 형성되어 있고,이 SiO2층(6) 상 및 제 1 실리콘 기둥(2(P11))의 게이트 절연층(4b)의 외주에, 리셋 MOS 게이트 도체층(7(7a))이 형성되어 있다. 리셋 MOS 게이트 도체층(7(7a))에 인접하도록, 제 1 실리콘 기둥(2(P11))의 상방 부위에 있어서의 P 층(8a)의 외주부에는, 포토다이오드 N 층(9)이 형성되어 있다. 또한, SiO2층(6) 상에는 SiO2층(10)이 형성되어 있다.
제 1 실리콘 기둥(2(P11))의 상부 영역에는, 화소 선택 P+ 층(11)이 형성되어 있다. 또한, 제 2 실리콘 기둥(3(Ca)) 안에는, 도너 불순물이 도입됨으로써 도체 N+ 층(13)이 형성되어 있다. 또한, 화소 선택 P+ 층(11)에 접속된 화소 선택선 도체층(14(14a))이 형성되어 있다. 또한, 이들 구조물의 전체를 덮도록 SiO2층(15)이 퇴적되어 있다.
그리고, SiO2층(15)에는, 콘택트 홀(16a(16aa), 16b(SCa))이 형성되어 있다. 콘택트 홀(16a(16aa))을 통해서, 화소 선택선 도체층(14(14a))과 화소 선택선 금속층(17a(17aa))이 접속됨과 아울러, 콘택트 홀(16b(SCa))을 통해서 도체 N+ 층(13)과 신호선 금속층(17b(26a))이 접속되어 있다. 여기서는, 제 1 및 제 2 실리콘 기둥(2(P11), 3(Ca))상에는, 동일한 깊이의 콘택트 홀(16a(16aa), 16b(SCa))이 형성되어 있다.
이하, 도 2a~도 2f를 참조하면서, 본 실시예에 따른 고체 촬상 장치의 제조 방법을 설명한다. 이 제조 방법은, 도 1b에 나타내는 단면 구조도의 고체 촬상 장치를 제조하는 방법이다.
본 실시예의 고체 촬상 장치의 제조 방법은, 산화 실리콘 기판(1) 상에 평판 형상 실리콘 층(5S)을 형성하고, 이 평판 형상 실리콘 층(5S) 상에, 고체 촬상 장치의 화소를 구성하는 제 1 실리콘 기둥(2)과, 콘택트를 구성하는 제 2 실리콘 기둥(3)을 서로 동일한 높이가 되도록, 또한 동시에 형성하는 주상 반도체 형성 공정과, 제 1 실리콘 기둥(2)의 바닥부 영역 및 이 바닥부 영역에 하방에서 접하는 영역 중 적어도 하나의 영역에 도너 또는 억셉터 불순물을 도핑하여 신호선 N+ 층(5)을 형성함과 아울러, 신호선 N+ 층(5)과 제 2 실리콘 기둥(3)을 서로 접속하는 주상 반도체 바닥부 접속 공정과, 제 1 실리콘 기둥(2)의 상부 영역에 도너 또는 억셉터 불순물을 도핑하여 P+ 층(11)을 형성하고, 상기 P+ 층(11)을 가진 회로 소자를 형성하는 회로 소자 형성 공정과, 제 2 실리콘 기둥(3) 내에 도체 N+ 층(13)을 형성하는 도체층 형성 공정과, 제 1 실리콘 기둥(2)의 상부 영역에 형성된 P+ 층(11)과 접속되며, 이 P+ 층(11)과 동일한 면 상에 있는 화소 선택선 도체층(14)을 형성하는 화소 선택선 도체층 형성 공정과, 제 1 실리콘 기둥(2) 또는 화소 선택선 도체층(14), 및 제 2 실리콘 기둥(3)에 각각 접속되는 콘택트 홀(16a, 16b)을 형성하는 콘택트 홀 형성 공정과, 콘택트 홀(16a)을 통해서, 제 1 실리콘 기둥(2)의 상부 영역의 P+ 층(11) 또는 상기 P 층(11)에 접속된 화소 선택선 도체층(14)에 접속되는 화소 선택선 금속층(17a)과, 콘택트 홀(16b)을 통해서, 제 2 실리콘 기둥(3)의 도체 N+ 층(13)과 접속되는 신호선 금속층(17b)을 형성하는 배선 금속층 형성 공정과, 제 1 실리콘 기둥(2), 제 2 실리콘 기둥(3)을 각각 둘러싸도록, SiO2 층(4b, 4c)를 형성하는 공정과, SiO2 층(4b, 4c) 중, 적어도 SiO2 층(4b)을 둘러싸도록, 적어도 하나의 층으로 이루어지는 게이트 도체층(7)을 SiO2층(4c)에 접속되도록 형성하는 공정을 갖는다.
여기서, P 층(8a)의 외주에 SiO2 층(4b)을 사이에 두고 형성된 게이트 도체층(7)과, 신호선 N+ 층(5) 상에 형성된 P 층(8a) 및 게이트 도체층(7)에 인접하도록 P 층(8a)의 외주부에 형성된 N 층(9)으로 이루어지는 포토다이오드로, 회로 소자로서의 화소가 형성되어 있다.
이하, 도 2a~도 2f를 참조하면서, 본 실시예에 따른 고체 촬상 장치의 제조 방법을 더 구체적으로 설명한다.
도 2a에 나타낸 바와 같이, 본 실시예의 고체 촬상 장치의 화소 영역에서, 산화 실리콘 기판(1) 상에 평판 형상 실리콘 층(5S)을 형성하여, 이 평판 형상 실리콘 층(5S) 상에, 화소를 구성하는 제 1 실리콘 기둥(2)을 형성한다. 또한, 주변 구동·출력 회로 영역에서, 콘택트를 구성하는 제 2 실리콘 기둥(3)을 형성한다. 이로써, 제 1 실리콘 기둥(2)와 제 2 실리콘 기둥(3)은, 평판 형상 실리콘 층(5S)을 통해서 접속된다.
이어서, 도 2a에 나타낸 바와 같이, 산화 실리콘 기판(1) 상의 제 1, 제 2 실리콘 기둥(2, 3)의 높이에 있는 실리콘 층을, Si 산화막(SiO2막)과 Si 질화막(Si3N4막)을 마스크로 한 RIE에 의한 Si 에칭에 의해 평판 형상 실리콘 층(5S)의 높이까지 에칭하고, 제 1 실리콘 기둥(2) 및 제 2 실리콘 기둥(3)을 서로 동일한 높이가 되도록 또한, 동시에 형성한다.
이어서, 도 2b에 나타낸 바와 같이, 제 1, 제 2 실리콘 기둥(2, 3)과, 제 1, 제 2 실리콘 기둥(2, 3) 사이의 실리콘 층의 표면에 SiO2층(4a)을 형성한다.
이어서, 도 2b에 나타낸 바와 같이, 제 1 실리콘 기둥(2)과 제 2 실리콘 기둥(3) 사이의 실리콘 층에, 예컨대 As, P 등의 도너 불순물을 이온 주입함과 아울러, 열확산을 행하여, 평판 형상 실리콘 층(5S)과, 제 1, 제 2 실리콘 기둥(2, 3)의 하방 영역에 신호선이 되는 N+ 층(5)을 형성한다.
이어서, 도 2b에 나타낸 바와 같이, CVD(Chemical Vapor Deposition)에 의해서 SiO2층(4a)을 퇴적함과 아울러, 에치 백을 행함으로써 제 1 실리콘 기둥(2)과 제 2 실리콘 기둥(3) 사이의 Si 기판(1) 상에 SiO2층(6)을 형성한다.
이어서, SiO2층(4a)을 제거하고, 도 2c에 나타낸 바와 같이, 제 1 실리콘 기둥(2), 제 2 실리콘 기둥(3)의 표면에 산화되어 제 1 실리콘 기둥(2)에 있어서 MOS 트랜지스터의 게이트 SiO2층(4b)과, 제 2 실리콘 기둥(3)의 표면에, SiO2층(4c)을 형성하고, MOS 트랜지스터의 게이트 도체층(7)을, 텅스텐(W), 니켈(Ni), 코발트(Co), 타이타늄(Ti) 또는 이들의 질화물 재료를 이용해서 형성한다.
이어서, 도 2d에 나타낸 바와 같이, 비소(As) 등의 도너 불순물의 이온 주입 또는 도핑한 CVD SiO2막을 확산원으로 하여, 게이트 도체층(7)에 인접하도록, 제 1 실리콘 기둥(2)의 P 층(8)의 외주부에, 포토다이오드를 구성하는 N 층(9)을 형성한다.
이어서, 도 2d에 나타낸 바와 같이, CVD에 의해서 SiO2막(10)을 퇴적함과 아울러, 에치 백을 행함으로써 SiO2층(10)의 표면을 평탄화한 후, P 층(8a) 및 N 층(9)의 상방에 있어서, 제 1 실리콘 기둥(2)의 상부 영역에, 억셉터 불순물의 이온 주입에 의해 화소 선택 P+ 층(11)을 형성한다.
이어서, 도 2e에 나타낸 바와 같이, 포토리소그라피법에 의해서, 제 2 실리콘 기둥(3)의 상방 영역에 관통 구멍을 갖는 포토레지스트층(12)을 형성하고, 인(P) 등의 도너 불순물을 제 2 실리콘 기둥(3)에 이온 주입하여 도체 N+ 층(13)을 형성한다. 여기서는, 이와 같이, 제 2 실리콘 기둥(3) 전체에 도체 N+ 층(13)을 형성하기 때문에, 여기서의 이온 주입에는, 같은 가속 전압이라도 Si 중으로 깊게 불순물을 도입할 수 있는 채널링(Channeling) 현상을 이용한 이온 주입법을 이용하는 것이 바람직하다.
이어서, 포토레지스트층(12)을 제거하여, 이온 주입된 도너 불순물의 활성화열 처리를 행한다.
이어서, 도 2f에 나타낸 바와 같이, 제 1 실리콘 기둥(2)의 화소 선택 P+ 층(11)에 접속하는 화소 선택선 도체층(14)을 형성한다.
이어서, 도 2f에 나타낸 바와 같이, SiO2막(10) 상에, CVD에 의해서 SiO2층(15)을 형성함과 아울러, SiO2층(15)에 콘택트 홀(16a, 16b)을 형성한다.
이어서, 도 2f에 나타낸 바와 같이, 콘택트 홀(16a)을 통해서 화소 선택선 도체층(14)과 화소 선택선 금속층(17a)을 접속함과 아울러, 콘택트 홀(16b)을 통해서 도체 N+ 층(13)과, 신호선 금속층(17b)을 접속한다. 여기서는, 제 1 실리콘 기둥(2)의 하방 영역에 있는 신호선 N+ 층(5)은, 제 2 실리콘 기둥(3) 내에 형성된 도체 N+ 층(13)을 통해서 신호선 금속층(17b)에 접속된다.
이로써, 화소를 구성하는 제 1 실리콘 기둥(2)의 상부 영역에 위치하는 화소 선택 P+ 층(11)과, 상기 제 1 실리콘 기둥(2)의 하방 영역에 위치하는 신호선 N+ 층(7)이, 서로 동일한 깊이의 콘택트 홀(16a, 16b)을 통해서, 화소 선택선 금속층(17a) 및 신호선 금속층(17b)에 접속된다.
제 1 실리콘 기둥(2)의 P+ 층(11)에 접속하는 화소 선택선 도체층(14)은, 제 1 실리콘 기둥(2)의 상부 영역에 형성된 P+ 층(11)의 측면에서, 이 P+ 층(11)에 접속되어 있다. 화소 선택선 도체층(14) 상의 콘택트 홀(16a)과, 제 2 실리콘 기둥(3) 상의 콘택트 홀(16b)은 서로 거의 동일한 깊이로 형성된다.
본 실시예에 의하면, 고체 촬상 장치의 화소(회로 소자)를 구성하는 제 1 실리콘 기둥(2, P11~P33)과, 콘택트를 구성하는 제 2 실리콘 기둥(3, Ca(3), Cb, Cc)가, 서로 동일한 높이가 되도록, 또한 동시에 형성된다. 이로써, 제 1 실리콘 기둥(2, P11~P33)의 하방 영역에 위치하는 신호선 N+ 층(5, 5a, 5b, 5c)과, 상부 영역에 위치하는 화소 선택 P+ 층(11)(도 1a에서는 제 1 실리콘 기둥(2, P11~P33)의 상면에 있다)을, 신호선 금속층(17b, 26a, 26b, 26c) 및 화소 선택선 금속층(17a, 17aa, 17ab, 17ac)에 접속하기 위한 콘택트 홀(16a, 16b, SCa, SCb, SCc, 16aa, 16ab, 16ac)을 서로 동일한 깊이로 할 수 있다. 또한, 콘택트 홀(16b, SCa(16b), SCb, SCc)은, 도 17b에 나타내는 종래예의 콘택트 홀(123a)과 같이 깊은 콘택트 홀로 할 필요가 없다. 이로써, 콘택트 홀(16a, 16b)을 사이에 두고 제 1 실리콘 기둥(2)의 상하 영역에 위치하는 신호선 N+ 층(5, 5a(5), 5b, 5c)과, 화소 선택 P+ 층(11)(도 1a에서는 제 1 실리콘 기둥(P11~P33)의 상면에 있다)과, 상부 신호선 금속층(17b, 26a, 26b, 26c) 및 화소 선택선 금속층(17a, 17aa, 17ab, 17ac)의 접속이 용이하게 실현된다.
일반적으로, 고체 촬상 장치의 적색 파장 감도를 향상시키기 위해서는, 화소를 구성하는 제 1 실리콘 기둥(2, P11~P33)의 높이를 크게 하고, 광전 변환 영역인 포토다이오드장을 길게 하는 것이 필요하게 된다. 이것은, 적색 파장광은, 청색, 녹색 파장광에 비해서, 광 입사면보다 깊은 Si 내에서도 광 흡수되어, 신호 전하를 발생시키기 때문에, 입사한 적파장광을 포토다이오드에서 많이 흡수시키고자 한다면, 제 1 실리콘 기둥(2, P11~P33)을 높게 할 필요가 있기 때문이다. 그러나 종래 기술에서는 신호선 N+ 층(116)과 신호선 금속층(124a)을 접속하는 콘택트 홀(123a)의 깊이가 더 커져 버린다. 이에 반해서, 본 실시예로 얻어지는 고체 촬상 장치에 의하면, 항상, 신호선 금속층(17b, 26a, 26b, 26c)과, 화소 선택선 금속층(17a, 17aa, 17ab, 17ac)에 접속되는 콘택트 홀(16a, 16b, SCa, SCb, SCc, 16aa, 16ab, 16ac)은 높이가 낮고, 또한 서로 동일한 높이가 되도록 형성된다. 이 때문에, 본 실시예의 고체 촬상 장치는, 높은 적파장 감도를 가진 고체 촬상 장치를 얻을 때, 특히 유효하게 된다.
(실시예 2)
도 3a~도 3c에, 본 실시예에 따른 고체 촬상 장치의 제조 방법을 나타낸다. 본 실시예에서는, 도 1b에서의 콘택트를 구성하는 제 2 실리콘 기둥(3)의 도체 N+ 층(13) 대신, 실리사이드 층(23)을 형성함으로써, 신호선 N+ 층(5)과 신호선 금속층(17b) 사이의 전기 저항값을 줄이고 있다.
본 실시예에서는, 우선, 실시예 1에 있어서의 도 2a~도 2d에 나타내는 공정을 거친다.
이어서, 도 3a에 나타낸 바와 같이, 제 1 실리콘 기둥(2)의 P+ 층(11)에 접속하는 화소 선택선 도체층(14)을 형성하고, CVD에 의해 SiO2층(18)과 포토레지스트 층(19)을 형성하며, 포토리소그라피법과 에칭에 의해 제 2 실리콘 기둥(3) 상에 관통 구멍(20)을 형성한다.
이어서, 도 3a에 나타낸 바와 같이, 실리콘(Si), 수소(H) 등의 도너 또는 억셉터가 되지 않는 불순물을 제 2 실리콘 기둥(3)에 이온 주입함으로써, 제 2 실리콘 기둥(3)에 비정질 또는 다공질 실리콘 층(21)을 형성한 후, 포토레지스트층(19)을 제거한다.
이어서, 도 3b에 나타낸 바와 같이, 니켈(Ni), 코발트(Co), 탄탈럼(Ta), 텅스텐(W), 타이타늄(Ti) 등의 금속층(22)을 증착법에 의해 피복하고, 열 처리를 행하여, 비정질 또는 다공질 실리콘 층(21)의 실리사이드화에 의한 실리사이드 층(23)을 형성한 후, 금속층(22)을 제거한다. 이 실리사이드 층(23)은, NiSi2, CoSi2, TaSi2, WSi2, TiS2 등의 재료로 형성되어 있다.
이어서, 도 3c에 나타낸 바와 같이, SiO2층(18)에, 콘택트 홀(16a, 16b)을 형성함과 아울러, 화소 선택선 도체층(14)이 콘택트 홀(16a)을 통해서 접속하는 화소 선택선 금속층(17a)을 형성한다. 또한, 제 2 실리콘 기둥(3)의 콘택트 홀(16b)을 통해서 실리사이드 층(23)에 접속하는 신호선 금속층(17b)을 형성한다.
본 실시예에 의하면, 실시예 1에 있어서의 제 2 실리콘 기둥(3)에 형성된 도체 N+ 층(13)이, 저항값이 낮은 실리사이드 층(23)이 되기 때문에, 신호선 N+ 층(5)과 신호선 금속층(17b) 사이의 저항값을 낮출 할 수 있다. 화소 구동 속도는, 신호선 N+ 층(5)과 신호선 금속층(17b) 사이의 저항값 R과, 신호선 N+ 층(5)으로부터 신호선 금속층(17b)의 각 배선 사이 용량 C의 RC곱이 작을수록 커진다는 점에서, 이 실리사이드 층(23)에 의해서 고체 촬상 장치의 고속 구동화가 가능해진다.
(실시예 3)
이하, 도 4a~도 4d, 도 5를 참조하면서, 본 실시예에 따른 고체 촬상 장치의 제조 방법을 설명한다. 본 실시예에서는, 도 1b에서의 콘택트를 구성하는 제 2 실리콘 기둥(3)의 도체 N+ 층(13) 대신 텅스텐(W), 구리(Cu) 등의 금속층(70a, 70b)을 형성함으로써 신호선 N+ 층(5)과 신호선 금속층(73b) 사이의 저항값을 줄인다.
본 실시예에서는, 우선, 실시예 1에 있어서의 도 2a~도 2c에 나타내는 공정을 거친다.
이어서, 도 4a에 나타낸 바와 같이, 제 1 실리콘 기둥(2)의 외주부에, 포토다이오드를 구성하는 N 층(9)을 형성하고, CVD에 의해서 제 1 실리콘 기둥(2), 제 2 실리콘 기둥(3), SiO2층(6) 상에 질화 Si(SiN)층(64)을 형성한다.
이어서, 도 4a에 나타낸 바와 같이, 구조물 전체를 SiO2층(65)에 의해서 피복함과 아울러, 이 SiO2층(65)의 표면을, 제 1 실리콘 기둥(2)과, 제 2 실리콘 기둥(3) 상의 SiN 층(64) 표면까지 CMP(Chemical Mechanical Polishing)를 이용해서 연마한다.
이어서, 도 4b에 나타낸 바와 같이, RIE에 의해서, SiO2층(65)을 제 1 실리콘 기둥(2)과 제 2 실리콘 기둥의 상부를 노출시킬 때까지 에치 백함과 아울러, 노출한 제 1 실리콘 기둥(2)을 덮는 SiO2층(4b)과 SiN 층(64)을 에칭에 의해 제거함으로써, 화소 선택 P+ 층(11)을 형성한다.
이어서, 도 4b에 나타낸 바와 같이, 화소 선택 P+ 층(11)에 접속되도록 화소 선택선 도체층(14)을 형성함과 아울러, CVD에 의해서 구조물 전체를 덮도록, SiO2층(66)을 형성한다.
이어서, 도 4b에 나타낸 바와 같이, CMP에 의해서 SiO2층(66)을 제 2 실리콘 기둥(3) 상의 SiN 층(64) 표면까지 연마한다.
이어서, 도 4b에 나타낸 바와 같이, 포토리소그라피법에 의해서, 포토레지스트층(67)을 이용해서 제 2 실리콘 기둥(3) 상에 관통 구멍(68)을 형성함과 아울러, 포토레지스트층(67)을 에칭 마스크로 해서, 제 2 실리콘 기둥(3) 상의 SiN 층(64), SiO2층(4c), 제 2 실리콘 기둥(3)의 실리콘 층을 에칭하여 관통 구멍(68a)을 형성한다.
이어서, 도 4c에 나타낸 바와 같이, 포토레지스트층(67)을 제거하고, 관통 구멍(68a)의 바닥부 및 측벽의 SiO2층(4b) 표면에 질화타이타늄(TiN)층(69)을 형성하며, TiN 층(69) 상면에 CVD에 의해 텅스텐(W)층(70)을 퇴적한다.
이어서, 도 4d에 나타낸 바와 같이, CMP에 의해서 W 층(70)을 SiO2층(66) 표면까지 연마하고, 전체적으로 SiO2층(71)을 CVD에 의해 퇴적함과 아울러, 콘택트 홀(72a, 72b)을 형성한다.
이어서, 도 4d에 나타낸 바와 같이, 콘택트 홀(72a, 72b)을 통해서 화소 선택선 도체층(14)과 화소 선택선 금속층(73a)을 접속하고, 콘택트 홀(72b)을 통해서 W 층(70a)과 신호선 금속층(73b)을 접속한다.
이로써, 제 2 실리콘 기둥(3)에 형성되는 도체층이, 도 1f에 나타내는 구조에서는 도체 N+ 층(13), 도 3c에 나타내는 구조로서는 실리사이드 층(23)인 것에 반해서, 본 실시예에서는, 보다 전기 저항이 낮은 W 층(70a)이 된다.
도 5에, 제 2 실리콘 기둥(3) 내에 형성되는 도체층으로서, 상술한 W 층(70a) 대신, 구리(Cu)층(70b)을 형성한 것을 나타낸다. 상술한 W 층(70a)은 CVD 법에 의해 형성했지만, Cu 층(70b)은, 전계 도금법(Electrochemical Deposition)을 이용해서 형성한다. 또한, W 층(70a)의 형성시에, 상술한 W 층(70)에서는, 프라이머로서, SiO2층(66, 4b)과 W 층(70)을 잘 밀착하기 위해서 TiN 층(69)을 이용했는데 반해서, Cu 층(70b)의 형성에 대응해서는, Cu 층(70b)의 프라이머로서, SiO2층(4b, 65, 66)에 Cu가 확산하는 것을 방지하기 위한 TiN, TaN 등으로 이루어지는 배리어층과, Cu 전계 도금용 전극이 되는 스퍼터법으로 형성한 Cu로 이루어지는 시드층으로 이루어지는 배리어·시드층(69a)을 이용하고 있다. 또한, SiO2층(71)을 CVD에 의해 퇴적함과 아울러, SiO2층(71)에 콘택트 홀(72a, 72b)을 형성하고 있다. 그리고, 콘택트 홀(72a)을 통해서 화소 선택선 도체층(14)과 화소 선택선 금속층(73a)을 접속함과 아울러, 콘택트 홀(72b)을 통해서 Cu 층(70b)과 신호선 금속층(73b)이 접속된다.
(실시예 4)
이하, 도 6을 참조하면서, 본 실시예에 따른 고체 촬상 장치의 제조 방법을 설명한다. 실시예 1에 있어서의 도 1b의 단면 구조로서는, 제 1 실리콘 기둥(2)과 제 2 실리콘 기둥(3)은, 신호선 N+ 층(5(5a)) 상에 형성되어 있던 것에 반해서, 본 실시예에서는, 이 신호선 N+ 층(5(5a))이, 산화 실리콘 기판(1) 상에 형성한 W, Co, Ti 등의 금속 재료, 또는 이들 금속 재료를 포함하는 도체층이 된다.
도 6은 도 1b에 대응하는 고체 촬상 장치의 단면 구조도이다.
도 6을 참조해서, 우선, 산화 실리콘 기판(1) 상에, CVD에 의해서, W, Co, Ti 등의 금속 재료, 또는 이들 금속을 포함하는 재료에 의해서 신호 선 도체층(28)을 형성한다.
이어서, 이 신호 선 도체층(28) 상에 화소를 구성하는 제 1 실리콘 기둥(2a)과 콘택트를 구성하는 제 2 실리콘 기둥(3a)을 형성하고, 제 1 실리콘 기둥(2a), 제 2 실리콘 기둥(3a)을 둘러싸서 SiO2층(29a, 29b)을 형성한다.
이어서, 제 1 실리콘 기둥(2a)을 둘러싸도록, 제 1 실리콘 기둥(2a)의 하방 영역에, SiO2층(29a)을 사이에 두고 게이트 도체층(30a)을 형성하고, 제 1 실리콘 기둥(2a), 제 2 실리콘 기둥(3a)의 하방 영역에, 신호 선 도체층(28)에 접속한 N+ 층(31a, 31b)을 형성한다.
이어서, 게이트 도체층(30a)의 상방에 있어서 제 1 실리콘 기둥(2a)의 외주부에, 포토다이오드를 구성하는 N 층(32)을 형성한다.
이어서, 제 1 실리콘 기둥(2a)과 제 2 실리콘 기둥(3a) 사이에, CVD에 의해서 SiO2층(10a)을 형성함과 아울러, N 층(32)의 상방이며, 제 1 실리콘 기둥(2a)의 상부 영역에 화소 선택 P+ 층(33)을 형성한다.
이어서, 이 화소 선택 P+ 층(33)에 접속되도록 화소 선택선 도체층(14)을 형성한다.
이어서, 제 2 실리콘 기둥(3a)의 상면에 이르는 내부에 도너 또는 억셉터 불순물을 도핑하거나, 또는 실리사이드화된 도체층(35)을 형성한다.
이어서, SiO2층(10a), 제 1 실리콘 기둥(2a), 제 2 실리콘 기둥(3a)의 상부 영역에 SiO2층(15)을 형성함과 아울러, 화소 선택선 도체층(14) 상에 콘택트 홀(16a), 제 2 실리콘 기둥(3a) 상에 콘택트 홀(16b)을 각각 형성한다.
이어서, 콘택트 홀(16a)을 통해서 화소 선택선 도체층(14)에 접속되도록 화소 선택 금속층(17a)과, 콘택트 홀(16b)을 통해서 도체층(35)과 접속되도록 신호 선 금속층(17b)을 형성한다.
도 1b에 나타내는 공정에서는, 화소 영역의 제 1 실리콘 기둥(2)과, 주변 구동·출력 회로 영역에 존재하는 콘택트를 구성하는 제 2 실리콘 기둥(3)은 신호선 N+ 층(5)을 통해서 서로 접속되어 있다. 이에 반해서, 본 실시예에서는, 제 1 실리콘 기둥(2a)의 하방 영역에 위치하는 신호선 N+ 층(31a)은, N+ 층(5)보다 전기 저항이 낮은 W, Ni, Co 등의 금속 또는 실리사이드의 신호 선 도체층(28)에 의해서 접속되어 있기 때문에, 화소 영역의 주변에 마련된 구동·출력 회로와 화소 영역에 있는 화소 사이를 연결하는 신호선의 전기 저항을 낮출 수 있다. 그 결과, 고체 촬상 장치의 고속 구동이 가능하게 된다.
(실시예 5)
이하, 도 7a~도 7d를 참조하면서, 본 실시예에 따른 고체 촬상 장치에 대해서 설명한다. 본 실시예에 의하면, 도 17c에 나타내는 종래예의 고체 촬상 장치에 있어서의 고속 구동화에 관한 과제, 및 도 17d에 나타내는 종래예의 고체 촬상 장치에 있어서의 화소고 집적도화에 관한 과제가 개선된다.
도 7a는, 도 2a~도 2c에 나타내는 제조 공정과 마찬가지의 공정을 거쳐서 형성된 단면 구조를 나타내는 도면이다. 본 실시예에서는, 화소 영역에, 화소를 구성하는 제 1 실리콘 기둥(2)에 인접하여, 콘택트를 구성하는 제 2 실리콘 기둥(3a)이 형성되고, 주변 구동·출력 회로 영역에 콘택트를 구성하는 제 3 실리콘 기둥(3b)이 형성된다. 이 제 3 실리콘 기둥(3b)은, 신호선 N+ 층과 분리하여 형성된다. 제 1~제 3 실리콘 기둥(2, 3a, 3b)을 덮도록, 형성된 SiO2층(4b, 4c, 4d)을 둘러싸서 게이트 도체층(7a)이 형성된다. 이 게이트 도체층(7a)은, 제 1~제 3 실리콘 기둥(2, 3a, 3b)을 서로 접속하도록 형성되고, 또한 상기 제 3 실리콘 기둥(3b)을 덮도록 형성된다.
도 7b는, 도 7a에 이어서, 도 2d, 도 2e, 도 2f와 같은 공정을 거쳐서 형성된 단면 구조를 나타내는 도면이다. 도 2f에서는, 화소 선택선 도체층(14)이 콘택트를 구성하는 제 2 실리콘 기둥(3)과 분리되어 있지만, 본 실시예에서는, 도 7b에 나타낸 바와 같이, 화소 선택선 도체층(14d)이, 제 2 실리콘 기둥(3)을 둘러싸는 SiO2층(4c)의 외주에, 제 1 실리콘 기둥(2) 상의 화소 선택 P+ 층(11)으로부터 연장되도록 형성되어 있다. 화소 선택선 도체층(14d)은 콘택트 홀(16a)을 통해서 화소 선택선 금속층(17a)과 접속되어 있다. 신호선 N+ 층(5)은, 콘택트를 구성하는 제 2 실리콘 기둥(3a)의 도체층(23(21))과, 콘택트 홀(16b)을 통해서 신호선 금속층(17b)에 접속되어 있다. 또한, 게이트 도체층(7a)은 제 2 실리콘 기둥(3a)의 외주를 둘러쌈과 아울러, 제 3 실리콘 기둥(3b)까지 연장되고, 나아가 상기 제 3 실리콘 기둥(3b)의 상면까지 연장되어 있다. 또한, 게이트 도체층(7a)은 제 3 실리콘 기둥(3b) 상에서 콘택트 홀(16c)을 통해서, 게이트 도체층(17c)에 접속되어 있다.
도 7c에, 도 7b에 나타내는 콘택트를 구성하는 제 2 실리콘 기둥(3a)의 외주에 게이트 도체층(7a)을 형성한 경우의 평면도를 나타낸다. 동 도면 중의 B-B' 선에 따른 단면 구조도가 도 7b에 대응한다.
도 7b에 나타내는 화소 영역에서는, 도 7c의 가로(행) 방향으로 반복 배열된 B-B' 선 상의 최초의 화소를 구성하는 제 1 실리콘 기둥(P11)(도 7b의 제 1 실리콘 기둥(2)), 콘택트를 구성하는 제 2 실리콘 기둥(C11)(도 7b의 제 2 실리콘 기둥(3a))만을 도시하고 있다. 실제 고체 촬상 장치에서는, 화소를 구성하는 제 1 실리콘 기둥(P11), 콘택트를 구성하는 제 2 실리콘 기둥(C11)을 한 쌍으로 해서, 이들이 세로(열) 방향 및 가로(행) 방향으로 2차원 형상으로 배열되어 있다. 본 실시예의 고체 촬상 장치에서는, 신호선 N+ 층(5a(5), 5b, 5c)이 세로(열) 방향으로 연장하도록 형성되어 있다. 이들 신호선 N+ 층(5a(5), 5b, 5c) 상에, 제 1 실리콘 기둥(P11~P33)과, 제 1 실리콘 기둥(P11~P33)에 인접하여 가로(행) 방향으로 배열되도록, 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33)을 형성한다. 이와 동시에, 주변 구동·출력 회로 영역에 게이트 도체층(7aa(7a), 7ab, 7ac)에 접속되도록 제 3 실리콘 기둥(36a(3b), 36b, 36c)을 형성한다. 제 1, 제 2 실리콘 기둥(P11~P33, C11~C33)의 하방 영역은, 신호선 N+ 층(5a(5), 5b, 5c)에 접속되어 있다. 게이트 도체층(7aa(7a), 7ab, 7ac)이 가로(행) 방향으로 연장되도록, 또한 제 1~제 3 실리콘 기둥(P11~P33, C11~C33)의 외주에 형성되어 있다. 또한, 게이트 도체층(7aa(7a), 7ab, 7ac)은 주변 구동·출력 회로 영역에서, 제 3 실리콘 기둥(36a(3c), 36b, 36c)까지 연장되어 있다. 이와 마찬가지로, 화소 선택선 도체층(14a(14d), 14b, 14c)이, 도 7c에서의 가로(행) 방향으로 연장하도록, 또한, 제 1~제 3 실리콘 기둥(P11~P33, C11~C33)의 외주에 형성되어 있다. 화소 선택선 도체층(14a(14d), 14b, 14c)은, 가로(행) 방향으로 연장하도록, 또한 제 1, 제 2 실리콘 기둥(P11~P33, C11~C33)의 외주에 형성되어 있다. 또한, 주변 구동 회로 영역에서, 콘택트 홀(16aa(16a), 16ab, 16ac)을 통해서 화소 선택선 금속층(17aa(17a), 17ab, 17cc)에 접속되어 있다. 게이트 도체층(7aa(7a), 7ab, 7ac)은 제 3 실리콘 기둥(36a(3c), 36b, 36c) 상에 형성된 콘택트 홀(37a(16c), 37b, 37c)을 통해서, 게이트 도체층(38a(17c), 38b, 38c)에 접속되어 있다. 신호선 N+ 층(5a(5), 5b, 5c)은, 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33) 상에 형성한 콘택트 홀(SC11~SC23)을 통해서, 신호선 금속층(26a(17b), 26b)에 접속되어 있다. 이로써, 도 17c에 나타내는 종래예의 고체 촬상 장치에서는, 화소 영역에서, 화소를 구성하는 제 1 실리콘 기둥(P11~P33)의 가장 하방에 형성되는 저항이 높은 신호선 N+ 층(116a, 116b, 116b)을 통해서, 신호선이 주변 구동·출력 회로 영역으로 리드되어 있었던 것에 반해서, 본 실시예에서는 전기 저항이 낮은 신호선 금속층(26a(17b), 26b)에 의해서, 신호선이 리드되게 된다. 그 결과, 본 실시예의 고체 촬상 장치에 의하면, 종래예의 고체 촬상 장치에 비해서 고속 구동화가 실현된다.
또한, 본 실시예에 의하면, 화소 영역의 화소 집적도를 향상시킬 수 있다.
즉, 도 17d에 나타내는 종래 기술에서는, 화소를 구성하는 제 1 실리콘 기둥(P11~P33)의 가장 하방에 형성되는 신호선 N+ 층(130a, 130b, 130c)을 가장 상방에 형성되는 신호선 금속층(135a, 135b, 135c)에 접속하는 콘택트 홀(CH11~CH33)은, 신호선 N+ 층(130a, 130b, 130c)보다 상방에 형성하는 MOS 트랜지스터의 리셋 MOS 게이트 도체층(131a, 131b, 131c) 및 화소 선택선 도체 N+ 층(132a, 132b, 132c)과, 평면으로 봤을 때 겹치도록 형성할 수 없다. 이 때문에, 리셋 MOS 게이트 도체층(131a, 131b, 131c) 및 화소 선택선 도체 N+ 층(132a, 132b, 132c)은 콘택트 홀(CH11~CH33)을 회피하도록 배선하는 것이 필요하게 된다. 이에 반해서, 본 실시예에서는, 게이트 도체층(7aa(7a), 7ab, 7ac) 및 화소 선택선 도체층(14a(14d), 14b, 14c)은, 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33)의 외주을 따라, 평면으로 봤을 때 겹치도록 형성할 수 있다. 그 결과, 본 실시예의 고체 촬상 장치에 의하면, 종래예의 고체 촬상 장치에 비해서 화소 영역의 화소 집적도를 향상시킬 수 있다.
도 7b에 나타내는 단면 구조에서는, 콘택트를 구성하는 제 2 실리콘 기둥(3a)의 외주에 형성된 절연층(4c)은, 제 1 실리콘 기둥(2)의 외주에 형성된 게이트 절연층(4b)과 동일한 재료층을 이용해서 형성되어 있다. 통상, 이 게이트 절연층(4b)에는, 고유전율(High-K) 재료층이 이용된다. 이 때문에, 콘택트를 구성하는 제 2 실리콘 기둥(3a)의 외주에 형성된 게이트 도체층(7a) 및 화소 선택선 도체층(14b)과, 콘택트를 구성하는 제 2 실리콘 기둥(3a) 내의 도체층(23(21))의 결합 용량이 커진다. 이러한 게이트선·신호선 사이, 화소 선택선·신호선 사이의 결합 용량의 증대에 의해서, 고체 촬상 장치의 고속 구동화의 효과가 손상된다. 또한, 이로써, 게이트선·신호선 사이, 화소 선택선·신호선 사이에 대한 상호 펄스 전압 노이즈 혼입에 의한 고체 촬상 장치의 안정 구동화가 손상된다. 이 때문에, 고체 촬상 장치의 고속 구동화·안정 구동화를 위해서, 리셋 게이트선·신호선 사이 용량 및 화소 선택선·신호선 사이의 용량의 저감이 요구된다.
도 7d에, 리셋 게이트선·신호선 사이의 용량 및 화소 선택선·신호선 사이의 용량이 더 저감되는 고체 촬상 장치의 단면 구조도를 나타낸다. 도 7d에 나타내는 구조는, 콘택트를 구성하는 제 2 실리콘 기둥(3a)의 도체층(23(21))을 둘러싸서 저용량 절연층(4e)이 형성되어 있다는 점을 제외하면, 도 7b에 나타내는 구조와 마찬가지이다. 저용량 절연층(4e)은, 불소(F) 또는 탄소(C)를 포함한 산화막(SiOF, SiOC), 포러스 SiO2막 등의 저유전율(low-k) 절연층, 두꺼운 SiO2막, 또는, SiO2막 등의 절연막과 저유전율 절연막의 조합으로 형성되어 있다. 이 저용량 절연층(4e)에 의해서, 게이트 도체층(7a) 및 화소 선택선 도체층(14d)과, 신호선 N+ 층(5)에 접속되는 도체층(23(21)) 사이에 형성되는 결합 용량이 저감된다. 이로써, 고체 촬상 장치의 고속 구동화, 안정 구동화가 실현된다.
(실시예 6)
이하, 도 8a, 도 8b를 참조하면서, 본 실시예에 따른 고체 촬상 장치에 대해서 설명한다. 본 실시예는, 실시예 5와 비교해서, 고체 촬상 장치에 있어서의 해상도 저하, 컬러 촬상 장치에 있어서의 혼색 특성이 또한 향상함과 아울러, 콘택트 홀의 작성 공정이 용이하게 된다.
도 8a는, 본 실시예에 따른 고체 촬상 장치의 평면도이다. 신호선 N+ 층(80a, 80b, 80c)이 세로(열) 방향으로 연장하도록 형성되어 있다. 화소 영역에서, 이들 신호선 N+ 층(80a, 80b, 80c) 상에, 화소를 구성하는 제 1 실리콘 기둥(P11~P33)과 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33)이 형성되어 있다. 이들 실리콘 기둥과 함께, 주변 구동·출력 회로 영역에 형성된 평판 형상 실리콘 층(39a, 39b, 39c) 상에, 콘택트를 구성하는 제 3 실리콘 기둥(40a, 40b, 40c)이 형성되어 있다. 제 1 실리콘 기둥(P11~P33)과 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33)은, 화소 영역에서, 세로(열) 방향으로 교대로 배치되어 있다. 게이트 도체층(81a, 81b, 81c)은, 화소를 구성하는 제 1 실리콘 기둥(P11~P33)의 외주에 형성되며, 행 방향으로 연장하는 제 1 실리콘 기둥(P11~P33) 사이에 형성된 제 2 실리콘 기둥(C11~C33)을 둘러싸면서, 가로(행) 방향으로 연장하도록 형성되어 있다. 이들 게이트 도체층(81a, 81b, 81c)은, 주변 구동·출력 회로 영역에 마련된 콘택트를 구성하는 제 3 실리콘 기둥(40a, 40b, 40c)에 형성한 콘택트 홀(41a, 41b, 41c)을 통해서 게이트 도체층(42a, 42b, 42c)에 접속되어 있다. 이와 같이, 화소 선택선 도체층(82a, 82b, 82c)이, 행 방향으로 연장하는 제 1 실리콘 기둥(P11~P33)마다, 도 8a의 가로(행) 방향으로 연장하도록 형성되어 있다. 이들 화소 선택선 도체층(82a, 82b, 82c)은, 화소 영역의 외측까지 연장되고, 주변 구동·출력 회로 영역에서, 콘택트 홀(16aa, 16ab, 16ac)을 통해서 화소 선택선 금속층(17aa, 17ab, 17cc)에 접속되어 있다. 게이트 도체층(81a, 81b, 81c)이 화소를 구성하는 제 1 실리콘 기둥(P11~P33)과, 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33)의 외주를 따라 형성되고, 또한 화소 선택선 도체층(82a, 82b, 82c)과 교대로, 각각 가로(행) 방향으로 연장하도록 형성되어 있다. 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33) 상에 형성된 콘택트 홀(H11~H33)을 통해서, 신호선 N+ 층(80a)과 신호선 금속층(83a), 신호선 N+ 층(80b)과 신호선 금속층(83b), 신호선 N+ 층(80c)과 신호선 금속층(83c)이 각각 접속되어 있다. 광 입사면측으로부터 봐서, 화소를 구성하는 제 1 실리콘 기둥(P11~P33)을 제외하면, 화소 영역은 광을 차폐하는 게이트 도체층(81a, 81b, 81c)과 화소 선택선 도체층(82a, 82b, 82c)에 의해 덮여져 있다.
도 8b는, 도 8a에 나타내는 C-C' 선에서의 단면 구조도인 (도 8a에서는, 화소 영역에서 화소를 구성하는 제 1 실리콘 기둥(P11)과, 이 제 1 실리콘 기둥(P11)의 하방에 형성된 콘택트를 구성하는 제 2 실리콘 기둥(C11)만을 나타내고, 콘택트 기둥(C12, C13)은 도시를 생략하고 있다). 화소를 구성하는 제 1 실리콘 기둥(2(P11))과, 콘택트를 구성하는 제 2 실리콘 기둥(3a(C11))의 바닥부는, 신호선 N+ 층(5(80a))을 통해서 접속되어 있다. 제 1 실리콘 기둥(2(P11))의 P 층(8a)의 외주에 게이트 절연층(4b)을 사이에 두고 형성된 게이트 도체층(81a)은, 제 1, 제 2 실리콘 기둥(2(P11), 3a(C11))의 외주와, 제 1, 제 2 실리콘 기둥(2(P11), 3a(C11))을 접속하도록 형성된다. 이 게이트 도체층(81a)은, 제 2 실리콘 기둥(3a(C11))에서는, 절연층(4c)의 외주에 형성된다. 제 1 실리콘 기둥(2(P11))의 게이트 도체층(81a)에 인접해서, 포토다이오드의 N 층(9)이 P 층(8a)의 외주부에 형성되어 있다. N 층(9)의 상부 영역에 형성된 P+ 층(11)에 화소 선택선 도체층(14e(82a))이 접속되어 있다. 이 화소 선택선 도체층(14e(82a)) 및 제 2 실리콘 기둥(3a(C11))상에, 서로 동일한 깊이의 콘택트 홀(16a(16aa), 16b(H11))이 형성되어 있다. 또한, 콘택트 홀(16a(16aa))을 통해서, 화소 선택선 도체층(14e(82a))과 화소 선택선 금속층(17a(17aa)), 나아가 콘택트 홀(16b(H11))을 통해서, 제 2 실리콘 기둥(3a(C11))의 도체층(23(21))과 신호선 N+ 층(80a)이 각각 접속되어 있다.
이상 설명한 바와 같이, 본 실시예는 이하에 나타내는 5개의 특징을 갖는다.
1. 화소의 신호 전류, 또는 리셋 전류가, 저 저항의 신호선 금속층(83a, 83b, 83c)을 통해서 화소 영역에서 주변 구동·신호 처리 회로에 추출됨으로써, 고체 촬상 장치의 고속 구동화가 실현된다.
2. 제 1 실리콘 기둥(P11~P33) 사이의 화소 영역에 입사한 광이, 광을 차폐하는 게이트 도체층(81a, 81b, 81c)과 화소 선택선 도체층(82a, 82b, 82c)에 의해 차폐됨으로써, 신호선 N+ 층(80a, 80b, 80c)에 도달하는 것이 방지되어, 해상도의 향상과, 컬러 촬상에 있어서의 혼색 특성의 개선이 실현된다. 이 해상도 및 혼색 특성의 향상은, 원래 하나의 화소에 입사한 광이, 신호선 N+ 층(80a, 80b, 80c)에 도달하고, 신호선 N+ 층(80a, 80b, 80c)을 둘러싼 재료층과의 다중 반사 등에 의해 인접한 화소의 광전 변환 영역에 입사함으로써 발생한다.
3. 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33)이, 게이트 도체층(81a, 81b, 81c)의 영역 중에 형성됨으로써, 해상도와 혼색 특성의 향상을 위한, 게이트 도체층(81a, 81b, 81c)과 화소 선택선 도체층(82a, 82b, 82c)의 배선의 배치가, 화소 집적도를 저하시키는 일없이 실현된다.
4. 화소 선택선 도체층(82a, 82b, 82c)이 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33)의 외주에 형성되지 않음으로써, 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33) 상에 마련하는 콘택트 홀(H11~H33)의 형성이 용이하게 된다.
5. 콘택트 홀(16aa, 16ab, 16ac, H11~H33, 41a, 41b, 41c)이, 제 1~제 3 실리콘 기둥(P11~P33, C11~C33, 40a, 40b, 40c) 상에, 높이가 작고, 또한, 동일한 깊이로 형성되기 때문에, 용이하게 제조할 수 있게 된다.
(실시예 7)
이하, 도 9a, 도 9b를 참조하면서, 본 실시예에 따른 컬러 촬상용 고체 촬상 장치에 대해서 설명한다.
도 9a에, 본 실시예에 따른 고체 촬상 장치의 평면도를 나타낸다. 신호선 N+ 층(84a, 84b, 84c, 84d)이 세로(열) 방향으로 연장하도록 형성되고, 이들에 접속되어, 적색 신호용 화소를 구성하는 제 1 실리콘 기둥(R1, R2, R3, R4)(이하, 줄여서 R1~R4라고 함), 녹색 신호용 화소를 구성하는 제 1 실리콘 기둥(G1, G2, G3, G4)(이하, 줄여서 G1~G4라고 함), 청색 신호용 화소를 구성하는 제 1 실리콘 기둥(B1, B2, B3, B4)(이하, B1~B4라고 함)이 형성되어 있다. 이들 제 1 실리콘 기둥과 동시에 형성된 콘택트를 구성하는 제 2 실리콘 기둥(CC1, CC2, CC3, CC4)(이하, 줄여서 CC1~CC4라고 함)가, 신호선 N+ 층(84a, 84b, 84c, 84d)에 접속되고, 콘택트를 구성하는 제 3 실리콘 기둥(43a, 43b, 43c, 43d)이, 주변 구동·출력 회로 영역에 마련된 평판 형상 실리콘 층(84da, 84db, 84dc, 84dd) 상에 형성되어 있다. 콘택트를 구성하는 제 2 실리콘 기둥(CC1, CC2)은, 가로(행) 방향으로 나열된 적색 신호용 화소를 구성하는 제 1 실리콘 기둥(R1, R2)의 열 방향 사이이며, 원래, 화소가 형성되어야 할 영역에 형성되어 있다. 이와 마찬가지로, 콘택트를 구성하는 제 2 실리콘 기둥(CC3, CC4)은, 가로(행) 방향으로 나열된 적색 신호용 화소를 구성하는 제 1 실리콘 기둥(R3, R4)의 열 방향의 사이이며, 원래, 화소가 형성되어야 할 영역에 형성되어 있다. 게이트 도체층(85a, 85b, 85c, 85d)이, 화소를 구성하는 제 1 실리콘 기둥(R1~R4, G1~G4, B1~B4)과, 콘택트를 구성하는 제 2 실리콘 기둥(CC1~CC4)의 외주에 형성되며, 또한 가로(행) 방향으로 연장하도록 형성되어 있다. 이와 마찬가지로, 화소 선택선 도체층(86a, 86b, 86c, 86d)이, 화소를 구성하는 제 1 실리콘 기둥(R1~R4, G1~G4, B1~B4)과, 콘택트를 구성하는 제 2 실리콘 기둥(CC1~CC4)의 외주에 형성되고, 또한 가로(행) 방향으로 연장하도록 형성되어 있다. 콘택트를 구성하는 제 2 실리콘 기둥(CC1~CC4) 위에 형성한 콘택트 홀(CH1~CH4)을 통해서, 신호선 N+ 층(84a)과 신호선 금속층(87a), 신호선 N+ 층(84b)과 신호선 금속층(87b), 신호선 N+ 층(84c)과 신호선 금속층(87c), 신호선 N+ 층(84d)과 신호선 금속층(87d)이 각각 서로 접속되어 있다. 게이트 도체층(85a, 85b, 85c, 85d)은, 콘택트를 구성하는 제 3 실리콘 기둥(43a, 43b, 43c, 43d) 상에 마련된 콘택트 홀(44a, 44b, 44c, 44d)을 통해서 게이트 도체층(85a, 85b, 85c, 85d)에 접속되어 있다. 신호선 N+ 층(84a, 84b, 84c, 84d)과 신호선 금속층(87a, 87b, 87c, 87d)과의 접속은, 화소 영역에서의 적색 신호용 화소를 구성하는 제 1 S 기둥(R1~R4)이 가로 방향으로 배열되어 형성하는 열마다 행해지기 때문에, 고체 촬상 장치의 고속 구동화가 가능하게 된다.
도 9b는, 도 9a에 나타내는 D-D' 선에서의 단면 구조도이다. 실제 고체 촬상 장치에서는, 화소를 구성하는 제 1 실리콘 기둥(R1~R4, G1~G4, B1~B4)과 콘택트를 구성하는 제 2 실리콘 기둥(CC1, CC2, CC3)에, 또한, 제 1, 제 2 실리콘 기둥이 2차원 형상으로 배열되어 있다. 여기서는, D-D' 선에 따른 제 1 실리콘 기둥(R1, R3)과 콘택트를 구성하는 제 2 실리콘 기둥(CC1, CC2)만이 형성되어 있는 경우에 대해서 설명한다. 도 9a에서, 산화 실리콘 기판(1) 상에, 세로(열) 방향으로 형성된 평판 형상의 신호선 N+ 층(84a, 84b, 84c, 84d)과, 평판 형상 실리콘 층(84e)이 형성되어 있다. 신호선 N+ 층(84a, 84b, 84c, 84d) 상에, 화소를 구성하는 제 1 실리콘 기둥(R1, R3)과, 콘택트를 구성하는 제 2 실리콘 기둥(CC1, CC2)이 형성됨과 아울러, 평판 형상 실리콘 층(84e) 상에 콘택트를 구성하는 제 3 실리콘 기둥(43a)이 형성되어 있다. 화소를 구성하는 제 1 실리콘 기둥(R1, R3)의 바닥부의 신호선 N+ 층(84a, 84c) 상에, P 층(8a, 8c)이 형성됨과 아울러, P 층(8a, 8c)의 외주에 게이트 절연층(4b, 4d)을 통해서 게이트 도체층(85a)이 형성되어 있다. 이 게이트 도체층(85a)은, 콘택트를 구성하는 제 2 실리콘 기둥(CC1, CC2)의 외주에도 연장되어 있고, 제 1, 제 2 실리콘 기둥(R1, CC1, R3, CC2)의 순서로 접속되어 있다. 제 1 실리콘 기둥(R1, R3)의 게이트 도체층(85a)에 인접하도록, P 층(8a, 8c)의 외주에 포토다이오드의 N 층(9, 9a)이 형성되어 있다. 포토다이오드 상에 형성된 P+ 층(11, 11a)에 접속된 화소 선택선 도체층(86a)은, 제 1, 제 2 실리콘 기둥(R1, CC1, R3, CC2)의 외주를 포함하여 연장되어 있다. 이 화소 선택선 도체층(86a)은, 제 2 실리콘 기둥(CC1, CC2)에서는, 절연층(4c, 4e)을 둘러싸고 있다. 화소 선택선 도체층(86a)은, 화소 영역의 외측에 있는 구동·출력 회로 영역까지 연장되고, 콘택트 홀(16aa)을 통해서 화소 선택선 금속층(17aa)에 접속되어 있다. 제 2 실리콘 기둥(CC1, CC2)의 도체층(23a, 23b) 상과, 제 3 실리콘 기둥(43a) 상과, 콘택트 홀(16aa)과 동일한 깊이가 되도록, 또한 동시에 콘택트 홀(SH1, SH2, 44a)이 형성되어 있다. 도체층(23a, 23b)은, 콘택트 홀(SH1, SH2)을 통해서 신호선 금속층(87b, 87d)에 접속되어 있다. 도 9a에서, 신호선 금속층(87a, 87b, 87c, 87d)은, 세로(열) 방향으로 연장하도록 형성되어 있다.
본 실시예에 따른 컬러 촬상용 고체 촬상 장치에 있어서는, 화소 신호 처리에 의해, 콘택트를 구성하는 제 2 실리콘 기둥(CC1, CC2, CC3, CC4)을 유사적인 화소로서 취급할 수 있다. 예컨대, 제 2 실리콘 기둥 CC1은, 동일한 행에 배열된 화소(R1)의 신호와 동일한 신호로 하고, 제 2 실리콘 기둥(CC2)은, 동일한 행에 배열된 화소(R2)의 신호와 동일한 신호로 한다. 이는, 적색 신호용 신호 대역이 녹색 신호용 신호 대역보다 낮기 때문에, 적색 신호용의 해상도가 녹색 신호용의 개조도보다 낮아도 된다는 것을 이용하고 있다. 본 실시예의 고체 촬상 장치에서는, 콘택트를 구성하는 제 2 실리콘 기둥(CC1~CC4)을, 화소 영역에 마련하고 있다는 점에서, 화소 집적도를 저하시키는 일없이, 고속 구동화를 실현할 수 있다.
(실시예 8)
이하, 도 10a~도 10c를 참조하면서, 본 실시예에 따른 P 채널 SGT를 이용한 반도체 장치에 대해서 설명한다.
도 10a은 1개의 P 채널 SGT의 회로도이다. 이 P 채널 SGT은, 게이트(56), 소스(53), 드레인(57)에 의해서 구성되어 있다. 또한, 게이트(56)는 게이트 단자 G, 소스(53)는 소스 단자 S, 드레인(57)은 드레인 단자 D에 각각 접속되어 있다.
도 10b는, 도 10a에 나타내는 P 채널 SGT의 평면도이다. 평판 형상 실리콘 층(50)에, 소스(53)를 구성하는 소스 P+ 층(53a)이 형성되어 있다. 이 소스 P+ 층(53a) 상에, SGT를 구성하는 제 1 실리콘 기둥(51b)과, 콘택트를 구성하는 제 2 실리콘 기둥(51c)이 형성되어 있다. SGT를 구성하는 제 1 실리콘 기둥(51b)에 인접하도록 게이트(56)의 게이트 도체층(56a)에 접속되어서, 콘택트를 구성하는 제 3 실리콘 기둥(51a)이 형성되어 있다. 게이트 도체층(56a)은, SGT을 구성하는 제 1 실리콘 기둥(56b)의 외주를 둘러싸고, 또한, 콘택트를 구성하는 제 3 실리콘 기둥(51a)을 덮도록 형성되어 있다. 또한, SGT를 구성하는 제 1 실리콘 기둥(51b) 상에 형성된 드레인 P+ 층(57a)은 콘택트 홀(62b)을 통해서 드레인 배선 금속층(63b(D))에 접속되고, 소스 P+ 층(53a)은 콘택트를 구성하는 실리콘 기둥(51c)의 도체층(59)과 콘택트 홀(62c)을 통해서 소스 배선 금속층(63c(S))과 접속되며, 게이트 도체층(56a)은 콘택트를 구성하는 제 3 실리콘 기둥(51a) 상에서 콘택트 홀(62a)을 통해서 게이트 금속층(63a(G))에 접속되어 있다.
도 10c는, 도 10b에 나타내는 평면도의 E-E' 선에 따른 단면 구조도이다. 산화 실리콘 기판(1) 상에 평판 형상 실리콘 층(50)을 형성한다. 이 평판 형상 실리콘 층(50) 상에 SGT를 구성하는 제 1 실리콘 기둥(51b)과, 콘택트를 구성하는 제 2 실리콘 기둥(51c), 제 3 실리콘 기둥(51a)을 형성한다. 평판 형상 실리콘 층(50)과 제 1 실리콘 기둥(51b)의 실리콘 층(58)은, N 형 또는 진성형의 반도체이다. 그리고, 평판 형상 실리콘 층(50)과 제 1~제 3 실리콘 기둥(51a, 51b, 51c)의 노출부를 덮도록 절연층(54a, 54b, 54c)을 형성한다. 그리고, 게이트 도체층(56a)을 제 1 실리콘 기둥(51b)의 외주에 절연층(54b)을 사이에 두고 형성하고, 구조물 전체가 절연층(54a)으로 덮여진 제 3 실리콘 기둥(51a) 상까지 연장된다. 제 1 실리콘 기둥(51b)과 제 2 실리콘 기둥(51c)의 하방 영역에서의 평판 형상 실리콘 층(50)에, 소스 P+ 층(53a)을 형성한다. 그리고, 제 1 실리콘 기둥(51b)의 상부 영역에, 게이트 도체층(56a)에 인접하여 드레인 P+ 층(57a)을 형성한다. 그리고, 구조물 전체에 절연층(60)을 피복하고, 제 2 실리콘 기둥의 소스 P+ 층(53a)으로부터 제 2 실리콘 기둥(51c) 상면에 접속되는 도체층(59)을 형성한다. 그리고, 절연층(61)을 피복하고, 이 절연층(61)에 콘택트 홀(62a)을 제 3 실리콘 기둥(51a) 상에 형성하며, 콘택트 홀(62b)을 제 1 실리콘 기둥(51b) 상에, 콘택트 홀(62c)을 제 2 실리콘 기둥(51c) 상에 형성한다. 그리고, 콘택트 홀(62a)을 통해서 게이트 도체층(56a)과 게이트 금속층(63a(G))을 접속하며, 콘택트 홀(62b)을 통해서 드레인 P+ 층(57a)과 드레인 배선 금속층(63b(D))을 접속하고, 콘택트 홀(62c)과 제 2 실리콘 기둥(51c)에 형성한 도체층(59)을 통해서 소스 P+ 층(53a)과 소스 배선 금속층(63c(S))을 접속한다. 이로써, 제 1 실리콘 기둥(51b), 제 2 실리콘 기둥(51c), 제 3 실리콘 기둥(51a) 상에 형성되는 콘택트 홀(62b, 62c, 62a)은, 서로 동일한 깊이(동일한 높이)로 형성된다.
상기 P 채널 SGT의 제조 방법은,
산화 실리콘 기판(1) 상의 평판 형상 실리콘 층(50)에 접속되어 SGT를 구성하는 제 1 실리콘 기둥(51b)과, 콘택트를 구성하는 제 2 실리콘 기둥(51c), 및 제 3 실리콘 기둥(51a)을, 서로 동일한 높이가 되도록, 또한 동시에 형성하는 제 1~제 3 실리콘 기둥 형성 공정과,
제 1 실리콘 기둥(51b)의 바닥부를 둘러싸서 SGT의 드레인 P+ 층(53a)이 평판 형상 실리콘 층(50)에 형성되고, 이 드레인 P+ 층(53a)과 제 2 실리콘 기둥(51c)의 바닥부를 접속하는 제 1·제 2 실리콘 기둥 바닥부 접속 형성 공정과,
제 1 실리콘 기둥(51b)의 외주에 절연층(54b), 제 2 실리콘 기둥(51c)의 외주에 절연층(54c)을 각각 형성하고, 게이트 절연층(54b)을 둘러싸서 게이트 도체층(56a)을 형성하며, 게이트 도체층(56a)을 절연층(54a)으로 덮여진 콘택트를 구성하는 제 3 실리콘 기둥(51a) 상까지 연장하여 형성하고, 제 1 실리콘 기둥(51b)의 상부에, 게이트 도체층(56a)에 인접하여 드레인 P+ 층(57a)을 형성하며, 드레인 P+ 층(57a)과 소스 P+ 층(53a) 사이에 있는 제 1 실리콘 기둥(51b)의 실리콘 층(58)을 SGT의 채널로 하는 제 1 실리콘 기둥 SGT 형성 공정과,
콘택트를 구성하는 제 2 실리콘 기둥(51c)에 억셉터 불순물을 이온 주입한 Si 또는 실리사이드의 도체층(59)을 형성하는, 제 2 실리콘 기둥 도체층 형성 공정과,
제 1 실리콘 기둥(51b), 제 2 실리콘 기둥(51c), 및 제 3 실리콘 기둥(51a)을 덮도록, 절연층(60, 61)을 형성하고, 콘택트를 구성하는 제 3 실리콘 기둥(51a) 상에 콘택트 홀(62a), SGT를 구성하는 제 1 실리콘 기둥(51b) 상에 콘택트 홀(62b), 콘택트를 구성하는 제 2 실리콘 기둥(51c) 상에 콘택트 홀(62c)을 각각 형성하는 콘택트 홀 형성 공정과,
콘택트 홀(62a, 62b, 62c)을 통해서, 게이트 도체층(56a)과 게이트 금속층(63a(G)), 드레인 P+ 층(57a)과 드레인 배선 금속층(63b(D)), 도체층(59)과 소스 배선 금속층(63c(S))을 각각 접속하는 배선 금속층 형성 공정
으로 이루어진다.
한편, 이 SGT에서는, 드레인 P+ 층(57a)이 소스로서 기능하는 경우에는, 소스 P+ 층(53a)은 드레인으로서 기능한다. 또한, N 채널 SGT에서는, 드레인·소스는 N+ 층으로 구성되고, 채널은 P형, 또는 진성형(Intrinsic type)의 반도체로 구성된다.
(실시예 9)
이하, 도 11a~도 11g를 참조하면서, 본 실시예에 따른 SGT을 이용한 반도체 장치에 대해서 설명한다.
도 11a는, SGT을 이용한 3단 CMOS 인버터 회로도이다. 첫단의 인버터 회로는, 2개의 P 채널 SGT(88aa, 88ab)와 1개의 N 채널 SGT(89a)로 구성되어 있다. SGT(88aa, 88ab, 89a)의 게이트가 입력 단자 Vi에 접속되고, P 채널 SGT(88aa, 88ab)의 드레인이 전원 단자 Vcc에 접속되며, P 채널 SGT(88aa, 88ab)의 소스와 N 채널 SGT(89a)의 소스가 접속되어서, 첫단 출력 단자를 구성함과 아울러, 2번째단 인버터 회로의 입력 단자에 접속되어 있다. 또한, N 채널 SGT(89a)의 드레인이 그라운드 단자 Vss에 접속되어 있다. 1번째단 인버터 회로와 마찬가지로 해서, P 채널 SGT(88ba, 88bb)와 N 채널 SGT(89b)로 이루어지는 2번째단 인버터 회로와, P 채널 SGT(88ca, 88cb)와 N 채널 SGT(89c)로 이루어지는 3번째단 인버터 회로가 접속되어 있다. 2번째단·3번째단 인버터 회로의 P 채널 SGT(88ba, 88bb, 88ca, 88cb, 88ca, 88cb)의 드레인은, 전원 단자 Vcc에 접속됨과 아울러, N 채널 SGT(89b, 89c)의 드레인은, 그라운드 단자 Vss에 접속되어 있다. 이 3단 CMOS 인버터 회로에서는, 입력 단자 Vi에 입력된 신호 전압이, 3클록 시간 지연되면서, 반전된 신호로서 출력 단자 Vo로부터 출력된다.
도 11b는, 도 11a의 3단 CMOS 인버터 회로를, 공지된 기술을 이용해서 기판 상에 형성한 경우의 평면도이다. 도 11b의 하방부터, 첫단, 2번째단, 3번째단 인버터 회로가 형성되어 있다. 첫단 인버터 회로는, P 채널 SGT(88aa, 88ab)의 소스 P+ 층(90ca)과 N 채널 SGT(89a)의 소스 N+ 층(90cb)이 서로 접속되어 형성되어 있다. 소스 P+ 층(90ca) 상에 P 채널 SGT(88aa, 88ab)를 형성하는 실리콘 기둥(91ac, 91bc)이 형성되고, N+ 층(90cb) 상에 N 채널 SGT(89a)를 구성하는 실리콘 기둥(91cc)이 형성되어 있다. SGT(88aa, 88ab, 89a)의 게이트 도체층(93c)이, SGT를 형성하는 실리콘 기둥(91ac, 91bc, 91cc)을 둘러싸도록, 또한 연속해서 형성되어 있다. 게이트 도체층(93c)은, 콘택트 홀(94ac)을 통해서 제 1 입력 배선 금속층(95ca)에 접속되어 있다. P 채널 SGT(88aa, 88ab)의 드레인은, 실리콘 기둥(91ac, 91bc) 위에 형성된 콘택트 홀(94bc, 94cc)을 통해서 제 1 전원 배선 금속층(95a)에 접속되어 있다. P+ 층(90ca)과 N+ 층(90cb)은, 양자의 경계부 상에 형성된 콘택트 홀(94eb)을 통해서 제 1 출력 배선 금속층(95cb)에 각각 접속되어 있다. N 채널 SGT(89a)의 소스는, 실리콘 기둥(91cc) 상에 형성된 콘택트 홀(94ec)을 통해서 제 1 그라운드 배선 금속층(95c)에 접속되어 있다. 제 1 입력 배선 금속층(95ca) 상에, 이 제 1 입력 배선 금속층(95ca)에 접속되어 제 2 입력 배선 금속층(101ac)(Vi)이 형성되어 있다. 제 1 출력 배선 금속층(95cb) 상에, 이 제 1 출력 배선 금속층(95cb)에 접속되고, 2번째단 인버터 회로의 입력 단자에 접속되는 제 2 출력 배선 금속층(101ab)이 형성되어 있다. 이 첫단 인버터 회로에서, 게이트 도체층(93c)은, 콘택트 홀(94da)을 회피하도록 배선되어 있다.
첫단 인버터 회로의 제 2 출력 배선 금속층(101ab)은, 2번째단 인버터 회로의 제 1 입력 배선 금속층(95ba)에 접속되어 있다. 2번째단 인버터 회로는, 첫단 인버터 회로와 동일한 배치로 형성되고, P 채널 SGT(88ba, 88bb)의 소스 P+ 층(90ba)과, N 채널 SGT(89bb)의 소스 N+ 층(90bb)과, 실리콘 기둥(91ab, 91bb, 91cb)과, 게이트 도체층(93b)과, 콘택트 홀(94ab, 94bb, 94cb, 94db, 94eb)과, 제 1 입력 배선 금속층(95ba), 제 1 전원 배선 금속층(95a), 제 1 그라운드 배선 금속층(95c), 및 제 1 출력 배선 금속층(95bb)으로 구성되어 있다. 제 1 출력 배선 금속층(95bb)은 제 2 출력 배선 금속층(101aa)에 접속되고, 3번째단 인버터 회로의 제 1 입력 배선 금속층(95aa)에 접속되어 있다. 3번째단 인버터 회로는 첫단·2번째단 인버터 회로와 동일한 배치가 되도록, P 채널 SGT(88ca, 88cb)의 소스 P+ 층(90aa)과, N 채널 SGT(89cb)의 소스 N+ 층(90ba)과, 실리콘 기둥(91aa, 91ba, 91ca)과, 게이트 도체층(93a)과, 콘택트 홀(94aa, 94ba, 94ca, 94da, 94ea)과, 제 1 입력 배선 금속층(95aa), 제 1 전원 배선 금속층(95a), 제 1 그라운드 배선 금속층(95c), 및 제 1 출력 배선 금속층(95ab)으로 구성되어 있다. 제 1 출력 배선 금속층(95ab)은 제 2 출력 배선 금속층(101c)(Vo)에 접속되어 있다. 또한, 제 1 전원 배선 금속층(95a)은, 콘택트 홀(94fa)을 통해서 제 2 전원 배선 금속층(101b)(Vcc)에 접속되고, 제 1 그라운드 배선 금속층(95c)은, 콘택트 홀(94fb)을 통해서 제 2 그라운드 배선 금속층(101d)(Vss)에 접속되어 있다.
도 11c에, 도 11b의 X1-X1' 선에 따른 단면 구조도를 나타낸다. X1-X1' 선은 콘택트 홀(94aa), P 채널 SGT(88ca, 88cb)의 실리콘 기둥(91aa, 91ba)까지 가로(행) 방향으로 이어지고, 거기에서 꺾여서 콘택트 홀(94da)에 접속되며, 또한 N 채널 SGT을 구성하는 실리콘 기둥(91ca)에 접속되어 있다. 도 11c는 3번째단 인버터 회로의 단면 구조에 대응하고 있다. 산화 실리콘 기판(1) 상에 평판 형상 실리콘 층(108)이 형성되고, 이 평판 형상 실리콘 층(108) 상에 P 채널 SGT(88ca, 88cb)의 실리콘 기둥(91aa, 91ba)과, N 채널 SGT(89c)의 실리콘 기둥(91ca)이 형성되어 있다. 실리콘 기둥(91aa, 91ba)의 하방의 평판 형상 실리콘 층(108)에, 소스 P+ 층(90aa)이 형성되고, 실리콘 기둥(91ca)의 하방의 평판 형상 실리콘 층(108)에, 소스 N+ 층(90ba)이 형성되어 있다. 실리콘 기둥(91aa, 91ba)의 외주에 게이트 절연층(110b)이 형성되고, 실리콘 기둥(91ca)의 외주에 게이트 절연층(110d)이 형성되어 있다. 이들 게이트 절연층(110b, 110d)을 둘러싸도록, 서로 접속된 게이트 도체층(93b)이 형성되어 있다. 이 게이트 도체층(93b)을 덮도록 스토퍼 SiN 층(112)이 형성되어 있다. 소스 P+ 층(90aa)과 소스 N+ 층(90ba)의 경계부에, 실리사이드 층(133a)이 형성되어 있다. 이 실리사이드 층(133a) 상에 콘택트 홀(94da), 게이트 도체층(93b) 상에 콘택트 홀(94aa), 실리콘 기둥(91aa, 91ba, 91ca) 상에 콘택트 홀(94ba, 94ca, 94ea)이 각각 형성되어 있다. 이들 콘택트 홀(94aa, 91aa, 91ba, 94da, 91ca)을 통해서, 게이트 도체층(93a)과 제 1 입력 배선 금속층(95aa), 드레인 P+ 층(111a)과 제 1 전원 배선 금속층(95a), 실리사이드 층(133a)과 제 1 출력 배선 금속층(95ab), 드레인 N+ 층(111b)과 제 1 그라운드 배선 금속층(95c)이 각각 접속되어 있다. 또한, 제 1 입력 배선 금속층(95aa)은 2번째단 인버터 회로의 제 2 출력 배선 금속층(101aa)에 접속되고, 제 1 출력 배선 금속층(95ab)은 제 2 출력 배선 금속층(101c)(Vo)에 접속되어 있다. 2번째단 인버터 회로의 제 2 출력 배선 금속층(101aa), 3번째단 인버터 회로의 제 2 출력 배선층(101c)(Vo)은, 듀얼·대머신 기술에 의해서 형성된 구리(Cu) 배선층이다.
도 11d에, 도 11b에 나타내는 Y 1-Y1'선에 따른 단면 구조도를 나타낸다. 각 단의 인버터 회로의 소스 P+ 층(90aa, 90ba, 90ca)과, 소스 N+ 층(90ba, 90bb, 90cb)의 경계부에, 실리사이드 층(133a, 133b, 133c)이 형성되어 있다(Y1-Y1' 선은, 소스 P+ 층(90aa, 90ba, 90ca) 측에 있다). 소스 P+ 층(90aa, 90ba, 90ca)과 소스 N+ 층(90ba, 90bb, 90cb)을 덮도록 절연층(110b)이 형성되어 있다. 절연층(110b) 상에 게이트 도체층(93a, 93b, 93c)이 형성되어 있다. 또한, 구조물의 전체에 절연층(113a)이 퇴적하고 있다. 또한, 실리사이드 층(133a, 133b, 133c) 상에 콘택트 홀(94da, 94db, 94dc)이 형성되어 있다. 콘택트 홀(94da, 94db, 94dc)은, 게이트 도체층(93a, 93b, 93c)과 이격되어 형성되어 있다. 콘택트 홀(94da, 94db, 94dc)을 통해서, 실리사이드 층(133a, 133b, 133c)과 제 1 출력 배선 금속층(95ca, 95cb, 95cc)이 접속되어 있다. 또한, 구조물의 전체에 절연막(113b)이 퇴적됨과 아울러, 제 1 출력 배선 금속층(95ca, 95cb, 95cc)과 접속되는 제 2 출력 배선 금속층(101c(Vo), 101aa, 101ab)이, 예컨대 Cu 더블·대머신 기술에 의해서 형성되어 있다.
도 11b에 나타낸 바와 같이, 종래 기술로 형성된 CMOS 인버터 회로에서는, 제 1 출력 배선 금속층(95ab, 95bb, 95cb)에 접속되는 콘택트 홀(94ab, 94db, 94eb)은, 게이트 도체층(93a, 93b, 93c)과 평면으로 봤을 때 겹치지 않도록 형성되지만, 이것은 회로 집적도 저하의 요인이 된다. 또한, 종래 기술에서는, 도 11c에 나타낸 바와 같이, 실리콘 기둥(91aa, 91ba, 91ca) 상의 콘택트 홀(94ba, 94ca, 94ea)과, 실리콘 기둥(91aa, 01ba, 91ca) 바닥부에 연결되는 실리사이드 층(133a) 상의 콘택트 홀(94da)의 깊이의 차이는, 실리콘 기둥(91aa, 91ba, 91ca)의 높이만큼, 필연적으로 발생하고 있다. 또한, 실리사이드 층(133a) 상의 콘택트 홀(94da)은, 게이트 도체층(93a) 상의 콘택트 홀(94aa)과도 깊이가 다르지만(도 13c), 이것은 콘택트 홀의 형성을 어렵게 하고 있다.
도 11e는, 본 실시예에 따른, 도 11a에 나타내는 3단 CMOS 인버터 회로를, 기판 상에 형성한 경우의 평면도이다. 도 11e의 하방부터 첫단, 2번째단, 3번째단 인버터 회로가 형성되어 있다. 첫단 인버터 회로는, P 채널 SGT(88aa, 88ab)의 소스 P+ 층(96ac)과 N 채널 SGT(89a)의 소스 N+ 층(96bc)이 서로 접속되어 형성되고, 소스 P+ 층(96ac) 상에 P 채널 SGT(88aa, 88ab)를 구성하는 실리콘 기둥(97cb, 97cc)가 형성되며, N+ 층(96bc) 상에 N 채널 SGT(89a)를 형성하는 실리콘 기둥(97ce)가 형성됨으로써 구성되어 있다. 이들 실리콘 기둥과 동시에, 소스 P+ 층(96ac)과 소스 N+ 층(96bc)의 경계부 상에, 콘택트를 구성하는 실리콘 기둥(97cd)과, 소스 P+ 층(96ac)에 접한 진성 실리콘 층(108c) 상에 콘택트를 구성하는 실리콘 기둥(97ca)이 각각 형성되어 있다. SGT(88aa, 88ab, 89a)의 게이트 도체층(93bc)이, 실리콘 기둥(97ca, 97cb, 97cd, 97ce)을 둘러싸고, 또한 연속해서 형성되어 있다. 이 게이트 도체층(93bc)은 콘택트를 구성하는 실리콘 기둥(97ca) 상에 형성된 콘택트 홀(100ca)을 통해서 제 1 입력 배선 금속층(47ca)에 접속되어 있다. P 채널 SGT(88aa, 88ab)의 드레인은, 실리콘 기둥(97cb) 상에 형성된 콘택트 홀(100cb, 100cc)을 통해서 제 1 전원 배선 금속층(107b)에 접속되어 있다. P+ 층(96ac)과 N+ 층(96bc)은, 양자의 경계부 상에 형성된 콘택트 기둥(97cd) 상의 콘택트 홀(100cd)을 통해서 제 1 출력 배선 금속층(47cd)에 접속되어 있다. N 채널 SGT(89a)의 소스는, 실리콘 기둥(97ce) 상에 형성된 콘택트 홀(100ce)을 통해서 제 1 그라운드 배선 금속층(107d)에 접속되어 있다. 제 1 입력 배선 금속층(47ca) 상에, 이 제 1 입력 배선 금속층(47ca)에 접속되고, 제 2 입력 배선 금속층(107aa)(Vi)이 형성되어 있다. 제 1 출력 배선 금속층(47cd) 상에, 이 제 1 출력 배선 금속층(47cd)에 접속되며, 2번째단 인버터 회로의 입력 단자에 접속되는 제 2 출력 배선 금속층(107cc)이 형성되어 있다.
첫단 인버터 회로의 제 2 출력 배선 금속층(107cc)은, 2번째단 인버터 회로의 제 1 입력 배선 금속층(47ba)에 접속되어 있다. 2번째단 인버터 회로는, 첫단 인버터 회로와 동일한 배치가 되도록, 진성 실리콘 층(108b)과, P 채널 SGT(88ba, 88bb)의 소스 P+ 층(96ab)과, N 채널 SGT(89bb)의 소스 N+ 층(96bb)과, 실리콘 기둥(97ba, 97bb, 97cb, 97bd, 97be)과, 게이트 도체층(93bb)과, 콘택트 홀(100ba, 100bb, 100bc, 100bd, 100be)과, 제 1 입력 배선 금속층(47ba), 제 1 전원 배선 금속층(107b), 제 1 그라운드 배선 금속층(107d), 및 제 1 출력 배선 금속층(47bb)으로 형성되어 있다. 제 1 출력 배선 금속층(47bb)은, 제 2 출력 배선 금속층(107cb)에 접속됨과 아울러, 3번째단 인버터 회로의 제 1 입력 배선 금속층(47aa)에 접속되어 있다. 3번째단 인버터 회로는, 첫단 및 2번째단 인버터 회로와 동일한 배치가 되도록, P 채널 SGT(88ca, 88cb)의 진성 실리콘 층(108a)과, 소스 P+ 층(96aa)과, N 채널 SGT(89cb)의 소스 N+ 층(96ba)과, 실리콘 기둥(97aa, 97ab, 97ac, 97ad, 97ae)과, 게이트 도체층(93ba)과, 콘택트 홀(100aa, 100ab, 100ac, 100ad, 100ae)과, 제 1 입력 배선 금속층(47aa), 제 1 전원 배선 금속층(107b), 제 1 그라운드 배선 금속층(107d), 및 제 1 출력 배선 금속층(47ab)으로 구성되어 있다. 제 1 출력 배선 금속층(47ab)은, 제 2 출력 배선 금속층(107ca)(Vo)에 접속되어 있다.
도 11f에, 도 11e에 나타내는 X2-X2' 선에 따른 단면 구조도를 나타낸다. 이 단면 구조도는, 3번째단 인버터 회로의 단면 구조를 나타낸다. 산화 실리콘 기판(1) 상에 평판 형상 실리콘 층(108a)이 형성됨과 아울러, 이 평판 형상 실리콘 층(108a) 상에, P 채널 SGT(88ca, 88cb)의 실리콘 기둥(97ab, 97ac)과, N 채널 SGT(89c)의 실리콘 기둥(97ae)과, 콘택트를 구성하는 실리콘 기둥(97aa, 97ad)가 형성되어 있다. 실리콘 기둥(97ab, 97ac)의 하방의 평판 형상 실리콘 층(108a)에 소스 P+ 층(96aa)이 형성됨과 아울러, 실리콘 기둥(97ae)의 하방의 평판 형상 실리콘 층(108a)에 소스 N+ 층(96ba)이 형성되어 있다. 소스 P+ 층(96aa)과 소스 N+ 층(96ba)의 경계부 상에 콘택트를 구성하는 실리콘 기둥(97ad)이 형성되어 있다. 실리콘 기둥(97ab, 97ac, 97ae)의 외주에, 게이트 절연층(110b, 110d)이 형성됨과 아울러, 콘택트를 구성하는 실리콘 기둥(97aa, 97ad)의 외주에, 절연층(110a, 110c)이 형성되어 있다. 이들 게이트 절연층(110b, 110d)과, 절연층(110a, 110c)의 외주와, 서로 접속된 게이트 도체층(93b)이 형성되어 있다. 콘택트를 구성하는 실리콘 기둥(97aa)에서는, 구조물 전체가 절연층(110a)으로 덮여져 있다. 게이트 도체층(93b)은, 콘택트를 구성하는 실리콘 기둥(97aa)의 절연층(110a)을 덮도록 형성된다. 또한, 구조물의 전체를 덮도록, 스토퍼 SiN 층(112a)이 형성되어 있다. 이어서, 콘택트 홀(100aa, 100ab, 100ac, 100ae)이, 실리콘 기둥(97aa, 97ab, 97ac, 97ad, 97ae) 상에 형성되어 있다. 또한, 이들 콘택트 홀(100aa, 100ab, 100ac, 100ae)을 통해서, 게이트 도체층(93b)과 제 1 입력 배선 금속층(47aa), 드레인 P+ 층(111a)과 제 1 전원 배선 금속층(107b), 콘택트를 구성하는 실리콘 기둥(97ad)에 형성된 도체층(109a)과 제 1 출력 배선 금속층(47ab), 드레인 N+ 층(111b)과 제 1 그라운드 배선 금속층(107d)이 각각 접속되어 있다. 또한, 제 1 입력 배선 금속층(47aa)은, 2번째단 인버터 회로의 제 2 출력 배선 금속층(107aa)에 접속됨과 아울러, 제 1 출력 배선 금속층(47ab)은 제 2 출력 배선 금속층(107ac)에 접속되어 있다. 2번째단 인버터 회로의 제 2 출력 배선 금속층(107aa), 3번째단 인버터 회로의 제 2 출력 배선 금속층(107ac)은, 모두 듀얼·대머신 기술에 의해서 형성되는 구리(Cu) 배선층이다.
도 11g는, 도 11e에 나타내는 Y2-Y2' 선에 따른 단면 구조도이다. 각 단의 인버터 회로의 소스 P+ 층(96aa, 96ab, 96ac)과 소스 N+ 층(96ba, 96bb, 96bc)의 경계부 상에 콘택트를 구성하는 실리콘 기둥(97ad, 97bd, 97cd)이 형성되어 있다(Y2-Y2'선은 소스 P+ 층(96aa), 96ab, 96ac 측에 있다). 실리콘 기둥(97ad, 97bd, 97cd), 소스 P+ 층(96aa, 96ab, 96ac)와 소스 N+ 층(96ba, 96bb, 96bc)을 덮도록 절연층(110cc, 110cb, 110ca)이 형성되어 있다. 실리콘 기둥(97ad, 97bd, 97cd)의 절연층(110ac, 110cb, 110cc)의 외주에 게이트 도체층(93ba, 93bb, 93bc)이 형성되어 있다. 또한, 전체에 스토퍼 SiN 층(112a, 112b, 112c)과 절연층(113a)이 퇴적된다. 또한, 실리콘 기둥(97ad, 97bd, 97cd)에 콘택트 홀(100ad, 100bd, 100cd)이 형성되어 있다. 콘택트 홀(100ad, 100bd, 100cd)을 통해서, 도체층(109a, 109b, 109c)과 제 1 출력 배선 금속층(47ab, 47bb, 47cb)이 접속되어 있다. 또한, 전체적으로 절연막(113b)를 퇴적하여, 제 1 출력 배선 금속층(47ab, 47bb, 47cb)과 접속되는 제 2 출력 배선 금속층(107ca, 107cb, 107cc)이, 예컨대 Cu 듀얼·대머신 기술에 의해서 형성되어 있다.
도 11b에 나타낸 바와 같이, 종래예의 CMOS 인버터 회로에서는, 제 1 출력 배선 금속층(95ab, 95bb, 95cb)에 접속되는 콘택트 홀(94ab, 94db, 94eb)은, 게이트 도체층(93a, 93b, 93c)과, 평면으로 봤을 때 겹치지 않도록 형성하는 것이 필요하게 되지만, 이것은 회로 집적도 저하의 요인이 된다. 이에 반해서, 본 실시예에서는, 도 11e에 나타낸 바와 같이, 게이트 도체층(93ba, 96bb, 96bc)이 콘택트를 구성하는 실리콘 기둥(97ad, 97bd, 97cd) 상에 형성되어 있다. 평면으로 봤을 때에는, 게이트 도체층(93ba, 93bb, 93bc)의 영역에 콘택트 홀(100ad, 100bd, 100cd)이 형성되어 있기 때문에, 각 단의 콘택트 홀((100aa, 100ab, 100ac, 100ad, 100ae), (100ba, 100bb, 100bd, 100be), (100ca, 100cb, 100cd, 100e))은, 가로(행) 방향으로 직선적으로 배열할 수 있다. 이로써, 본 실시예의 CMOS 인버터 회로의 회로 집적도가 향상한다. 또한, 본 실시예에서는, 도 11f에 나타낸 바와 같이, 제 1 입력 배선 금속층(47aa), 제 1 전원 배선 금속층(107b), 제 1 출력 배선 금속층(47ab), 제 1 그라운드 배선 금속층(107d)에 접속되는 콘택트 홀(100aa, 100ab, 100ac, 100ad, 100ae)은, 실리콘 기둥(97aa, 97ab, 97ad, 97ae) 상에 있고, 동일한 깊이로 형성되어 있다. 이로써, 상기 CMOS 인버터 회로를 용이하게 제조할 수 있게 된다.
(실시예 10)
이하, 도 12를 참조하면서, 실시예 10에 따른 반도체 장치에 대해서 설명한다.
도 12는, 본 실시예를 도 11a에 나타내는 3단 CMOS 인버터 회로에 적용한 경우의, 도 11f에 대응하는 단면 구조도이다. 이 단면 구조는, 도 11f에서의 게이트 도체층(93b)을 제외하면, 동일하다. 본 실시예에서는, 콘택트를 구성하는 실리콘 기둥(97ad)의 외주에 형성된 게이트 도체층(93bb)의 높이가, SGT가 형성되어 있는 실리콘 기둥(97ab, 97ac, 97ae)보다 낮고, 또한, 적어도 게이트 도체층(93bb)의 두께가 되도록 형성되어 있다. 이로써, 게이트 도체층(93bb)과 콘택트를 구성하는 실리콘 기둥(97ad)의 도체층(109a)과의 결합 용량을 줄일 수 있다. 도체층(109a)은, 제 1 및 제 2 출력 배선 금속층(47ab, 107ac)에 접속되어 있기 때문에, 게이트 도체층(93bb)과 출력 배선 사이의 결합 용량을 줄일 수 있다. 이로써, 본 실시예에 의하면, 도 11f에 도시한 회로에 비해서 SGT 회로의 고속 구동화가 실현된다.
한편, 콘택트를 구성하는 실리콘 기둥(97ad)의 외주에 형성된 게이트 도체층(93bb)의 높이는, 회로의 요구 성능에 따라, 게이트 도체층(93bb)의 두께까지 낮추는 것이 가능하다.
(실시예 11)
이하, 도 13a, 도 13b를 참조하면서, 본 실시예에 따른 고체 촬상 장치에 대해서 설명한다.
본 실시예는, 화소 영역에 설치한 콘택트를 구성하는 제 2 실리콘 기둥(3)의 외주 전체에, 게이트 도체층(7a)과, 화소 선택선 도체층(104a)을 형성하고, 이들 게이트 도체층(7a), 화소 선택선 도체층(104a)을, 가로(행) 방향 양측의 주변 구동·출력 회로 영역에 마련한 콘택트를 구성하는 제 3 실리콘 기둥(102a, 102b, 102c, 102d) 상의 콘택트 홀(105a, 105b, 105c, 105d)을 통해서 게이트 도체층(106a, 106d), 화소 선택선 금속층(106b, 106c)에 접속하는 것을 특징으로 한다. 이로써, 특히 화소 선택선 도체층(104a)과 게이트 도체층(7a)의 양측 구동을, 화소 집적도의 저하를 발생시키지 않고 실현할 수 있다.
도 13a는 본 실시예에 따른 고체 촬상 장치의 단면 구조도이다. 이 단면 구조는, 화소 영역에서의, 화소를 구성하는 제 1 실리콘 기둥(2)과 콘택트를 구성하는 제 2 실리콘 기둥(3)에 형성된 구조는, 화소 선택선 도체층(104a)을 제외하면 도 9b에 나타낸 것과 같다. 화소 영역에, 화소를 구성하는 제 1 실리콘 기둥(2)과, 콘택트를 구성하는 제 2 실리콘 기둥(3)이 형성되어 있다. 주변 구동·출력 영역에 설치된 평판 형상 실리콘 층(5c, 5d) 상에, 콘택트를 구성하는 제 3 실리콘 기둥(102a, 102b, 102c, 102d)가 형성되어 있다. 제 1~제 3 실리콘 기둥(2, 3, 102a, 102b, 102c, 102d)의 외주에, 절연층(4b, 4c, 103a, 103b)이 형성되어 있다. 게이트 도체층(7a)이, 절연층(4b, 4c), 제 3 실리콘 기둥(102b, 102c)의 절연층(103a, 103b)의 외주를 따라 연속해서 형성되고, 제 3 실리콘 기둥(102a, 102d)에서는, 제 3 실리콘 기둥(102a, 102d)의 상부 전체를 덮도록 형성되어 있다. 제 1 실리콘 기둥(2)의 상부에 형성된 P+ 층(11)에 접속된 화소 선택선 도체층(104a)이, 제 1 실리콘 기둥(2)의 포토다이오드 N 층(9)의 외주를 둘러싸서 형성되어 있다. 화소 선택선 도체층(104a)은, 제 2 실리콘 기둥(3)의 측면의 절연층(4c)을 따라 형성되고, 제 3 실리콘 기둥(102b, 102c)에서는, 제 3 실리콘 기둥(102b, 102c)의 상부 전체를 덮도록 형성되어 있다. 실리콘 기둥(2, 3, 102a, 102b, 102c, 102d) 사이에 형성된 평탄부에서는, 게이트 도체층(7a)은, SiO2층(6) 상에 형성되고, 화소 선택선 도체층(104a)은 SiO2층(10a) 상에 형성되어 있다. 신호선 N+ 층(5)은, 제 2 실리콘 기둥(3)의 도체층(23(21))에 접속되고, 콘택트 홀(16b)을 통해서 신호선 금속층(17b)에 접속되어 있다. 게이트 도체층(7a)은, 제 3 실리콘 기둥(102a, 102d) 상에 형성된 콘택트 홀(105a, 105d)을 통해서, 게이트 금속층(106a, 106d)에 형성되어 있다. 화소 선택선 도체층(104a)은, 제 3 실리콘 기둥(102b, 102c) 상에 형성된 콘택트 홀(105b, 105c)을 통해서 화소 선택선 금속층(106b, 106c)에 접속되어 있다.
이로써, 신호선 N+ 층(5), 게이트 도체층(7a), 화소 선택선 도체층(104a)을 신호선 금속층(17b), 게이트 도체층(106a, 106d), 화소 선택선 금속층(106b, 106c)에 각각 접속하기 위한 콘택트 홀(16b, 105a, 105b, 105c, 105d)을, 제 1~제 3 실리콘 기둥(2, 3, 102a, 102b, 102c, 102d)의 상방에서, 동일한 깊이로 형성할 수 있다. 또한, 게이트 도체층(7a)과 화소 선택선 도체층(104a)을, 다른 배선의 콘택트를 구성하는 실리콘 기둥의 측면을 따라 배선할 수 있기 때문에, 고체 촬상 장치의 화소 집적도 향상을 실현할 수 있다.
본 실시예에 의하면, 도 13b에 나타내는 고체 촬상 장치를 형성할 수 있다. 도 13b 중 F-F' 선에 따른 단면 구조도는, 도 13a에 대응하고 있다(도 13a의 화소 영역에서는, 가로(행) 방향으로 반복 배열되어 있는 F-F' 선 상의 최초의 화소를 구성하는 제 1 실리콘 기둥(P11)과, 콘택트를 구성하는 제 2 실리콘 기둥(C11)만이 기재되어 있다). 화소 영역에서, 제 1 실리콘 기둥(P11(2)~P33)과, 콘택트를 구성하는 제 2 실리콘 기둥(C11(3)~C23)이 가로(행) 방향으로 교대로 형성되어 있다. 이들 제 1, 제 2 실리콘 기둥(P11~P33, C11~C23)은, 세로(열) 방향으로 연속한 신호선 N+ 층(5a(5), 5b, 5c) 상에 형성되어 있다. 화소 선택선 도체층(104a, 104b, 104c, 104d)은 제 1, 제 2 실리콘 기둥(P11~P33, C11~C23)의 외주에 접속되고, 양단의 주변 구동·출력 회로 영역에 마련된 제 3 실리콘 기둥(102b, 102c, 102bb, 102cb, 102bc, 102cc)까지 연장하여 형성된다. 게이트 도체층(104aa, 104ab, 104ac)은, 제 1, 제 2 실리콘 기둥(P11~P33, C11~C23)의 외주에 형성되고, 양단의 주변 구동·출력 회로 영역에 마련된 제 3 실리콘 기둥(102b, 102c, 102bb, 102cb, 102bc, 102cc)까지 연장하여 형성된다. 게이트 도체층(104aa, 104ab, 104ac)은, 양단의 제 3 실리콘 기둥(102a, 102ab, 102ac, 102d, 102db, 102dc) 상에 마련된 콘택트 홀(105a, 105ab, 105ac, 105d, 105ab, 105dc)을 통해서, 게이트 도체층(106a, 106ab, 106ac, 106c, 106cb, 106cc)에 접속된다. 화소 선택선 도체층(104a, 104b, 104c)은, 양단의 제 3 실리콘 기둥(105b, 102bb, 102bc, 102c, 102cb, 102cc) 상에 마련된 콘택트 홀(102a, 102ab, 102ac, 105c, 105cb, 105cc)을 통해서, 게이트 도체층(106b, 106bb, 106bc, 106d, 106db, 106dc)에 접속된다. 이로써, 게이트 도체층(104aa, 104ab, 104ac)과 화소 선택선 도체층(104a, 104b, 104c)의 양단으로부터 구동할 수 있기 때문에, 게이트 도체층(104aa, 104ab, 104ac)과 화소 선택선 도체층(104a, 104b, 104c)에 구동 펄스 전압을 인가하는 리셋 동작과 신호 판독 동작을 고속화할 수 있다.
본 실시예에서는, 도 13a에 나타낸 바와 같이, 화소 선택선 도체층(104a)과 게이트 도체층(7a)은 상하에 서로 겹쳐 있지 않다. 그러나 이것으로 한정되지 않고, 게이트 도체층(7a)의 표면에 절연층을 형성하고, 화소 선택선 도체층(104a)과 접하는 곳의 일부이며, 세로 방향에서의 중첩을 마련해도 된다. 이로써, 복수의 화소를 구성하는 제 1 실리콘 기둥(2) 사이로 입사한 광이, 인접하는 화소를 구성하는 제 1 실리콘 기둥(2) 내로 누설해서 신호 전하를 발생시키는 것에 의한 해상도의 저하, 컬러 촬상에 있어서의 혼색을 더 효과적으로 방지할 수 있다.
(실시예 12)
이하, 도 14a, 도 14b, 도 14c를 참조하면서, 본 실시예에 따른 SGT를 이용한 반도체 장치에 대해서 설명한다.
도 14a에, 디플리션형 N 채널 SGT(114a)를 부하로 하여, 인헨스먼트형 N 채널 SGT를 구동 트랜지스터로 한 E/D(인헨스먼트형 구동/디플리션형 부하) 인버터 회로를 나타낸다. N 채널 SGT(114b)의 게이트가 입력 단자 Vi에 접속되고, N 채널 SGT(114a)의 드레인과 게이트가 출력 단자 Vo에 접속되어 있다. 또한, N 채널 SGT(114a)의 드레인과 N 채널 SGT(114b)의 소스가 출력 단자 Vo에 접속되고, N 채널 SGT(114b)의 드레인이 그라운드 단자 Vss에 접속되어 있다. 이 E/D 인버터 회로에서는, 입력 단자 Vi에 입력된 신호 전압이 반전되어서 출력 단자로부터 출력된다.
도 14b에, 도 14a에서 점선으로 둘러싸인 N 채널 SGT(114a)의 영역의 단면 구조를 나타낸다. N 채널 SGT를 구성하는 실리콘 기둥(51a)의 외주에 게이트 절연층(54a)이 형성되고, 이 게이트 절연층(54a)의 외주에 형성된 게이트 도체층(56b)은, 콘택트를 구성하는 실리콘 기둥(51b)까지 연장되며, 이 콘택트를 구성하는 실리콘 기둥(51b)의 외주에 형성된 절연층(54b)을 따라 콘택트를 구성하는 실리콘 기둥(51b)의 상부까지 올라가서 도체층(59)에 접속되어 있다. 절연층(61)에 형성된 콘택트 홀(62a, 62b)을 통해서, N 채널 SGT(114a)의 드레인 N+ 층(57)은, 전원 배선 금속층(63a)(Vcc)과 접속되고, N 채널 SGT(114a)의 드레인 N+ 층(53)에 연결된 콘택트를 구성하는 실리콘 기둥(51b)의 도체층(59)과 게이트 도체층(56b)은 콘택트 홀(62b)을 통해서 콘택트를 구성하는 실리콘 기둥(51b) 상에서, 출력 배선 금속층(63b(Vo))에 접속되어 있다.
이렇게 해서, N 채널 SGT(114a)의 드레인 N+ 층(53)과 게이트 도체층(56b)의 접속이, 콘택트를 구성하는 실리콘 기둥(51b)의 상면에서, 새로운 콘택트 홀을 추가하지 않고 실현된다. 또한, 서로 동일한 깊이의 콘택트 홀(62a, 62b)를 형성할 수 있다.
도 14c에, 게이트 도체층(56b)과, 콘택트를 구성하는 실리콘 기둥(51b)의 도체층(59)의 접속이, 도체층(59)의 측면으로 행해지는 실시예를 나타낸다. 도체층(59)의 외주에 형성된 절연층(54c)이, SGT를 구성하는 실리콘 기둥(51a)의 외주에 형성된 게이트 도체층(56b)의 높이보다 낮게 되는 부분까지 제거된다. 또한, 게이트 도체층(56b)이 형성되고, 게이트 도체층(56b)과 도체층(59)의 접속이, 도체층(59)의 상방으로 행해진다. N 채널 SGT의 드레인 N+ 층(57)과, 절연층(61) 상의 출력 배선 금속층(63a(Vo))과의 접속이, 콘택트 홀(62a)을 통해서 행해진다. 게이트 도체층(56b)과, N 채널 SGT(114a)의 소스 N+ 층(53)의 출력 배선 금속층(63b(Vo))과의 접속이, 콘택트 홀(62b)을 통해서 행해진다.
이렇게 해서, 도 14b에 나타내는 구조와 같이, N 채널 SGT(114a)의 소스 N+ 층(53)과 게이트 도체층(56b)의 접속이, 콘택트를 구성하는 실리콘 기둥(51b)의 상면에서, 새로운 콘택트 홀을 추가하는 일없이 실현된다. 그 결과, 서로 동일한 깊이의 콘택트 홀(62a, 62b)을 형성할 수 있다.
(실시예 13)
이하, 도 15a, 도 15b를 참조하면서, 본 실시예에 따른 고체 촬상 장치에 대해서 설명한다.
도 15a는, 도 2a~도 2c에서 나타내는 제조 공정와 마찬가지의 공정을 거쳐서 형성된 단면 구조를 나타내는 도면이다. 본 실시예에서는, 고체 촬상 장치의 화소 영역에, 화소를 구성하는 제 1 실리콘 기둥(2)에 인접하도록, 콘택트를 구성하는 제 2 실리콘 기둥(3a)이 형성되고, 주변 구동·출력 회로 영역에 콘택트를 구성하는 제 3 실리콘 기둥(3b)이 형성되어 있다. 이 제 3 실리콘 기둥(3b)은, 신호선 N+ 층과 분리하여 형성된다. SiO2층(4b, 4c, 4d)이, 제 1~제 3 실리콘 기둥(2, 3a, 3b)을 덮도록 형성되어 있다. 그 후, 제 3 실리콘 기둥(3b)의 외주부의 SiO2층(4d)은 제거된다. 게이트 도체층(7a)이 SiO2층(4b, 4c)과, 제 3 실리콘 기둥(3b)을 둘러싸서 형성된다. 이 게이트 도체층(7a)은, 제 1~제 3 실리콘 기둥(2, 3a, 3b)을 서로 접속하도록 SiO2층(6) 상에 형성된다. 여기서는, 게이트 도체층(7a)은 제 3 실리콘 기둥(3b)의 P 층(8c)과 직접 접속되어 있다.
도 15b는, 도 15a에 이어서, 도 3a~도 3c와 동일한 공정을 거쳐서 고체 촬상 장치를 형성한 경우의 단면 구조를 나타내는 도면이다. 제 3 실리콘 기둥(3b)에는, 제 2 실리콘 기둥(3a)에 실리사이드 층(23)을 형성한 경우와 마찬가지로 해서, 실리사이드 층(23a)이 형성된다. 그 후, 도 7b에 나타내는 공정과 마찬가지로 해서 고체 촬상 장치가 형성된다.
도 15b에 나타낸 바와 같이, 게이트 도체층(7a)이, 제 3 실리콘 기둥(3b)의 하방 부위에서, 실리사이드 층(23a)과 접속되어 있다. 이로써, 본 실시예는, 도 7b에 나타낸 바와 같이, 게이트 도체층(7a)을 제 3 실리콘 기둥(3b) 상까지 접속해서 형성할 필요가 없다. 따라서, 제 1~제 3 실리콘 기둥(2, 3a, 3b)을 둘러싸는 각 게이트 도체층(7a)의 높이를 서로 동일한 높이로 할 수 있기 때문에, 도 7b에 나타낸 바와 같이, 제 3 실리콘 기둥(3b)의 게이트 도체층(7a)을, 제 3 실리콘 기둥(3b)의 상부까지 잔존시킬 필요가 없다.
도 15a에서는, 게이트 도체층(7a)이 제 3 실리콘 기둥의 실리사이드 층(23a)과 반응하는 일없이 형성된 경우에 대해서 설명했다. 이에 반해서, 게이트 도체층(7a)이, Si와 실리사이드를 형성하는 금속층, 예컨대 W, Pt, Co, Ti 등의 금속 재료를 포함한 금속층으로 형성된 경우, 제 3 실리콘 기둥(3b)에서는, 열 처리에 의해서, 게이트 도체층(7a)이 실리사이드 층과 반응함으로써 양자가 접속된다.
또한, 본 실시예는, 도 14a~도 14c에 나타내는 N 채널 SGT(114a)의 드레인 N+ 층(53)과 게이트 도체층(56b)의 접속에도 적용할 수 있다. 이 경우, 이 접속은 콘택트 홀을 위한 실리콘 기둥(51b)의 하방 부위에서, 게이트 도체층(56b)을 도체층(59)과 직접 접속함으로써 행할 수 있다.
(실시예 14)
이하, 도 16a, 도 16b를 참조하면서, 본 실시예에 따른 고체 촬상 장치에 대해서 설명한다. 실시예 13에서는, 게이트 도체층(7a)과 제 3 실리콘 기둥(3b)의 실리사이드 층(23a)을, 제 3 실리콘 기둥(3b)의 하방 부위에서 직접 접속했다. 이에 반해서, 본 실시예에서는, 실리사이드 층(23a) 대신, 제 3 실리콘 기둥(3b)에서의, 구리(Cu), 텅스텐(W) 등의 금속 도체층과, 게이트 도체층(7a)이 접속되어 있다는 점에 특징이 있다.
본 실시예에서는, 도 16a에 나타낸 바와 같이, 도 15a에 나타내는 경우와 달리, 제 3 실리콘 기둥(3b)의 외주의 SiO2층(4d)은 제거되지 않고 잔존한다. 본 실시예에서는, 게이트 도체층(7a)이 제 1~제 3 실리콘 기둥(2, 3a, 3b)의 외주부의 SiO2층(4b, 4c, 4d)을 둘러싸서, 제 1 층간 절연층(6) 상에 연속해서 형성된다.
그 후, 도 4b에 나타낸 바와 같이, 제 3 실리콘 기둥(3b)의 P 층(8c)을, 제 3 실리콘 기둥(3b)의 하방 부위까지 에칭하고, 그리고, 에칭에 의해 형성된 구멍의 내부로 노출한 SiO2층(4c)을 제거하여 게이트 도체층(7a)을 노출시킨다. 이어서, 도 16b에 나타낸 바와 같이, 에칭한 제 3 실리콘 기둥(3b)의 P 층(8c) 상면과, 에칭에 의해 형성된 구멍의 측면에, 예컨대, TiN, TaN, Cu 등으로 이루어지는 배리어·시드층(141)을 형성하고, 그 후 대머신 기술을 이용해서 상기 구멍 내에 Cu를 충전한다. 그 후, 도 4d에 나타낸 공정과 마찬가지의 공정을 거쳐서, 도 16b에 나타내는 단면 구조가 얻어진다.
본 실시예에서는, 실시예 13과 같이, 제 1 실리콘 기둥(2)의 게이트 절연층인 SiO2층(4b)과 동시에 형성한, 제 3 실리콘 기둥(3b)의 외주부의 SiO2층(4d)은, 게이트 도체층(7a)을 형성하기 전에 제거해도 된다. 제 3 실리콘 기둥(3b)의 SiO2층(4d)의 제거는, 그 이외의 영역을 포토레지스트 층으로 덮고, 또한, SiO2층(4d)을 제외하고, 포토레지스트 층 제거 처리를 해서 행한다. 이 공정에서는, 게이트인 제 1 실리콘 기둥(2)의 SiO2층(4b)이 오염될 가능성이 크지만, 본 실시예에서는, 게이트 도체층(7a)을 형성하기 전에, SiO2층(4d)을 제거하는 일이 없기 때문에, 이러한 게이트 SiO2층(4b)이 오염되는 문제를 회피할 수 있다. 또한, 실시예 13과 같이, 게이트 도체층(7a)을 제 3 실리콘 기둥(3b)의 상부까지 형성하는 것을 필요로 하지 않는다.
상기 실시예 1~14에서는, Si 반도체를 사용했지만, 저마늄 Si(GeSi), 인듐·안티몬(InSb) 등의 다른 반도체를 사용한 경우에도 마찬가지의 효과가 얻어진다.
또한, 본 실시예에서는, 화소를 구성하는 실리콘 기둥(2, 2a)과, SGT를 구성하는 실리콘 기둥(51a, 97a, 97b, 97c)은, P 형, 또는 N 형의 Si로 형성된 예로 설명했지만, 진성형(intrinsic type)의 Si로 형성해도 된다.
본 실시예에서는, 제 1 실리콘 기둥(2, 2a, 51a, 97a, 97b, 97c, 51a)의 외주부에 형성된 게이트 도체층(7, 30a, 43a, 43b, 56b, 7a~7c, 7aa~7ac, 104a~c, 93, 93a, 93b)은 단층의 재료층으로 형성했지만, 절연층으로 분리된 복수층으로 형성해도 된다. 또한, 이 복수층 중 어느 하나가 전기적으로 플로우팅시킨 도체층을 포함하고 있어도 된다.
또한, 화소 선택선 도체층(14, 14a, 14b, 14c, 34)은, 전기 저항율이 작은 금속층 등, 또는 투명 도전막인 ITO(인듐·주석·옥사이드)층이어도 된다. ITO 막을 사용하는 경우, 도 8a에 나타내는 고체 촬상 장치에서는, 화소 선택선 금속층(82a, 82b, 82c)이, 콘택트를 구성하는 실리콘 기둥(C11~C33)과 상하로 겹치지 않기 때문에, 제 1 실리콘 기둥(P11~P33)의 상면을 덮도록 배선해도 된다. 이와 같이, ITO 막은, 도 1a에 나타낸 바와 같이, 콘택트를 구성하는 제 2 실리콘 기둥(Ca, Cb, Cc)이 화소 영역에 존재하지 않고, 주변 구동·출력 회로 영역에 형성되는 경우에도 적용할 수 있다.
도 6에서는, 콘택트 홀에 대용되는 제 2 실리콘 기둥(3a)의 하방 부위에 N+ 층(31b)이 잔존했었지만, 실리사이드 층(35)이 신호 선 도체층(28)에 직접 접해도, 본 발명의 기술 사상에 의해 발생되는 효과는 유지된다. 또한, 본 실시예에서는, 본 발명을 고체 촬상 장치에 적용했지만, SGT를 이용한 반도체 장치에 적용해도, 배선의 저 저항화에 기여하기 때문에, 회로의 구동 속도의 고속화에 기여한다.
또한, 도 4d, 도 5에 있어서, W 층(70a), Cu 층(70b)은, 금속 재료를 콘택트 기둥의 구멍(68)에 설치하는 대머신(Damascene) 기술에 의해 형성했다. 그러나 이것으로 한정되지 않고, 도너 불순물을 포함하는 N+ 다결정 Si를 매립함으로써 형성해도 된다.
또한, 도 4b에서는, 제 2 실리콘 기둥(3)의 실리콘 층을 SiO2층(4c)이 노출될 때까지 에칭해서 구멍(68a)을 형성했다. 그러나 이것으로 한정되지 않고, 이와 같이 구멍을 통해서 노출시키지 않고, 실리콘 층을 잔존시킴으로써 마련한 W 층 또는 Cu 층 등의 금속층에 의한 응력을 완화시켜도 된다.
도 7c, 도 8a, 도 9a, 도 13b에서는, 화소 영역에 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33)을, 화소를 구성하는 제 1 실리콘 기둥(P11~P33)에 대해 1개씩 설치한 것으로 했다. 그러나 이것으로 한정되지 않고, 신호선 N+ 층(5a, 5b, 5c, 80a, 80b, 80c)에 접속되고, 복수의 제 1 실리콘 기둥(P11~P33)의 실리콘 기둥마다, 1개의 콘택트를 구성하는 실리콘 기둥을 설치해도, 신호선의 저항값을 낮출 수 있다.
예컨대, 도 7c, 도 8a, 도 9a, 도 13b에서는, 화소 영역에 존재하는 콘택트를 구성하는 제 2 실리콘 기둥(C11~C33)을, 화소를 구성하는 제 1 실리콘 기둥(P11~P33)으로 나누고 있다. 즉, 이들 도면에서는, 화소와 콘택트 홀을 각각 구성하는 실리콘 기둥으로 나누어서 도시하고 있다. 여기서의 화소를 구성하는 제 1 실리콘 기둥이란, 포토다이오드를 가지는 광전 변환부, 접합 트랜지스터를 가진 신호 판독부, 리셋 트랜지스터를 가지는 리셋부를 가진 실리콘 기둥을 나타낸다.
한편, 도 8a에서, MOS 트랜지스터의 게이트 도체층(81a, 81b, 81c)과 화소 선택선 도체층(82a, 82b, 82c)의 배선 배치를 바꾸어서 형성해도 된다. 어느 것이나 동일한 효과가 얻어지기 때문이다.
도 12에서는, 본 발명의 기술 사상을 SGT를 이용한 CMOS 인버터 회로에 적용했다. 그러나 이것으로 한정되지 않고, 결합 용량의 저감은, 회로의 고속 구동화, 안정 동작화에 기여한다는 점에서, 본 발명의 기술 사상은, 제 1 실리콘 기둥(2)에 하나 또는 복수의 도체층을 갖는 고체 촬상 장치에 대해서도 적용할 수 있다.
상기 실시예에서는, 본 발명의 기술 사상을, Si의 주상 반도체에 고체 촬상 장치의 화소, 또는 반도체 장치의 SGT를 형성한 경우에 적용했다. 그러나 본 발명의 기술 사상은, 고체 촬상 장치, SGT로 한하지 않고 주상 반도체에 회로 소자를 형성한 반도체 장치에 널리 적용할 수 있다. 즉, 본 발명의 기술 사상은, 회로 소자를 형성한 주상 반도체의 바닥부에 형성한 반도체 영역과, 회로 소자를 구성하는 주상 반도체와 동시에 형성한 콘택트를 구성하는 주상 반도체의 내부에 형성한 도체층을 전기적으로 접속하고, 회로 소자를 구성하는 주상 반도체 상, 또는 회로 소자를 구성하는 주상 반도체의 상부에 형성한 반도체 영역과, 그리고 동일한 면 상에 형성한 회로 소자를 구성하는 주상 반도체의 상부 반도체 영역과 접속된 도체층과, 콘택트를 구성하는 주상 반도체 상과, 거의 동일한 깊이로 형성한 콘택트 홀을 통해서 상부 배선 금속층을 접속되는 것을 특징으로 한다.
한편, 회로 소자를 구성하는 주상 반도체와, 콘택트를 구성하는 주상 반도체는, 반드시 동시에 형성되지 않아도 된다.
상기 실시예에서는, 고체 촬상 장치에 있어서의 신호선 N+ 층의 형상이, SGT를 구성하는 실리콘 기둥의 하방에 있는 P+ 층 또는 N+ 층과 다르지만, 이것은 종래 기술을 나타내는 도 17a의 고체 촬상 장치, 도 18c에 나타내는 SGT를 이용한 반도체 장치에 있어서의 형상과 정합시킨 것에 의한 것이고, 이들 N+ 층 또는 P+ 층의 형상은, 서로 같아도 되고, 제조 방법의 차이에 따라 달라도 된다.
도 1a에 나타낸 바와 같이, 고체 촬상 장치에 있어서의 화소의 게이트 도체층(7a, 7b, 7c)의 평면으로 봤을 때의 형상은 직사각형인 데 반해서, 도 13e에 나타내는 SGT 게이트 도체층(93ba, 93bb, 93bc)은, 실리콘 기둥(97aa, 97ab, 97ac, 97ad, 97ae) 등을 둘러싸서 원형 형상으로 형성된 형상으로 했지만, 어느 형상이어도 된다. 또한, 게이트 도체층(7a, 7b, 7c)의 평면으로 봤을 때의 형상은, 그 외의 형상, 예컨대, 타원형, 오각형이어도, 반도체 장치의 설계에 따라서 적절히 달라도 된다.
실시예 10은, 도 11a~도 11g에 나타낸 바와 같이, 본 발명의 기술 사상을 SGT를 이용한 반도체 장치에 적용했지만, 실시예 10은, 고체 촬상 장치의 구동·출력·입력 회로, 또는 다른 반도체 장치에도 적용할 수 있다.
예컨대, 도 10c, 도 11f에서, 콘택트를 구성하는 실리콘 기둥(51a, 97aa)은, 소스 P+ 층(53aa, 96aa), 소스 N+ 층(96ba)에 접속된 평판 형상 실리콘 층(50, 108a) 상에 형성했지만, 도 7b에 나타내는 고체 촬상 장치와 같이, 소스 P+ 층(53a, 96aa), 소스 N+ 층(96ba)이 형성된 평판 형상의 Si와, 분리된 평판 형상 실리콘 층 상에 형성되어도 된다.
예컨대, 도 11e, 도 11f, 도 11g에서는, P 채널 SGT를 형성하는 실리콘 기둥(97ab, 97ac)과 N 채널 SGT를 형성하는 실리콘 기둥(97ac)의 외주에 형성하는 게이트 도체층(93ba, 93bb, 93bc)이 동일한 재료층인 경우에 대해서 설명했지만, 게이트 도체층(93ba, 93bb, 93bc)은, 임계 전압을 설정하기 때문에, 서로 다른 재료층, 또는 서로 다른 재료층을 포함하는 도체층으로 형성해도 된다.
또한, 도 13a에서, 화소 선택선 도체층(104a)은, 제 1 실리콘 기둥(2)의 상부 영역에 있는 P+ 층(11)과 접속했지만, P+ 층(11)과 전기적으로 분리하여 형성함과 아울러, 도 7b에 나타내는 화소 선택선 도체층(14d)과 같이, P+ 층(11)과 동일한 층에, 화소 선택선 도체층을 구성하도록 형성해도 된다. 또한, 제 1 실리콘 기둥(2)에 있는 게이트 도체층(7a, 104a)은, 2개 이상의 층으로 구성되어 있는 경우에도, 각각의 도체층에 대응한 콘택트를 구성하는 제 3 실리콘 기둥(102a, 102b, 102c, 102d)의 수를 늘림으로써 고체 촬상 장치의 회로 집적도의 향상을 도모할 수 있다.
도 10c에서는, 제 1 실리콘 기둥(51b)에는, 게이트 도체층(56)을 하나만 형성했다. 이것으로 한정되지 않고, 도 13a의 고체 촬상 장치의 경우와 같이, 이 제 1 실리콘 기둥(51b)의 높이 방향으로 복수의 게이트 도체층을 갖는 SGT에 있어서도, 본 발명의 기술 사상을 적용할 수 있다. 이 경우, 제 1 실리콘 기둥(51b)의 높이가 커지기 때문에, 본 발명에 의한 효과가 더 높아진다.
한편, 본 발명은, 본 발명의 넓은 의미의 정신과 범위를 일탈하는 일없이, 다양한 실시예 및 변형이 가능하게 되는 것이다. 또한, 상술한 실시예는, 본 발명의 일 실시예를 설명하기 위한 것으로, 본 발명의 범위를 한정하는 것이 아니다.
(산업상 이용 가능성)
본 발명은, 고체 촬상 장치, SGT 등의 주상 반도체에 회로 소자를 형성한 반도체 장치에 널리 적용할 수 있다.
1 : 산화 실리콘 기판
2, 2a, P11~P33 : 제 1 실리콘 기둥(제 1 주상 반도체)
3, 3a, C11~C33 : 제 2 실리콘 기둥(제 2 주상 반도체)
4a, 4b, 4c, 6 : SiO2층(절연층) 4d : 저용량 절연층
5, 5a, 5b, 5c : 신호선 N+ 층(바닥부 반도체 층)
7, 7a, 7b, 7c, 30a : 게이트 도체층
8a, 117 : 제 1 실리콘 기둥 P 층
8b : 제 2 실리콘 기둥 P 층 9, 32,120 N 층
11, 33, 121 : P+ 층 12, 19, 67 포토레지스트 층
13 : 콘택트 기둥 N+ 층 14, 14a : 화소 선택선 도체층
16a, 16b, SC11~SC22 : 콘택트 홀(콘택트)
17a, 49a, 73a, 106b, 124b : 화소 선택선 금속층
17b, 26a, 26b : 신호선 금속층 20, 68, 68a : 구멍
21 : 비정질 또는 다공질 실리콘 층
22 : Ni, Co, Ta, W, Ti 등의 금속층
23, 23a : 실리사이드 층 27 : 절연 기판
28 : 신호 선 도체층 35 : 콘택트 기둥 도체층
37, 50, 126 : 평판 형상 실리콘 층 47aa : 제 1 입력 배선 금속층
49c : 리셋 드레인 금속층
51a : SGT를 구성하는 실리콘 기둥
51b : 콘택트를 구성하는 실리콘 기둥 53, 111a : 드레인 P+ 층
54, 110b, 100d : 게이트 절연층
54c, 100a, 100c : 콘택트 기둥 절연층
56 : SGT을 구성하는 게이트 도체층 57 : 소스 P+ 층
58 : 제 1 실리콘 기둥 N 층 60, 61 절연층
64 : SiN 층 69 : TiN 층
69a : 배리어·시드층 70a : W 층(금속층)
70b : Cu 층 82a : 화소 선택선 도체층
85a : 게이트 도체층 88aa : P 채널 SGT
89a, 89b, 89c : N 채널 SGT 90ba, 90bb : 소스 N+ 층
95b, 101b, 140b : 제 1 전원 배선 금속층
95c, 101c, 140c : 출력 배선 금속층
95d, 107d : 제 1 그라운드 배선 금속층
101ac, 107aa : 제 2 입력 배선 금속층
101b, 107ab : 제 2 전원 배선 금속층
101d, 107ad : 제 2 그라운드 배선 금속층
106a : 게이트 금속층 111b, 127 : 드레인 N+ 층
111a, 134a, 134b : 드레인 P+ 층 129 : 실리사이드 층
125 : 매립 산화막
131a, 131b, 131c : 리셋 MOS 게이트 도체
138 : 콘택트 스토퍼 SiN 층
2, 2a, P11~P33 : 제 1 실리콘 기둥(제 1 주상 반도체)
3, 3a, C11~C33 : 제 2 실리콘 기둥(제 2 주상 반도체)
4a, 4b, 4c, 6 : SiO2층(절연층) 4d : 저용량 절연층
5, 5a, 5b, 5c : 신호선 N+ 층(바닥부 반도체 층)
7, 7a, 7b, 7c, 30a : 게이트 도체층
8a, 117 : 제 1 실리콘 기둥 P 층
8b : 제 2 실리콘 기둥 P 층 9, 32,120 N 층
11, 33, 121 : P+ 층 12, 19, 67 포토레지스트 층
13 : 콘택트 기둥 N+ 층 14, 14a : 화소 선택선 도체층
16a, 16b, SC11~SC22 : 콘택트 홀(콘택트)
17a, 49a, 73a, 106b, 124b : 화소 선택선 금속층
17b, 26a, 26b : 신호선 금속층 20, 68, 68a : 구멍
21 : 비정질 또는 다공질 실리콘 층
22 : Ni, Co, Ta, W, Ti 등의 금속층
23, 23a : 실리사이드 층 27 : 절연 기판
28 : 신호 선 도체층 35 : 콘택트 기둥 도체층
37, 50, 126 : 평판 형상 실리콘 층 47aa : 제 1 입력 배선 금속층
49c : 리셋 드레인 금속층
51a : SGT를 구성하는 실리콘 기둥
51b : 콘택트를 구성하는 실리콘 기둥 53, 111a : 드레인 P+ 층
54, 110b, 100d : 게이트 절연층
54c, 100a, 100c : 콘택트 기둥 절연층
56 : SGT을 구성하는 게이트 도체층 57 : 소스 P+ 층
58 : 제 1 실리콘 기둥 N 층 60, 61 절연층
64 : SiN 층 69 : TiN 층
69a : 배리어·시드층 70a : W 층(금속층)
70b : Cu 층 82a : 화소 선택선 도체층
85a : 게이트 도체층 88aa : P 채널 SGT
89a, 89b, 89c : N 채널 SGT 90ba, 90bb : 소스 N+ 층
95b, 101b, 140b : 제 1 전원 배선 금속층
95c, 101c, 140c : 출력 배선 금속층
95d, 107d : 제 1 그라운드 배선 금속층
101ac, 107aa : 제 2 입력 배선 금속층
101b, 107ab : 제 2 전원 배선 금속층
101d, 107ad : 제 2 그라운드 배선 금속층
106a : 게이트 금속층 111b, 127 : 드레인 N+ 층
111a, 134a, 134b : 드레인 P+ 층 129 : 실리사이드 층
125 : 매립 산화막
131a, 131b, 131c : 리셋 MOS 게이트 도체
138 : 콘택트 스토퍼 SiN 층
Claims (19)
- 기판 상에, 제 1 주상 반도체와 제 2 주상 반도체를 서로 동일한 높이가 되도록, 또한 동시에 형성하는 주상 반도체 형성 공정과,
상기 제 1 주상 반도체의 바닥부 영역 및 상기 바닥부 영역에 하방에서 접하는 영역 중 적어도 하나의 영역에 도너 또는 억셉터 불순물을 도핑하여 제 1 반도체 층을 형성함과 아울러, 상기 제 1 반도체 층과 상기 제 2 주상 반도체를 서로 접속하는 주상 반도체 바닥부 접속 공정과,
상기 제 1 주상 반도체의 상부 영역에 도너 또는 억셉터 불순물을 도핑하여 상부 반도체 영역을 형성하고, 상기 상부 반도체 영역을 가지는 회로 소자를 형성하는 회로 소자 형성 공정과,
상기 제 2 주상 반도체 내에 제 1 도체층을 형성하는 도체층 형성 공정과,
상기 제 1 및 제 2 주상 반도체에 각각 접속되는 제 1 콘택트 홀, 제 2 콘택트 홀을 형성하는 콘택트 홀 형성 공정과,
상기 제 1 및 제 2 콘택트 홀을 통해서 상기 상부 반도체 영역 및 상기 제 1 도체층과 접속되는 배선 금속층을 형성하는 배선 금속층 형성 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,
상기 상부 반도체 영역과 접속되도록 상기 상부 반도체 영역과 동일한 면 상에 제 2 도체층을 형성하는 공정을 더 갖고,
상기 콘택트 홀 형성 공정에서는, 상기 제 2 도체층 상과, 상기 제 2 주상 반도체 상에, 상기 제 2 도체층, 상기 제 2 주상 반도체에 접속되도록, 각각 제 1 및 제 2 콘택트 홀을 형성하고,
상기 배선 금속층 형성 공정에서는, 상기 제 1 및 제 2 콘택트 홀을 통해서 상기 제 2 도체층 및 상기 제 1 도체층과 접속되는 배선 금속층을 형성하는
것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,
상기 도체층 형성 공정은,
상기 제 2 주상 반도체 내에 도너 또는 억셉터 불순물을 도핑하여 상기 제 1 반도체 층을 형성하는 공정, 또는 상기 제 2 주상 반도체 내에, 도너 또는 억셉터가 도핑된 다결정 반도체 층, 실리사이드 층 및 금속층 중 어느 하나를 매립함으로써 상기 제 1 반도체 층을 형성하는 공정으로 이루어지는
것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,
상기 제 1 및 제 2 주상 반도체를 각각 둘러싸도록, 제 1 절연층, 제 2 절연층을 형성하는 공정과, 상기 제 1 및 제 2 절연층을 둘러싸도록, 또한 상기 제 1 및 제 2 주상 반도체를 접속하도록 게이트 도체층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항에 있어서,
상기 게이트 도체층의 상방에, 상기 제 1 및 제 2 절연층을 둘러싸도록, 또한 상기 제 1 및 제 2 주상 반도체를 접속하도록, 도체층을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,
상기 주상 반도체 바닥부 접속 공정은,
상기 제 1 주상 반도체의 바닥부 영역 및 상기 바닥부 영역에 하방에서 접하는 영역 중 적어도 하나의 영역에 도너 또는 억셉터 불순물을 도핑하여 제 1 반도체 층을 형성함과 아울러, 상기 제 1 반도체 층과 상기 제 2 주상 반도체를, 상기 기판 상에 제 4 도체층을 형성함으로써 서로 접속하는 공정인
것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항에 있어서,
상기 제 2의 절연층은, 상기 제 1의 절연층보다 저 용량의 절연 재료를 이용해서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,
상기 제 1 및 제 3 주상 반도체를, 서로 동일한 높이가 되도록, 또한 동시에 형성하는 공정과,
상기 제 3 주상 반도체 내에, 도너 또는 억셉터 불순물을 포함하는 불순물 확산층, 실리사이드 층, 또는 금속층을 형성하는 공정과,
상기 제 1 주상 반도체의 외주에, 게이트 절연층을 통해서 게이트 도체층을, 상기 제 3 주상 반도체까지 연장시킴과 아울러, 상기 제 3 주상 반도체를 둘러싸도록, 또한 상기 제 3 주상 반도체 내에 형성되며, 도너 또는 억셉터 불순물을 포함하는 불순물 확산층, 실리사이드 층, 또는 금속층과, 상기 제 3 주상 반도체의 하방 영역에서 접속하도록 형성하는 공정을 구비하는
것을 특징으로 하는 반도체 장치의 제조 방법.
- 기판과,
상기 기판 상에 형성되며, 서로 동일한 높이의 제 1 및 제 2 주상 반도체
를 구비하여,
상기 제 1 주상 반도체의 바닥부 영역 및 상기 바닥부 영역에 하방에서 접하는 영역 중 적어도 하나의 영역에는, 도너 또는 억셉터 불순물이 도핑되어 제 1 반도체 층이 형성됨과 아울러, 상기 제 1 반도체 층과 상기 제 2 주상 반도체가 서로 접속되어 있고,
상기 제 1 주상 반도체의 상부 영역에는, 도너 또는 억셉터 불순물이 도핑되어 이루어지는 상부 반도체 영역을 갖는 회로 소자가 형성되며,
상기 제 2 주상 반도체 내에는 제 1 도체층이 형성되고,
상기 제 1 및 제 2 주상 반도체에 각각 접속된 제 1 콘택트 홀, 제 2 콘택트 홀과,
상기 제 1 및 제 2 콘택트 홀을 통해서 상기 상부 반도체 영역 및 상기 제 1 도체층과 접속된 배선 금속층
을 갖는 것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,
상기 제 1 및 제 2 주상 반도체를 각각 둘러싸도록 제 1 절연층, 제 2 절연층이 형성되고, 상기 제 1 및 제 2 절연층 중 적어도 상기 제 1 절연층을 둘러싸도록 제 3 도체층이 상기 제 2 절연층으로 연장되어 있으며,
상기 제 2 주상 반도체의 외주에 있어서의 상기 제 3 도체층의 높이는, 상기 제 1 주상 반도체의 외주에 있어서의 상기 제 3 도체층의 높이보다 낮고, 상기 제 3 도체층의 두께보다 높은
것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,
고체 촬상 장치이며,
상기 고체 촬상 장치의 화소는, 상기 제 1 및 제 2 주상 반도체를 구비함과 아울러, 상기 회로 소자를 포함하고,
상기 화소는,
상기 기판에 형성된 상기 제 1 반도체 층으로서의 바닥부 반도체 층과,
상기 제 1 주상 반도체 내에서 상기 바닥부 반도체 층의 상방에 형성되며, 상기 바닥부 반도체 층과는 반대 도전형인 반도체 또는 진성 반도체로 이루어지는 제 2 반도체 층과,
상기 바닥부 반도체 층의 상방에 위치하도록, 상기 제 2 반도체 층의 외주에 상기 제 1 절연층을 사이에 두고 형성된 게이트 도체층과,
상기 게이트 도체층의 상방에 위치하도록, 상기 제 2 반도체 층의 외주부에 형성되고, 상기 제 1 반도체 층과 동일한 도전형인 제 3 반도체 층과,
상기 제 2 반도체 층에 접속됨과 아울러, 상기 제 3 반도체 층의 상방에 형성되며, 상기 바닥부 반도체 층과는 반대 도전형인 상기 상부 반도체 영역으로서의 제 4 반도체 층
을 갖고,
상기 바닥부 반도체 층에 의해서, 상기 제 1 주상 반도체의 바닥부 영역과, 상기 제 2 주상 반도체 내의 상기 제 1 도체층이 서로 접속되어 있는
것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서
SGT(Surround Gate Transistor)를 가진 반도체 장치이며,
상기 제 1 주상 반도체에는, 상기 회로 소자로서 상기 SGT가 형성되고,
상기 SGT는,
상기 기판에 형성된 상기 제 1 반도체 층으로서의 바닥부 반도체 영역과,
상기 바닥부 반도체 영역의 상방 부위에 접속됨과 아울러, 상기 바닥부 반도체 영역과는 반대의 도전형인 반도체 또는 고유 반도체로 이루어지는 채널 반도체 층과,
상기 채널 반도체 층의 외주에 형성된 게이트 절연층과,
상기 채널 반도체 층의 외주에 상기 게이트 절연층을 사이에 두고 형성된 게이트 도체층
을 구비하고,
상기 상부 반도체 층은, 상기 채널 반도체 층의 상방 부위에 접속됨과 아울러, 상기 바닥부 반도체 영역과 동일한 도전형이며, 또한 상기 바닥부 반도체 영역이 상기 SGT의 소스로서 기능하는 경우에는 드레인으로서 기능하는 한편, 상기 바닥부 반도체 영역이 상기 SGT의 드레인으로서 기능하는 경우에는 소스로서 기능하고,
상기 바닥부 반도체 영역과, 상기 제 2 주상 반도체 내의 상기 제 1 도체층은 서로 접속되어 있는
것을 특징으로 하는 반도체 장치.
- 제 11 항에 있어서,
고체 촬상 장치이며,
상기 화소가 복수 배치되는 화소 영역에서, 상기 각 화소를 구성하는 상기 제 1 및 제 2 주상 반도체가, 각각, 세로(열) 방향 및 가로(행) 방향으로 2차원 형상으로 배열되어 있는
것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,
고체 촬상 장치이며,
상기 제 1 반도체 층으로서의 바닥부 반도체 층은, 상기 제 1 주상 반도체가 세로 방향으로 배열되어 이루어지는 열마다, 상기 열에서의 복수의 제 1 주상 반도체의 바닥부 영역에 접속됨과 아울러, 세로(열) 방향으로 연장함으로써, 제 1 반도체 층 접속 도체층을 형성하고,
상기 제 1 반도체 층 접속 도체층은, 상기 제 1 반도체 층 접속 도체층 상의 상기 각 제 1 주상 반도체에 인접하는 상기 제 2 주상 반도체의 바닥부 영역에 접속되며,
상기 제 1 주상 반도체의 상기 게이트 도체층은, 행 방향으로 인접하는 상기 제 1 주상 반도체의 사이로 입사하는 광을 차단하도록 서로 접속됨으로써 가로(행) 방향으로 연장하는 제 2 반도체 층 접속 도체층을 형성하고,
열 방향으로 인접하는 상기 제 1 주상 반도체의 사이로 입사하는 광을 차단하도록 가로(행) 방향으로 연장함과 아울러, 상기 각 제 1 주상 반도체의 상기 제 4 반도체 층에 접속된 제 3 반도체 층 접속 도체층을 구비하고,
상기 제 2 및 제 3 반도체 층 접속 도체층 중 적어도 하나가 형성된 영역 내에, 복수의 상기 제 2 주상 반도체가 형성됨과 아울러, 상기 각 제 2 주상 반도체 상에 콘택트 홀이 형성되고, 상기 각 콘택트 홀과, 상기 각 제 2 주상 반도체 내의 상기 제 1 도체층을 통해서, 상기 제 1 반도체 층 접속 도체층과, 상기 배선 금속층이 서로 접속되어 있는
것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,
고체 촬상 장치이며,
상기 화소가 배열되는 화소 영역에 있어서,
상기 제 1 반도체 층으로서의 바닥부 반도체 층은, 상기 제 1 주상 반도체가 세로 방향으로 배열되어 이루어지는 열마다, 세로(열) 방향으로 연장함으로써 제 1 반도체 층 접속 도체층을 형성하고,
상기 제 1 주상 반도체의 상기 게이트 도체층은, 서로 접속됨으로써 가로(행) 방향으로 연장하는 제 2 반도체 층 접속 도체층을 형성하며,
상기 제 1 주상 반도체의 상기 제 4 반도체 층에 접속되고, 가로(행) 방향으로 연장하는 제 3 반도체 층 접속 도체층을 구비하고,
상기 제 2 및 제 3 반도체 층 접속 도체층은, 전자 에너지파의 입사 방향으로부터 봐서 서로 겹치는 부분을 갖도록 형성되며,
상기 제 2 주상 반도체는, 상기 제 1 반도체 층 접속 도체층 상, 또한 가로(행) 방향으로 인접하는 상기 제 1 주상 반도체의 사이에 형성되어 있는
것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서,
SGT(Surround Gate Transistor)를 갖는 반도체 장치이며,
상기 제 1 주상 반도체가 복수 배열되고,
상기 제 1 주상 반도체의 상기 게이트 도체층은, 복수의 상기 제 1 주상 반도체를 서로 접속하도록 연장되어 있으며,
상기 게이트 도체층이 형성되어 있는 영역에 상기 제 2 주상 반도체가 형성되며,
상기 제 2 주상 반도체를 둘러싸도록, 제 2 절연층이 형성되고,
상기 게이트 도체층은, 상기 제 2 절연층을 사이에 두고 제 2 주상 반도체의 외주에 형성되어 있는
것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,
상기 기판 상에, 상기 제 1 및 제 2 주상 반도체와, 전체가 제 3 절연층으로 덮여진 제 3 주상 반도체가 형성되고,
상기 제 1 주상 반도체 상에 제 6 반도체 층이 형성됨과 아울러, 상기 제 1 주상 반도체의 하방 영역에 제 7 반도체 층이 형성되며,
상기 제 1 주상 반도체, 상기 제 2 주상 반도체를 각각 둘러싸도록, 제 1 절연층, 제 2 절연층이 형성되고,
상기 제 1 주상 반도체의 외주에, 상기 제 1 절연층을 둘러싸도록, 또한 상기 제 2 주상 반도체의 외주에, 상기 제 2 절연층을 둘러싸도록, 적어도 하나의 층으로 이루어지는 제 5 도체층이 형성되며, 상기 제 5 도체층은 상기 제 3 주상 반도체의 상면에 접속되어 있고,
상기 제 3 주상 반도체, 상기 제 1 주상 반도체의 상기 제 6 도체층, 및 상기 제 2 주상 반도체에 접속되도록, 각각 콘택트 홀이 형성되고,
상기 콘택트 홀을 통해서, 상기 제 6 반도체 층, 상기 제 7 반도체 층 및 상기 제 5 도체층의 어느 것에도 접속되어 있는 배선 금속층을 갖는
것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,
상기 제 1 주상 반도체, 상기 제 2 주상 반도체를 각각 둘러싸도록, 제 1 절연층, 제 2 절연층이 형성됨과 아울러, 상기 제 1 절연층을 둘러싸도록 제 7 도체층이 형성되고, 상기 제 7 도체층이 상기 제 2 주상 반도체까지 연장되어 있으며,
상기 제 7 도체층이, 상기 제 2 주상 반도체의 외주에, 상기 제 2 절연층을 사이에 두고 형성됨과 아울러, 상기 제 2 주상 반도체의 상부에 있어서, 상기 제 1 도체층에 접속되어 있는
것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,
상기 제 1 및 제 3 주상 반도체는, 서로 동일한 높이가 되도록, 또한 동시에 형성된 것이고,
상기 제 3 주상 반도체 내에, 도너 또는 억셉터 불순물을 포함하는 불순물 확산층, 실리사이드 층, 또는 금속층이 형성되며,
상기 제 1 주상 반도체의 외주에, 게이트 절연층을 사이에 두고 게이트 도체층이 형성되며,
상기 게이트 도체층은 상기 제 3 주상 반도체까지 연장됨과 아울러, 상기 제 3 주상 반도체를 둘러싸고 있고, 또한 상기 제 3 주상 반도체 내에 형성된, 도너 또는 억셉터 불순물을 포함하는 불순물 확산층, 실리사이드 층, 또는 금속층과, 상기 제 3 주상 반도체의 하방 영역에서 접속되어 있는
것을 특징으로 하는 반도체 장치.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2011/071162 WO2013038553A1 (ja) | 2011-09-15 | 2011-09-15 | 半導体装置の製造方法、及び、半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130056897A true KR20130056897A (ko) | 2013-05-30 |
Family
ID=47882812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137006643A KR20130056897A (ko) | 2011-09-15 | 2011-09-15 | 반도체 장치의 제조 방법 및 반도체 장치 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP5279971B1 (ko) |
| KR (1) | KR20130056897A (ko) |
| CN (1) | CN103119720A (ko) |
| TW (1) | TW201312693A (ko) |
| WO (1) | WO2013038553A1 (ko) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5872054B2 (ja) * | 2013-06-17 | 2016-03-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| WO2015019444A1 (ja) * | 2013-08-07 | 2015-02-12 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| WO2015040705A1 (ja) * | 2013-09-18 | 2015-03-26 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び半導体装置の製造方法 |
| JP5658425B1 (ja) | 2013-09-26 | 2015-01-28 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、及び半導体装置の製造方法 |
| JP5658426B1 (ja) * | 2013-10-03 | 2015-01-28 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、及び、半導体装置の製造方法 |
| JP5707003B1 (ja) | 2013-11-07 | 2015-04-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法 |
| WO2015071982A1 (ja) * | 2013-11-13 | 2015-05-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 記憶装置、及び記憶装置の製造方法 |
| JP5675003B1 (ja) | 2013-11-13 | 2015-02-25 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、及び半導体装置の製造方法 |
| WO2015075819A1 (ja) | 2013-11-22 | 2015-05-28 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び半導体装置の製造方法 |
| JP5657151B1 (ja) * | 2014-01-23 | 2015-01-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、及び半導体装置の製造方法 |
| JP5885050B2 (ja) | 2014-02-12 | 2016-03-15 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、及び半導体装置の製造方法 |
| JP5867951B2 (ja) * | 2014-02-14 | 2016-02-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、及び半導体装置の製造方法 |
| JP5832057B1 (ja) | 2014-02-24 | 2015-12-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法 |
| WO2015129021A1 (ja) | 2014-02-28 | 2015-09-03 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び半導体装置の製造方法 |
| KR102218266B1 (ko) | 2014-06-23 | 2021-02-22 | 인텔 코포레이션 | 수직 트랜지스터 아키텍처를 형성하기 위한 기술 |
| JP5864713B2 (ja) * | 2014-12-17 | 2016-02-17 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
| JP5894251B2 (ja) * | 2014-12-22 | 2016-03-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
| JP6190435B2 (ja) * | 2015-10-26 | 2017-08-30 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 記憶装置、及び半導体装置 |
| TWI607327B (zh) * | 2015-12-25 | 2017-12-01 | 矽創電子股份有限公司 | 半導體元件 |
| JP6174174B2 (ja) * | 2016-02-05 | 2017-08-02 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP6442645B1 (ja) * | 2017-03-27 | 2018-12-19 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 柱状半導体装置と、その製造方法 |
| JP6329299B2 (ja) * | 2017-04-20 | 2018-05-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP6328832B2 (ja) * | 2017-07-05 | 2018-05-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| CN113228241B (zh) * | 2018-12-21 | 2024-10-18 | 新加坡优尼山帝斯电子私人有限公司 | 三维半导体装置的制造方法 |
| KR20220002421A (ko) * | 2019-06-05 | 2022-01-06 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 기둥상 반도체 장치의 제조 방법 |
| JP7350371B2 (ja) * | 2019-10-30 | 2023-09-26 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体装置と、その製造方法 |
| CN114999922B (zh) * | 2022-08-08 | 2022-11-04 | 泰科天润半导体科技（北京）有限公司 | 一种具有耐压结构的碳化硅mosfet的制造方法 |
| WO2024201262A1 (ja) * | 2023-03-31 | 2024-10-03 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003142684A (ja) * | 2001-11-02 | 2003-05-16 | Toshiba Corp | 半導体素子及び半導体装置 |
| EP2197032B1 (en) * | 2007-09-12 | 2014-11-05 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| WO2009096001A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
| WO2009096000A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
| JP4487221B1 (ja) * | 2009-04-17 | 2010-06-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置 |
-
2011
- 2011-09-15 WO PCT/JP2011/071162 patent/WO2013038553A1/ja active Application Filing
- 2011-09-15 KR KR1020137006643A patent/KR20130056897A/ko not_active Application Discontinuation
- 2011-09-15 CN CN2011800445156A patent/CN103119720A/zh active Pending
- 2011-09-15 JP JP2013512670A patent/JP5279971B1/ja active Active
-
2012
- 2012-09-10 TW TW101132962A patent/TW201312693A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CN103119720A (zh) | 2013-05-22 |
| JP5279971B1 (ja) | 2013-09-04 |
| WO2013038553A1 (ja) | 2013-03-21 |
| TW201312693A (zh) | 2013-03-16 |
| JPWO2013038553A1 (ja) | 2015-03-23 |
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| A201 | Request for examination | ||
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