TWI710112B - 柱狀半導體裝置的製造方法 - Google Patents

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Abstract

於P+層4a上形成頂部具有遮罩材料層6a之帶狀Si柱8。然後形成接觸於帶狀Si柱8的側面與N+層3a、5a、P+層4a的表面且頂部具有遮罩材料層13a、13b之SiGe層10a、10b。然後形成接觸於SiGe層10aa、10bb的側面與N+層3a、5a的表面且頂部具有遮罩材料層16a、16b之Si層15a、15b。然後以遮罩材料層6a、13a、13b、16a、16b作為遮罩來去除Si層15a、15b的底部外周而形成帶狀Si柱15aa、15bb。然後去除遮罩材料層13a、13b、SiGe層10aa、10bb。然後於帶狀Si柱8、15aa、15bb形成Y方向分離之Si柱。

Description

柱狀半導體裝置的製造方法
本發明係關於柱狀半導體裝置的製造方法。
近年來，於LSI(Large Scale Integration；大型積體電路)使用三維構造電晶體。其中，就可提供高度積體之半導體裝置之半導體元件而言，柱狀半導體裝置之SGT(Surrounding Gate Transistor；環繞閘極電晶體)係受到矚目。此外，對於具有SGT之半導體裝置之進一步的高積體化、高性能化有所需求。
通常的平面結構型MOS電晶體中，通道係在沿著半導體基板的上表面之水平方向延伸。相對於此，SGT的通道則沿垂直於半導體基板的上表面之方向延伸(例如參考專利文獻1、非專利文獻1)。因此，SGT相較於平面結構型MOS電晶體，可達到半導體裝置的高密度化。
第7圖顯示N通道SGT的示意構造圖。於具有P型或i型(本質型)的導電型之Si柱100(以下將矽半導體柱稱為「Si柱」)內的上下位置，形成N+層101a、101b(以下將高濃度地含有供體雜質之半導體區域稱為「N+層」)，其一方為源極時，另一方形成為汲極。成為此源極、汲 極之N+層101a、101b間之Si柱100的部分係成為通道區域102。閘極絕緣層103係形成為包圍此通道區域102。閘極導體層104係形成為包圍此閘極絕緣層103。SGT中，成為源極、汲極之N+層101a、101b、通道區域102、閘極絕緣層103、及閘極導體層104全體係形成為柱狀。因此，俯視觀看時SGT的佔有面積相當於平面結構型MOS電晶體之單一源極或汲極N+層的佔有面積。因此，具有SGT之電路晶片，與具有平面結構型MOS電晶體之電路晶片相比，可實現晶片尺寸之更進一步的縮小化。
因而有使用第7圖所示之SGT之電路的高積體化之需求。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開平2-188966號公報
[非專利文獻]
[非專利文獻1]Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol. 38, No.3, pp.573-578 (1991)
[非專利文獻2]C. Y. Ting, V. J. Vivalda, and H.G.Schaefer: “Study of planarized sputter-deposited SiO2”, J. Vac. Sci. Technol. 15(3), p.p.1105-1112, May/June (1978)
實現柱狀半導體裝置高密度化之需求。
本發明的觀點之柱狀半導體裝置的製造方法係具有：
第一遮罩材料層形成步驟，係在位於基板上之半導體層之上，形成俯視觀看時沿一方向帶狀地延伸之第一遮罩材料層；
第一帶狀半導體柱形成步驟，係以前述第一遮罩材料層作為遮罩來蝕刻前述半導體層而形成第一帶狀半導體柱；
第一材料層形成步驟，係被覆前述第一遮罩材料層、前述第一帶狀半導體柱及前述第一帶狀半導體柱之外周部的前述基板來形成第一材料層；
第二材料層形成步驟，係被覆前述第一材料層來形成第二材料層；
平坦化步驟，係進行平坦化以使前述第一材料層與前述第二材料層的上表面位置成為前述第一遮罩材料層的上表面位置；
第一凹部形成步驟，係以前述第一遮罩材料層與前述第二材料層作為遮罩來蝕刻前述第一材料層的頂部而形成第一凹部；
第二遮罩材料層形成步驟，係形成埋填前述第一材料層之頂部上的前述第一凹部且上表面位置與前述第一遮罩材料層的上表面位置相同之第二遮罩材料層；
前述第二材料層去除步驟；
第一帶狀材料柱與第二帶狀材料柱形成步驟，係以前述第一遮罩材料層與前述第二遮罩材料層為遮罩來蝕刻前述第一材料層，而於俯視觀看時， 在前述第一帶狀半導體柱的兩側形成以前述第一材料層為基材之第一帶狀材料柱與第二帶狀材料柱；
第一半導體層形成步驟，係被覆前述第一遮罩材料層、前述第二遮罩材料層、前述第一帶狀半導體柱、前述第一帶狀材料柱、前述第二帶狀材料柱及前述基板來形成第一半導體層；
第三材料層形成步驟，係被覆前述第一半導體層來形成第三材料層；
平坦化步驟，係進行平坦化以使前述第一半導體層與前述第三材料層的上表面位置成為前述第一遮罩材料層的上表面位置；
第二凹部形成步驟，以前述第一遮罩材料層、前述第二遮罩材料層及前述第三材料層作為遮罩來蝕刻前述第一半導體層的頂部而形成第二凹部；
第三遮罩材料層形成步驟，係形成埋填前述第一半導體層之頂部上的前述第二凹部且上表面位置與前述第一遮罩材料層的上表面位置相同之第三遮罩材料層；
前述第三材料層去除步驟；
第二帶狀半導體柱與第三帶狀半導體柱形成步驟，係以前述第一遮罩材料層、前述第二遮罩材料層及前述第三遮罩材料層作為遮罩來蝕刻前述第一半導體層，而於俯視觀看時，在前述第一帶狀材料柱與前述第二帶狀材料柱的外側，形成以前述第一半導體層為基材之第二帶狀半導體柱與第三帶狀半導體柱；
前述第一帶狀材料柱與前述第二帶狀材料柱去除步驟；
第四材料層形成步驟，係於前述第一帶狀半導體柱、前述第二帶狀半導體柱及前述第三帶狀半導體柱的外周部，形成上表面位置與前述第一遮罩材料層的上表面位置相同之第四材料層；
第四遮罩材料層形成步驟，係於前述第一遮罩材料層、前述第三遮罩材料層及前述第四材料層之上，於俯視觀看時，沿與前述第一遮罩材料層之帶狀地延伸的方向正交之方向，形成帶狀地延伸之第四遮罩材料層；以及
第一半導體柱、第二半導體柱及第三半導體柱形成步驟，係以前述第四遮罩材料層作為遮罩來蝕刻前述第一帶狀半導體柱、前述第二帶狀半導體柱及前述第三帶狀半導體柱，而形成第一半導體柱、第二半導體柱及第三半導體柱；
而形成於前述第一半導體柱、前述第二半導體柱及前述第三半導體柱具有通道之柱狀半導體裝置。
較佳係前述第二帶狀半導體柱與前述第三帶狀半導體柱係由與前述第一帶狀半導體柱的第一半導體基材為不同之第二半導體基材來形成。
較佳係俯視觀看時，前述第一遮罩材料層與前述第二遮罩材料層中之任一者的寬度係形成為大於另一者的寬度。
較佳係俯視觀看時，前述第一遮罩材料層與前述第三遮罩材料層中之任一者的寬度係形成為大於另一者的寬度。
較佳係俯視觀看時，前述第一遮罩材料層與前述第四遮罩材料層中之任一者的寬度係形成為大於另一者的寬度。
較佳係具有：
閘極絕緣層形成步驟，係包圍前述第一半導體柱、前述第二半導體柱及前述第三半導體柱的側面來形成閘極絕緣層；以及
閘極導體層形成步驟，係包圍前述閘極絕緣層來形成閘極導體層；
前述閘極導體層係埋填於前述第一半導體柱、前述第二半導體柱及前述第三半導體柱之間而形成。
較佳係藉由磊晶成長法來形成含有供體或受體雜質之半導體層，該半導體層係被覆前述第一半導體柱、前述第二半導體柱及前述第三半導體柱的頂部，或是在位於垂直方向且為前述閘極導體層的上部位置具有其下端，並接觸且連接於前述第一半導體柱、前述第二半導體柱及前述第三半導體柱的側面。
較佳係具有：
第五材料層形成步驟，係於前述第一帶狀半導體柱、前述第二帶狀半導體柱及前述第三帶狀半導體柱的外周部，形成上表面位置位於前述第一遮罩材料層的上表面位置之第五材料層；
第三帶狀材料柱形成步驟，係於前述第一遮罩材料層、前述第三遮罩材料層及前述第五材料層之上形成第三帶狀材料柱，該第三帶狀材料柱係於頂部上具有第五遮罩材料層，且於俯視觀看時，與前述第一帶狀半導體柱正交；
第四帶狀材料柱與第五帶狀材料柱形成步驟，係於前述第三帶狀材料柱的一側形成第四帶狀材料柱，且於前述第三帶狀材料柱的另一側形成第 五帶狀材料柱，該第四帶狀材料柱係在頂部上具有第六遮罩材料層，該第五帶狀材料柱係在頂部上具有第七遮罩材料層；
前述第五遮罩材料層與前述第三帶狀材料柱去除步驟；以及
前述第一半導體柱、前述第二半導體柱、前述第三半導體柱、第四半導體柱、第五半導體柱及與第六半導體柱形成步驟，係以前述第六遮罩材料層與前述第四帶狀材料柱之一者或兩者作為遮罩來蝕刻前述第一帶狀半導體柱、前述第二帶狀半導體柱及前述第三帶狀半導體柱，而形成前述第一半導體柱、前述第二半導體柱及前述第三半導體柱，
且同時以前述第七遮罩材料層與前述第五帶狀材料柱之一者或兩者作為遮罩來蝕刻前述第一帶狀半導體柱、前述第二帶狀半導體柱及前述第三帶狀半導體柱，而於俯視觀看時，在前述第七遮罩材料層與前述第一帶狀半導體柱、前述第二帶狀半導體柱、前述第三帶狀半導體柱之交叉區域，形成第四半導體柱、第五半導體柱及第六半導體柱；
俯視觀看時，前述第六遮罩材料層與前述第七遮罩材料層為等寬。
根據本發明，可實現高密度的柱狀半導體裝置。
1:P層基板
2、2a、2b、2c:N層
3、3a、3aa、5、5a、5aa、40a、40c、40d、40f、41a、41c、41d、41f、51a、51b:N+層
4、4a、4aa、4ab、40b、40e、41b、41e、50a、50b、55、55a、55b、55aa、73a、73b、73c、73aa、73ba、73ca、74a、74b、74c、80:P+層
6、6a、6aa、6bb、16a、16b、16aa、16ba、16ab、16bb、20a、20b、26a、26b、26c、26d、35a、35b、35c、35d、36a、36b、36c、36d、56、57a、57b、57c、63、70、70aa、70ba、70ca、85、87a、87b、87b:遮罩材料層
7:i層
8、15aa、15bb、71、71aa、71ba、71ca:Si柱
10、10a、10A、10b、10aa、10bb、86:SiGe層
11、16a、16b、19、28、28a、28b、28c、28e、28f、30、30a、33、38、43、47、48、63、63a、63b、67、67a、67b:SiO2層
12a、12b:凹部
13a、13b、25a、25b、25c、25d、25e、25f、39、34aa、34bb、34cc、64、64b、88a、88b:SiN層
15、15a、15b:Si層
18、18a、18b、72a:保護材料層
22a、22b、22c、22d、22e、22f、58a、58b、58c:Si柱
27a、27b、34、62:W層
31、31a、60、60b:HfO2層
32、32a、32AA、32AB、32BA、32BB、61、61b:TiN
44a、44b、44c、44d、46a、46b、49a、49b、68a、68b、68c、68d、68e、81a、81b、81c:接觸孔
R:圓弧部分
WL:字元配線層
BL:位元配線層
RBL:反轉位元配線層
VSS1、VSS2、Vss:接地配線層
VD、Vdd1、Vdd2:電源配線層
Vd、VDD:汲極配線層
Vs、VSS:源極配線層
Vg、VGG:閘極配線層
第1A圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1B圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1C圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1D圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1E圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1F圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1G圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1H圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1I圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1J圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1K圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1L圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1M圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1N圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1O圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1P圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1Q圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1R圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1S圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1T圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第1U圖為用以說明第1實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第2A圖為用以說明本發明的第2實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第2B圖為用以說明第2實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第2C圖為用以說明第2實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第3A圖為用以說明本發明的第3實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第3B圖為用以說明本發明的第3實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第3C圖為用以說明本發明的第3實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第3D圖為用以說明本發明的第3實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第4A圖為用以說明本發明的第4實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第4B圖為用以說明本發明的第4實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第5A圖為用以說明本發明的第5實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第5B圖為用以說明本發明的第5實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第5C圖為用以說明本發明的第5實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第6A圖為用以說明第6實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第6B圖為用以說明第6實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第6C圖為用以說明第6實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第6D圖為用以說明第6實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第6E圖為用以說明第6實施形態之具有SGT之柱狀半導體裝置的製造方法之俯視圖及剖面構造圖。
第7圖為顯示先前例之SGT之示意構造圖。
以下參照圖式來說明本發明的實施形態之柱狀半導體裝置的製造方法。
(第1實施形態)
以下參照第1A圖~第1U圖來說明本發明的第1實施形態之具有SGT之柱狀半導體裝置之SRAM單元電路的製造方法。(a)為俯視圖，(b)為沿著(a)的X-X'線之剖面構造圖，(c)為沿著(a)的Y-Y'線之剖面構造圖。
如第1A圖所示，藉由磊晶成長法將N層2形成於P層基板1上。然後藉由離子植入法將N+層3、5與P+層4形成於N層2的表層。接著，形成i層(本質型Si層)7。然後形成例如由SiO2層、氧化鋁(Al2O3)層、SiO2層所構成之遮罩材料層6。又，i層7亦可由少量地含有供體或受體雜質之N型或P型的Si所構成。
接著如第1B圖所示，藉由微影技術與遮罩材料層6的蝕刻，形成俯視觀看時沿Y方向延伸之遮罩材料層6a。然後以遮罩材料層6a作為蝕刻遮罩來蝕刻i層7與N+層3、5與P+層4的表層而形成帶狀Si柱8。而於N層2上形成N+層3a、5a與P+層4a。
接著如第1C圖所示，藉由ALD(Atomic Layer Deposition：原子層沉積)法，形成被覆帶狀Si柱8與N+層3a、5a、P+層4a的SiGe層10。
接著如第1D圖所示，例如以由流動式CVD(Flow Chemical Vapor Deposition：流動式化學氣相沉積)法形成之SiO2層(未圖示)來被覆全體，然後藉由CMP(Chemical Mechanical Polishing：化學機械性研磨)來研磨SiO2層與SiGe層10，以使上表面位置成為遮罩材料層6a的上表面位置，而形成SiO2層11、SiGe層10a、10b。此時，SiGe層10a、10b的頂部側面希望能垂直。因此，SiO2層與SiGe層10的研磨步驟中，較佳係去除第1C圖中之SiGe層10頂部的圓弧部分R。
接著如第1E圖所示，以SiO2層11、遮罩材料層6a為遮罩來蝕刻SiGe層10a、10b的頂部而形成凹部12a、12b。較佳係蝕刻SiGe層10a、10b的頂部至此凹部12a、12b的底部位置位於遮罩材料層6a的下部位置。藉由SiO2層與SiGe層10的研磨步驟中去除第1C圖中之SiGe層10頂部的圓弧部分R，而可形成外周側面為垂直之凹部12a、12b。
接著如第1F圖所示，於全體被覆SiN層(未圖示)，並藉由CMP法來研磨SiN層全體，使上表面位置成為遮罩材料層6a上表面位置。然後去除俯視觀看時位於SiGe層10a、10b的外側之SiO2層11。藉此， 於遮罩材料層6a與帶狀Si柱8的兩側，形成俯視觀看時具有與SiGe層10a、10b的頂部形狀為相同形狀之SiN層13a、13b。
接著如第1G圖所示，以SiN層13a、13b作為遮罩來蝕刻俯視觀看時位於SiN層13a、13b的外側之SiGe層10a、10b。藉此，於帶狀Si柱8的兩側，形成俯視觀看時為等寬之帶狀SiGe層10aa、10bb。
接著如第1H圖所示，藉由Si的ALD法來被覆全體而形成i層15。又，i層15可為含有些許供體或受體雜質之層。
接著，形成被覆i層15的SiO2層(未圖示)。然後，進行研磨，使此SiO2層與i層15的上表面位置與遮罩材料層6a的上表面位置成為相同，而形成SiO2層11a、Si層15a、15b。然後如第1I圖所示，以遮罩材料層6a、13a、13b、SiO2層11a作為遮罩來蝕刻Si層15a、15b的頂部，形成帶狀凹部12c、12d。
接著如第1J圖所示，形成埋填凹部12c、12d之帶狀SiO2層16a、16b。藉此，於SiN層13a、13b與帶狀SiGe層10aa、10bb的兩側，形成俯視觀看時為等寬之帶狀SiO2層16a、16b，並且形成位於此帶狀SiO2層16a、16b之下且於N+層3a、5a之上擴散之Si層15a、15b。
接著如第1K圖所示，去除SiO2層11a。
接著如第1L圖所示，以由SiO2層所構成之遮罩材料層16a、16b作為遮罩來蝕刻Si層15a、15b而形成帶狀Si柱15aa、15bb。此Si層15a、15b的蝕刻較佳係使蝕刻的終端成為N+層3a、5a的上表面。然後，去除位於Si柱8的外側之SiN層13a、13b、SiGe層10aa、10bb。藉 此，於帶狀Si柱8的兩側形成距離相同間隔且為相同寬度之帶狀Si柱15aa、15bb。帶狀Si柱15aa、15bb上係殘留有遮罩材料層16a、16b。
接著如第1M圖所示，藉由ALD法於全體形成由SiO2層與SiN層所構成之較薄的保護材料層18。然後，於全體被覆SiO2層(未圖示)，並藉由CMP法進行研磨至上表面位置達遮罩材料層6a上及遮罩材料層16a、16b上的保護材料層18上表面位置為止，而在帶狀Si柱8、15aa、15bb的外周部形成SiO2層19。於全體均等地形成由SiN層與SiO2層所構成之遮罩材料層(未圖示)。然後，藉由微影技術與遮罩材料層的蝕刻，於遮罩材料層6a、遮罩材料層16a、16b、及SiO2層19之上，形成俯視觀看時與遮罩材料層6a之帶狀延伸的方向呈正交之方向延伸之帶狀遮罩材料層20a、20b。
接著如第1N圖所示，以遮罩材料層20a、20b作為遮罩來蝕刻SiO2層19、保護材料層18、遮罩材料層6a、16a、16b、帶狀Si柱8、15aa、15bb。藉此於N+層3a上形成Si柱22a、22d，於P+層4a上形成Si柱22b、22e，於N+層5a上形成Si柱22c、22f。並且，於Si柱22a上形成遮罩材料層16aa，於Si柱22b上形成遮罩材料層6aa，於Si柱22c上形成遮罩材料層16ba，於Si柱22d上形成遮罩材料層16ab(未圖示)，於Si柱22e上形成遮罩材料層6ab，於Si柱22f上形成遮罩材料層16bb(未圖示)。並且，形成保護材料層18a以及保護材料層18b，保護材料層18a係俯視觀看時位於帶狀遮罩材料層20a之下且被覆Si柱22a、22b、22c的頂部與側面，並且連接於N+層3a、P+層4a、N+層5a的上表面，保護材料層18b係俯視觀看時位於帶狀遮罩材料層20b之下且被覆Si柱22d、22e、 22f頂部與側面，並且連接於N+層3a、P+層4a、N+層5a的上表面。並且，形成俯視觀看時位於帶狀遮罩材料層20a之下且位於Si柱22a、22b、22c的外側，並且被覆保護材料層18a的SiO2層19a。同様地，形成俯視觀看時位於帶狀遮罩材料層20b之下且位於Si柱22d、22e、22f的外側，並且被覆保護材料層18b的SiO2層19b(未圖示)。
接著如第1O圖所示，去除帶狀遮罩材料層20a、20b、SiO2層19a、19b、保護材料層18a、18b。然後進行等向性氧化，於Si柱22a~22f的側面形成SiO2層(未圖示)。然後去除此SiO2層。藉此，俯視觀看時，Si柱22a~22f的剖面成為圓形。
接著如第1P圖所示，形成包圍遮罩材料層16aa、6aa、16ba、16ab、6ab、16bb的側面之SiN層25a、25b、25c、25d(未圖示)、25e、25f(未圖示)，以及包圍Si柱22a~22f的側面之SiO2層28a、28b、28c、28d(未圖示)、28e、28f(未圖示)。然後於全體被覆SiO2層(未圖示)，並藉由CMP法進行研磨，使上表面位置成為遮罩材料層16aa、6aa、16ba、16ab、6ab、16bb的上表面位置。然後於其上形成：俯視觀看時連接於Si柱22a、22b之由SiN層與SiO2層所構成之遮罩材料層26a；連接於Si柱22b、22c之遮罩材料層26b；連接於Si柱22d、22e之遮罩材料層26c；以及連接於Si柱22e、22f之遮罩材料層26d。然後以遮罩材料層16aa、6aa、16ba、16ab、6ab、16bb、SiN層25a~25f、及SiO2層28a~28f作為遮罩，蝕刻SiO2層、N+層3a、P+層4a、N+層5a、N層2與P層基板1的表層。藉此，以N+層3aa、P+層4aa、N+層5aa連接Si柱22a、22b、22c的底部。並且，於N+層3aa、P+層4aa、N+層5aa之下形成N層2a。同様 地，以N+層3ab、P+層4ab、N+層5ab連接Si柱22c、22d、22e的底部。並且，於N+層3ab(未圖示)、P+層4ab、N+層5ab(未圖示)之下形成N層2b。並且，於遮罩材料層26a~26d之下形成SiO2層27a、27b、27c(未圖示)、27d(未圖示)。
接著如第1Q圖所示，去除遮罩材料層26a~26d。去除SiO2層27a~27d。然後於N+層3aa，5aa、3ab、5ab、P+層4aa、4ab、N層2a、2b的外周部與P層基板1上形成SiO2層30。然後藉由ALD法形成被覆全體的HfO2層31、TiN層32。然後藉由CVD法形成被覆全體的SiO2層(未圖示)。然後藉由CMP法來研磨SiO2層，使上表面位置成為TiN層32的上表面位置，而形成SiO2層33。
接著如第1R圖所示，於全體被覆W層。然後藉由CMP法進行研磨，使上表面位置成為HfO2層31的上表面位置，而形成W層34。然後蝕刻TiN層32的頂部，使上表面位置成為遮罩材料層16aa、6aa、16ba、16ab、6ab、16bb的底部位置，而形成TiN層32a。然後於全體被覆SiN層(未圖示)然後藉由CMP法研磨SiN層，使上表面位置成為HfO2層31的上表面位置，而形成SiN層35a、35b、35c、35d(未圖示)、35e、35f(未圖示)。然後形成俯視觀看時連接於Si柱22a、22b之由SiN層所構成之遮罩材料層36a。同様地，形成俯視觀看時連接於Si柱22c之遮罩材料層36b、連接於Si柱22d之遮罩材料層36c、連接於Si柱22e、22f之遮罩材料層36d。
接著如第1S圖所示，以SiN層35a~35f、遮罩材料層16aa、6aa、16ba、16ba、6ab、16bb、36a~36d作為遮罩來蝕刻W層34與TiN 層32a。藉此，俯視觀看時，於遮罩材料層36a之下形成W層34a。同様地，於SiN的遮罩材料層36b之下形成W層34b，於遮罩材料層36c之下形成W層34c(未圖示)，於遮罩材料層36d之下形成W層34d(未圖示)。並且，形成TiN層32aa、TiN層32ab、TiN層32ba、及TiN層32bb，俯視觀看時，TiN層32aa係與遮罩材料層36a在Si柱22a、22b的外周重疊，TiN層32ab係與遮罩材料層36b在Si柱22c的外周重疊，TiN層32ba係與遮罩材料層36c在Si柱22d的外周重疊，TiN層32bb係與遮罩材料層36d在Si柱22e、22f的外周重疊。
接著如第1T圖所示，以SiO2層(未圖示)被覆全體，然後藉由CMP法研磨SiO2層，使上表面位置成為HfO2層31之頂部的上表面位置。然後去除SiN層34a~34f。然後藉由RIE法，將SiO2層的上部蝕刻至上表面位置成為較Si柱22a~22f的頂部更下方之位置為止。然後去除被覆於遮罩材料層16aa、6aa、16ba、16ab、6ab之HfO2層31a，以及遮罩材料層16aa、6aa、16ba、16ab、6ab。然後於Si柱22a~22f的頂部外周部形成SiN層39。然後，以SiO2層(未圖示)被覆Si柱22b、22e的頂部之後，藉由選擇性磊晶成長法，形成被覆Si柱22a的頂部之含有供體雜質之N+層41a。同時形成被覆Si柱22c的頂部之N+層41c、被覆Si柱22d的頂部之N+層41d(未圖示)、以及被覆Si柱22f的頂部之N+層41f(未圖示)。然後，於去除被覆Si柱22b、22e的頂部之SiO2層之後，以SiO2層(未圖示)被覆N+層41a、41c、41d、41f。然後藉由選擇性磊晶成長法，形成被覆Si柱22b、22e頂部的P+層41b、41e。然後去除被覆N+層41a、41c、41d、41f之SiO2層。然後藉由熱処理使N+層41a、41c、41d、41f的供體 雜質向Si柱22a、22c、22d、22f的頂部擴散，而形成N+層40a、40c、40d(Si柱22d的頂部，未圖示)、40f(Si柱22f的頂部，未圖示)。同時使P+層41b、41e的受體雜質向Si柱22b、22e的頂部擴散，而形成P+層40b、40e。
接著如第1U圖所示，形成被覆全體之上表面平坦之SiO2層43。並且經由N+層41a、41f上所形成之接觸孔44a、44d來形成接地配線層VSS1、VSS2，以及經由TiN層32Ba、32Ab上所形成之接觸孔44b、44c來形成字元配線層WL。然後形成被覆全體之上表面為平坦之SiO2層47。並且經由P+層41b、41e上所形成之接觸孔46a、46b來形成電源配線層VDD。然後形成被覆全體之上表面為平坦之SiO2層48。並且經由N+層41c、41d上所形成之接觸孔49a、49b來形成位元輸出配線層BL、反轉位元輸出配線層RBL。藉此，於P層基板1上形成SRAM單元電路。
根據第1實施形態之製造方法，可得到以下特徴。
1.帶狀Si柱8係以使用微影技術所形成之遮罩材料層6a作為蝕刻遮罩來蝕刻i層7而形成。Si柱22b、22e係由此帶狀Si柱8而形成。另一方面，如第1H圖所示，Si柱22a、22c、22d、22f係形成於以Si的ALD法而形成之被覆帶狀Si柱8、帶狀SiGe柱10aa、10bb、遮罩材料層6a、13a、13b的全體的i層15內。並且，帶狀Si柱8、15aa、15bb的間隔係成為同樣以ALD法等寬地形成於帶狀Si柱8的兩側之SiGe層10aa、10bb的厚度。如此，本實施形態中，僅於帶狀Si柱8的形成時使用微影技術。並且，帶狀Si柱15aa、8、15bb的X-X’方向的間隔藉由以ALD法所形成之SiGe層10aa、10bb，可縮小至更小於微影技術中的圖案形成最小尺 寸。藉此，本實施形態中，可謀求X-X’方向之SRAM單元之更進一步的高密度化。另外，SiGe層10、Si層15的形成亦可不藉由ALD法，而藉由分子束沉積(Molecular beam deposition)法等其他方法來進行。
2.本實施形態中，於帶狀Si柱8的兩側形成帶狀Si柱15aa、15bb。藉此，形成沿X方向排列三個之Si柱22a、22b、22c以及同樣的Si柱22d、22e、22f。相對於此，在第1K圖的步驟之後，可形成帶狀Si柱15aa、15bb，並進一步將二個帶狀SiGe層與二個帶狀Si層形成於俯視觀看時的帶狀Si柱15aa、15bb的外側。藉此，可形成沿X方向排列五個之Si柱。再者，藉由重複進行此步驟，可進一步形成沿X方向排列多數個之Si柱。此外，就電路設計上，不必要的Si柱可在Si柱22a~22f的形成後去除，或是不形成或是在形成後去除遮罩材料層6a、16a、16b中任一個，而藉以去除。藉由此等作法，可對應於電路設計而高密度地形成Si柱。
3.本實施形態係使用高密度地排列配置沿X方向排列三個之Si柱22a、22b、22c以及同樣的Si柱22d、22e、22f之例子來進行說明。相對於此，可使用同樣的製造方法沿Y方向高密度地形成Si柱。並且，藉由本實施形態所提供之製造方法，依據電路區域，可同時沿X或Y方向高密度地形成Si柱。藉此可達成高密度的電路形成。
4.本實施形態係以於Si柱22b、22e的兩側形成Si柱22a、22d與Si柱22c、22f之情形為例來進行說明。相對於此，於第1H圖中，亦可由其他半導體材料層來形成以取代Si層15。藉此，可藉由其他半導體材料層來形成Si柱22a、22d與Si柱22c、22f。藉由本發明，可形成由不同半導 體材料所構成之半導體柱。藉此，可提升電路設計的自由度而達到電路的高性能化。
5.本實施形態中，帶狀遮罩材料層16a、16b的X方向的寬度係成為藉由ALD法形成於帶狀SiGe柱10aa、10bb的側面之Si層15的寬度。此係表示可藉由Si層15的ALD沉積時間來改變帶狀遮罩材料層16a、16b的X方向的寬度。藉此，可因應電路設計的要求，將Si柱22a、22c、22d、22f的俯視觀看時的X方向的寬度與Si柱22b、22e的寬度變更。藉此，可達到電路的高性能化。
(第2實施形態)
以下參照第2A圖~第2C圖來說明本發明的第2實施形態之具有SGT之柱狀半導體裝置的製造方法。(a)為俯視圖，(b)為沿著(a)的X-X'線之剖面構造圖，(c)為沿著(a)的Y-Y'線之剖面構造圖。本第2實施形態之製造方法除了以下所說明之相異點之外，係與第1實施形態所示之步驟相同。
如第2A圖所示，形成相互地交叉配置之P+層50a、50b與N+層51a、51b，來取代第1A圖中俯視觀看時的帶狀N+層3、5與P+層4。
接著如第2B圖所示，進行與第1B圖~第1M圖相同之步驟，形成於俯視觀看時連接於P+層50a、N+層51b上之帶狀Si柱15aa，連接於N+層51a與N+層51b之帶狀Si柱8，以及連接於N+層51a與P+層50b之帶狀Si柱15bb。並且，於帶狀Si柱15aa上形成遮罩材料層16a，於帶狀Si柱8形成遮罩材料層6a，於帶狀Si柱15bb形成遮罩材料層16b。
接著，進行與第1N圖~第1S圖相同之步驟。如第2C圖所示，藉此形成：包圍Si柱22a~22f之HfO2層31a；包圍HfO2層31a並包 圍Si柱22a、22b的外周部之TiN層32AA；包圍Si柱22c的外周部之TiN層32AB；包圍Si柱22d、22e的外周部之TiN層32BA(未圖示)；以及包圍Si柱22f的外周部之TiN層32BB。並且於Si柱22a~22f之頂部的外周部形成SiN層39。然後，於Si柱22a的上部形成P+層40A，於Si柱22b的上部形成N+層40B，於Si柱22c的上部形成N+層40C，於Si柱22d的上部形成N+層40D(未圖示)，於Si柱22e的上部形成N+層40E，於Si柱22f的上部形成P+層40F(未圖示)。然後，藉由選擇性磊晶成長法，形成被覆P+層40A、40F的P+層41A、41F(未圖示)。同樣地，藉由選擇性磊晶成長法，形成被覆N+層40B、40C、40D、40E的N+層41B、41C(未圖示)、41D，41E。經由N+層41A、41F上所形成之接觸孔44a、44d來形成電源配線層Vdd1、Vdd2，以及經由TiN層32AB、32BA上所形成之接觸孔44b、44c來形成字元配線層WL。然後，形成被覆全體之上表面為平坦之SiO2層47。然後經由P+層41B、41E上所形成之接觸孔46a、46b來形成接地配線層Vss。然後，形成被覆全體之上表面為平坦之SiO2層48。然後經由N+層41C、41D上所形成之接觸孔49a、49b來形成位元輸出配線層BL、反轉位元輸出配線層RBL。藉此，於P層基板1上形成SRAM單元電路。
根據本實施形態之具有SGT之柱狀半導體裝置的製造方法，可得到以下特徴。
1.根據本實施形態，由結晶性佳之i層7來形成Si柱22b、22e之SGT，相較於在以ALD法所形成的i層15形成之Si柱22a、22c、22d、22f所形成之SGT，可得到較大的導通電流。因此，本SRAM單元中，於 Si柱22b、22e形成要求較大驅動電流之驅動用SGT。藉此可形成高密度且高性能的SRAM單元。
(第3實施形態)
以下參照第3A圖~第3D圖來說明本發明的第3實施形態之具有SGT之柱狀半導體裝置的製造方法。(a)為俯視圖，(b)為沿著(a)的X-X'線之剖面構造圖，(c)為沿著(a)的Y-Y'線之剖面構造圖。本第3實施形態之製造方法除了以下所說明之相異點之外，係與第1實施形態所示之步驟相同。
全面形成P+層(未圖示)來取代第1A圖中的N+層3、5、P+層4，並進行第1A圖~第1M圖之步驟。然後如第3A圖所示，形成俯視觀看時與帶狀Si柱15aa、8、15bb正交之帶狀遮罩材料層56來取代帶狀遮罩材料層20a、20b。又，P+層55係形成為連接於帶狀Si柱15aa、8、15bb的底部。
接著，進行第1N圖、第1O圖之步驟。藉此，如第3B圖所示，於P+層55上形成Si柱58a、58b、58c。然後，於Si柱58a、58b、58c上形成遮罩材料層57a、57b、57c。
接著，進行第1P圖~第1S圖之步驟。藉此，如第3C圖所示，於P層基板1之上，從下起形成N層2b與P+層55a。然後於P+層55a上形成Si柱58a、58b、58c。然後形成包圍Si柱58a、58b、58c的底部之SiO2層30a。然後於Si柱58a、58b、58c的外周與SiO2層30a上形成HfO2層60。然後形成包圍位於Si柱58a、58b、58c的側面之HfO2層60的TiN層61，並且形成俯視觀看時連接於Si柱58a、58b、58c之W層 62。此TiN層61、W層62係以遮罩材料層63、遮罩材料層57a、57b、57c、SiN層34aa、34bb、34cc作為遮罩進行蝕刻而形成。
接著，進行至第1T圖之形成SiN層39為止之步驟。並且，如第3D圖所示，藉由選擇性磊晶成長法，形成被覆Si柱58a、58b、58c的頂部之含有受體雜質之P+層66a、66b、66c。然後藉由熱処理，於Si柱58a、58b、58c的頂部形成P+層65a、65b、65c。然後形成被覆全體之SiO2層67。然後經由P+層66a、66b、66c上所形成之接觸孔68a、68c、68e而形成汲極配線層Vd。同樣地，經由P+層55a上所形成之接觸孔68b來形成源極配線層Vs。同樣地，經由連接於TiN層61之W層62上所形成之接觸孔68d來形成閘極配線層Vg。藉此，於P層基板1上形成並聯連接三個SGT之P通道型SGT。
根據本實施形態之具有SGT之柱狀半導體裝置的製造方法，可得到以下特徴。
2.本實施形態中之Si柱58a、58b、58c的形成，至第3A圖為止之步驟，係與第1實施形態中之第1A圖~第1K圖所示之步驟相同地進行，並藉由使第3A圖中之遮罩材料層56之俯視觀看時的形狀與第1實施形態中之第1K圖所示之遮罩材料層20a、20b的形狀不同而進行。藉此，可於相同的P層基板1上，同時地形成高密度的SRAM單元以及高密度地並聯連接三個SGT之SGT。
(第4實施形態)
以下參照第4A圖、第4B圖來說明本發明的第4實施形態之具有SGT之柱狀半導體裝置的製造方法。(a)為俯視圖，(b)為沿著(a)的X-X'線之剖 面構造圖，(c)為沿著(a)的Y-Y'線之剖面構造圖。本第4實施形態之製造方法除了以下所說明之相異點之外，係與第3實施形態所示之步驟相同。
如第4A圖所示，形成俯視觀看時Y方向的寬度較遮罩材料層56更寬之遮罩材料層70來取代第3A圖中的遮罩材料層56。
接著，進行與第3實施形態相同之步驟，如第4B圖所示，於P+層55b上形成三個帶狀Si柱71a、71b、71c。然後包圍帶狀Si柱71a、71b、71c的底部來形成SiO2層30b。然後於帶狀Si柱71a、71b、71c的外周與SiO2層30b上形成HfO2層60a。然後形成包圍位於Si柱71a、71b、71c的側面之HfO2層60a的TiN層61a，以及形成俯視觀看時連接於帶狀Si柱71a、71b、71c之W層62a。接著，形成包圍帶狀Si柱71a、71b、71c的外周之SiO2層63a，以及於SiO2層63a之上形成SiN層64。接著，藉由選擇性磊晶成長法，形成被覆Si柱71a、71b、71c的頂部之含有受體雜質P+層74a、74b、74c。然後，藉由熱処理，於Si柱71a、71b、71c的頂部形成P+層73a、73b、73c。然後形成被覆全體之SiO2層67a。然後經由P+層74a、74b、74c上所形成之接觸孔75a、75b、75c來形成汲極配線層VDD。同様地，經由P+層55b上所形成之接觸孔75b來形成源極配線層VSS。同様地，經由連接於TiN層61a之W層62a上所形成之接觸孔75c來形成閘極配線層VGG。藉此，於P層基板1上形成並聯連接三個SGT之P通道型SGT。
根據本實施形態之具有SGT之柱狀半導體裝置的製造方法，可得到以下特徴。
3.根據本實施形態，帶狀Si柱71a、71b、71c之俯視觀看時的剖面面積較第3實施形態中的Si柱58a、58b、58c更大。藉此，本實施形態之SGT與第3實施形態之SGT相比，可得到較大的驅動電流。
4.本實施形態中，藉由改變帶狀Si柱71a、71b、71c之俯視觀看時的Y方向的長度，可簡單地形成能夠得到期望的驅動電流之SGT。
(第5實施形態)
以下參照第5A圖~第5C圖來說明本發明的第5實施形態之具有SGT之柱狀半導體裝置的製造方法。(a)為俯視圖，(b)為沿著(a)的X-X'線之剖面構造圖，(c)為沿著(a)的Y-Y'線之剖面構造圖。本第5實施形態之製造方法除了以下所說明之相異點之外，係與第4實施形態所示之步驟相同。
如第5A圖所示，與第4實施形態相同地，於P+層4a上形成帶狀Si柱71。然後藉由ALD法形成較第4實施形態之情形更薄之被覆全體的SiGe層10A。此ALD法中，由於可分別控制一原子層來而積層SiGe原子層，所以可形成較薄的SiGe層10A。
接著，進行與第4實施形態相同之步驟，如第5B圖所示，於帶狀Si柱71ba的兩側形成帶狀Si柱71aa、71ca。藉此，可將帶狀Si柱71aa、71ba、71ca的間隔形成為較第4實施形態中的帶狀Si柱71a、71b、71c更短。
接著，進行與第4實施形態相同之步驟，如第5C圖所示，形成包圍帶狀Si柱71aa、71ba、71ca的底部的SiO2層30c。然後於帶狀Si柱71aa、71ba、71ca的外周與SiO2層30c上形成HfO2層72a。然後形成包圍HfO2層72a的TiN層61b。TiN層61b係形成為埋填帶狀Si柱 71aa、71ba、71ca之間。接著，形成包圍帶狀Si柱71a、71b、71c的外周之SiO2層63b，並於SiO2層63b之上形成SiN層64b。接著，藉由選擇性磊晶成長法，形成被覆帶狀Si柱71aa、71ba、71ca的頂部且連接之含有受體雜質之P+層80。然後藉由熱処理，於Si柱71aa、71ba、71ca的頂部形成P+層73aa、73ba、73ca。然後形成被覆全體之SiO2層67b。然後經由P+層80上所形成之接觸孔81b來形成汲極配線層Vd。同様地，經由P+層55aa上所形成之接觸孔81a來形成源極配線層Vs。同様地，經由TiN層61b上所形成之接觸孔81c來形成閘極配線層Vg。藉此，於P層基板1上形成並聯連接三個SGT之P通道型SGT。
根據本實施形態之具有SGT之柱狀半導體裝置的製造方法，可得到以下特徴。
5.本實施形態中，閘極電極材料TiN層61b係埋填帶狀Si柱71aa、71ba、71ca之間，而窄化帶狀Si柱71aa、71ba、71ca之間的距離。由於TiN層61b被覆閘極絕緣層60b的外周，所以可進行正常的SGT電晶體動作。藉此，可謀求並聯連接三個SGT之SGT電路的高密度化。
本實施形態中，藉由選擇性磊晶成長所形成之P+層80係在帶狀Si柱71aa、71ba、71ca頂部的P+層73aa、73ba、73ca之間連接而形成。藉此，可將俯視觀看時形成於P+層80上之接觸孔81b形成為較大。如此，可容易且高精度地地形成接觸孔81b。
(第6實施形態)
以下參照第6A圖~第6E圖來說明本發明的第6實施形態之具有SGT之柱狀半導體裝置的製造方法。(a)為俯視圖，(b)為沿著(a)的X-X'線之剖面構造圖，(c)為沿著(a)的Y-Y'線之剖面構造圖。
如第6A圖所示，進行至第1實施形態中之第1L圖的步驟之後，於全面形成SiGe層(未圖示)，以及由SiN層、Al2O3層、SiO2層所構成之材料層(未圖示)。然後藉由微影技術與RIE法，形成沿水平方向延伸之由SiN層、Al2O3層、SiO2層所構成之帶狀遮罩材料層85。然後以遮罩材料層85為遮罩來蝕刻SiGe層而形成帶狀SiGe層86。
接著，藉由ALD法，以SiN層(未圖示)來被覆全體。然後以SiO2層(未圖示)來被覆全體。然後藉由CMP法進行研磨，使全體的上表面位置成為遮罩材料層85的上表面位置。然後蝕刻SiN層上部形成凹部至其凹部的底部位置成為遮罩材料層85的底部位置。然後於全體被覆Al2O3層。然後，研磨Al2O3層以使上表面位置成為遮罩材料層85的上表面位置，而在帶狀遮罩材料層85的兩側形成由Al2O3層所構成之遮罩材料層87a、87b。然後去除SiGe層86、以及位於遮罩材料層87a、87b的外側之SiO2層。然後以遮罩材料層85、87a、87b作為遮罩來蝕刻SiN層，而在帶狀SiGe層86的兩側形成帶狀SiN層88a、88b。
接著如第6C圖所示，藉由蝕刻來去除帶狀遮罩材料層85、帶狀SiGe層86。
接著如第6D圖所示，以遮罩材料層87a、87b、SiN層88a、88b作為遮罩來蝕刻保護材料層18、遮罩材料層6a、帶狀Si柱8、15aa、15bb。藉此形成Si柱22a、22b、22c、22d、22e、22f。藉由此蝕刻，於 Si柱22a上形成遮罩材料層16aa、保護材料層18a、帶狀SiN層88a、帶狀遮罩材料層87a；於Si柱22b上形成遮罩材料層6aa、保護材料層18a、帶狀SiN層88a、帶狀遮罩材料層87a；於Si柱22c上形成遮罩材料層16ba、保護材料層18a、帶狀SiN層88a、帶狀遮罩材料層87a；於Si柱22d上形成遮罩材料層16ab(未圖示)、保護材料層18a、帶狀SiN層88b、帶狀遮罩材料層87b；於Si柱22e上形成遮罩材料層6bb、保護材料層18b、帶狀SiN層88b、帶狀遮罩材料層87b；並且於Si柱22f上形成遮罩材料層16bb、保護材料層18b、帶狀SiN層88b、帶狀遮罩材料層87b。然後，於帶狀SiN層88a之下且於Si柱22a、22b、22c之間及外側形成SiO2層19a。同様地，於帶狀SiN層88b之下且於Si柱22d、22e、22f之間及外側形成SiO2層19b(未圖示)。
接著，去除遮罩材料層87a、87b、SiN層88a、88b、SiO2層19a、19b、保護材料層18a、18b、帶狀SiN層88a、88b、帶狀遮罩材料層87a、87b。藉此，如第6E圖所示，於N+層3a、3b、5a、5b、P+層4a、4b上殘留Si柱22a~22f，且於Si柱22a~22f的頂部殘留遮罩材料層16aa、16ba、16ab、16bb、6aa、6bb。之後，進行第1實施形態中之第1P圖~第1U圖的步驟，藉此，可於P層基板1上形成SRAM單元。
根據本實施形態之具有SGT之柱狀半導體裝置的製造方法，可得到以下特徴。
1.本實施形態中，不僅可如第1實施形態沿X方向高密度地配置Si柱22a~22f，亦可沿Y方向高密度地配置Si柱22a~22f。藉此，可達到SRAM單元的高密度化。
2.本實施形態中，在最初形成帶狀SiGe層86之後，於此帶狀SiGe層86的兩側形成SiN層88a、88b，藉此，可沿Y方向高密度地形成二列Si柱22a~22f。並且，俯視觀看時，在SiN層88a、88b的外側形成帶狀SiGe層與帶狀SiN層，藉此，可沿Y方向高密度地形成四列Si柱。藉由重複進行此步驟，可沿Y方向進一步形成四列以上之偶數列的Si柱。
3.本實施形態中，在最初形成帶狀SiGe層86之後，於此帶狀SiGe層86的兩側形成SiN層88a、88b。相對於此，藉由在最初形成SiN層之後，在此帶狀SiN層的兩側形成SiGe層之方法，可沿Y方向形成三列Si柱。並且，藉由重複進行此步驟，可沿Y方向進一步高密度地形成三列以上之奇數列的Si柱。
本發明之實施形態係以SRAM電路、以及並聯連接三個SGT之電路為例來進行說明，但在使用SGT之其他的電路形成中亦可適用本發明。
此外，本發明之實施形態中，係於一個半導體柱形成一個SGT，但即使是形成二個以上的SGT之電路的形成，亦可適用本發明。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，即使不在Si柱22a~22f的頂部形成含有供體及受體雜質之N+層40a、40c、40d、40f、P+層40b、40e，SGT之源極或汲極的功能亦可由N+層41a、41c、41d、41f、P+層41b、41e來進行。此外，即使將N+層40a、40c、40d、40f、P+層40b、40e形成於Si柱22a~22f之頂部的側面，亦可成為SGT的源極或汲極。此外，亦可將Si柱22a~22f的上部位置形成成為閘極TiN層32Aa、32Ab的上端位置，而 於Si柱22a~22f的頂部上形成N+層41a、41c、41d、41f、P+層41b、41e。此外，N+層41a、41c、41d、41f、P+層41b、41e例如可為W等之金屬或合金層。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，如第1A圖所示，係將由SiO2層/Al2O3層/SiO2層所構成之遮罩材料層6用作為蝕刻遮罩。只要是可得到該目的者即可，可為由單層或複數層所構成之其他組合的材料層。此等材料層可為無機或有機材料層。此說明內容對於其他遮罩材料層6a、6aa、6ab、16a、16b、16aa、16bb、16ab、16ba、20a、20b、26a~26d亦相同。此說明內容於本發明之其他實施形態中亦相同。
此外，第1實施形態中，遮罩材料層6、6a、6b、6aa、6bb、16aa、16ba、16bb係設為相同厚度，惟隨著步驟的進行，表層被蝕刻而變薄。因此，遮罩材料層6、6a、6b、6aa、6bb、16aa、16ba、16bb之構成材料的選擇以及各層的厚度，可因應各步驟，依預定的遮罩材料層進行的功能來設定。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，如第1C圖所示，藉由ALD法形成被覆帶狀Si柱8的SiGe層10。SiGe層10的形成亦可不藉由ALD法，而是藉由分子束沉積(Molecular beam deposition)法等其他方法來進行。此外，若可在帶狀Si柱8的側面以相同厚度形成，且在形成帶狀Si柱15aa、15bb後可去除者，則亦可使用其他材料層來取代SiGe層10。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，於P層基板1上形成SGT，但亦可使用SOI(Silicon On Insulator：矽覆絕緣體)基板來取代P層基板1。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，如第1C圖所示，直接於露出之帶狀Si柱8側面、N+層3a、5a與P+層4a的表層上形成SiGe層10，但亦可於形成SiGe層10之前，於帶狀Si柱8側面、N+層3a、5a及P+層4a的表層，形成較薄的SiO2層。SiGe層10a、10b外周之N+層3a、5a上的SiO2層若可在Si層15形成前去除即可，帶狀Si柱8側面的SiO2層若可在閘極絕緣HfO2層18形成前去除即可。此外，亦可為由SiO2層以外的單層或複數層所構成之材料層。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，如第1O圖、第1P圖所示，進行等向性的氧化，而在Si柱22a~22f的側面形成SiO2層(未圖示)，然後去除此SiO2層，藉此使Si柱22a~22f的剖面於俯視觀看時形成圓形。形成為圓形之理由在於使Si柱22a~22f剖面內的電位分布盡可能地成為同心圓狀之故。就要求性能上，若不需形成為圓形，則不需進行此等向性的氧化。此外，Si柱22a~22f的圓形剖面亦可藉由形成圓形的遮罩材料層16aa、6aa、16ba、16ab、6ab、16bb來進行。此外，圓形的形狀亦可為楕圓狀。於本發明之其他實施形態中此亦相同。
第1實施形態中，使用HfO2層31作為閘極絕緣層，使用TiN層32作為閘極材料層，但亦可分別使用由單層或複數層所構成之其他材料層。同様地，W層34亦可使用由單層或複數層所構成之其他材料層。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，藉由選擇性磊晶成長法來進行第1T圖所示之N+層41a、41c、41d、41f、P+層41b、41的形成。此N+層41a、41c、41d、41f、P+層41b、41e的形成並不限於CVD法，例如可使用分子束沉積(Molecular beam deposition)、ALD法、液相磊晶法等可進行選擇性磊晶成長之其他方法。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，藉由選擇性磊晶成長法來進行第1T圖所示之N+層41a、41c、41d、41f、P+層41b、41e的形成。此等N+層41a、41c、41d、41f、P+層41b、41e的形成亦可藉由通常的磊晶成長法來進行，然後藉由微影技術與蝕刻來形成。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，如第1U圖所示，N+層40a、40c、40d、40f、P+層40b、40e的下端之垂直方向的位置係形成為作為閘極導體層之TiN層32Aa、32Ab、32Ba、32Bb的上端。N+層40a、40c、40d、40f、P+層40b、40e的下端之底部的位置較佳係位於閘極TiN層32Aa、32Ab、32Ba、32Bb的上端位置，但只要SGT的動作不產生缺失，則亦可位於較閘極TiN層32Aa、32Ab、32Ba、32Bb的上端稍微上方或稍微下方。N+層3aa、5aa、3ab、5ab、P+層4aa、4ab以及閘極TiN層32Aa、32Ab、32Ba、32Bb之關係亦同。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，以於Si柱22b、22e的兩側形成Si柱22a、22d與Si柱22c、22f之情形為例來進行說明。相對於此，可使用本實施形態之製造方法，於Si柱22a、22d與Si柱22c、22f兩者的外側形成新的Si柱。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，以於Si柱22b、22e的兩側形成Si柱22a、22d與Si柱22c、22f之情形為例來進行說明。相對於此，可配合電路設計，藉由微影技術與蝕刻來去除所形成之Si柱22a~22f中任一者。於本發明之其他實施形態中此亦相同。
此外，第1實施形態中，說明於Si柱22a~22f之上下使用具有相同極性的導電性之N+層40a、40c、40d、40f、P+層40b、40e以及N+層3aa、5aa、3ab、5ab、P+層4aa、4ab來構成源極、汲極之SGT，但亦可於具有極性相異的源極、汲極之穿隧型SGT適用本發明。於本發明之其他實施形態中此亦相同。
此外，上述各實施形態中，以使用Si(矽)作為半導體柱中的通道、源極、汲極等半導體區域為例來進行說明。然而不限於此，本發明之技術思想亦可適用在如SiGe般之含有Si之半導體材料、或是使用Si以外的半導體材料之具有SGT之半導體裝置。
此外，縱型NAND型快閃記憶體電路中，以半導體柱作為通道，沿垂直方向形成複數段之由包圍此半導體柱之穿隧氧化層、電荷累積層、層間絕緣層、控制導體層所構成之記憶體單元。此等記憶體單元之兩端的半導體柱上，具有對應於源極之源極線雜質層與對應於汲極之位元線雜質層。此外，相對於一個記憶體單元，若其兩側之記憶體單元的一方為源極，則另一方進行汲極的功能。如此，縱型NAND型快閃記憶體電路為SGT電路的一種。因此，本發明亦可適用在NAND型快閃記憶體電路。
本發明在不脫離本發明之廣義的精神與範圍內，可進行各種實施形態及變形。此外，上述實施形態係用以說明本發明之一實施例，並 非用以限定本發明之範圍。上述實施例及變形例可任意地組合。再者，即使視需要而排除上述實施形態之構成要件的一部分，亦包含於本發明之技術思想的範圍內。
[產業上之可應用性]
根據本發明之柱狀半導體裝置的製造方法，可得到高密度的柱狀半導體裝置。
1:P層基板
2:N層
3a、5a:N+層
4a:P+層
6a:遮罩材料層
8:帶狀Si柱
10aa、10bb:SiGe層
11a:SiO2層
12c、12d:帶狀凹部
13a、13b:SiN層
15:i層
15a、15b:Si層

Claims (8)

  1. 一種柱狀半導體裝置的製造方法，係具有：
    第一遮罩材料層形成步驟，係在位於基板上之半導體層之上，形成俯視觀看時沿一方向帶狀地延伸之第一遮罩材料層；
    第一帶狀半導體柱形成步驟，係以前述第一遮罩材料層作為遮罩來蝕刻前述半導體層而形成第一帶狀半導體柱；
    第一材料層形成步驟，係被覆前述第一遮罩材料層、前述第一帶狀半導體柱及前述第一帶狀半導體柱之外周部的前述基板來形成第一材料層；
    第二材料層形成步驟，係被覆前述第一材料層來形成第二材料層；
    平坦化步驟，係進行平坦化以使前述第一材料層與前述第二材料層的上表面位置成為前述第一遮罩材料層的上表面位置；
    第一凹部形成步驟，係以前述第一遮罩材料層與前述第二材料層作為遮罩來蝕刻前述第一材料層的頂部而形成第一凹部；
    第二遮罩材料層形成步驟，係形成埋填前述第一材料層之頂部上的前述第一凹部且上表面位置與前述第一遮罩材料層的上表面位置相同之第二遮罩材料層；
    前述第二材料層去除步驟；
    第一帶狀材料柱與第二帶狀材料柱形成步驟，係以前述第一遮罩材料層與前述第二遮罩材料層為遮罩來蝕刻前述第一材料層，而於俯視觀看時，在前述第一帶狀半導體柱的兩側形成以前述第一材料層為基材之第一帶狀材料柱與第二帶狀材料柱；
    第一半導體層形成步驟，係被覆前述第一遮罩材料層、前述第二遮罩材料層、前述第一帶狀半導體柱、前述第一帶狀材料柱、前述第二帶狀材料柱及前述基板來形成第一半導體層；
    第三材料層形成步驟，係被覆前述第一半導體層來形成第三材料層；
    平坦化步驟，係進行平坦化以使前述第一半導體層與前述第三材料層的上表面位置成為前述第一遮罩材料層的上表面位置；
    第二凹部形成步驟，以前述第一遮罩材料層、前述第二遮罩材料層及前述第三材料層作為遮罩來蝕刻前述第一半導體層的頂部而形成第二凹部；
    第三遮罩材料層形成步驟，係形成埋填前述第一半導體層之頂部上的前述第二凹部且上表面位置與前述第一遮罩材料層的上表面位置相同之第三遮罩材料層；
    前述第三材料層去除步驟；
    第二帶狀半導體柱與第三帶狀半導體柱形成步驟，係以前述第一遮罩材料層、前述第二遮罩材料層及前述第三遮罩材料層作為遮罩來蝕刻前述第一半導體層，而於俯視觀看時，在前述第一帶狀材料柱與前述第二帶狀材料柱的外側，形成以前述第一半導體層為基材之第二帶狀半導體柱與第三帶狀半導體柱；
    前述第一帶狀材料柱與前述第二帶狀材料柱去除步驟；
    第四材料層形成步驟，係於前述第一帶狀半導體柱、前述第二帶狀半導體柱及前述第三帶狀半導體柱的外周部，形成上表面位置與前述第一遮罩材料層的上表面位置相同之第四材料層；
    第四遮罩材料層形成步驟，係於前述第一遮罩材料層、前述第三遮罩材料層及前述第四材料層之上，於俯視觀看時，沿與前述第一遮罩材料層之帶狀地延伸的方向正交之方向，形成帶狀地延伸之第四遮罩材料層；以及
    第一半導體柱、第二半導體柱及第三半導體柱形成步驟，係以前述第四遮罩材料層作為遮罩來蝕刻前述第一帶狀半導體柱、前述第二帶狀半導體柱及前述第三帶狀半導體柱，而形成第一半導體柱、第二半導體柱及第三半導體柱；
    而形成於前述第一半導體柱、前述第二半導體柱及前述第三半導體柱具有通道之柱狀半導體裝置。
  2. 如申請專利範圍第1項所述之柱狀半導體裝置的製造方法，其中，前述第二帶狀半導體柱與前述第三帶狀半導體柱係由與前述第一帶狀半導體柱的第一半導體基材為不同之第二半導體基材來形成。
  3. 如申請專利範圍第1項所述之柱狀半導體裝置的製造方法，其中，俯視觀看時，前述第一遮罩材料層與前述第二遮罩材料層中之任一者的寬度係形成為大於另一者的寬度。
  4. 如申請專利範圍第1項所述之柱狀半導體裝置的製造方法，其中，俯視觀看時，前述第一遮罩材料層與前述第三遮罩材料層中之任一者的寬度係形成為大於另一者的寬度。
  5. 如申請專利範圍第1項所述之柱狀半導體裝置的製造方法，其中，俯視觀看時，前述第一遮罩材料層與前述第四遮罩材料層中之任一者的寬度係形成為大於另一者的寬度。
  6. 如申請專利範圍第1項所述之柱狀半導體裝置的製造方法，係具有：
    閘極絕緣層形成步驟，係包圍前述第一半導體柱、前述第二半導體柱及前述第三半導體柱的側面來形成閘極絕緣層；以及
    閘極導體層形成步驟，係包圍前述閘極絕緣層來形成閘極導體層；
    前述閘極導體層係埋填於前述第一半導體柱、前述第二半導體柱及前述第三半導體柱之間而形成。
  7. 如申請專利範圍第6項所述之柱狀半導體裝置的製造方法，其中，藉由磊晶成長法來形成含有供體或受體雜質之半導體層，該半導體層係被覆前述第一半導體柱、前述第二半導體柱及前述第三半導體柱的頂部，或是在位於垂直方向且為前述閘極導體層的上部位置具有其下端，並接觸且連接於前述第一半導體柱、前述第二半導體柱及前述第三半導體柱的側面。
  8. 如申請專利範圍第1項所述之柱狀半導體裝置的製造方法，係具有：
    第五材料層形成步驟，係於前述第一帶狀半導體柱、前述第二帶狀半導體柱及前述第三帶狀半導體柱的外周部，形成上表面位置位於前述第一遮罩材料層的上表面位置之第五材料層；
    第三帶狀材料柱形成步驟，係於前述第一遮罩材料層、前述第三遮罩材料層及前述第五材料層之上形成第三帶狀材料柱，該第三帶狀材料柱係於頂部上具有第五遮罩材料層，且於俯視觀看時，與前述第一帶狀半導體柱正交；
    第四帶狀材料柱與第五帶狀材料柱形成步驟，係於前述第三帶狀材料柱的一側形成第四帶狀材料柱，且於前述第三帶狀材料柱的另一側形成第五帶狀材料柱，該第四帶狀材料柱係在頂部上具有第六遮罩材料層，該第五帶狀材料柱係在頂部上具有第七遮罩材料層；
    前述第五遮罩材料層與前述第三帶狀材料柱去除步驟；以及
    前述第一半導體柱、前述第二半導體柱、前述第三半導體柱、第四半導體柱、第五半導體柱及與第六半導體柱形成步驟，係以前述第六遮罩材料層與前述第四帶狀材料柱之一者或兩者作為遮罩來蝕刻前述第一帶狀半導體柱、前述第二帶狀半導體柱及前述第三帶狀半導體柱，而形成前述第一半導體柱、前述第二半導體柱及前述第三半導體柱，
    且同時以前述第七遮罩材料層與前述第五帶狀材料柱之一者或兩者作為遮罩來蝕刻前述第一帶狀半導體柱、前述第二帶狀半導體柱及前述第三帶狀半導體柱，而於俯視觀看時，在前述第七遮罩材料層與前述第一帶狀半導體柱、前述第二帶狀半導體柱、前述第三帶狀半導體柱之交叉區域，形成第四半導體柱、第五半導體柱及第六半導體柱；
    俯視觀看時，前述第六遮罩材料層與前述第七遮罩材料層為等寬。
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