KR20200139295A - 반도체 장치 - Google Patents

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disposed
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크리쉬나 브왈카
강명길
최경민
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Abstract

본 개시의 일 실시예는, 기판 상에 교대로 적층된 복수의 제1 반도체 패턴들과 복수의 제2 반도체 패턴들을 가지며, 제1 방향으로 연장된 핀형 구조체(fin structure)와, 상기 핀형 구조체 상면에 배치되며 상기 핀형 구조체에서 상기 제1 방향과 교차하는 제2 방향에 따른 양 측면을 따라 연장된 반도체 캡층과, 상기 반도체 캡층 상에 배치되며 상기 제2 방향으로 연장된 게이트 전극과, 상기 반도체 캡층와 상기 게이트 전극 사이에 배치된 게이트 절연막과, 상기 핀형 구조체의 상기 제1 방향에 따른 양 측면에 각각에 연결된 소스/드레인 영역을 포함하고, 상기 복수의 제1 반도체 패턴들은 게르마늄(Ge) 함량이 25%∼35% 범위인 실리콘-게르마늄(SiGe)을 포함하고, 상기 복수의 제2 반도체 패턴들은 실리콘(Si)을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명의 기술적 사상은 반도체 장치에 관한 것이다.
최근에는, 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 또한, 반도체 소자는 빠른 동작속도와 함께 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 집적회로 소자의 밀도를 높이기 위한 스케일링 기술 중 하나로서, 기판 상에 활성 핀을 형성하고, 상기 활성 핀을 이용하여 게이트를 형성하는 3차원 구조의 채널을 갖는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 개시에서 해결하고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 3차원 구조의 채널을 갖는 반도체 장치를 제공하는데 있다.
본 개시의 일 실시예는, 기판 상에 교대로 적층된 복수의 제1 반도체 패턴들과 복수의 제2 반도체 패턴들을 가지며, 제1 방향으로 연장된 핀형 구조체(fin structure)와, 상기 핀형 구조체 상면에 배치되며 상기 핀형 구조체에서 상기 제1 방향과 교차하는 제2 방향에 따른 양 측면을 따라 연장된 반도체 캡층과, 상기 반도체 캡층 상에 배치되며 상기 제2 방향으로 연장된 게이트 전극과, 상기 반도체 캡층와 상기 게이트 전극 사이에 배치된 게이트 절연막과, 상기 핀형 구조체의 상기 제1 방향에 따른 양 측면에 각각에 연결된 소스/드레인 영역을 포함하고, 상기 복수의 제1 반도체 패턴들은 게르마늄(Ge) 함량이 25%∼35% 범위인 실리콘-게르마늄(SiGe)을 포함하고, 상기 복수의 제2 반도체 패턴들은 실리콘(Si)을 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판 상에 교대로 적층된 복수의 제1 반도체 패턴들과 복수의 제2 반도체 패턴들을 갖는 핀형 구조체와, 상기 핀형 구조체 상면에 배치되며 상기 핀형 구조체의 마주하는 양 측면을 따라 연장된 게이트 전극과, 상기 핀형 구조체와 상기 게이트 전극 사이에 배치된 게이트 절연막과, 상기 핀형 구조체의 마주하는 다른 양 측면에 각각 연결된 소스/드레인 영역을 포함하고, 상기 복수의 제1 반도체 패턴들은 SiGe을 포함하며, 상기 복수의 제1 반도체 패턴들 각각은 그 두께 방향에서 중심을 향해 증가하는 Ge 함량 구배를 가지며, 각각의 제1 반도체 패턴의 중심에서 Ge 함량은 25%∼35% 범위인 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판의 제1 영역에 배치되며, 상기 기판의 상면과 수직한 방향으로 서로 이격되도록 배열된 복수의 채널층들과, 상기 복수의 채널층들을 각각 둘러싸는 제1 게이트 전극과, 상기 복수의 채널층들과 상기 제1 게이트 전극 사이에 배치된 제1 게이트 절연막과, 상기 복수의 채널층들의 양측에 각각 배치되며 상기 복수의 채널층들 각각에 연결된 제1 소스/드레인 영역을 포함하는 제1 트랜지스터; 및 상기 기판의 제2 영역에 배치되며, 교대로 적층된 복수의 제1 반도체 패턴들과 복수의 제2 반도체 패턴들을 갖는 핀형 구조체와, 상기 핀형 구조체를 일 방향으로 둘러싸는 제2 게이트 전극과, 상기 핀형 구조체와 상기 제2 게이트 전극 사이에 배치된 제2 게이트 절연막과, 상기 핀형 구조체의 양 측에 각각 배치되며 적어도 상기 복수의 제1 반도체 패턴들에 각각 연결된 제2 소스/드레인 영역을 포함하는 제2 트랜지스터를 포함하고, 상기 복수의 제1 반도체 패턴들은 Ge 함량이 25%∼35% 범위인 SiGe을 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예에 따르면, 전기적 특성이 향상된 3차원 구조의 채널을 갖는 반도체 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2a는 도 1의 A1-A1'선 및 B1-B1'선에 따른 단면도이며, 도2b는 도1의 A2-A2'선 및 B2-B2'선에 따른 단면도이다.
도 3a 및 도 3b는 핀형 구조체의 두께 방향에 따른 Ge 함량 분포를 나타내는 그래프들이다.
도 4a 및 도 4b는 핀형 구조체의 폭 방향에 따른 Ge 함량 분포를 나타내는 그래프들이다.
도 5a 및 도 5b는 본 개시의 일 실시예에 따른 반도체 장치의 단면도들이다.
도 6 및 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 주요 공정을 설명하기 위한 사시도들이다.
도 12a 내지 도 15a은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 게이트 구조체 형성과정을 설명하기 위한 단면도들(A1-A1',A2-A2')이다.
도 12b 내지 도 15b은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 게이트 구조체 형성과정을 설명하기 위한 단면도들(B1-B1',B2-B2')이다.
도 16은 본 개시의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다. 도 2a는 도 1의 A1-A1'선 및 B1-B1'선에 따른 단면도이며, 도 2b는 도 1의 A2-A2'선 및 B2-B2'선에 따른 단면도이다.
도 1과 도 2a 및 도 2b을 참조하면, 본 실시예에 따른 반도체 장치(100)는, 기판(101)과, 상기 기판(101)의 제1 및 제2 영역(Ⅰ,Ⅱ)에 각각 배치된 제1 및 제2 트랜지스터들(TR1, TR2)를 포함한다.
상기 제1 및 제2 트랜지스터(TR1, TR2)는 각각 활성 영역(active area, 104)에 형성된 제1 및 제2 활성 구조체(ACT1,ACT2)와 제1 및 제2 게이트 구조체(G1,2)로 구성될 수 있다.
기판(101) 상에 활성 영역(104)이 제공될 수 있다. 상기 기판(101)은 반도체 기판일 수 있다. 일 예로, 상기 기판(101)은 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 활성 영역(104)은 상기 기판(101)으로부터 상기 기판(101)의 상면에 수직한 방향으로 돌출될 수 있고, 상기 기판(100)의 상기 상면에 평행한 제1 방향(예, X 방향)으로 연장될 수 있다. 일부 실시예들에서, 상기 활성 영역(104)은 1개로 도시되어 있으나, 상기 제1 방향과 교차하는 제2 방향(예, Y 방향)으로 평행하게 복수개로 제공될 수 있다.
분리 절연층(105)이 상기 활성 영역(104)의 양측에 상기 기판(101) 상에 제공될 수 있다. 상기 분리 절연층(105)은 상기 제1 방향으로 연장될 수 있고, 상기 활성 영역(104)을 사이에 두고 상기 제2 방향으로 서로 이격될 수 있다. 상기 분리절연층(105)은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 일부 실시예들에서, 상기 분리 절연층(105)은 상기 활성 영역(104)의 상부 측벽들을 노출할 수 있다. 상기 분리 절연층(105)의 상면들은 상기 활성 영역(104)의 상면보다 낮은 레벨(일 예로, 상기 기판(101)으로부터의 높이)에 있을 수 있다.
제1 및 제2 활성 구조체(ACT1,ACT2)는 상기 활성 영역(104) 상에 제공될 수 있다. 평면적 관점(도 1 참조)에서, 상기 활성 영역(104)과 중첩하도록 제공될 수 있다. 상기 제1 및 제2 활성 구조체(ACT1,ACT2)는 상기 활성 영역(104)의 상면을 따라 상기 제1 방향으로 연장될 수 있다. 상기 제1 활성 구조체(ACT1)는 채널층(CH) 및 상기 제1 방향으로 상기 채널층(CH)의 양측에 연결된 제1 소스/드레인 영역들(SD1)을 포함하며, 상기 제2 활성 구조체(ACT2)는 채널로서 작용하는 핀형 구조체(FS) 및 상기 제1 방향으로 상기 핀형 구조체(FS)의 양측에 연결된 제2 소스/드레인 영역들(SD2)을 포함할 수 있다.
제1 및 제2 활성 구조체(ACT1,ACT2)는 상기 활성 영역(104)의 상면을 따라 상기 제1 방향으로 배열될 수 있다. 제1 및 제2 활성 구조체(ACT1,ACT2) 각각이 복수개인 경우에 상기 제2 방향으로 서로 이격되도록 배열될 수 있다. 또한, 활성 영역(104)이 복수개로 형성된 경우에 각각 활성 영역(104)에 제1 및/또는 제2 활성 구조체(ACT1,ACT2)가 제공될 수 있다.
도 2a를 참조하면, 기판의 제1 영역에 배치된 제1 트랜지스터(TR1)의 A1-A1'선 및 B1-B1'선에 따른 단면도들이 도시되어 있다.
상기 제1 트랜지스터(TR1)의 채널층들(CH)은 상기 기판(101)의 상면에 수직한 방향(예, Z 방향)을 따라 이격된 복수의 반도체 패턴들을 포함할 수 있다. 상기 최하위 채널층(CH)의 반도체 패턴은 상기 기판(101)의 상면에 수직한 방향을 따라 상기 활성 영역(104)으로부터 이격될 수 있다. 상기 채널층들(CH)은 상기 제1 소스/드레인 영역들(SD1) 사이에 배치되고, 상기 제1 소스/드레인 영역(SD1)과 접할 수 있다. 상기 제1 소스/드레인 영역들(SD1) 각각은 상기 채널층들(CH)의 측면들과 접할 수 있다. 상기 채널층들(CH) 각각은 상기 제1 소스/드레인 영역들(SD1)을 서로 연결할 수 있다. 상기 채널층들(CH)의 수는 3개로 도시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 채널층들(CH)은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
제1 게이트 구조체(G1)는 상기 제1 활성 구조체(ACT1) 상에 제공되고 상기 제1 활성 구조체(ACT1)를 가로지를 수 있다. 상기 제1 게이트 구조체(G1)는 상기 제2 방향으로 연장되어 상기 활성 영역(104) 및 상기 분리 절연층(105)을 가로지를 수 있다. 평면적 관점에서, 상기 채널층들(CH)은 상기 제1 게이트 구조체(G1)와 중첩할 수 있고, 상기 제1 소스/드레인 영역(SD1)은 상기 제1 게이트 구조체(G1)의 양 측에 제공될 수 있다. 일부 실시예에서, 상기 제1 게이트 구조체(G1)는 상기 제2 방향으로 연장되어 상기 복수의 제1 활성 구조체들(ACT1)을 가로지를 수 있다.
상기 제1 게이트 구조체(G1)는 게이트 전극(GE), 상기 게이트 전극(GE)과 상기 채널층(CH) 사이의 제1 게이트 절연막(GI1), 상기 게이트 전극(GE)의 측면들 상의 게이트 스페이서들(GS) 및 상기 게이트 전극(GE) 상의 게이트 캐핑 패턴(GP)을 포함할 수 있다. 상기 게이트 절연막(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GS) 사이로 연장될 수 있고, 상기 제1 게이트 절연막(GI1)의 최상부면은 상기 게이트 전극(GE)의 상기 상면과 실질적으로 공면을 이룰 수 있다.
상기 게이트 전극(GE)은 상기 채널층들(CH)의 최상부면을 덮고, 상기 채널층들(CH)의 상기 제2 방향에 따른 양 측면들을 덮을 수 있다. 상기 게이트 전극(GE)은 상기 제2 방향으로 연장되어 상기 분리 절연층(105)의 상면들을 덮을 수 있다. 상기 게이트 전극(GE)은 상기 채널층들(CH) 사이의 공간과 최하위 채널층(CH)과 상기 활성 영역(104) 사이의 공간들 채울 수 있다. 상기 제1 게이트 절연막(GI1)은 상기 채널층들(CH)과 상기 게이트 전극(GE) 사이에 개재되도록 상기 채널층들(CH) 각각의 표면을 둘러싸도록 배치되며, 상기 채널층들(CH)의 각각은 상기 제1 게이트 절연막(GI1)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 제1 게이트 절연막(GI1)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 즉, 상기 제2 게이트 절연막(GI)은 상기 게이트 전극(GE)과 상기 활성 영역(104) 사이뿐만 아니라, 상기 게이트 전극(GE)과 상기 분리 절연층(105) 사이에도 개재될 수 있다.
이와 같이, 상기 기판(101)의 제1 영역(Ⅰ)에 위치한 제1 트랜지스터(TR1)는 상기 게이트 전극(GE), 상기 채널층(CH) 및 상기 제1 소스/드레인 영역들(SD1)은 게이트-올-어라운드(Gate-All-Around, GAA)형 전계 효과 트랜지스터를 구성할 수 있다.
이와 달리, 상기 기판(101)의 제2 영역(Ⅱ)에 위치한 제2 트랜지스터(TR2)는 GAA형 전계효과 트렌지스터와 다른 구조를 갖는다.
도 2b를 참조하면, 상기 제2 트랜지스터(TR2)는 상기 활성 영역(104) 상에 상기 제1 방향(예, X 방향)으로 연장된 핀형 구조체(FS)를 포함한다. 상기 핀형 구조체(FS)는 기판(101) 상면과 수직한 방향(예, Z 방향)으로 교대로 적층된 복수의 제1 반도체 패턴들(151)과 복수의 제2 반도체 패턴들(152)을 포함한다.
상기 핀형 구조체(FS)는 제2 소스/드레인 영역들(SD2) 사이에 배치되고, 상기 제2 소스/드레인 영역(SD2)과 접할 수 있다. 상기 제2 소스/드레인 영역들(SD2) 각각은 상기 핀형 구조체(FS)의 상기 제1 방향(예, X 방향)에 따른 양 측면들과 접할 수 있다. 상기 핀형 구조체(FS), 특히 제2 반도체 패턴들(152)은 채널로서 작용할 수 있다. 적어도 제2 반도체 패턴들(152) 각각은 상기 제2 소스/드레인 영역들(SD2)을 서로 연결할 수 있다. 상기 복수의 제2 반도체 패턴들(152)은 상기 복수의 채널층들(CH)과 각각 실질적으로 동일한 레벨에 위치하며, 동일한 반도체를 포함할 수 있다. 상기 제1 반도체 패턴들(151)은 상기 제2 반도체 패턴(152)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
본 실시예에 채용된 제1 반도체 패턴들(151)은 게르마늄(Ge) 함량이 25%∼35% 범위인 실리콘-게르마늄(SiGe)을 포함하며, 제2 반도체 패턴들(152)은 실리콘(Si) 또는 Ge 함량이 상대적으로 적은 SiGe을 포함할 수 있다.
도 3a는 도 2b에 도시된 핀형 구조체(FS)의 적층 방향, 즉 기판 상면과 수직한 방향(예, Z 방향)에서 a1-a2 구간의 Ge 함량 분포를 나타낸다.
도 3a를 참조하면, 제1 반도체 패턴들(151)의 Ge 함량(CT)은 25%∼35% 범위인 SiGe로 구성되며, 제2 반도체 패턴들(152)은 Si으로 구성되는 함량 분포를 나타낸다. 제1 반도체 패턴들(151) 및 제2 반도체 패턴들(152)의 경계에서 함량분포의 불연속성을 나타낸다.
핀형 구조체(FS)가 채널로 동작하는 과정에서 밴드갭 불연속성(band gap discontinuity)으로 인한 성능 열화를 방지하기 위해서 Ge 함량 분포를 불연속성을 상쇄시킬 수 있다. 예를 들어, 열적 확산을 이용하여 수직한 방향(예, Z 방향)에 따른 Ge 함량 분포에 구배(gradient)를 부여할 수 있다. 도 3b에 나타난 바와 같이, 상기 복수의 제1 반도체 패턴들(151) 각각에서 그 두께 방향의 중심을 향해 증가하는 구배를 갖도록 Ge 함량 분포를 구성할 수 있다. 즉, 상기 복수의 제1 반도체 패턴들(151) 각각은 그 두께 방향에서 중심을 향해 증가하는 Ge 함량 구배를 가지며, 각각의 제1 반도체 패턴(151)의 중심에서 Ge 함량(CT)은 25%∼35% 범위일 수 있다.
반도체 캡층(155)은 상기 핀형 구조체(FS)를 상기 제2 방향(예, Y 방향)을 따라 둘러싸도록 배치될 수 있다. 상기 반도체 캡층(155)은 상기 핀형 구조체(FS) 상면과 상기 제2 방향에 따른 양 측면에 배치되며, 게이트 전극(GE)과 분리 절연층(105) 사이까지 연장될 수 있다. 상기 반도체 캡층(155)은 실리콘(Si)을 포함할 수 있다.
핀형 구조체(FS) 중 복수의 제2 반도체 패턴들과 접하는 영역에서 Ge 원소의 열적 확산에 따라 함량 분포가 변경될 수 있다. 도 4a는 도 2b에 도시된 핀형 구조체(FS)의 상기 제2 방향(예, Y 방향)에서 b1-b2 구간에서의 Ge 함량 분포를 나타낸다.
도 4a에 나타난 바와 같이, 상기 복수의 제1 반도체 패턴들(151) 각각에서는 실리콘인 반도체 캡층(155)으로 Ge 원소의 확산이 이루어져, 상기 제2 방향에서 중심을 향해 증가하는 Ge 함량 구배를 가질 수 있다. 여기서, 각각의 제1 반도체 패턴(151)의 중심에서 Ge 함량은 25%∼35% 범위일 수 있다.
제2 게이트 구조체(G2)는 상기 제2 활성 구조체(ACT2) 상에 제공되고 상기 제2 활성 구조체(ACT2)를 가로지를 수 있다. 상기 제2 게이트 구조체(G2)는 상기 제2 방향으로 연장되어 상기 활성 영역(104) 및 상기 분리 절연층(105)을 가로지를 수 있다. 평면적 관점에서, 상기 핀형 구조체(FS)은 상기 제2 게이트 구조체(G2)와 중첩할 수 있고, 상기 제2 소스/드레인 영역(SD2)은 상기 제2 게이트 구조체(G2)의 양 측에 제공될 수 있다. 일부 실시예에서, 상기 제2 게이트 구조체(G2)는 상기 제2 방향으로 연장되어 상기 복수의 제2 활성 구조체들(ACT2)을 가로지를 수 있다.
상기 제2 게이트 구조체(G2)는 게이트 전극(GE), 상기 게이트 전극(GE)과 반도체 캡층(155) 사이의 제2 게이트 절연막(GI2), 상기 게이트 전극(GE)의 측면들 상의 게이트 스페이서들(GS) 및 상기 게이트 전극(GE) 상의 게이트 캐핑 패턴(GP)을 포함할 수 있다. 상기 제2 게이트 절연막(GI2)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GS) 사이로 연장될 수 있고, 상기 제2 게이트 절연막(GI2)의 최상부면은 상기 게이트 전극(GE)의 상기 상면과 실질적으로 공면을 이룰 수 있다.
상기 제2 트랜지스터(TR2)에서, 도 2b에 도시된 바와 같이, 상기 게이트 전극(GE)은 상기 핀형 구조체(FS)의 상면과 상기 제2 방향에 따른 양 측면들을 덮을 수 있다. 상기 게이트 전극(GE)은 상기 제2 방향으로 연장되어 상기 분리 절연층(105)의 상면들을 덮을 수 있다. 상기 제2 게이트 절연막(GI2)은 상기 반도체 캡층(155)과 상기 게이트 전극(GE) 사이에 개재되어, 핀 구조체의 상면과 상기 제2 방향에 따른 양 측면들을 덮을 수 있다. 상기 제2 게이트 절연막(GI2)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다.
이와 같이, 상기 기판(101)의 제2 영역(Ⅱ)에 위치한 제2 트랜지스터(TR2)는 도 2a에 도시된 GAA 형인 제1 트랜지스터(TR1)와 달리, 반도체 캡핑층(155)으로 둘러싸인 핀 구조체(FS)를 채널로 사용하는 구조의 전계 효과 트랜지스터일 수 있다.
구체적으로, 상기 제1 트랜지스터들(TR1)은 기판(101)의 제1 영역(Ⅰ)에 제공되며, 상기 기판(101)의 제1 영역(Ⅰ)은, 복수의 메모리 셀들이 형성되는 메모리 셀 영역이나 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 상기 제1 트랜지스터들(TR1)은, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들 중 일부일 수 있다. 다른 예로, 상기 제1 트랜지스터들(TR1)는 프로세서 코어를 구성하는 로직 트랜지스터들의 일부일 수 있다.
이와 달리, 상기 제2 트랜지스터들(TR2)는 기판의 제2 영역(Ⅱ)에 제공되며, 상기 기판(101)의 제2 영역은 전원 공급 회로 등을 구성하는 주변 회로 영역일 수 있다.
이러한 제2 트랜지스터(TR2)는 제1 트랜지스터(TR)보다 고전압에서 동작하도록 설계될 수 있다. 따라서, 제2 게이트 절연막(GI2)의 두께(t2)는 제1 게이트 절연막(GI1)의 두께(t1)보다 클 수 있다. 일부 실시예에서, 상기 제2 게이트 절연막(GI2)은 제1 게이트 절연막(GI1)의 두께(t1)보다 50% 이상 큰 두께(t2)를 가질 수 있다. 예를 들어, 상기 제1 게이트 절연막(GI1)의 두께(t1)는 2㎚ 이하이며, 상기 제2 게이트 절연막(GI2)의 두께(t2)는 3∼10㎚ 범위일 수 있다.
상술된 게이트 전극(GE)은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다. 상기 게이트 스페이서들(GSP) 및 상기 게이트 캐핑 패턴(CAP)의 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도1에 도시된 바와 같이, 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 서로 다른 도전형 웰(W1,W2)에 형성되는 다른 도전형의 트랜지스터로 예시되어 있다. 일 예로, 상기 제1 트랜지스터(TR1)는 n형 웰(W1)에 형성된 P-MOSFET일 수 있고, 상기 제2 트랜지스터(TR2)는 p형 웰(W2)에 형성되는 N-MOSFET일 수 있다. 하지만, 본 발명의 기술적 사상은 이에 한정되지 않으나, 다른 실시예에서는, 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 동일한 도전형 웰에 형성된 동일한 도전형 트랜지스터를 포함할 수 있다.
제1 및 제2 소스/드레인 영역들(SD1,SD2)은 활성 영역(104)의 바닥면과 측면의 반도체층들을 씨드층으로 하여 선택적 성장된 에피택셜층들일 수 있다. 상기 제1 트랜지스터(TR1)가 P-MOSFET인 경우, 상기 제1 소스/드레인 영역들(SD1)은 상기 채널층들(CH)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 예를 들어, 상기 제1 소스/드레인 영역들(SD1)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 상기 제1 소스/드레인 영역들(SD1)은 P형의 도전형을 가질 수 있다. 이와 달리, 상기 제1 트랜지스터(TR1)가 N-MOSFET인 경우, 상기 제1 소스/드레인 영역들(SD1)은 상기 채널층들(CH)에 인장성 스트레인을 제공하는 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제1 소스/드레인 영역들(SD1)은 Si보다 격자 상수가 작은 SiC층, 또는 상기 기판(101)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 상기 제1 소스/드레인 영역들(SD1)은 N형의 도전형을 가질 수 있다.
한편, 제2 소스/드레인 영역(SD2)은 제1 소스/드레인 영역(SD1)과 동일하거나 유사한 에피택셜층을 가질 수 있다. 예를 들어, 제1 및 제2 소스/드레인 영역(SD1,SD2)은 SiGe 또는 SiP 에피택셜층을 포함할 수 있다.
제2 소스/드레인 영역(SD2)을 구성하는 에피택셜층의 조성에 따라, 제2 트랜지스터(TR2)에서 제1 반도체 패턴들(151)의 제1 방향(예, X 방향)에 따른 Ge 함량 분포는 다양하게 나타날 수 있다. 도 4b에는 제2 소스/드레인 영역(SD2)이 Ge 함량(CSD)이 상대적으로 낮은 SiGe 에피택셜층을 포함할 때에, 도 2b에 도시된 제2 트랜지스터의 단면에서 c1-c2 구간의 Ge 함량 분포를 나타낸다. 제2 소스/드레인 영역(SD2)과 접하는 제1 반도체 패턴들(151)의 인접한 영역에서 Ge 함량이 다소 낮아지지만, 제1 반도체 패턴(151)의 내부 영역에서는 Ge 함량이 상대적으로 높은 수준(예, 25%∼35%)로 유지되는 것을 나타날 수 있다. 앞서 언급한 바와 같이, 제1 반도체 패턴들(151)의 제1 방향(예, X 방향)에 따른 Ge 함량 분포는 제2 소스/드레인 영역(SD2)을 구성하는 에피택셜층의 조성에 따라 다양하게 변경될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(SD1,SD2) 상에 층간 절연막(123)이 제공될 수 있다. 상기 게이트 구조체는 상기 층간 절연막(123) 내에 위치할 수 있다. 상기 층간 절연막(123)의 상면은 상기 게이트 캐핑 패턴(GP)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 층간 절연막(123)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 층간 절연막(123)을 관통하여, 상기 제1 및 제2 소스/드레인 영역들(SD1,SD2)과 각각 연결되는 제1 및 제2 콘택 플러그들(CT1,CT2)이 제공될 수 있다. 상기 제1 콘택 플러그들(CT1)은 상기 제1 소스/드레인 영역들(SD1)과 접할 수 있고, 상기 제2 콘택 플러그들(CT2)은 상기 제2 소스/드레인 영역들(SD2)과 접할 수 있다. 상기 제1 및 제2 콘택 플러그들(CT1,CT2)은 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 콘택 플러그들(CT1,CT2)은 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다.
도 5a 및 도 5b는 본 개시의 일 실시예에 따른 반도체 장치의 단면도들이다.
도 5a 및 도 5b를 참조하면, 본 실시예에 따른 반도체 장치는, 내부 스페이서(IS)를 도입하는 점을 제외하고, 도 1, 도 2a 및 도 2b에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1, 도 2a 및 도 2b에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
도 5a에 도시된 제1 트랜지스터는 앞선 실시예와 달리, 상기 제1 소스/드레인 영역들(SD1)의 각각과 상기 게이트 전극(GE) 사이에 제공된 내부 스페이서들(IS)을 포함할 수 있다. 상기 내부 스페이서들(IS)은 상기 게이트 전극(GE)의 일 측에 제공될 수 있다. 상기 내부 스페이서들(IS) 및 상기 채널층들(CH)은 상기 기판(101)의 상기 상면에 수직한 상기 방향을 따라 교대로 위치할 수 있다. 상기 제1 소스/드레인 영역들(SD1)의 각각은 상기 채널층(CH)과 접할 수 있고, 상기 내부 스페이서들(IS)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 제1 게이트 절연막(GI1)은 상기 게이트 전극(GE)과 상기 채널층들(104)의 각각 사이에 개재되되, 상기 게이트 전극(GE)과 상기 내부 스페이서들(IS)의 각각 사이로 연장될 수 있다. 상기 내부 스페이서들(IS)의 각각은 상기 제1 게이트 절연막(GI1)과 접할 수 있다.
도 5b에 도시된 제2 트랜지스터도 도 5a에 도시된 제1 트랜지스터와 유사하게 상기 제2 소스/드레인 영역들(SD2)의 각각과 상기 제1 반도체 패턴들(151) 사이에 제공된 내부 스페이서들(IS)을 포함할 수 있다. 상기 제2 소스/드레인 영역들(SD2)의 각각은 상기 제2 반도체 패턴들(152)과 접하지만, 상기 내부 스페이서들(IS)을 사이에 두고 상기 제1 반도체 패턴들(151)로부터 이격될 수 있다.
제2 트랜지스터의 내부 스페이서들(IS)("제2 내부 스페이서들"이라고도 함)은 제1 트랜지스터의 내부 스페이서들(IS)("제1 내부 스페이서들"이라고도 함)과 동일한 공정으로 형성될 수 있다. 상기 제1 및 제2 트랜지스터의 내부 스페이서층들은 동일한 절연물질을 포함할 수 있다.
일부 실시예에서, 소스/드레인을 위한 리세스 형성(도 10 참조) 후 그리고 소스/드레인을 위한 에피택셜 성장(도 11 참조) 전에, 제1 반도체 패턴(151)을 선택적으로 부분 식각하고, 식각된 부분에 절연물질 등을 충전함으로써 형성할 수 있다.
이와 같이, 복수의 채널층들(CH) 사이에서 상기 게이트 전극(GE) 부분의 상기 제1 방향에 따른 양측에 내부 스페이서들(IS)을 배치하고, 복수의 제2 반도체 패턴들(152) 사이에서 상기 복수의 제1 반도체 패턴들(151)의 상기 제1 방향에 따른 양측에 내부 스페이서들(IS)을 배치할 수 있다. 예를 들어, 내부 스페이서들(IS)은 SiN, SiCN, SiON, SiBN, SiOCN, SiBCN 및/또는 SiOC을 포함할 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 대하여 첨부된 도면들을 참조하여 설명한다.
도 6 및 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 주요 공정, 특히 핀형 구조체 및 더미 게이트 구조체의 형성과정을 설명하기 위한 사시도들이다. 설명의 편의를 위해서 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)의 제조공정을 중심으로 주요 공정으로 구분하여 설명한다.
도 6을 참조하면, 기판(101) 상에, 제1 반도체층(111) 및 제2 반도체층(112)이 교대로 적층된 적층 구조체(ST)를 형성한다.
상기 기판(101)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 예를 들어, 제1 영역(I)은 메모리 셀 또는 로직 영역일 수 있으며, 제2 영역(II)은 전원 공급회로과 같은 주변 회로 영역일 수 있다. 상기 기판(101)과 접하는 제1 반도체층(111) 상에 제2 반도체층들(112)과 제1 반도체층들(111)을 교대로 형성할 수 있다. 적층 구조체(ST)의 최상층은 제2 반도체층(112)일 수 있지만, 이에 한정되는 것은 아니다. 제1 반도체층들(111)과 제2 반도체층들(112)은 예를 들어, 에피택셜 성장(epitaxial growth) 방법을 이용하여 형성될 수 있지만, 이에 한정되는 것은 아니다.
상기 제1 반도체층들(111)과 상기 제2 반도체층들(112)은 각각 식각 선택성이 다른 물질을 포함할 수 있다. 예를 들어, 제1 영역(Ⅰ)에서는 제1 반도체층들(111)을 게이트 전극을 형성하기 위한 희생층으로 사용하고, 제2 반도체층들(112)은 채널층으로 사용할 수 있다. 이 경우에, 제1 반도체층들(111)이 식각되더라도 제2 반도체층들(112)은 거의 식각되지 않고 잔류할 수 있다. 상기 제1 반도체층들(111)은 SiGe를 포함할 수 있으며, 예를 들어 25∼35%의 Ge 함량을 갖는 SiGe을 포함할 수 있다. 상기 제2 반도체층들(152)은 예를 들어, Si 또는 Ⅲ-Ⅴ족 화합물 반도체 중 하나를 포함할 수 있다.
이어, 적층 구조체(ST) 상에, 제1 방향(예, X 방향)으로 연장되는 제1 및 제2 마스크 패턴(M1,M2)을 형성한다. 제1 및 제2 마스크 패턴(M1,M2)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나의 물질로 형성될 수 있다.
다음으로, 도 7을 참조하면, 제1 마스크 패턴(M1) 및 제2 마스크 패턴(M2)을 마스크로 각각 이용하여 적층 구조체(ST)를 식각하여 제1 핀형 구조체(AF1) 및 제2 핀형 구조체(AF2)를 형성할 수 있다.
본 실시예에서, 상기 기판(101)의 상면 일부 영역까지 식각하여 제1 핀형 구조체(AP1) 및 제2 핀형 구조체(AP2)에 대응되는 돌출부(104)를 형성하고, 돌출부 주위에 분리 절연층(105)을 형성할 수 있다. 분리 절연층(105)은 상기 돌출부(104)의 측면을 일부 덮을 수 있다. 분리 절연층(105)의 상면은 기판(101) 상의 돌출부(104)의 상면보다 낮게 형성될 수 있다. 즉, 기판(101) 상의 돌출부(104)는 분리 절연층(105) 위로 돌출될 수 있다. 제1 및 제2 핀형 구조체(AF1,AF2)는 각각 기판(101)의 제1 영역과 제2 영역에 교대로 적층된 제1 반도체 패턴들(151)과 제2 반도체 패턴들(152)을 포함할 수 있다.
이어, 도 7을 참조하면, 제2 핀형 구조체(AF2) 상에 반도체 캡층(155)을 형성하고, 제1 핀형 구조체(AF1) 및 제2 핀형 구조체(AF2) 상에 순차적으로 식각 저지층(131)과 더미 게이트층을 형성할 수 있다. 이어, 제3 및 제4 마스크 패턴(M3,M4)을 이용하여 식각 공정을 진행하여 제1 및 제2 더미 게이트 전극(DG1,DG2)를 형성한다.
상기 제1 및 제2 더미 게이트 전극(DG1,DG2)은 제1 및 제2 핀형 구조체(AF1,AF2)의 일부 영역과 교차하여 제2 방향(Y)으로 연장되는 제1 및 제2 더미 게이트 전극(DG1,DG2)을 형성할 수 있다. 본 식각 공정에서, 반도체 캡층(155)과 식각 저지층(131)도 제1 및 제2 더미 게이트 전극(DG1,DG2)과 함께 패터닝될 수 있다.
도7에 도시된 바와 같이, 제2 더미 게이트 전극(DG2)의 아래는 제2 핀형 구조체(AF2)의 일부 영역과 교차하는 반도체 캡층(155)을 포함한다. 반도체 캡층(155)은 제2 핀형 구조체(AF2)의 일부 영역의 상면과 상기 제2 방향에 따른 양 측면에 직접 접촉하도록 배치될 수 있다. 반도체 캡층(155)은 제2 반도체 패턴들(152)과 동일한 물질로 구성될 수 있다. 예를 들어, 반도체 캡층(155)은 실리콘(Si)을 포함할 수 있다. 예를 들어, 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)은 각각 폴리 실리콘 또는 비정질 실리콘 중 하나일 수 있다. 예를 들어, 식각 저지층(131)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 선택된 적어도 하나의 층으로 형성될 수 있다.
다음으로, 도 9를 참조하면, 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)의 측벽 상에 게이트 스페이서(GS)를 형성할 수 있다.
구체적으로, 제1 더미 게이트 전극(DG1)과, 제2 더미 게이트 전극(DG2)과, 제1 핀형 구조체(AP1)와, 제2 핀형 구조체(AP2)를 덮는 스페이서막을 기판(101) 상에 형성한다. 이어, 스페이서막을 에치백(etch-back)하여 제1 더미 게이트 전극(DG1)의 측벽과 제2 더미 게이트 전극(DG2)의 측벽에 잔류하는 게이트 스페이서(GS)를 형성할 수 있다.
게이트 스페이서(GS)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 게이트 스페이서(GS)는 각각 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있다.
이어, 도 10을 참조하면, 제1 더미 게이트 전극(DG1) 및 게이트 스페이서(GS)의 양측에 노출되는 제1 핀형 구조체(AF1) 영역을 제거하여, 제1 핀형 구조체(AF1)에 제1 리세스(R1)을 형성한다. 이와 유사하게 제2 더미 게이트 전극(DG2) 및 게이트 스페이서(GS)의 양측에 노출되는 제2 핀형 구조체(AF2)영역을 제거하여, 제2 핀형 구조체(AP2)에 제2 리세스(R2)을 형성한다.
본 실시예에서, 상기 제1 리세스(R1) 형성 과정과 상기 제2 리세스(R2) 형성 과정은 동시에 수행될 수 있다. 제1 및 제2 리세스(R1,R2)를 형성하는 동안, 기판(101)과 접하는 활성 영역(104)의 일부를 남김으로써, 에피택셜 씨드로 활용할 수 있지만, 이에 한정되는 것은 아니다. 제1 및 제2 리세스(R1,R2)의 측면을 통해, 교대로 적층된 제1 반도체 패턴들(151) 및 제2 반도체 패턴들(152)이 노출될 수 있다. 필요에 따라, 내부 스페이서를 형성하기 위한 선택적 식각 공정을 추가로 수행할 수 있다. 예를 들어, 제2 트랜지스터(TR2)의 경우에, 리세스를 형성한 후 그리고 제1 및 제2 소스/드레인 영역(SD1,SD2)들을 형성하기 전에, 제1 반도체 패턴들(151)의 측면에 선택적으로 부분 식각하고, 그 식각된 공간에 내부 스페이서들(IS)를 형성할 수 있다.
다음으로, 도 11을 참조하면, 제1 및 제2 리세스(R1,R2)를 채우도록 제1 및 제2 핀형 구조체(AF1,AF2) 상에 에피택셜 성장 공정을 수행한다. 제1 및 제2 리세스(R1,R2)에 대한 에피택셜 성장공정은 단일한 공정을 동시에 수행될 수 있다.
제1 및 제2 더미 게이트 전극(DG1,DG2)의 양측에 성장되는 에피택셜은 제1 및 제2 소스/드레인 영역들(SD1,SD2)로 제공될 수 있다. 본 에피택셜 성장 공정은, 제1 및 제2 리세스(R1,R2)의 바닥면에 노출된 반도체 표면과 제1 및 제2 리세스(R1,R2)의 측면에 노출된 제1 반도체 패턴들(151) 및 제2 반도체 패턴들(152)을 씨드층으로 하여 수행될 수 있다. 제1 및 제2 소스/드레인 영역들(SD1,SD2)은 성장 과정에서 결정학적으로 안정적인 면으로 정의되는 다양한 형상을 가질 수 있다.예를 들어, 상기 제1 및 제2 소스/드레인 영역(SD1,SD2)은 오각형상의 단면을 가질 수 있다. 한편, 제1 및 제2 소스/드레인 영역들(SD1, SD2)이 n형 불순물이 도핑된 실리콘(Si) 및/또는 실리콘 카바이드(SiC)를 포함한 경우에, 제1 및 제2 소스/드레인 영역들(SD1,SD2)의 단면은 육각형상 또는 완만한 각을 갖는 다각형일 수 있다.
이하, 본 실시예에 따른 반도체 장치의 제조방법 중 게이트 구조체 형성과정을 도 12a 내지 도 16b를 참조하여 설명한다.
구체적으로, 도 12a 내지 도 16a은 각 주요 공정별의 A1-A1'선 및 A2-A2'선에 따른 단면도들이며, 도 12b 내지 도 16b은 각 주요 공정별의 B1-B1'선 및 B2-B2'선에 따른 단면도들이다.
도 12a 및 도 12b은 도 11에 도시된 부분들에 대한 A1-A1'선 및 A2-A2'선에 따른 단면들과 B1-B1'선 및 B2-B2'선에 따른 단면들을 나타낸다.
도 12a 및 도 12b를 참조하면, 제1 소스/드레인 영역들(SD1)은 제1 더미 게이트 전극(DG1) 및 게이트 스페이서(GS)의 하부에 위치하는 제1 핀형 구조체(AF1)의 측면, 즉 제1 반도체 패턴(151) 및 제2 반도체 패턴(152)과 접촉한다. 이와 유사하게, 제2 소스/드레인 영역들(SD2)은 제2 더미 게이트 전극(DG2) 및 게이트 스페이서(GS)의 하부에 위치하는 제2 핀형 구조체(AF2)의 측면과 접촉한다.
한편, 도 12b를 참조하면, 식각 저지층(131)은 제1 핀형 구조체(AF1) 상에 직접 접촉하지만, 반도체 캡층(155)은 제2 핀형 구조체(AF2) 상에 직접 접촉하도록 형성되며, 식각 저지층(131)은 반도체 캡층(155) 상에 배치될 수 있다.
이어, 도 13a 및 도 13b를 참조하면, 기판(101) 상에 제1 및 제2 소스/드레인 영역들(SD1,SD2)과, 제1 및 제2 더미 게이트 전극(DG1,DG2)과, 게이트 스페이서(GS)를 덮도록 층간 절연막(123)을 형성하고, 이어 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 노출될 때까지, 층간 절연막(123)을 평탄화한다.
본 평탄화 공정에서 제3 마스크 패턴(M3) 및 제4 마스크 패턴(M4)이 제거될 수 있다. 층간 절연막(123)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합을 포함할 수 있다.
다음으로, 도 14a 및 도 14b를 참조하면, 노출된 영역을 통해서 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)를 제거하고, 식각 저지층(131)을 선택적으로 제거할 수 있다. 이어 제2 반도체 패턴들에 대한 선택적 식각 공정을 수행한다.
본 공정에 의해, 도 14a에 도시된 바와 같이, 게이트 스페이서(GS) 사이에 제1 및 제2 오픈 영역(H1,H2)이 형성될 수 있다. 제1 오픈 영역(H1)을 통해 제2 방향으로 제1 핀형 구조체(AF1)의 제1 반도체 패턴들(151) 및 제2 반도체 패턴들(152)의 측면들이 노출되는 반면에, 제2 오픈 영역(H2)에서는 반도체 캡층(155)에 의해 제2 핀형 구조체(AP2)가 여전히 덮여 있으므로 제2 반도체 패턴들(152)이 노출되지 않을 수 있다.
제1 영역(Ⅰ)에서는 제1 반도체 패턴들(151)에 대한 식각률보다 제2 반도체 패턴들(152)에 대한 식각률이 높은 에천트(etchant)를 이용하여 제1 반도체 패턴(151)을 제거할 수 있다. 제1 반도체 패턴들(151)에 각각 대응되는 복수의 공간(h)이 형성될 수 있다. 그 결과, 제1 영역(Ⅰ)에서, 제2 반도체 패턴들(152)은 상기 제1 방향으로 제1 소스/드레인 영역들(SD1)을 연결되어 채널층(CH)으로 제공될 수 있다.
이와 달리, 제2 영역(Ⅱ)에 대해서도 동일한 식각 공정이 적용되더라도 반도체 캡층(155)에 의해 제1 반도체 패턴들(151)이 노출되지 않으므로 제2 핀형 구조체(AF2) 구조가 그대로 남아 있을 수 있다.
다음으로, 도 15a 및 도 15b를 참조하면, 제1 영역(Ⅰ)에서 제2 반도체 패턴들(152)의 둘레와 게이트 스페이서(GS)의 측벽과, 노출된 제1 소스/드레인 영역들(SD1)을 따라 제1 게이트 절연막(GI1)을 형성할 수 있다. 또한, 제2 영역(Ⅱ)에서 제2 핀 구조체(AF2 또는 FS)의 표면, 즉 반도체 캡층(155)의 상면과 게이트 스페이서(GS)의 측벽에 제2 게이트 절연막(GI2)을 형성할 수 있다.
제1 및 제2 게이트 절연막(GI1,GI2)은 컨포멀하게 형성될 수 있으며, 다른 절연막 형성 공정에 의해 수행될 수 있다. 앞서 설명한 바와 같이, 제2 게이트 절연막(GI2)의 두께는 제1 게이트 절연막(GI1)의 두께보다 클 수 있다.
이어, 제1 및 제2 게이트 절연막(GI1,GI2) 상에 게이트 전극(GE)을 상기 제2 방향(Y)으로 연장되도록 형성될 수 있다. 구체적으로, 제1 영역(Ⅰ)에서는 게이트 스페이서(GI) 사이의 공간과, 상기 채널층들(CH) 사이의 공간과, 상기 채널층(152) 및 상기 활성 영역(104) 사이의 공간에 형성될 수 있다.
반면에, 제2 영역(Ⅰ)에는 게이트 스페이서(GS)의 측벽 사이에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은 상기 제2 게이트 절연막을 사이에도 핀 구조체(FS)의 상면에 배치되고, 제2 방향에 따른 측면들에 따라 연장될 수 있다.
도 16은 본 개시의 일 실시예에 따른 반도체 장치의 단면도들이다.
도 16을 참조하면, 본 실시예에 따른 반도체 장치는, 반도체 캡층(155')의 구조가 상이한 점을 제외하고, 도 5b에 도시된 반도체 장치(특히, 제2 트랜지스터)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 2b 및 도 5b에 도시된 반도체 장치(특히, 제2 트랜지스터)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
게이트 스페이서들(GS)은 상기 게이트 전극(GE)의 상기 제1 방향에 따른 양 측면에 각각 배치될 수 있다. 본 실시예에 채용된 반도체 캡층(155')은 핀 구조체(FS)의 상면 및 양 측면뿐만 아니라, 상기 게이트 스페이서들(GS)의 내부 측벽을 따라 연장될 수 있다. 이러한 반도체 캡층(155)은 앞선 실시예와 달리, 더미 게이트 전극(DG2) 형성 전에 도입되지 않고, 더미 게이트 전극(DG2)과 식각 저지층(131)을 제거한 후에 형성되는 결과물로서 이해할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 교대로 적층된 복수의 제1 반도체 패턴들과 복수의 제2 반도체 패턴들을 가지며, 제1 방향으로 연장된 핀형 구조체(fin structure);
    상기 핀형 구조체 상면에 배치되며, 상기 핀형 구조체에서 상기 제1 방향과 교차하는 제2 방향에 따른 양 측면을 따라 연장된 반도체 캡층;
    상기 반도체 캡층 상에 배치되며 상기 제2 방향으로 연장된 게이트 전극;
    상기 반도체 캡층와 상기 게이트 전극 사이에 배치된 게이트 절연막; 및
    상기 핀형 구조체의 상기 제1 방향에 따른 양 측면에 각각에 연결된 소스/드레인 영역;을 포함하고,
    상기 복수의 제1 반도체 패턴들은 게르마늄(Ge) 함량이 25%∼35% 범위인 실리콘-게르마늄(SiGe)을 포함하고, 상기 복수의 제2 반도체 패턴들은 실리콘(Si)을 포함하고,
    상기 복수의 제1 반도체 패턴들 각각은 그 두께 방향에서 중심을 향해 증가하는 Ge 함량 구배를 가지며, 각각의 제1 반도체 패턴의 중심에서 Ge 함량은 25%∼35% 범위인 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 제2 반도체 패턴들과 상기 반도체 캡층은 동일한 반도체 물질을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체 캡층은 실리콘(Si)을 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 제1 반도체 패턴들 각각은 상기 제2 방향에서 중심을 향해 증가하는 Ge 함량 구배를 가지며, 각각의 제1 반도체 패턴의 중심에서 Ge 함량은 25%∼35% 범위인 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 제2 반도체 패턴들 사이에서 상기 복수의 제1 반도체 패턴들의 상기 제1 방향에 따른 양측에 배치된 내부 스페이서들을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 내부 스페이서들은 SiN, SiCN, SiON, SiBN, SiOCN, SiBCN 및 SiOC로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 게이트 전극의 상기 제1 방향에 따른 양 측면에 각각 배치된 게이트 스페이서들을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 반도체 캡층은 상기 게이트 스페이서들의 내부 측벽 사이에서 연장되는 반도체 장치.
  9. 제1항에 있어서,
    상기 소스/드레인 영역에 연결된 콘택 플러그를 더 포함하는 반도체 장치.
  10. 제1항에 있어서
    상기 게이트 절연막은 실리콘 산화물막을 포함하는 반도체 장치.
  11. 기판;
    상기 기판 상에 교대로 적층된 복수의 제1 반도체 패턴들과 복수의 제2 반도체 패턴들을 갖는 핀형 구조체;
    상기 핀형 구조체 상면에 배치되며, 상기 핀형 구조체의 마주하는 양 측면을 따라 연장된 게이트 전극;
    상기 핀형 구조체와 상기 게이트 전극 사이에 배치된 게이트 절연막; 및
    상기 핀형 구조체의 마주하는 다른 양 측면에 각각 연결된 소스/드레인 영역;을 포함하고,
    상기 복수의 제1 반도체 패턴들은 SiGe을 포함하며, 상기 복수의 제1 반도체 패턴들 각각은 그 두께 방향에서 중심을 향해 증가하는 Ge 함량 구배를 가지며, 각각의 제1 반도체 패턴의 중심에서 Ge 함량은 25%∼35% 범위인 반도체 장치.
  12. 기판의 제1 영역에 배치되며, 상기 기판의 상면과 수직한 방향으로 서로 이격되도록 배열된 복수의 채널층들과, 상기 복수의 채널층들을 각각 둘러싸는 제1 게이트 전극과, 상기 복수의 채널층들과 상기 제1 게이트 전극 사이에 배치된 제1 게이트 절연막과, 상기 복수의 채널층들의 양측에 각각 배치되며 상기 복수의 채널층들 각각에 연결된 제1 소스/드레인 영역을 포함하는 제1 트랜지스터; 및
    상기 기판의 제2 영역에 배치되며, 교대로 적층된 복수의 제1 반도체 패턴들과 복수의 제2 반도체 패턴들을 갖는 핀형 구조체와, 상기 핀형 구조체를 덮으며 일 방향의 양 측면들로 연장된 제2 게이트 전극과, 상기 핀형 구조체와 상기 제2 게이트 전극 사이에 배치된 제2 게이트 절연막과, 상기 핀형 구조체의 양 측에 각각 배치되며 적어도 상기 복수의 제1 반도체 패턴들에 각각 연결된 제2 소스/드레인 영역을 포함하는 제2 트랜지스터를 포함하고,
    상기 복수의 제1 반도체 패턴들은 Ge 함량이 25%∼35% 범위인 SiGe을 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 핀형 구조체와 상기 게이트 절연막 사이에 배치된 반도체 캡층을 더 포함하는 반도체 장치.
  14. 제12항에 있어서,
    상기 복수의 제1 반도체 패턴들 각각은 그 두께 방향에서 중심을 향해 증가하는 Ge 함량 구배를 갖는 반도체 장치.
  15. 제12항에 있어서,
    상기 제2 게이트 절연막은 상기 제1 게이트 절연막의 두께보다 큰 두께를 갖는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 게이트 절연막의 두께는 2㎚ 이하이며, 상기 제2 게이트 절연막의 두께는 3∼10㎚ 범위인 반도체 장치.
  17. 제12항에 있어서,
    상기 복수의 채널층 사이에 위치한 상기 게이트 전극 부분의 상기 제1 소스/드레인 영역에 인접한 양 측면에 각각 배치된 제1 내부 스페이서들과,
    상기 복수의 제2 반도체 패턴 사이에서 상기 복수의 제1 반도체 패턴 중 상기 제2 소스/드레인 영역에 인접한 양 측면에 각각 배치된 제2 내부 스페이서들을 더 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 및 제2 내부 스페이서들은 동일한 절연물질을 포함하는 반도체 장치.
  19. 제12항에 있어서,
    상기 복수의 제2 반도체 패턴들은 상기 복수의 채널층들과 각각 실질적으로 동일한 레벨에 위치하며, 동일한 반도체를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제12항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들은 동일한 반도체 에피택셜을 포함하는 것을 특징으로 하는 반도체 장치.
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