CN103199010B - FinFET及其形成方法 - Google Patents
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Abstract
一种方法包括：在第一半导体鳍状件上形成包括栅电极的栅极堆叠件。栅电极包括位于第一半导体鳍状件的中部上方并且与其对准的部分。第二半导体鳍状件位于栅电极的一侧上，并且不延伸到栅电极下方。第一和第二半导体鳍状件相互间隔开并且相互平行。第一半导体鳍状件和第二半导体鳍状件的端部被蚀刻。执行外延，以形成外延区，其包括延伸到由第一半导体鳍状件的被蚀刻的第一端部留下的第一间隔中的第一部分、以及延伸到由被蚀刻的第二半导体鳍状件留下的第二间隔中的第二部分。在外延区中形成第一源极/漏极区。本发明还提供了一种FinFET及其形成方法。
Description
相关申请的交叉参考
本申请涉及以下共同转让的美国专利申请：专利申请No.13/346,411，代理机构案号No.TSM11-1163，并且名为“FinFETs and the Methods forForming the Same”，其申请结合于此作为参考。
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种FinFET及其形成方法。
背景技术
随着集成电路的尺寸的持续降低和对集成电路速度需求的持续增长，晶体管需要以较小的尺寸具有较高的驱动电流。由此开发了鳍状场效应晶体管(FinFET)。FinFET晶体管具有增加的沟道宽度。沟道宽度的增加通过形成包括在鳍状件的侧壁上的部分和在鳍状件的顶面上的部分的沟道而获得。FinFET可为双栅极FET，其包括在相应鳍状件的侧壁上的沟道，但在相应鳍状件的顶面上不存在沟道。FinFET还可为三栅极FET，其包括在相应鳍状件的侧壁和顶面上的沟道。由于晶体管的驱动电流正比于沟道宽度，因此FinFETs的驱动电流得到增加。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种方法，包括：在第一半导体鳍状件的中部的侧壁上形成栅极电介质；在所述栅极电介质上方形成栅电极，其中，所述栅电极包括位于所述第一半导体鳍状件的中部上方并且与所述第一半导体鳍状件的中部对准的部分，其中，第二半导体鳍状件位于所述栅电极的第一侧上，并且不延伸到所述栅电极下方，并且其中，所述第一半导体鳍状件和所述第二半导体鳍状件相互间隔开并且相互平行；蚀刻所述第一半导体鳍状件的第一端部和所述第二半导体鳍状件；执行外延，以形成第一外延区，其中，所述外延区包括：第一部分，延伸到由经过蚀刻的所述第一半导体鳍状件的第一端部留下的第一间隔中；以及第二部分，延伸到由经过蚀刻的所述第二半导体鳍状件留下的第二间隔中，其中，所述第一部分和所述第二部分相互结合，以形成所述第一外延区；以及在所述第一外延区中形成第一源极/漏极区。
在该方法中，还包括：蚀刻第三半导体鳍状件和所述第一半导体鳍状件的第二端部，其中，所述第三半导体鳍状件位于与所述第一侧相对的所述栅电极的第二侧上，其中，所述第二半导体鳍状件和所述第三半导体鳍状件与平行于所述第一半导体鳍状件的直线对准，并且其中，所述第二半导体鳍状件和所述第三半导体鳍状件相互分离；在由经过蚀刻的所述第一半导体鳍状件的第二端部和经过蚀刻的所述第三半导体鳍状件留下的间隔中生长第二外延区；以及在所述第二外延区中形成第二源极/漏极区。
在该方法中，还包括：形成所述第一半导体鳍状件和所述第二半导体鳍状件包括：将半导体衬底凹进，以形成半导体带状件和位于所述半导体带状件之间的沟槽；填充所述沟槽，以在所述半导体衬底中形成浅沟槽隔离(STI)区；以及将所述STI区凹进，其中，所述半导体带状件位于所述STI区的顶面上方的部分形成所述第一半导体鳍状件、所述第二半导体鳍状件和所述第三半导体鳍状件，并且其中，所述第二半导体鳍状件和所述第三半导体鳍状件相互间隔开。
在该方法中，还包括：在形成所述栅极电介质和所述栅电极的步骤之前，蚀刻附加半导体鳍状件的中部，以将所述附加半导体鳍状件分为两部分，其中，所述附加半导体鳍状件的剩余部分形成所述第二半导体鳍状件。
在该方法中，所述第一半导体鳍状件和所述附加半导体鳍状件具有基本相同的长度。
在该方法中，在蚀刻所述附加半导体鳍状件的步骤期间，所述第一半导体鳍状件被蚀刻掩模覆盖。
在该方法中，所述栅极电介质和所述栅电极延伸在多个半导体鳍状件的顶面和侧壁上方。
在该方法中，所述第一半导体鳍状件和位于所述第一半导体鳍状件下面的半导体衬底由相同材料形成。
根据本发明的另一方面，提供了一种方法，包括：提供一种结构，所述结构包括：半导体衬底；隔离区，位于所述半导体衬底的表面上；第一半导体鳍状件和第二半导体鳍状件，位于所述隔离区上方并且相互平行；以及第一半导体带状件和第二半导体带状件，分别位于所述第一半导体鳍状件和所述第二半导体鳍状件下面并且分别与所述第一半导体鳍状件和所述第二半导体鳍状件对准，其中，所述第一半导体带状件和所述第二半导体带状件与所述隔离区齐平；蚀刻所述第一半导体鳍状件的中部，以将所述第一半导体鳍状件分为两个端部，其中，所述第一半导体鳍状件在所述蚀刻步骤期间被蚀刻掩模覆盖；在所述第二半导体鳍状件的中部的顶面和侧壁上形成栅极电介质；在所述栅极电介质上方形成栅电极；以及执行外延，以形成外延区，其中，所述外延区包括：第一部分，位于所述第一半导体带状件的端部上方并且与所述第一半导体带状件的端部对准；以及第二部分，位于所述第二半导体带状件的端部上方并且与所述第二半导体带状件的端部对准。
在该方法中，对所述第一半导体鳍状件的中部进行蚀刻，直到所述第一半导体带状件的顶面暴露出来。
在该方法中，还包括：在执行所述外延的步骤之前，分别将所述第一半导体鳍状件的端部和所述第二半导体鳍状件的端部凹进，以形成第一凹部和第二凹部，其中，在所述外延期间，分别从所述第一凹部和所述第二凹部生长第一外延部分和第二外延部分，并且其中，所述第一外延部分和第二外延部分相结合，以形成所述外延区。
在该方法中，所述第三半导体鳍状件和所述第四半导体鳍状件平行于所述第一半导体鳍状件和所述第二半导体鳍状件，并且其中，在所述蚀刻步骤期间，所述第三半导体鳍状件的中部被蚀刻，并且所述第四半导体鳍状件不被蚀刻。
在该方法中，所述栅电极形成在所述第四半导体鳍状件的侧壁和顶面上，并且其中，所述栅电极延伸到由经过蚀刻的所述第三半导体鳍状件留下的间隔中。
在该方法中，所述第三半导体鳍状件的留下的端部相互分离，并且通过所述栅电极相互间隔开。
根据本发明的又一方面，提供了一种器件，包括：半导体衬底；隔离区，位于所述半导体衬底的表面上；第一半导体带状件和第二半导体带状件，位于所述隔离区之间并且相互平行；第一半导体鳍状件，位于所述第一半导体带状件上方并且邻接所述第一半导体带状件；栅极电介质，位于所述第一半导体鳍状件的侧壁上，其中，所述栅极电介质位于所述第二半导体带状件上方并且与所述第二半导体带状件对准的部分具有与所述隔离区的顶面基本齐平的底面；栅电极，位于所述栅极电介质上方，其中，所述栅极电介质和所述栅电极形成鳍式场效应晶体管(FinFET)的部分；以及源极/漏极区，在所述第一半导体带状件和所述第二半导体带状件上方并且与所述第一半导体带状件和所述第二半导体带状件对准。
在该器件中，所述源极/漏极区包括既不平行于也不垂直于所述隔离区的顶面的面。
在该器件中，还包括：第三半导体带状件，位于所述隔离区之间并且平行于所述第一半导体带状件和所述第二半导体带状件，其中，没有半导体鳍状件位于所述第三半导体带状件上方并且形成所述FinFET的沟道区，并且其中，所述源极/漏极延伸到所述第三半导体带状件上方并且连接至所述第三半导体带状件。
在该器件中，还包括：附加半导体鳍状件，在所述栅极电介质和所述栅电极下方延伸，其中，所述附加半导体鳍状件形成所述FinFET的沟道区。
在该器件中，所述源极/漏极区包含硅锗。
在该器件中，所述半导体衬底和所述半导体带状件由相同的半导体材料形成。
附图说明
为了更完整地理解实施例及其优点，现在结合附图对以下说明作出参考，其中：
图1A至图5B是根据一些示例性实施例的制造鳍式场效应晶体管(FinFET)的中间阶段的横截面图、俯视图和立体图；
图6A至图7B是根据示例性实施例的FinFET的俯视图；以及
图8至图11示出了根据一些示例性实施例的制造鳍状件的横截面图。
具体实施方式
下面，详细论述本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所论述的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
根据多种实施例提供鳍式场效应晶体管(FinFET)及其形成方法。示出形成FinFET的中间阶段。论述根据实施例的FinFET的变化。贯穿多个视图和示意性实施例，使用类似参考数字指示类似元件。
图1A至图5B是根据一些示例性实施例的制造FinFET的中间阶段的横截面图、俯视图、以及立体图。图1A和图1B分别示出了一种结构的俯视图和立体图。参考图1A，形成多个半导体鳍状件22。半导体鳍状件22可以相互平行。而且，半导体鳍状件22的各个端部可以相互对准。在一些实施例中，半导体鳍状件22具有相同间隔，并且相邻半导体鳍状件22之间的间隔S1可以相等。在可选实施例中，相邻半导体鳍状件22之间的间隔S1可以相互不同。
图1B示出了图1A中所示的结构的一部分的立体图。该结构包括衬底20。衬底20可以是半导体衬底，其可以进一步是硅衬底、锗衬底、或由其他半导体材料形成的衬底。衬底20可以用p-型或n-型杂质掺杂。可以在衬底20中形成诸如浅沟槽隔离(STI)区26的隔离区。衬底20在相邻STI区26之间的部分形成半导体带状件24。半导体带状件24的顶面和STI区26的顶面基本相互对准。在一些示例性实施例中，半导体鳍状件22的边缘垂直对准对应半导体带状件24的相应边缘，并且对准STI区26的边缘。半导体鳍状件22和半导体带状件24可以由相同半导体材料形成。
参考图2A，执行图案化，以蚀刻一些半导体鳍状件22的中部，同时半导体鳍状件22的一些其他部分不被蚀刻。图2A是俯视图。在整个描述中，未蚀刻的半导体鳍状件22被称为半导体鳍状件22A，并且被蚀刻的半导体鳍状件22被称为半导体鳍状件22B。类似地，位于半导体鳍状件22A下面并且对准半导体鳍状件22A的半导体带状件24被称为半导体带状件24A，并且位于半导体鳍状件22B下面并且对准半导体鳍状件22B的半导体带状件24被称为半导体带状件24B。为了执行蚀刻步骤，诸如光刻胶30的蚀刻掩模可以被形成并且被图案化。光刻胶30覆盖半导体鳍状件22A的整体和半导体鳍状件22B的端部。半导体鳍状件22B的中部不被光刻胶30覆盖。使用光刻胶30作为蚀刻掩模，去除半导体鳍状件22B的中部22'，并且半导体鳍状件22B的相对端部22”保留不被蚀刻。
图2B示出在去除半导体鳍状件22B的中部22'之后的结构的立体图。在一些实施例中，在蚀刻之后，中部22'基本被完全去除，并且在下部半导体带状件24B中部22'下面的部分不被去除。在蚀刻之后，半导体带状件24在中部22'下面的部分的暴露顶面与STI区26的顶面基本对齐，如图3B中所示。在可选实施例中，半导体带状件24B在中部22'下面的部分的顶面可以低于STI区26的顶面。在蚀刻半导体鳍状件22B之后，蚀刻掩模30被去除。
根据一些实施例，未被蚀刻的半导体鳍状件22A的总数可以是等于或大于1的任何整数。被蚀刻的半导体鳍状件22B的总数也可以是等于或大于1的任何整数。半导体鳍状件22A和22B还可以以各种布局设置。例如，半导体鳍状件22A可以对称地设置。可选地，半导体鳍状件22A和半导体鳍状件22B可以不对称地设置。
图3A示出栅极堆叠件34的俯视图，其被形成，以覆盖半导体鳍状件22A的中部。半导体鳍状件22A的相对端部可以不被覆盖。另外，半导体鳍状件22B的每个端部22”中的至少一些(可能是全部)不被覆盖。在一些实施例中，如使用实线示出的，栅极堆叠件34不覆盖半导体鳍状件22B的端部22”。可选地，如由使用虚线示出的栅极堆叠件34示出的，栅极堆叠件34在半导体22B的端部22”上延伸。在形成栅极堆叠件34之后，可以在栅极堆叠件34的侧壁上形成栅极隔离件40。
图3B示出了图3A中所示的结构的横截面图，其中，从图3A中的剖面线(plane crossing line)3B-3B获得横截面图。如图3B中所示，栅极堆叠件34包括栅极电介质36，其在半导体鳍状件22A的相对侧壁和顶面上延伸。栅极电介质36可以在半导体带状件24B的顶面上延伸并且可以与半导体带状件24B的顶面接触。而且，栅极电介质36和半导体带状件24B之间的界面可以与STI区26的顶面基本齐平。栅极电介质36可以包含氧化硅、氮化硅、高-k介电材料、其结合、以及其多层。在栅极电介质36之上形成栅电极38。在一些实施例中，栅电极38包含金属、金属硅化物、或其他导电材料。可选地，栅电极38可以包含多晶硅。可以了解，在图3A中示出，栅极堆叠件34包括在鳍状件22上的部分和在鳍状件22的侧壁上的部分。从而，所得到的FinFET可以是三栅极FinFET。在可选实施例中，栅极堆叠件34可以包括鳍状件22的侧壁上的部分，并且不包括鳍状件22之上的部分。从而，所得到的FinFET可以是双栅极FinFET。栅极电介质36和栅电极38的形成可以包括：形成覆盖(blanket)栅极介电层，在覆盖栅极介电层之上形成覆盖栅电极层，以及图案化该覆盖栅极介电层和该覆盖栅电极层，以分别形成栅极电介质36和栅电极38。
图8至图11示出用于形成类似于图2B和图3B中所示的结构的可选实施例。参考图8，执行凹进步骤，以在半导体衬底20中形成沟槽25。从而，形成半导体带状件24A和24B。与直线对准的两个半导体带状件24B由沟槽25之一相互间隔开。接下来，参考图9，在沟槽25中形成STI区26。STI区26的顶面与半导体带状件24A和24B的顶面相互齐平。图10示出STI区26的凹进，其中，半导体带状件24A和24B在STI区26的顶面之上的部分分别形成半导体鳍状件22A和22B。注意，在图10中所示的结构中，与直线对准的每对半导体带状件24B通过STI区26的部分相互间隔开。图11示出了在形成栅极堆叠件34之后的结构的横截面图。图11由图3A中的剖面线3B/3B获得。
图4、图5A和图5B示出了源极和漏极区(在下文中称为源极/漏极区)44(图5A)以及源极和漏极硅化物区(在下文中称为源极/漏极硅化物区)46的形成。图4和图5A中的横截面图从图3A的同一剖面线4-4获得。在图4和图5A中，由于在图4和图5A的平面中未示出，所以使用虚线示出栅极堆叠件34。参考图4，将半导体鳍状件22A和22B不被栅极堆叠件34和栅极隔离结构40覆盖的部分(图3A)凹进。由鳍状件22A和22B的被蚀刻部分留下的间隔在下文中被称为凹部41。线43示出了凹进之后半导体鳍状件22或半导体带状件24的顶面的一些示例性位置。在一些实施例中，半导体鳍状件22A和22B的基本所有暴露部分都被蚀刻，并且半导体带状件24A和24B不凹进。在可选实施例中，半导体鳍状件22A和22b的暴露部分的上部被蚀刻，并且半导体鳍状件22A和22B的下部保留不被蚀刻。在另外的其他实施例中，半导体鳍状件22A和22B的所有暴露部分均被蚀刻，并且半导体带状件24A和24B的顶部也凹进，使得所得到的凹部41延伸到STI区26的顶面26A下面。
如图5A中所示，执行外延，以例如使用选择性外延生长(SEG)外延生长外延区44，其中，如果有的话，外延区44从半导体带状件24的暴露表面或半导体鳍状件22A和22B的其余部分选择性地生长。从相邻半导体带状件24或半导体鳍状件22生长的外延材料可以相互结合，以形成连续外延区44。结果，所得到的外延区44延伸至半导体带状件24A和24B上方并且对准该半导体带状件24A和24B。外延区44可以包含硅锗、硅碳、其中不添加锗和碳的硅、或其他半导体材料。外延区44可以具有既不平行也不垂直于STI区26的顶面26A的面44A。在外延形成外延区44之后，执行源极/漏极注入，以形成源极/漏极区，其还被表示为44。然后，在源极/漏极区44上形成源极/漏极硅化物区46。
图5B示出了图5A中所示的结构的俯视图，将观察到，外延源极/漏极区44可以扩展至半导体鳍状件22A和半导体鳍状件22B上方。而且，在半导体鳍状件22A的相对端部上形成外延源极/漏极区44。由于在图2A和图2B中所示的步骤中蚀刻半导体鳍状件22B，在栅极堆叠件34下面没留下半导体鳍状件22B。从而，相应的FinFET的源极到漏极电流需要流过其余半导体鳍状件22A，其形成所得到的FinFET的沟道区。
图6A至图7B示出了根据可选实施例的FinFET的形成的中间阶段的俯视图。除非另外指定，在这些实施例中的组件的材料和形成方法与在图1至图5B中所示的实施例中由类似参考数字表示的类似组件基本相同。从而，可以在图1至图5B中所示的实施例的论述中找到图6A至图7B中所示的实施例的形成细节。
参考图6A，多个半导体鳍状件22B相互邻近，以形成鳍状件组。多个半导体鳍状件22A相互邻近，半导体带状件24A位于半导体鳍状件22A之下。多个半导体22B相互邻近，并且位于多个半导体鳍状件22A的一侧上。半导体带状件24B位于半导体鳍状件22B之下。在类似于图2A和图2B中所示的步骤的步骤中，蚀刻半导体鳍状件22B的中部，使得每个半导体鳍状件22B都具有相互分离的两个端部。在该蚀刻步骤中不蚀刻半导体鳍状件22A。在随后的工艺步骤(类似于图3A至图5B中的步骤)中，形成栅极堆叠件34和栅极隔离件40，之后形成外延源极/漏极区44和源极/漏极硅化物区46。在图6B中示出所得到的结构。
参考图7A，以交替图案设置半导体鳍状件22A和半导体鳍状件22B。半导体带状件24A和24B分别位于半导体鳍状件22A和22B之下。在类似于图2A和图2B中所示的步骤的步骤中，蚀刻半导体鳍状件22B的中部，使得每个半导体鳍状件22B的相对端部相互分离。在该蚀刻步骤中不蚀刻半导体鳍状件22A。在随后的工艺步骤(其类似于图3A至图5B中的步骤)中，形成栅极堆叠件34和栅极隔离结构40，之后形成外延源极/漏极区44和源极/漏极硅化物区46。在图7B中示出所得到的结构。
在实施例中，半导体鳍状件22A形成相应的FinFET的沟道区。虽然半导体鳍状件22B不形成沟道区，但是半导体鳍状件22B有助于外延源极/漏极区的尺寸的增加，其转而有助于增加相应FinFET的饱和电流。假设每个附加半导体鳍状件22A导致相应的FinFET的饱和电流增加一个单位电流，每个半导体鳍状件22B的形成可能导致饱和电流增加小于一个单位电流的量。从而，通过形成半导体鳍状件22B，FinFET的电流可以被调节成不等于整数单位电流的数量。例如，通过将半导体鳍状件22B添加至两个半导体鳍状件22A，FinFET的电流可以被调节成等于在包括两个鳍状件的传统FinFET中生成的电流的2.1、2.2或2.3倍。当需要较高饱和电流时，可以添加附加鳍状件22B和下部半导体带状件24B。FinFET的电流的微调可以用于定制设计要求，例如，用于在p-型FinFET和n-型FinFET之间的电流比率的微调。
根据实施例，一种方法包括：在第一半导体鳍状件上形成包括栅电极的栅极堆叠件。栅电极包括在第一半导体鳍状件的中部上方并且与其对准的部分。第二半导体鳍状件在栅电极的一侧上，并且不延伸到栅电极下面。第一和第二半导体鳍状件相互间隔开并且平行。蚀刻第一半导体鳍状件和第二半导体鳍状件的端部。执行外延，以形成外延区，其包括延伸到由第一半导体鳍状件的被蚀刻的第一端部留下的第一间隔中的第一部分、以及延伸到由被蚀刻的第二半导体鳍状件留下的第二间隔中的第二部分。在外延区中形成第一源极/漏极区。
根据其他实施例，一种方法包括提供一种结构。该结构包括半导体衬底、在半导体衬底的表面处的隔离区、在隔离区之上并且相互平行的第一和第二半导体鳍状件、以及分别在第一和第二半导体鳍状件之下并且与其对准的第一和第二半导体带状件。第一和第二半导体带状件与隔离区对齐。该方法包括：蚀刻第一半导体鳍状件的中部，以将第一半导体鳍状件分为两个端部，其中，第二半导体器在蚀刻步骤期间被蚀刻掩模覆盖。在第二半导体鳍状件的顶面和中部的侧壁上形成栅极电介质。在栅极电介质之上形成栅电极。执行外延，以形成外延区。外延区包括在第一半导体带状件的端部之上并且与其对准的第一部分、以及在第二半导体带状件的端部之上并且与其对准的第二部分。
根据还有的其他实施例，一种器件包括：半导体衬底、在半导体衬底的表面上的隔离区、在隔离区之间并且相互平行的第一和第二半导体带状件、以及在第一半导体带状件之上并且邻接其的半导体鳍状件。栅极电介质在半导体鳍状件的侧壁上。栅极电介质在第二半导体带状件上方并且与其对准的部分具有与隔离区的顶面基本对齐的底面。栅电极在栅极电介质上方，其中，栅极电介质和栅电极形成FinFET的部分。源极/漏极区在第一和第二半导体带状件上方并且与其对准。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
Claims (19)
1.一种形成FinFET器件的方法，包括：
在第一半导体鳍状件的中部的侧壁上形成栅极电介质；
在所述栅极电介质上方形成栅电极，其中，所述栅电极包括位于所述第一半导体鳍状件的中部上方并且与所述第一半导体鳍状件的中部对准的部分，其中，第二半导体鳍状件位于所述栅电极的第一侧上，并且不延伸到所述栅电极下方，并且其中，所述第一半导体鳍状件和所述第二半导体鳍状件相互间隔开并且相互平行；
蚀刻所述第一半导体鳍状件的第一端部和所述第二半导体鳍状件；
执行外延，以形成第一外延区，其中，所述外延区包括：
第一部分，延伸到由经过蚀刻的所述第一半导体鳍状件的第一端部留下的第一间隔中；以及
第二部分，延伸到由经过蚀刻的所述第二半导体鳍状件留下的第二间隔中，其中，所述第一部分和所述第二部分相互结合，以形成所述第一外延区；以及
在所述第一外延区中形成第一源极/漏极区。
2.根据权利要求1所述的形成FinFET器件的方法，还包括：
蚀刻第三半导体鳍状件和所述第一半导体鳍状件的第二端部，其中，所述第三半导体鳍状件位于与所述第一侧相对的所述栅电极的第二侧上，其中，所述第二半导体鳍状件和所述第三半导体鳍状件与平行于所述第一半导体鳍状件的直线对准，并且其中，所述第二半导体鳍状件和所述第三半导体鳍状件相互分离；
在由经过蚀刻的所述第一半导体鳍状件的第二端部和经过蚀刻的所述第三半导体鳍状件留下的间隔中生长第二外延区；以及
在所述第二外延区中形成第二源极/漏极区。
3.根据权利要求2所述的形成FinFET器件的方法，还包括：形成所述第一半导体鳍状件和所述第二半导体鳍状件包括：
将半导体衬底凹进，以形成半导体带状件和位于所述半导体带状件之间的沟槽；
填充所述沟槽，以在所述半导体衬底中形成浅沟槽隔离(STI)区；以及
将所述STI区凹进，其中，所述半导体带状件位于所述STI区的顶面上方的部分形成所述第一半导体鳍状件、所述第二半导体鳍状件和所述第三半导体鳍状件，并且其中，所述第二半导体鳍状件和所述第三半导体鳍状件相互间隔开。
4.根据权利要求1所述的形成FinFET器件的方法，还包括：在形成所述栅极电介质和所述栅电极的步骤之前，蚀刻附加半导体鳍状件的中部，以将所述附加半导体鳍状件分为两部分，其中，所述附加半导体鳍状件的剩余部分形成所述第二半导体鳍状件。
5.根据权利要求4所述的形成FinFET器件的方法，其中，所述第一半导体鳍状件和所述附加半导体鳍状件具有相同的长度。
6.根据权利要求4所述的形成FinFET器件的方法，其中，在蚀刻所述附加半导体鳍状件的步骤期间，所述第一半导体鳍状件被蚀刻掩模覆盖。
7.根据权利要求1所述的形成FinFET器件的方法，其中，所述栅极电介质和所述栅电极延伸在多个半导体鳍状件的顶面和侧壁上方。
8.根据权利要求1所述的形成FinFET器件的方法，其中，所述第一半导体鳍状件和位于所述第一半导体鳍状件下面的半导体衬底由相同材料形成。
9.一种形成FinFET器件的方法，包括：
提供一种结构，所述结构包括：
半导体衬底；
隔离区，位于所述半导体衬底的表面上；
第一半导体鳍状件和第二半导体鳍状件，位于所述隔离区上方并且相互平行；以及
第一半导体带状件和第二半导体带状件，分别位于所述第一半导体鳍状件和所述第二半导体鳍状件下面并且分别与所述第一半导体鳍状件和所述第二半导体鳍状件对准，其中，所述第一半导体带状件和所述第二半导体带状件与所述隔离区齐平；
蚀刻所述第一半导体鳍状件的中部，以将所述第一半导体鳍状件分为两个端部，其中，所述第一半导体鳍状件在所述蚀刻步骤期间被蚀刻掩模覆盖；
在所述第二半导体鳍状件的中部的顶面和侧壁上形成栅极电介质；
在所述栅极电介质上方形成栅电极；以及
执行外延，以形成外延区，其中，所述外延区包括：
第一部分，位于所述第一半导体带状件的端部上方并且与所述第一半导体带状件的端部对准；以及
第二部分，位于所述第二半导体带状件的端部上方并且与所述第二半导体带状件的端部对准。
10.根据权利要求9所述的形成FinFET器件的方法，其中，对所述第一半导体鳍状件的中部进行蚀刻，直到所述第一半导体带状件的顶面暴露出来。
11.根据权利要求9所述的形成FinFET器件的方法，还包括：
在执行所述外延的步骤之前，分别将所述第一半导体鳍状件的端部和所述第二半导体鳍状件的端部凹进，以形成第一凹部和第二凹部，其中，在所述外延期间，分别从所述第一凹部和所述第二凹部生长第一外延部分和第二外延部分，并且其中，所述第一外延部分和第二外延部分相结合，以形成所述外延区。
12.根据权利要求9所述的形成FinFET器件的方法，其中，第三半导体鳍状件和第四半导体鳍状件平行于所述第一半导体鳍状件和所述第二半导体鳍状件，并且其中，在所述蚀刻步骤期间，所述第三半导体鳍状件的中部被蚀刻，并且所述第四半导体鳍状件不被蚀刻。
13.根据权利要求12所述的形成FinFET器件的方法，其中，所述栅电极形成在所述第四半导体鳍状件的侧壁和顶面上，并且其中，所述栅电极延伸到由经过蚀刻的所述第三半导体鳍状件留下的间隔中。
14.根据权利要求12所述的形成FinFET器件的方法，其中，所述第三半导体鳍状件的留下的端部相互分离，并且通过所述栅电极相互间隔开。
15.一种FinFET器件，包括：
半导体衬底；
隔离区，位于所述半导体衬底的表面上；
第一半导体带状件和第二半导体带状件，位于所述隔离区之间并且相互平行；
第一半导体鳍状件，位于所述第一半导体带状件上方并且邻接所述第一半导体带状件；
栅极电介质，位于所述第一半导体鳍状件的侧壁上，其中，所述栅极电介质位于所述第二半导体带状件上方并且与所述第二半导体带状件对准的部分具有与所述隔离区的顶面齐平的底面；
栅电极，位于所述栅极电介质上方，其中，所述栅极电介质和所述栅电极形成鳍式场效应晶体管(FinFET)的部分；以及
源极/漏极区，在所述第一半导体带状件和所述第二半导体带状件上方并且与所述第一半导体带状件和所述第二半导体带状件对准，
其中，所述源极/漏极区包括既不平行于也不垂直于所述隔离区的顶面的面。
16.根据权利要求15所述的FinFET器件，还包括：第三半导体带状件，位于所述隔离区之间并且平行于所述第一半导体带状件和所述第二半导体带状件，其中，没有半导体鳍状件位于所述第三半导体带状件上方并且形成所述FinFET的沟道区，并且其中，所述源极/漏极延伸到所述第三半导体带状件上方并且连接至所述第三半导体带状件。
17.根据权利要求15所述的FinFET器件，还包括：附加半导体鳍状件，在所述栅极电介质和所述栅电极下方延伸，其中，所述附加半导体鳍状件形成所述FinFET的沟道区。
18.根据权利要求15所述的FinFET器件，其中，所述源极/漏极区包含硅锗。
19.根据权利要求15所述的FinFET器件，所述半导体衬底和所述半导体带状件由相同的半导体材料形成。
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|---|---|---|---|---|
| US8609499B2 (en) * | 2012-01-09 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and the methods for forming the same |
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| US8946063B2 (en) * | 2012-11-30 | 2015-02-03 | International Business Machines Corporation | Semiconductor device having SSOI substrate with relaxed tensile stress |
| US8890249B2 (en) | 2012-11-30 | 2014-11-18 | International Business Machines Corporation | Bulk FinFET ESD device |
| KR102072410B1 (ko) * | 2013-08-07 | 2020-02-03 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| CN104733316B (zh) * | 2013-12-20 | 2018-03-30 | 中芯国际集成电路制造(上海)有限公司 | FinFET器件及其形成方法 |
| US9647113B2 (en) * | 2014-03-05 | 2017-05-09 | International Business Machines Corporation | Strained FinFET by epitaxial stressor independent of gate pitch |
| CN104979362B (zh) | 2014-04-10 | 2019-11-19 | 三星电子株式会社 | 具有翅片式有源图案和栅极节点的半导体装置 |
| US9373678B2 (en) * | 2014-06-17 | 2016-06-21 | Globalfoundries Inc. | Non-planar capacitors with finely tuned capacitance values and methods of forming the non-planar capacitors |
| CN105405884B (zh) * | 2014-09-10 | 2019-01-22 | 中国科学院微电子研究所 | 一种FinFET结构及其制造方法 |
| US10559690B2 (en) | 2014-09-18 | 2020-02-11 | International Business Machines Corporation | Embedded source/drain structure for tall FinFET and method of formation |
| US9818877B2 (en) | 2014-09-18 | 2017-11-14 | International Business Machines Corporation | Embedded source/drain structure for tall finFET and method of formation |
| KR102191221B1 (ko) * | 2014-09-23 | 2020-12-16 | 삼성전자주식회사 | 저항 소자 및 이를 포함하는 반도체 소자 |
| US9478642B2 (en) * | 2014-11-10 | 2016-10-25 | Globalfoundries Inc. | Semiconductor junction formation |
| KR102270916B1 (ko) | 2015-04-06 | 2021-06-29 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR102310076B1 (ko) * | 2015-04-23 | 2021-10-08 | 삼성전자주식회사 | 비대칭 소스/드레인 포함하는 반도체 소자 |
| KR102389813B1 (ko) | 2015-05-19 | 2022-04-22 | 삼성전자주식회사 | 반도체 소자 |
| US9437496B1 (en) | 2015-06-01 | 2016-09-06 | Globalfoundries Inc. | Merged source drain epitaxy |
| CN106252391B (zh) * | 2015-06-09 | 2021-02-19 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
| US9716041B2 (en) | 2015-06-26 | 2017-07-25 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN108028268B (zh) * | 2015-08-07 | 2021-01-01 | 东京毅力科创株式会社 | 没有伪栅极的图案化方法 |
| KR102323943B1 (ko) | 2015-10-21 | 2021-11-08 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| US20170140992A1 (en) * | 2015-11-16 | 2017-05-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor and method for fabricating the same |
| US9634084B1 (en) | 2016-02-10 | 2017-04-25 | Globalfoundries Inc. | Conformal buffer layer in source and drain regions of fin-type transistors |
| US10707328B2 (en) * | 2016-11-30 | 2020-07-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming epitaxial fin structures of finFET |
| US10276718B2 (en) | 2017-08-31 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET having a relaxation prevention anchor |
| CN109560136B (zh) * | 2017-09-26 | 2022-08-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112074930A (zh) * | 2018-10-31 | 2020-12-11 | 华为技术有限公司 | 集成电路器件及其制备方法 |
| US11296077B2 (en) * | 2018-11-19 | 2022-04-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistors with recessed silicon cap and method forming same |
| US20220051945A1 (en) * | 2020-08-13 | 2022-02-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Embedded Stressors in Epitaxy Source/Drain Regions |
| WO2022241667A1 (zh) * | 2021-05-19 | 2022-11-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法与工作方法 |
| US20230088066A1 (en) * | 2021-09-21 | 2023-03-23 | Avago Technologies Internationa! Sales Pte. Limited | Fin-based field effect transistor (finfet) device with enhanced on-resistance and breakdown voltage |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1855539A (zh) * | 2005-04-29 | 2006-11-01 | 海力士半导体有限公司 | 存储器的晶体管结构及其制造方法 |
| CN102034866A (zh) * | 2009-09-24 | 2011-04-27 | 台湾积体电路制造股份有限公司 | 集成电路结构 |
| CN102097460A (zh) * | 2009-11-18 | 2011-06-15 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
| KR101051180B1 (ko) * | 2004-12-30 | 2011-07-21 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| CN102194755A (zh) * | 2010-03-01 | 2011-09-21 | 台湾积体电路制造股份有限公司 | 鳍式场效晶体管及其制造方法 |
| CN102468235A (zh) * | 2010-11-02 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 鳍片场效应晶体管(finfet)器件及其制造方法 |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| US6709982B1 (en) * | 2002-11-26 | 2004-03-23 | Advanced Micro Devices, Inc. | Double spacer FinFET formation |
| US6762483B1 (en) * | 2003-01-23 | 2004-07-13 | Advanced Micro Devices, Inc. | Narrow fin FinFET |
| EP1519420A2 (en) | 2003-09-25 | 2005-03-30 | Interuniversitaire Microelectronica Centrum vzw ( IMEC) | Multiple gate semiconductor device and method for forming same |
| JP2005051241A (ja) | 2003-07-25 | 2005-02-24 | Interuniv Micro Electronica Centrum Vzw | 多層ゲート半導体デバイス及びその製造方法 |
| JP2005086024A (ja) * | 2003-09-09 | 2005-03-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7060539B2 (en) * | 2004-03-01 | 2006-06-13 | International Business Machines Corporation | Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby |
| US7300837B2 (en) * | 2004-04-30 | 2007-11-27 | Taiwan Semiconductor Manufacturing Co., Ltd | FinFET transistor device on SOI and method of fabrication |
| KR20060027640A (ko) | 2004-09-23 | 2006-03-28 | 주식회사 하이닉스반도체 | 반도체 소자의 형성방법 |
| US7470951B2 (en) * | 2005-01-31 | 2008-12-30 | Freescale Semiconductor, Inc. | Hybrid-FET and its application as SRAM |
| US7190050B2 (en) * | 2005-07-01 | 2007-03-13 | Synopsys, Inc. | Integrated circuit on corrugated substrate |
| DE102005039365B4 (de) * | 2005-08-19 | 2022-02-10 | Infineon Technologies Ag | Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis |
| US8354311B2 (en) * | 2006-04-04 | 2013-01-15 | Micron Technology, Inc. | Method for forming nanofin transistors |
| JP4473889B2 (ja) * | 2007-04-26 | 2010-06-02 | 株式会社東芝 | 半導体装置 |
| KR100857087B1 (ko) | 2007-05-02 | 2008-09-05 | 한국과학기술원 | 핀펫 구조의 디램 셀 트랜지스터 제조 방법 |
| US7851865B2 (en) * | 2007-10-17 | 2010-12-14 | International Business Machines Corporation | Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure |
| US7692254B2 (en) * | 2007-07-16 | 2010-04-06 | International Business Machines Corporation | Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure |
| US7927938B2 (en) * | 2007-11-19 | 2011-04-19 | Micron Technology, Inc. | Fin-JFET |
| US7700449B2 (en) * | 2008-06-20 | 2010-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming ESD diodes and BJTs using FinFET compatible processes |
| US7872303B2 (en) * | 2008-08-14 | 2011-01-18 | International Business Machines Corporation | FinFET with longitudinal stress in a channel |
| US8153493B2 (en) * | 2008-08-28 | 2012-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET process compatible native transistor |
| DE102008059500B4 (de) * | 2008-11-28 | 2010-08-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen |
| US8264021B2 (en) | 2009-10-01 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Finfets and methods for forming the same |
| US8030736B2 (en) * | 2009-08-10 | 2011-10-04 | International Business Machines Corporation | Fin anti-fuse with reduced programming voltage |
| US8362568B2 (en) * | 2009-08-28 | 2013-01-29 | International Business Machines Corporation | Recessed contact for multi-gate FET optimizing series resistance |
| US8362575B2 (en) | 2009-09-29 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling the shape of source/drain regions in FinFETs |
| US8653608B2 (en) * | 2009-10-27 | 2014-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET design with reduced current crowding |
| US8716797B2 (en) * | 2009-11-03 | 2014-05-06 | International Business Machines Corporation | FinFET spacer formation by oriented implantation |
| US8373238B2 (en) | 2009-12-03 | 2013-02-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with multiple Fin heights |
| US8334184B2 (en) | 2009-12-23 | 2012-12-18 | Intel Corporation | Polish to remove topography in sacrificial gate layer prior to gate patterning |
| US8263451B2 (en) * | 2010-02-26 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxy profile engineering for FinFETs |
| US8207038B2 (en) * | 2010-05-24 | 2012-06-26 | International Business Machines Corporation | Stressed Fin-FET devices with low contact resistance |
| US8394684B2 (en) * | 2010-07-22 | 2013-03-12 | International Business Machines Corporation | Structure and method for stress latching in non-planar semiconductor devices |
| US8367498B2 (en) * | 2010-10-18 | 2013-02-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-like field effect transistor (FinFET) device and method of manufacturing same |
| US8900973B2 (en) * | 2011-08-30 | 2014-12-02 | International Business Machines Corporation | Method to enable compressively strained pFET channel in a FinFET structure by implant and thermal diffusion |
| US8441072B2 (en) | 2011-09-02 | 2013-05-14 | United Microelectronics Corp. | Non-planar semiconductor structure and fabrication method thereof |
| US8759184B2 (en) | 2012-01-09 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and the methods for forming the same |
| US8609499B2 (en) * | 2012-01-09 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and the methods for forming the same |
-
2012
- 2012-01-09 US US13/346,411 patent/US8609499B2/en active Active
- 2012-05-09 CN CN201210143581.5A patent/CN103199010B/zh not_active Expired - Fee Related
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-
2013
- 2013-06-10 US US13/914,362 patent/US9029958B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101051180B1 (ko) * | 2004-12-30 | 2011-07-21 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| CN1855539A (zh) * | 2005-04-29 | 2006-11-01 | 海力士半导体有限公司 | 存储器的晶体管结构及其制造方法 |
| CN102034866A (zh) * | 2009-09-24 | 2011-04-27 | 台湾积体电路制造股份有限公司 | 集成电路结构 |
| CN102097460A (zh) * | 2009-11-18 | 2011-06-15 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
| CN102194755A (zh) * | 2010-03-01 | 2011-09-21 | 台湾积体电路制造股份有限公司 | 鳍式场效晶体管及其制造方法 |
| CN102468235A (zh) * | 2010-11-02 | 2012-05-23 | 台湾积体电路制造股份有限公司 | 鳍片场效应晶体管(finfet)器件及其制造方法 |
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