KR20130081624A - ＦｉｎＦＥＴ 및 그 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 206
- 238000000407 epitaxy Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 description 11
- 239000000463 material Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
본 발명에 따른 방법은 제 1 반도체 핀 상에 게이트 전극을 포함한 게이트 스택을 형성하는 단계를 포함한다. 게이트 전극은 제 1 반도체 핀의 중간부에 정렬되어 그 상부에 있는 부분을 포함한다. 제 2 반도체 핀은 게이트 전극의 측면에 있고, 게이트 전극 아래로 확장되지 않는다. 제 1 및 제 2 반도체 핀은 서로 이격되어 있고 서로 평행한다. 제 1 반도체 핀의 단부 및 제 2 반도체 핀은 에칭된다. 에피택시 영역을 형성하기 위해 에피택시가 수행되고, 에피택시 영역은 제 1 반도체 핀의 에칭된 제 1 단부에 의해 남겨진 제 1 공간으로 확장하는 제 1 부분, 및 에칭된 제 2 반도체 핀에 의해 남겨진 제 2 공간으로 확장하는 제 2 부분을 포함한다. 에피택시 영역에서 제 1 소스/드레인 영역이 형성된다.
Description
관련 출원의 교차 참조
본 출원은 다음의 일반적으로 할당된 미국 특허 출원: 명칭 "FinFETs and the Methods for Forming the Same"의 특허 출원 제13/346,411호에 관한 것이며, 그 출원은 여기서 참조에 의해 통합된다.
본 발명은 집적 회로에 관한 것이고, 특히 FinFET 및 그 형성 방법에 관한 것이다.
집적 회로의 축소가 증가하고 집적 회로 속도에 대한 필요조건이 증가적으로 요구됨으로써 트랜지스터는 더 작은 치수로 더 큰 구동 전류를 가져야한다. 따라서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistors; FinFET)가 개발되었다. FinFET 트랜지스터는 증가된 채널 폭을 갖는다. 채널 폭의 증가는 핀의 측벽 상의 부분들 및 핀의 정상면 상의 부분들을 포함한 채널을 형성함으로써 성취된다. FinFET은 각각의 핀의 측벽 상에 채널을 포함하지만 각각의 핀의 정상면 상에 채널이 없는 더블-게이트 FET일 수 있다. 또한, FinFET는 각각의 핀의 측벽 및 정상면 상에 채널을 포함하는 트리플-게이트 FET일 수 있다. 트랜지스터의 구동 전류는 채널 폭에 비례하므로 FinFET의 구동 전류가 증가된다.
본 실시형태에 따르면, 방법은 제 1 반도체 핀 상에 게이트 전극을 포함한 게이트 스택을 형성하는 단계를 포함한다. 게이트 전극은 제 1 반도체 핀의 중간부에 정렬되어 그 상부에 있는 부분을 포함한다. 제 2 반도체 핀은 게이트 전극의 측면 상에 있으며 게이트 전극 아래로 확장되지 않는다. 제 1 및 제 2 반도체 핀은 서로 이격되어 있고 서로 평행한다. 제 1 반도체 핀의 단부 및 제 2 반도체 핀은 에칭된다. 에피택시 영역을 형성하기 위해 에피택시가 수행되고, 에피택시 영역은 제 1 반도체 핀의 에칭된 제 1 단부에 의해 남겨진 제 1 공간으로 확장되는 제 1 부분, 및 에칭된 제 2 반도체 핀에 의해 남겨진 제 2 공간으로 확장되는 제 2 부분을 포함한다. 에피택시 영역에서 제 1 소스/드레인 영역이 형성된다.
다른 실시형태에 따르면, 방법은 구조를 제공하는 단계를 포함한다. 구조는 반도체 기판, 반도체 기판의 표면에 있는 아이솔레이션 영역, 아이솔레이션 영역 상부에서 서로 평행하는 제 1 및 제 2 반도체 핀, 및 각각이 각각 제 1 및 제 2 반도체 핀에 정렬되어 그 아래에 놓인 제 1 및 제 2 반도체 스트립을 포함한다. 제 1 및 제 2 반도체 스트립은 아이솔레이션 영역과 같은 레벨이다. 상기 방법은 제 1 반도체 핀을 2개의 단부로 분리하기 위해 제 1 반도체 핀의 중간부를 에칭하는 단계를 포함하고, 에칭하는 단계 동안에 상기 제 2 반도체 핀은 에칭 마스크에 의해 덮여진다. 제 2 반도체 핀의 중간부의 정상면 및 측벽 상에 게이트 유전체가 형성된다. 게이트 유전체 상부에 게이트 전극이 형성된다. 에피택시 영역을 형성하기 위해 에피택시가 수행된다. 에피택시 영역은 제 1 반도체 스트립의 단부에 정렬되어 그 상부에 있는 제 1 부분, 및 제 2 반도체 스트립의 단부에 정렬되어 그 상부에 있는 제 2 부분을 포함한다.
또 다른 실시형태에 따르면, 디바이스는 반도체 기판, 반도체 기판의 표면에 있는 아이솔레이션 영역, 아이솔레이션 영역 사이에 있으며 서로 평행하는 제 1 및 제 2 반도체 스트립, 제 1 반도체 스트립에 인접하여 그 상부에 있는 제 1 반도체 핀을 포함한다. 게이트 유전체는 반도체 핀의 측벽 상에 있다. 제 2 반도체 스트립에 정렬되어 그 상부에 있는 게이트 유전체의 부분은 아이솔레이션 영역의 정상면과 실질적으로 같은 레벨의 저면을 갖는다. 게이트 전극이 게이트 유전체의 상부에 있고, 게이트 유전체 및 게이트 전극은 FinFET의 부분들을 형성한다. 소스/드레인 영역이 제 1 및 제 2 반도체 스트립에 정렬되어 그 상부에 있다.
실시형태 및 그 이점의 보다 완벽한 이해를 위해서 동반된 도면과 함께 취해진 다음의 설명을 참조한다.
도 1 내지 도 5b는 일부 예시적인 실시형태에 따른 핀 전계 효과 트랜지스터(FinFET)의 제조에 있어서 중간 단계의 단면도, 상면도 및 사시도이다.
도 6a 내지 도 7b는 예시적인 실시형태에 따른 FinFET의 상면도이다.
도 8 내지 도 11은 일부 예시적인 실시형태에 따른 핀의 제조에 있어서 단면도를 예시한다.
도 1 내지 도 5b는 일부 예시적인 실시형태에 따른 핀 전계 효과 트랜지스터(FinFET)의 제조에 있어서 중간 단계의 단면도, 상면도 및 사시도이다.
도 6a 내지 도 7b는 예시적인 실시형태에 따른 FinFET의 상면도이다.
도 8 내지 도 11은 일부 예시적인 실시형태에 따른 핀의 제조에 있어서 단면도를 예시한다.
본 개시의 실시형태의 제조 및 이용이 이하 상세하게 논의된다. 그러나, 본 실시형태는 광범위하고 다양한 구체적인 맥락에서 사용될 수 있는 다수의 적용가능한 발명적 개념을 제공한다는 것이 인지되어야 한다. 논의된 구체적인 실시형태는 예시이고 본 개시의 범위를 제한하지 않는다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 그것을 형성하는 방법이 여러 실시형태에 따라 제공된다. FinFET을 형성하는 중간 단계가 예시된다. 본 실시형태에 따른 FinFET의 변형이 논의된다. 여러 도면 및 예시적인 실시형태에 걸쳐서 같은 요소를 지시하기 위해 같은 참조 번호가 사용된다.
도 1 내지 도 5b는 일부 예시적인 실시형태에 따른 FinFET의 제조에 있어서 중간 단계의 단면도, 상면도 및 사시도이다. 도 1a 및 도 1b는 각각 구조의 상면도 및 사시도를 예시한다. 도 1a를 참조하면, 복수의 반도체 핀(22)이 형성된다. 반도체 핀(22)는 서로 평행할 수 있다. 또한, 반도체 핀(22)의 각 단부는 서로 정렬될 수 있다. 일부 실시형태에 있어서, 반도체 핀(22)은 균일한 공간을 갖고, 반도체 핀(22) 사이의 공간(S1)은 서로 동등할 수 있다. 대안의 실시형태에 있어서, 이웃하는 반도체 핀(22) 사이의 공간(S1)은 서로 상이할 수 있다.
도 1b는 도 1a에 나타낸 구조의 일부의 사시도를 예시한다. 구조는 기판(20)을 포함한다. 기판(20)은 반도체 기판일 수 있고, 그것은 또한 실리콘 기판, 게르마늄 기판, 또는 다른 반도체 물질로 형성된 기판일 수 있다. 기판(20)은 p형 또는 n형 불순물로 도핑될 수 있다. 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 영역(26)과 같은 아이솔레이션 영역이 기판(20)에서 형성될 수 있다. 이웃하는 STI 영역(26) 사이의 기판(20)의 부분들은 반도체 스트립(24)을 형성한다. 반도체 스트립(24)의 정상면 및 STI 영역(26)의 정상면은 실질적으로 서로 같은 레벨이다. 일부 예시적인 실시형태에 있어서, 반도체 핀(22)의 가장자리는 대응하는 반도체 스트립(24)의 각각의 가장자리에 수직으로 정렬되고, STI 영역(26)의 가장자리에 정렬된다. 반도체 핀(22) 및 반도체 스트립(24)은 동일한 반도체 물질로 형성될 수 있다.
도 2a를 참조하면, 일부 반도체 핀(22)의 중간부 각각을 에칭하면서 반도체 핀(22)의 일부 다른 부분은 에칭하지 않도록 패터닝이 수행된다. 도 2a는 상면도이다. 상세한 설명 전반에 걸쳐 에칭되지 않은 반도체 핀(22)은 반도체 핀(22A)이라 하고, 에칭된 반도체 핀(22)은 반도체 핀(22B)이라 한다. 유사하게, 반도체 핀(22A)에 정렬되어 그 아래에 놓인 반도체 스트립(24)은 반도체 스트립(24A)이라 하고, 반도체 핀(22B)에 정렬되어 그 아래에 놓인 반도체 스트립(24)은 반도체 스트립(24B)이라 한다. 에칭 단계를 수행하기 위해 포토 레지스트(30)와 같은 에칭 마스크가 형성되고 패터닝될 수 있다. 포토 레지스트(30)는 반도체 핀(22A)의 전체 및 반도체 핀(22B)의 단부를 덮는다. 반도체 핀(22B)의 중간부는 포토 레지스트(30)에 의해 덮이지 않는다. 에칭 마스크로서 포토 레지스트(30)를 사용하여 반도체 핀(22B)의 중간부(22')는 제거되고, 반도체 핀(22B)의 반대의 단부(22")는 에칭되어 남는다.
도 2b는 반도체 핀(22B)의 중간부(22')가 제거된 후의 구조의 투시도를 예시한다. 일부 실시형태에 있어서, 에칭 후에 중간부(22')는 실질적으로 완전히 제거되고 중간부(22')의 아래에 놓인 반도체 스트립(24B)의 아래 놓인 부분은 제거되지 않는다. 에칭 이후에 중간부(22')의 아래에 놓인 반도체 스트립(24)의 부분의 노출된 정상면은, 도 3b에 예시된 바와 같이, STI 영역(26)의 정상면과 실질적으로 같은 레벨이다. 대안의 실시형태에 있어서, 중간부(22')의 아래에 놓인 반도체 스트립(24B)의 부분의 정상면은 STI 영역(26)의 정상면보다 낮을 수 있다. 반도체 핀(22B)의 에칭 후에 에칭 마스크(30)는 제거된다.
일부 실시형태에 의하면, 에칭되지 않은 반도체 핀(22A)의 전체 수는 1 이상의 어떤 정수일 수 있다. 에칭된 반도체 핀(22B)의 전체 수도 1 이상의 어떤 정수일 수 있다. 또한, 반도체 핀(22A 및 22B)은 다양한 레이아웃으로 배치될 수 있다. 예를 들어, 반도체 핀(22A)은 대칭적으로 배치될 수 있다. 대안으로, 반도체 핀(22A) 및 반도체 핀(22B)은 비대칭적으로 배치될 수 있다.
도 3a는 반도체 핀(22A)의 중간부를 덮도록 형성된 게이트 스택(34)의 상면도를 예시한다. 반도체 핀(22A)의 반대의 단부는 덮이지 않는다. 게다가, 반도체 핀(22B)의 단부(22") 각각의 적어도 일부, 및 가능한 전체는 덮이지 않는다. 일부 실시형태에 있어서, 실선을 이용하여 나타낸 바와 같이, 게이트 스택(34)은 반도체 핀(22B)의 단부(22")를 덮지 않는다. 대안적으로, 쇄선을 이용하여 예시된 게이트 스택(34)에 의해 나타낸 바와 같이, 게이트 스택(34)은 반도체 핀(22B)의 단부(22") 상에 확장한다. 게이트 스택(34)의 형성 후에, 게이트 스페이서(40)가 게이트 스택(34)의 측벽 상에 형성될 수 있다.
도 3b는 도 3a에 나타낸 구조의 단면도를 예시하고, 이 단면도는 도 3a에서 평면 교차선 3B-3B으로부터 얻어진다. 도 3b에 나타낸 바와 같이, 게이트 스택(34)은 반도체 핀(들)(22A)의 반대의 측벽 및 정상면 상에 확장하는 게이트 유전체(36)를 포함한다. 게이트 유전체(36)는 반도체 스트립(24B)의 정상면 상에 확장되어 그것과 접촉할 수 있다. 게다가, 게이트 유전체(36)와 반도체 스트립(24B) 사이의 계면은 STI 영역(26)의 정상면과 실질적으로 같은 레벨일 수 있다. 게이트 유전체(36)는 실리콘 산화물, 실리콘 질화물, 하이-k 유전체 물질, 그 조합, 및 그들의 다층 구조를 포함할 수 있다. 게이트 유전체(36) 상부에 전극(38)이 형성된다. 일부 실시형태에 있어서, 게이트 전극(38)은 금속, 금속 규화물, 또는 다른 도전성 물질을 포함한다. 대안적으로, 게이트 전극(38)은 폴리실리콘을 포함할 수 있다. 예시된 도 3a에서 게이트 스택(34)은 핀(22) 상부의 부분들 및 핀(22)의 측벽 상의 부분들을 포함한다고 인지된다. 그러므로, 결과의 FinFET은 트리플-게이트 FinFET일 수 있다. 대안의 실시형태에 있어서, 게이트 스택(34)은 핀(22)의 측벽 상의 부분들을 포함하고, 핀(22) 상부의 부분을 포함하지 않을 수 있다. 따라서, 결과의 FinFET은 더블-게이트 FinFET일 수 있다. 게이트 유전체(36) 및 게이트 전극(38)의 형성은 블랭킷(blanket) 게이트 유전체층을 형성하는 것, 블랭킷 게이트 유전체층 상부에 블랭킷 게이트 전극층을 형성하는 것, 및 게이트 유전체층(36) 및 게이트 전극(38)을 각각 형성하기 위해 블랭킷 게이트 유전체층 및 블랭킷 게이트 전극층을 패터닝하는 것을 포함할 수 있다.
도 8 내지 도 11은 도 2b 및 도 3b에 나타낸 구조와 유사한 구조를 형성하는 대안의 실시형태를 예시한다. 도 8을 참조하면, 반도체 기판(20)에서 트렌치(25)를 형성하기 위해 리세싱 단계가 수행된다. 따라서, 반도체 스트립(24A 및 24B)이 형성된다. 직선으로 정렬된 2개의 반도체 기판(24B)은 트렌치(25) 중 하나에 의해 서로로부터 분리된다. 이어서, 도 9를 참조하면, STI 영역(26)은 트렌치(25)에서 형성된다. STI 영역(26)의 정상면은 반도체 스트립(24A 및 24B)의 정상면과 같은 레벨이다. 도 10은 STI 영역(26)의 리세싱을 예시하고, 여기서 STI 영역(26) 정상부의 반도체 스트립(24A 및 24B)의 영역은 각각 반도체 핀(22A 및 22B)을 형성한다. 도 10에 나타낸 구조에서 직선으로 정렬되는 반도체 스트립(24B)의 각 쌍은 STI 영역(26)의 일부에 의해 서로로부터 분리된다는 것이 주목된다. 도 11은 게이트 스택(34)의 형성 후의 구조의 단면도를 예시한다. 도 11은 도 3a의 평면 교차선 3B/3B으로부터 얻어진다.
도 4, 도 5a 및 도 5b는 소스 및 드레인 영역(이하, 소스/드레인 영역이라 함)(44)(도 5a) 및 소스 및 드레인 규화물 영역(이하, 소스/드레인 규화물 영역이라 함)(46)의 형성을 예시한다. 도 4 및 도 5a의 단면도는 도 3a의 동일한 평면 교차선 4-4로부터 얻어진다. 도 4 및 도 5a에서 게이트 스택(34)은 도 4 및 도 5a의 평면이 아니므로 쇄선을 이용하여 예시된다. 도 4를 참조하면, 게이트 스페이서(40) 및 게이트 스택(34)에 의해 덮이지 않은 반도체 핀(22A 및 22B)(도 3a)의 부분은 리세싱된다. 핀(22A 및 22B)의 에칭된 부분에 의해 남겨진 공간은 이하 리세스(41)라고 한다. 선(43)은 리세싱 이후에 반도체 스트립(24) 또는 반도체 핀(22)의 정상면의 어떤 예시적인 위치를 예시한다. 일부 실시형태에 있어서, 반도체 핀(22A 및 22B)의 실질적으로 모든 노출 부분은 에칭되고, 반도체 스트립(24A 및 24B)는 리세싱되지 않는다. 대안의 실시형태에 있어서, 반도체 핀(22A 및 22B)의 노출된 부분의 상위 부분은 에칭되고 반도체 핀(22A 및 22B)의 하위 부분은 에칭되지 않고 남는다. 또 다른 실시형태에 있어서, 반도체 핀(22A 및 22B)의 모든 노출 부분은 에칭되고 반도체 스트립(24A 및 24B)의 정상부도 리세싱되어 결과의 리세스(41)는 STI 영역(26)의 정상면(26A) 아래까지 확장된다.
도 5a에 나타낸 바와 같이, 예를 들어 선택적 에피택시 성장(Selective Epitaxy Growth; SEG)을 이용하여 에피택시 영역(44)을 에피택시 성장시키도록 에피택시가 수행되고, 여기서 에피택시 영역(44)은 반도체 스트립(24)의 노출된 부분 또는, 만약 있다면, 반도체 핀(22A 및 22B)의 나머지 부분으로부터 선택적으로 성장된다. 이웃하는 반도체 스트립(24) 또는 반도체 핀(22)으로부터 성장된 에피택시 물질은 연속하는 에피택시 영역(44)을 형성하기 위해 서로 병합(merge)될 수 있다. 그 결과, 결과의 에피택시 영역(44)은 반도체 스트립(24A 및 24B)에 정렬되어 그 상부로 확장된다. 에피택시 영역(44)은 실리콘 게르마늄, 실리콘 카본, 게르마늄 및 카본이 첨가되지 않은 실리콘, 및 다른 반도체 물질을 포함할 수 있다. 에피택시 영역(44)은 STI 영역(26)의 정상면(26A)에 평행하는 것도 아니고 직교하는 것도 아닌 측면(44A)을 가질 수 있다. 에피택시 영역(44)을 형성하기 위해 에피택시를 수행한 후에 소스/드레인 주입이, 또한 44로서 지칭되는, 소스/드레인 영역을 형성하기 위해 수행될 수 있다. 그 다음에, 소스/드레인 규화물 영역(46)이 소스/드레인 영역(44) 상에 형성될 수 있다.
도 5b는 도 5a에 나타낸 구조이 상면도를 예시하고, 에피택시 소스/드레인 영역(44)이 반도체 핀(22A) 및 반도체 핀(22B) 상부로 확장될 수 있다는 것이 관찰된다. 또한, 에피택시 소스/드레인 영역(44)은 반도체 핀(22A)의 반대 단부 상에 형성된다. 반도체 핀(22B)은 도 2a 및 도 2b에 나타낸 단계에서 에칭되었으므로 게이트 스택(34) 아래에 남은 반도체 핀(22B)은 없다. 따라서, 각각의 FinFET의 소스-드레인 전류는 결과의 FinFET의 채널 영역을 형성하는 나머지 반도체 핀(22A)을 통하여 흐를 필요가 있다.
도 6a 내지 도 7b는 대안의 실시형태에 따른 FinFET의 형성에 있어서 중간 단계에서의 상면도를 예시한다. 달리 지정되지 않는 한, 이러한 실시형태에서 컴포넌트의 물질 및 형성 방법은 도 1 내지 도 5b에 나타낸 실시형태에서 같은 참조 번호에 의해 지명되는 같은 컴포넌트와 기본적으로 동일한다. 그러므로, 도 6a 내지 도 7b에 나타낸 실시형태의 형성 세부 사항은 도 1 내지 도 5b에 나타낸 실시형태의 설명에서 찾을 수 있다.
도 6a를 참조하면, 복수의 반도체 핀(22B)은 서로 인접하여 핀 그룹을 형성한다. 복수의 반도체 핀(22A)은 반도체 핀(22A) 아래의 반도체 스트립(24A)을 가지고 서로 인접한다. 복수의 반도체 핀(22B)은 서로 인접하고, 복수의 반도체 핀(22A)의 측면에 있다. 반도체 스트립(24B)은 반도체 핀(22B) 아래에 위치된다. 도 2a 및 도 2b에 나타낸 단계와 유사한 단계에 있어서, 반도체 핀(22B)의 중간부가 에칭되어 반도체 핀(22B) 각각은 서로로부터 단절되어(disconnected) 있는 2개의 단부를 갖는다. 반도체 핀(22A)은 이 에칭 단계에서 에칭되지 않는다. 후속하는 공정 단계에서(도 3a 내지 도 5b에서의 단계와 유사함) 게이트 스택(34) 및 게이트 스페이서(40)가 형성되고, 에피택시 소스/드레인 영역(44) 및 소스/드레인 규화물 영역(46)의 형성이 후속된다. 결과의 구조는 도 6b에 나타내어진다.
도 7a를 참조하면, 반도체 핀(22A) 및 반도체 핀(22B)은 교호의(alternating) 패턴으로 배치된다. 반도체 스트립(24A 및 24B)은 각각 반도체 핀(22A 및 22B) 아래에 있다. 도 2a 및 도 2b에 나타낸 것과 유사한 단계에서는, 반도체 핀(22B)의 중간부가 에칭되어 반도체 핀(22B) 각각의 반대 단부는 서로로부터 단절된다. 반도체 핀(22A)은 이 에칭 단계에서 에칭되지 않는다. 후속하는 공정 단계에서(도 3a 내지 도 5b에서의 단계와 유사함) 게이트 스택(34) 및 게이트 스페이서(40)가 형성되고, 에피택시 소스/드레인 영역(44) 및 소스/드레인 규화물 영역(46)의 형성이 후속된다. 결과의 구조는 도 7b에 나타내어진다.
실시형태에 있어서, 반도체 핀(22A)은 각각의 FinFET의 채널 영역을 형성한다. 반도체 핀(22B)은 채널 영역을 형성하지 않지만, 반도체 핀(22B)은 에피택시 소스/드레인 영역의 사이즈를 증가시키는데 기여하고, 결국 각각의 FinFET의 포화 전류의 증가에 기여한다. 추가의 반도체 핀(22A) 각각이 각각의 FinFET의 포화 전류에서 1단위의 전류만큼 증가시키는 결과를 가져온다고 가정하면, 반도체 핀(22B) 각각의 형성은 포화 전류가 1단위 전류 미만의 양만큼 증가되도록 할 수 있다. 따라서, 반도체 핀(22B)을 형성함으로써 FinFET의 전류는 정수 단위의 전류와 동등하지 않은 수로 조절될 수 있다. 예를 들면, 2개의 반도체 핀(22A)에 반도체 핀(22B)을 추가함으로써 FinFET의 전류는 2개의 핀을 포함하는 종래의 FinFET에서 발생된 전류의 2.1배, 2.2배 또는 2.3배와 동등하게 조정될 수 있다. 더 높은 포화 전류가 필요할 때 추가의 핀(22B) 및 아래 놓인 반도체 스트립(22B)이 추가될 수 있다. FinFET의 전류의 미세 조정은 맞춤형 설계 요건, 예를 들면 p형 FinFET과 n형 FinFET 사이의 전류비의 미세 조정을 위해 사용될 수 있다.
본 실시형태 및 그들의 이점이 상세하게 설명되었지만, 다양한 변경, 대체 및 대안이 여기서 첨부되는 청구항에 의해 규정되는 바와 같은 실시형태의 정신 및 범위로부터 벗어남 없이 이루어질 수 있다. 또한, 본 출원의 범위는 명세서에 설명된 공정, 머신, 제조, 물질의 조합, 수단, 방법 및 단계의 특정 실시형태에 한정되도록 의도되지 않는다. 당업자는 본 개시로부터, 여기서 설명된 대응하는 실시형태와 동일한 기능을 수행하고 실질적으로 동일한 결과를 성취하는, 현존하는 또는 이후에 개발될 공정, 머신, 제조, 물질의 조합, 수단, 방법 또는 단계들이 본 개시에 따라 이용될 수 있다는 것을 쉽게 인지할 것이다. 따라서, 첨부되는 청구항은 그러한 공정, 머신, 제조, 물질의 조합, 수단, 방법 또는 단계를 그들 범위 내에 포함하도록 의도된다. 또한, 각 청구항은 개별의 실시형태를 구성하고, 여러 청구항의 조합 및 실시형태는 본 개시의 범위 내에 있다.
Claims (10)
- 제 1 반도체 핀의 중간부의 측벽 상에 게이트 유전체를 형성하는 단계;
상기 게이트 유전체 상부에 게이트 전극을 형성하는 단계;
상기 제 1 반도체 핀의 제 1 단부 및 제 2 반도체 핀을 에칭하는 단계;
제 1 에피택시 영역을 형성하기 위해 에피택시를 수행하는 단계; 및
상기 제 1 에피택시 영역에서 제 1 소스/드레인 영역을 형성하는 단계
를 포함하는 방법으로서,
상기 게이트 전극은 상기 제 1 반도체 핀의 상기 중간부에 정렬되어 그 상부에 있는 부분을 포함하고, 상기 제 2 반도체 핀은 상기 게이트 전극의 제 1 측면 상에 있으며 상기 게이트 전극 아래로 확장되지 않고, 상기 제 1 및 제 2 반도체 핀은 서로 이격되어 있고 서로 평행하며,
상기 에피택시 영역은 상기 제 1 반도체 핀의 에칭된 제 1 단부에 의해 남겨진 제 1 공간으로 확장되는 제 1 부분, 및 상기 에칭된 제 2 반도체 핀에 의해 남겨진 제 2 공간으로 확장되는 제 2 부분을 포함하고, 상기 제 1 및 제 2 부분이 병합되어 상기 제 1 에피택시 영역을 형성하는 것인 방법. - 제 1 항에 있어서,
제 3 반도체 핀 및 상기 제 1 반도체 핀의 제 2 단부를 에칭하는 단계;
상기 제 1 반도체 핀의 에칭된 제 2 단부 및 상기 에칭된 제 3 반도체 핀에 의해 남겨진 공간에서 제 2 에피택시 영역을 성장시키는 단계; 및
상기 제 2 에피택시 영역에서 제 2 소스/드레인 영역을 형성하는 단계
를 포함하는 방법으로서,
상기 제 3 반도체 핀은 상기 제 1 측면의 반대인 게이트 전극의 제 2 측면 상에 있고, 상기 제 2 및 제 3 반도체 핀은 상기 제 1 반도체 핀에 평행하는 직선에 정렬되며, 상기 제 2 및 제 3 반도체 핀은 서로로부터 단절되어(disconnected) 있는 것인, 방법. - 제 2 항에 있어서,
상기 제 1 반도체 핀 및 상기 제 2 반도체 핀을 형성하는 단계를 더 포함하는 방법으로서,
상기 제 1 반도체 핀 및 상기 제 2 반도체 핀을 형성하는 단계는,
반도체 스트립, 및 상기 반도체 스트립 사이의 트렌치를 형성하기 위해 반도체 기판을 리세싱(recessing)하는 단계;
상기 반도체 기판에서 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 영역을 형성하기 위해 상기 트렌치를 충진하는 단계; 및
상기 STI 영역을 리세싱하는 단계를 포함하고,
상기 STI 영역의 정상면 상부에 있는 상기 반도체 스트립의 부분들은 제 1, 제 2, 및 제 3 반도체 핀을 형성하며, 상기 제 2 및 제 3 반도체 핀은 서로로부터 분리되어 있는 것인 방법. - 제 1 항에 있어서,
상기 게이트 유전체 및 상기 게이트 전극을 형성하는 단계 전에, 추가의 반도체 핀의 중간부를 에칭하여 상기 추가의 반도체 핀을 두 조각으로 나누는 단계를 더 포함하는 방법으로서, 상기 추가의 반도체 핀의 나머지 부분은 제 2 반도체 핀을 형성하는 것인 방법. - 구조를 제공하는 단계;
상기 제 1 반도체 핀을 2개의 단부로 분리하기 위해 상기 제 1 반도체 핀의 중간부를 에칭하는 단계로서, 상기 에칭하는 단계 동안에 상기 제 2 반도체 핀은 에칭 마스크에 의해 덮여지는 것인 에칭 단계;
상기 제 2 반도체 핀의 중간부의 정상면 및 측벽 상에 게이트 유전체를 형성하는 단계;
상기 게이트 유전체 상부에 게이트 전극을 형성하는 단계; 및
에피택시 영역을 형성하기 위해 에피택시를 수행하는 단계
를 포함하는 방법으로서,
상기 구조는 반도체 기판, 상기 반도체 기판의 표면에 있는 아이솔레이션 영역, 상기 아이솔레이션 영역 상부에서 서로 평행하는 제 1 및 제 2 반도체 핀, 및 각각이 상기 제 1 및 제 2 반도체 핀에 정렬되어 그 아래에 놓인 제 1 및 제 2 반도체 스트립을 포함하고, 사이 제 1 및 제 2 반도체 스트립은 상기 아이솔레이션 영역과 같은 레벨이며,
상기 에피택시 영역은 상기 제 1 반도체 스트립의 단부에 정렬되어 그 상부에 있는 제 1 부분, 및 상기 제 2 반도체 스트립의 단부에 정렬되어 그 상부에 있는 제 2 부분을 포함하는 것인 방법. - 제 5 항에 있어서,
상기 에피택시를 수행하는 단계 전에, 제 1 및 제 2 리세스를 각각 형성하기 위해 상기 제 1 및 제 2 반도체 핀의 단부를 리세싱하는 단계를 더 포함하는 방법으로서, 상기 에피택시 동안에 제 1 및 제 2 에피택시 부분은 상기 제 1 및 제 2 리세스로부터 각각 성장되고, 상기 제 1 및 제 2 에피택시 부분이 병합되어 상기 에피택시 영역을 형성하는 것인 방법. - 제 5 항에 있어서,
제 3 및 제 4 반도체 핀은 상기 제 1 및 제 2 반도체 핀에 평행하고, 상기 에칭하는 단계 동안에 상기 제 3 반도체 핀의 중간부는 에칭되고 상기 제 4 반도체 핀은 에칭되지 않는 것인 방법. - 반도체 기판;
상기 반도체 기판의 표면에 있는 아이솔레이션 영역;
상기 아이솔레이션 영역 사이에 있으며 서로 평행하는 제 1 및 제 2 반도체 스트립;
상기 제 1 반도체 스트립에 인접하여 그 상부에 있는 제 1 반도체 핀;
상기 제 1 반도체 핀의 측벽 상의 게이트 유전체;
상기 게이트 유전체 상부의 게이트 전극; 및
상기 제 1 및 제 2 반도체 스트립에 정렬되어 그 상부에 있는 소스/드레인 영역
을 포함하는 디바이스로서,
상기 제 2 반도체 스트립에 정렬되어 그 상부에 있는 게이트 유전체의 부분은 상기 아이솔레이션 영역의 정상면과 같은 레벨의 저면을 갖고,
상기 게이트 유전체 및 게이트 전극은 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 부분들을 형성하는 것인 디바이스. - 제 8 항에 있어서,
상기 아이솔레이션 영역 사이에서 상기 제 1 및 제 2 반도체 스트립에 평행하는 제 3 반도체 스트립을 더 포함하는 디바이스로서, 상기 제 3 반도체 스트립 상부에는 반도체 핀이 없고, 상기 FinFET의 채널 영역을 형성하고, 상기 소스/드레인은 상기 제 3 반도체 스트립 상부로 확장되어 상기 제 3 반도체 스트립에 연결되는 것인 디바이스. - 제 8항에 있어서,
상기 게이트 유전체 및 게이트 전극 아래로 확장되는 추가의 반도체 핀을 더 포함하는 디바이스로서, 상기 추가의 반도체 핀은 상기 FinFET의 채널 영역을 형성하는 것인 디바이스.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/346,411 | 2012-01-09 | ||
| US13/346,411 US8609499B2 (en) | 2012-01-09 | 2012-01-09 | FinFETs and the methods for forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130081624A true KR20130081624A (ko) | 2013-07-17 |
| KR101317609B1 KR101317609B1 (ko) | 2013-10-10 |
Family
ID=48721469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR20120054354A KR101317609B1 (ko) | 2012-01-09 | 2012-05-22 | ＦｉｎＦＥＴ 및 그 형성 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8609499B2 (ko) |
| KR (1) | KR101317609B1 (ko) |
| CN (1) | CN103199010B (ko) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8609499B2 (en) | 2012-01-09 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and the methods for forming the same |
| US8759184B2 (en) | 2012-01-09 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and the methods for forming the same |
| US8779517B2 (en) * | 2012-03-08 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET-based ESD devices and methods for forming the same |
| US9397098B2 (en) | 2012-03-08 | 2016-07-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET-based ESD devices and methods for forming the same |
| US9583398B2 (en) * | 2012-06-29 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit having FinFETS with different fin profiles |
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| KR102389813B1 (ko) | 2015-05-19 | 2022-04-22 | 삼성전자주식회사 | 반도체 소자 |
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-
2012
- 2012-01-09 US US13/346,411 patent/US8609499B2/en active Active
- 2012-05-09 CN CN201210143581.5A patent/CN103199010B/zh not_active Expired - Fee Related
- 2012-05-22 KR KR20120054354A patent/KR101317609B1/ko active IP Right Grant
-
2013
- 2013-06-10 US US13/914,362 patent/US9029958B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN103199010A (zh) | 2013-07-10 |
| US20130334615A1 (en) | 2013-12-19 |
| US9029958B2 (en) | 2015-05-12 |
| US8609499B2 (en) | 2013-12-17 |
| KR101317609B1 (ko) | 2013-10-10 |
| US20130175638A1 (en) | 2013-07-11 |
| CN103199010B (zh) | 2015-10-28 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20170926 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20180921 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20190925 Year of fee payment: 7 |