CN103000686B - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 164
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000005530 etching Methods 0.000 claims description 34
- 239000000203 mixture Substances 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 29
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 141
- 239000000758 substrate Substances 0.000 description 10
- 239000011248 coating agent Substances 0.000 description 8
- 238000000576 coating method Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 7
- 230000001105 regulatory effect Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910003468 tantalcarbide Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
一种半导体器件及其制造方法。所述半导体器件包括：由多个半导体子层构成的半导体层；在所述半导体层中接于所述半导体层形成的多个鳍片，其中，至少两个鳍片分别包括不同数目的半导体子层，且具有不同的高度。根据本发明，能够在同一晶片上集成具有不同尺寸的多个半导体器件，并提供具有不同驱动能力的器件。
Description
技术领域
本发明涉及半导体领域，更具体地，涉及一种具有不同器件尺寸的半导体器件及其制造方法。
背景技术
鳍式场效应晶体管(FinFET)由于对短沟道效应的良好控制而倍受关注。图1中示出了现有的FinFET器件的透视图。如图1所示，该FinFET包括：体Si半导体衬底100；在体Si半导体衬底100上形成的鳍片101；跨于鳍片101上的栅堆叠102，栅堆叠102例如包括栅介质层和栅电极层(未示出)；以及隔离层(如SiO2)103。在该FinFET中，在栅电极的控制下，在鳍片101中具体地在鳍片101的三个侧面(图中左、右侧面以及顶面)中产生导电沟道。也即，鳍片101位于栅电极之下的部分充当沟道区，源、漏区则分别位于沟道区两侧。
在图1的示例中，FinFET形成于体半导体衬底上，但是FinFET也可以形成于其他形式的衬底如绝缘体上半导体(SOI)衬底上。另外，图1所示的FinFET由于在鳍片101的三个侧面上均能产生沟道，从而也称作3栅FET。例如，通过在鳍片101的顶壁与栅堆叠102之间设置隔离层(例如氮化物等)来形成2栅FET，此时鳍片101的顶壁没有受到栅电极的控制从而不会产生沟道。
尽管FinFET相对于常规金属氧化物半导体场效应晶体管(MOSFET)提供了改进的性能，但是也带来了一些设计挑战。具体来说，常规MOSFET对于器件宽度基本上无限制，而FinFET通常具有相同高度的鳍片。这是因为为了便于鳍片的光刻构图，不同FinFET中鳍片的物理宽度需要保持一致。
换言之，为了控制晶体管的导通电流和截止电流，常规MOSFET提供两个参数：沟道的宽度W和长度L；而FinFET仅提供一个参数：FinFET的长度L，这是因为鳍片的高度是固定的，因此沟道宽度固定。因此，对于给定的晶体管长度L(定义了导通电流与截止电流之比)，来自单个鳍片的导通电流量是固定的。
然而，在高性能集成电路中经常需要具有不同导通电流的晶体管。一种改变导通电流的方式是通过改变鳍片的高度来改变相应器件的驱动能力。由于只改变了垂直方向上的尺寸，从而不会增加布局面积。
但是，目前尚不存在有效改变鳍片高度的手段。因此，需要一种新的半导体制造工艺，使其能够在同一晶片上集成具有不同器件尺寸或鳍片高度的多个半导体器件。
发明内容
本发明的目的是提供一种新的半导体器件结构及其制造方法。根据本发明，能够通过刻蚀停止子层来控制鳍片的不同刻蚀深度，进而形成具有不同尺寸的器件。
根据本发明的一个方面，提供了一种半导体器件，包括：半导体层，其包括多个半导体子层；以及在所述半导体层中接于所述半导体层形成的多个鳍片，其中，至少两个鳍片分别包括不同数目的半导体子层，且具有不同的高度。
优选地，所述多个半导体子层中相邻半导体子层的材料不同，使得相对于彼此具有刻蚀选择性。
进一步优选地，半导体层包括鳍片主体材料子层和刻蚀停止子层的交替堆叠，其中所述鳍片主体材料子层的厚度大于所述刻蚀停止子层的厚度。例如，鳍片主体材料子层包括Si，刻蚀停止子层包括SiGe。
优选的，该半导体器件还包括跨于相应鳍片上形成的栅堆叠。栅堆叠与半导体层之间可以通过隔离层相互隔开。
根据本发明的另一方面，提供了一种制造半导体器件的方法，该方法包括：提供半导体层，其包括多个半导体子层；对所述半导体层进行构图，以在所述半导体层中接于所述半导体层形成多个鳍片，其中，至少两个鳍片通过对不同数目的半导体子层进行构图而形成，且具有不同的高度。
优选地，所述多个半导体子层中相邻半导体子层的材料不同，以使得相对于彼此具有刻蚀选择性。
进一步优选地，半导体层包括鳍片主体材料子层和刻蚀停止子层的交替堆叠，其中鳍片主体材料子层的厚度大于刻蚀停止子层的厚度。例如，鳍片主体材料子层包括Si，刻蚀停止子层包括SiGe。
形成多个鳍片的步骤可以包括：对所述半导体层的一个区域进行构图，利用第一数目的半导体子层形成一个鳍片；以及对所述半导体层的另一个区域进行构图，利用不同于第一数目的第二数目的半导体子层形成另一个鳍片。
该方法还可以包括跨于相应鳍片形成栅堆叠的步骤。优选地，在所述形成栅堆叠的步骤之前，还包括在半导体层上形成隔离层的步骤，使得所述栅堆叠与半导体层之间通过隔离层相互隔开。
如上所述，根据本发明的半导体器件结构及其制造方法，通过将用来构成鳍片的半导体层刻蚀不同的深度，可以形成具有不同高度的鳍片，从而提供具有不同宽度的沟道及不同的器件尺寸，并因此提供具有不同驱动能力的器件。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1中示出了现有的FinFET器件的透视图；
图2示出了根据本发明实施例的半导体器件的示意透视图；
图3-图10示出了根据本发明实施例的半导体器件制造方法的各工艺步骤。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的半导体器件的各种结构图及截面图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
本发明的半导体器件包括由多个半导体子层构成的半导体层，以及在半导体层中接于所述半导体层形成的多个鳍片，其中，至少两个鳍片分别包括不同数目的半导体子层，且具有不同的高度。
优选地，相邻的两个半导体子层的材料不同，使得相对于彼此具有刻蚀选择性。这种结构的作用是，上面的半导体子层的刻蚀能够选择性的停止于下面的半导体子层，即下面的半导体子层构成上面的半导体子层的刻蚀停止层。这样，能够精确控制刻蚀深度，进而精确控制半导体器件的尺寸。
本发明中，在半导体层中可以形成多个鳍片，每个鳍片由一定数目的半导体子层构成。因此，根据构成鳍片的半导体子层的数目的不同，该多个鳍片可以具有不同的高度。当然，根据实际需要，也可以形成为使得某两个或多个鳍片具有相同的高度。
本发明中，由于可以形成具有不同高度的鳍片，从而提供具有不同宽度的沟道，并因此提供具有不同驱动能力的器件。
图2示出了本发明的一示例性半导体器件的示意透视图。
如图2所示，在Si衬底1上形成有半导体层，所述半导体层包括依次设置的半导体子层2、3-1/2、4-1/2、5-1/2。例如，半导体子层2为约2-15nm厚的SiGe(Ge的原子百分比为约5-20％)；半导体子层3-1/2为约20-150nm厚的Si；半导体子层4-1/2为约1-10nm厚的SiGe(Ge的原子百分比为约5-20％)；半导体子层5-1/2为约20-150nm厚的Si。
鳍片通过对这些半导体子层进行构图来形成。具体地，图2左侧所示的鳍片由构图后的半导体子层5-1构成；图2右侧所示的鳍片由构图后的半导体子层3-2、4-2、5-2构成。
优选地，半导体层可以包括相对较厚的鳍片主体材料子层和相对较薄的刻蚀停止子层的交替叠层。例如，在上述实施例中，相对较厚的半导体子层3-1、3-2和5-1、5-2充当鳍片的主体材料子层(例如，在该实施例中为Si)，相对较薄的半导体子层2和4-1、4-2充当针对鳍片主体材料子层的刻蚀停止子层(例如，在该实施例中为SiGe)。这样，通过交替设置鳍片主体材料子层和相应的刻蚀停止子层，对每一鳍片主体材料子层的刻蚀可以精确停止于相应的刻蚀停止子层。从而在对鳍片的构图过程中，可以精确控制主要地确定鳍片高度的主体材料子层的层数。
在图2中，还示出了位于鳍片顶部的硬掩膜层600(可选的包括氧化物层6和氮化物层7，图中未示出具体结构)。本领域技术人员应当理解，可以不存在这种硬掩膜层。
该半导体器件还包括跨于鳍片上的栅堆叠900(可选的包括栅介质层9、功函数调节层10、栅电极层11，图中未示出具体结构)。栅堆叠与半导体层之间通过隔离层8-1/2而相互隔开。如图2所示，每个器件各自的栅堆叠的至少栅电极层和功函数调节层相互隔开，以实现电气上的相互绝缘。此外，每个器件各自的隔离层和栅堆叠的栅介质层可以相互隔开，也可以相连，而不会影响器件的性能。
在本发明中，左侧区域(第一区域)和右侧区域(第二区域)中鳍片的高度不同。在此需要指出的是，在本申请中，鳍片的“高度”是指鳍片的顶面距其底面(即，该鳍片所接于的半导体层的表面)的高度。例如，在图2所示的示例中，第一区域中鳍片的高度为半导体子层5-1的顶面(即，第一区域中鳍片的顶面)距半导体子层4-1的顶面(即，半导体层在第一区域中鳍片之外的区域中的表面)的高度；第二区域中鳍片的高度为半导体子层5-2的顶面(即，第二区域中鳍片的顶面)距半导体子层2的顶面(即，半导体层在第二区域中鳍片之外的区域中的表面)的高度。
在此，所述的“接于”是指鳍片与半导体层之间直接接触，并不存在其他材料层。存在这样一种情况：在半导体层之下另外还存在其他层如衬底时，鳍片可以贯穿整个半导体层(即，利用整个厚度的半导体层来形成该厚度的鳍片)。这时，该鳍片的底面与半导体层的底面相重合。在本公开中，将这种情况也认为是鳍片“接于”半导体层，因为鳍片与半导体层之间并不存在其他材料层。
在本发明中，由于鳍片的底面接于半导体层，因此最终形成的器件可以具有良好的散热性能。
在本发明中，半导体层由多个半导体子层(例如，上述的SiGe和Si的交替叠层)来形成。设置为相邻半导体子层的材料不同，使得相对于彼此具有刻蚀选择性，从而可以对这些半导体子层进行选择性逐层刻蚀。这样，在构图鳍片时，可以精确控制构成器件的半导体子层数目，并因此准确控制所形成的鳍片的高度(即，最终形成器件的沟道宽度)。
图3-图10示出了本发明的半导体器件制造方法的各工艺步骤。
以下，将参照附图3-10，来描述制造图2所示半导体器件的示例方法。在以下，以Si基材料为例进行描述，但是应该理解的是，本发明并不限于Si基材料，而是可以应用于其他各种半导体材料。
如图3所示，在衬底1上外延生长有包括若干半导体子层的半导体层，该半导体层包括依次堆叠的半导体子层2、半导体子层3、半导体子层4和半导体子层5。例如，衬底1为体Si衬底；半导体子层2为约2-15nm厚的SiGe(Ge的原子百分比为约5-20％)；半导体子层3为约20-150nm厚的Si；半导体子层4为约1-10nm厚的SiGe(Ge的原子百分比为约5-20％)；半导体子层5为约20-150nm厚的Si。
然后，在该半导体层上依次形成氧化物(如氧化硅)层6和氮化物(如氮化硅)层7(以后统称为600)。例如，氧化物层约为2-5nm厚，氮化物层约为10-50nm厚。该氧化物层和氮化物层在随后用作硬掩膜600。另外，在氮化物层上形成构图的光刻胶PR。该构图的光刻胶PR位于将要形成鳍片的区域。
接下来，如图4所示，对硬掩膜层600进行构图。具体地，利用构图的光刻胶PR作为掩膜，对氮化物层进行刻蚀如反应离子刻蚀(RIE)。该刻蚀停止于氧化物层。然后，继续对氧化物层进行刻蚀如RIE，该刻蚀停止于Si子层5，从而形成构图后的硬掩膜层600-1和600-2。最后去除光刻胶PR。
接下来，如图5、6所示，利用构图的硬掩膜层600-1和600-2作为掩膜，对半导体层进行构图如RIE，从而在半导体层中形成鳍片。具体地，首先，如图5所示，相对于SiGe子层4选择性刻蚀Si子层5，得到构图后的Si子层5-1和5-2。然后，如图6所示，通过保护层例如光刻胶PR，覆盖左侧区域(“第一区域”)，并继续对右侧区域(“第二区域”)进行构图。具体地，在第二区域，相对于Si子层3选择性刻蚀SiGe子层4，得到构图后的SiGe子层4-2(SiGe子层4留在第一区域中的部分示出为4-1)；相对于SiGe子层2选择性刻蚀Si子层3，得到构图后的Si子层3-2(Si子层3留在第一区域中的部分示出为3-1)。在上面的步骤中，SiGe子层2和4起到刻蚀停止层的作用，使得对于Si子层3、5的刻蚀能够选择性的停止于该SiGe子层，从而可以精确控制刻蚀深度，进而起到控制鳍片高度的作用。
最后，去除保护层PR，得到如图7所示的结构。如图7所示，在第一区域中包括第一鳍片，该第一鳍片由构图后的Si子层5-1构成，且顶部具有硬掩膜层600-1；在第二区域中包括第二鳍片，该第二鳍片由构图后的Si子层5-2、构图后的SiGe子层4-2、构图后的Si子层3-2构成，且顶部具有硬掩膜层600-2。在此需要指出的是，硬掩膜层600-1/2可以在随后的处理中予以去除。
可以看到，在本发明中，相邻半导体子层(Si子层和SiGe子层)各自的材料不同，相对于彼此具有刻蚀选择性，从而在对鳍片进行构图时，可以对半导体子层进行逐层刻蚀，并因此可以精确控制最终形成的鳍片的高度。根据本发明，第一鳍片和第二鳍片分别由不同数目的构图后半导体子层构成，从而第二鳍片和第二鳍片具有不同的高度。
接下来，如图7所示，在半导体层上在鳍片两侧形成隔离层。具体地，首先如图7所示，在整个结构上淀积一层氧化物层8，如高密度等离子(HDP)氧化物(例如SiO2)。该氧化物层8的底部厚，而位于鳍片侧面上的部分薄。然后，如图8所示，对氧化物层8进行各向同性回蚀，以露出鳍片的侧面，从而形成隔离层8-1/2。
然后，如图9所示，横跨鳍片，例如通过淀积形成栅介质层9、功函数调节层10和栅电极层11。例如，栅介质层9为2-4nm厚的高k栅介质，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO等；栅电极层11可以包括多晶硅或金属栅电极，如Ti、Co、Ni、Al、W等。更为优选地，在栅介质层9与栅电极层11之间还夹有功函数调节层10。功函数调节层例如可以包括TiN、TiAlN、TaN、TaAlN、TaC等。
接着，如图10所示，进行构图形成最终的栅堆叠。具体地，可以对栅电极层11、功函数调节层10(以及，可选地对栅介质层9)进行刻蚀如RIE，使得各个栅堆叠之间电气绝缘，从而得到栅堆叠900-1/2。在此之后，可以同常规工艺中一样，制作源/漏区、金属互连等，完成最终的器件。
这样，就得到了根据本发明的半导体器件。该器件的透视图类似于图2中的透视图(图2中没有示出栅堆叠的具体结构)。
可以看到，根据本发明的实施例，对半导体层进行构图，使得在第一区域中半导体层的其余部分相对于鳍片部分下凹一定深度(在此，称为“第一深度”)，在第二区域中半导体层的其余部分相对于鳍片部分下凹一定深度(在此，称为“第二深度”)。通过使得第一区域和第二区域中下凹的深度不同(即，第一深度不等于第二深度)，可以在第一区域和第二区域提供具有不同高度的鳍片，其中鳍片的高度分别对应于第一深度和第二深度。
在本发明的实施例中，虽然半导体层示例性的具有4个半导体子层，但本发明不限制于此。根据实际需要(例如形成更多数目的具有不同高度的鳍片)，也可以设置为具有更多数目的半导体子层。另外，虽然仅示例性的显示了2个鳍片的实施例，但本发明的显然可以适用于更多数目鳍片的情形。此时，只需要按照本发明的制造方法，相应的增加半导体子层的数目和刻蚀工艺即可，在此不再赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。尽管以上分别描述了各个实施例，但是并不意味着这些实施例中的有利特征不能结合使用。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。
Claims (13)
1.一种半导体器件，包括：
半导体层，其包括多个半导体子层；以及
在所述半导体层中接于所述半导体层形成的多个鳍片，
其中，至少两个鳍片分别包括不同数目的半导体子层，且具有不同的高度，
其中，所述半导体子层包括鳍片主体材料子层和刻蚀停止子层的交替堆叠，并且所述至少两个鳍片的底部为鳍片主体材料子层，并且所述半导体层中的刻蚀停止子层与所述鳍片的底部相接。
2.根据权利要求1所述的半导体器件，其中，所述多个半导体子层中相邻半导体子层的材料不同，使得相对于彼此具有刻蚀选择性。
3.根据权利要求1所述的半导体器件，还包括跨于相应鳍片上形成的栅堆叠。
4.根据权利要求1所述的半导体器件，其中，所述鳍片主体材料子层的厚度大于所述刻蚀停止子层的厚度。
5.根据权利要求4所述的半导体器件，其中，所述鳍片主体材料子层包括Si，所述刻蚀停止子层包括SiGe。
6.根据权利要求3所述的半导体器件，所述栅堆叠与半导体层之间通过隔离层相互隔开。
7.一种制造半导体器件的方法，该方法包括：
提供半导体层，其包括多个半导体子层；
对所述半导体层进行构图，以在所述半导体层中接于所述半导体层形成多个鳍片，
其中，至少两个鳍片通过对不同数目的半导体子层进行构图而形成，且具有不同的高度，
其中，所述半导体子层包括鳍片主体材料子层和刻蚀停止子层的交替堆叠，并且所述至少两个鳍片的底部为鳍片主体材料子层，并且所述半导体层中的刻蚀停止子层与所述鳍片的底部相接。
8.根据权利要求7所述的方法，其中，所述多个半导体子层中相邻半导体子层的材料不同，以使得相对于彼此具有刻蚀选择性。
9.根据权利要求7所述的方法，其中，所述鳍片主体材料子层的厚度大于所述刻蚀停止子层的厚度。
10.根据权利要求9所述的方法，其中，所述鳍片主体材料子层包括Si，所述刻蚀停止子层包括SiGe。
11.根据权利要求7所述的方法，所述形成多个鳍片的步骤包括：
对所述半导体层的一个区域进行构图，利用第一数目的半导体子层形成一个鳍片；以及
对所述半导体层的另一个区域进行构图，利用不同于第一数目的第二数目的半导体子层形成另一个鳍片。
12.根据权利要求7所述的方法，还包括：
跨于相应鳍片形成栅堆叠的步骤。
13.根据权利要求12所述的方法，在所述形成栅堆叠的步骤之前，还包括在半导体层上形成隔离层的步骤，使得所述栅堆叠与半导体层之间通过隔离层相互隔开。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110265073.XA CN103000686B (zh) | 2011-09-08 | 2011-09-08 | 半导体器件及其制造方法 |
| PCT/CN2011/082399 WO2013033952A1 (zh) | 2011-09-08 | 2011-11-18 | 半导体器件及其制造方法 |
| US13/503,693 US8729611B2 (en) | 2011-09-08 | 2011-11-18 | Semiconductor device having a plurality of fins with different heights and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110265073.XA CN103000686B (zh) | 2011-09-08 | 2011-09-08 | 半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103000686A CN103000686A (zh) | 2013-03-27 |
| CN103000686B true CN103000686B (zh) | 2016-02-24 |
Family
ID=47831465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110265073.XA Active CN103000686B (zh) | 2011-09-08 | 2011-09-08 | 半导体器件及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103000686B (zh) |
| WO (1) | WO2013033952A1 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9356046B2 (en) * | 2013-11-22 | 2016-05-31 | Globalfoundries Inc. | Structure and method for forming CMOS with NFET and PFET having different channel materials |
| US9412818B2 (en) * | 2013-12-09 | 2016-08-09 | Qualcomm Incorporated | System and method of manufacturing a fin field-effect transistor having multiple fin heights |
| KR102449901B1 (ko) * | 2015-06-23 | 2022-09-30 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
| US9722079B2 (en) * | 2015-10-15 | 2017-08-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin-type field effect transistor structure and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1770470A (zh) * | 2004-09-25 | 2006-05-10 | 三星电子株式会社 | 具有应变的硅沟道的场效应晶体管及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098477B2 (en) * | 2004-04-23 | 2006-08-29 | International Business Machines Corporation | Structure and method of manufacturing a finFET device having stacked fins |
| US7691690B2 (en) * | 2007-01-12 | 2010-04-06 | International Business Machines Corporation | Methods for forming dual fully silicided gates over fins of FinFet devices |
| US7612405B2 (en) * | 2007-03-06 | 2009-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication of FinFETs with multiple fin heights |
| US7560785B2 (en) * | 2007-04-27 | 2009-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having multiple fin heights |
-
2011
- 2011-09-08 CN CN201110265073.XA patent/CN103000686B/zh active Active
- 2011-11-18 WO PCT/CN2011/082399 patent/WO2013033952A1/zh active Application Filing
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1770470A (zh) * | 2004-09-25 | 2006-05-10 | 三星电子株式会社 | 具有应变的硅沟道的场效应晶体管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013033952A1 (zh) | 2013-03-14 |
| CN103000686A (zh) | 2013-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |