JP2014183209A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】エアギャップを形成した後の熱処理による変形を抑えられる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置は、半導体基板上に互いに間隔をあけて配列される複数のワードラインと、前記配列の端部に前記ワードラインとの間に間隔をあけて設けられる選択トランジスタとを備えるメモリセルと、前記ワードラインの前記配列方向における幅寸法よりも大きく構成され、前記ワードラインの端部と前記選択トランジスタとの間に設けられたダミーゲート電極と、前記ワードライン、前記ダミーゲート電極、及び前記選択トランジスタを含む領域の上方と、隣接する各ワードライン、前記ダミーゲート電極、及び前記選択トランジスタの間と、に設けられ、隣接する前記ワードライン間に空洞を有する層間絶縁膜と、を備えることを特徴とする。
【選択図】図１
【解決手段】実施形態にかかる半導体装置は、半導体基板上に互いに間隔をあけて配列される複数のワードラインと、前記配列の端部に前記ワードラインとの間に間隔をあけて設けられる選択トランジスタとを備えるメモリセルと、前記ワードラインの前記配列方向における幅寸法よりも大きく構成され、前記ワードラインの端部と前記選択トランジスタとの間に設けられたダミーゲート電極と、前記ワードライン、前記ダミーゲート電極、及び前記選択トランジスタを含む領域の上方と、隣接する各ワードライン、前記ダミーゲート電極、及び前記選択トランジスタの間と、に設けられ、隣接する前記ワードライン間に空洞を有する層間絶縁膜と、を備えることを特徴とする。
【選択図】図１
Description
本発明の実施形態は、半導体装置及び半導体装置の製造方法に関し、例えばＮＡＮＤ型フラッシュメモリに関するものである。
半導体装置において、互いに間隔をあけて設けられた複数のワードライン間を酸化膜または窒化膜により埋め込む不揮発性半導体記憶装置が知られている。この種の半導体装置では、素子の微細化に伴いワードライン間の距離が小さくなり、隣接するワードラインの浮遊ゲート電極間や浮遊ゲートと拡散層間に発生する寄生容量により書き込み速度が低下する。このため、ワードライン上及びワードライン間に埋め込み性の低い酸化膜を堆積し、隣接する浮遊ゲート電極間にエアギャップ（空洞）を設けることで寄生容量を抑える手法が提案されている。
エアギャップを有する半導体装置は機械的強度が低下することにより、外力や各材料がもつ内部応力により変形しやすい。エアギャップを形成する埋め込み性の低い酸化膜は、熱処理により体積収縮する傾向があり、エアギャップ形成後の熱工程において、エアギャップ膜の体積収縮によりワードラインが変形する不良が発生している。ワードラインの変形不良は、隣接するワードライン間の距離が減少することによるワードライン間リークや、エアギャップ形状の変形に起因したクラック発生の原因となる。
実施形態にかかる半導体装置は、半導体基板上に互いに間隔をあけて配列される複数のワードラインと、前記配列の端部に前記ワードラインとの間に間隔をあけて設けられる選択トランジスタとを備えるメモリセルと、前記ワードラインの前記配列方向における幅寸法よりも大きく構成され、前記ワードラインの端部と前記選択トランジスタとの間に設けられたダミーゲート電極と、前記ワードライン、前記ダミーゲート電極、及び前記選択トランジスタを含む領域の上方と、隣接する各ワードライン、前記ダミーゲート電極、及び前記選択トランジスタの間と、に設けられ、隣接する前記ワードライン間に空洞を有する層間絶縁膜と、を備えることを特徴とする。
［第１実施形態］
以下、第１実施形態かかる半導体装置及び半導体装置の製造方法について、図１乃至図６を参照して説明する。各図において説明のため、適宜構成を拡大、縮小または省略して示している。
以下、第１実施形態かかる半導体装置及び半導体装置の製造方法について、図１乃至図６を参照して説明する。各図において説明のため、適宜構成を拡大、縮小または省略して示している。
図１は半導体装置の一例としてのＮＡＮＤ型フラッシュメモリ１の一部を示す断面図であり、メモリセルアレイ領域を示している。ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ領域と、メモリセルアレイ領域に対して書き込み、読み出し、及び消去を行うための周辺回路が形成される周辺回路領域を備える。メモリセルアレイ領域は、複数のメモリセル１０を有する。
なお、図１は並列するワードライン１２から成るＮＡＮＤストリングス、ワードライン１２の並列の端部に設けられたダミーゲート電極１４及び選択トランジスタ１３、隣接する選択トランジスタ間に設けられたコンタクトホール３６を示している。またメモリセル１０は複数配列されている。
図１に示すように、ＮＡＮＤ型フラッシュメモリ１のメモリセル１０において、半導体基板１１上には、所定間隔をあけて配列された複数のワードライン１２と、配列の端部に設けられた選択トランジスタ１３とが設けられている。
メモリセル１０の両端部において、選択トランジスタ１３と複数のワードライン１２のうち端部のワードライン１２との間には、ワードライン１２よりも幅広で機械的強度の高いダミーゲート電極１４がそれぞれ一本ずつ設けられている。
複数のワードライン１２、選択トランジスタ１３、及びダミーゲート電極１４は、何れも、半導体基板１１に形成された積層ゲート構造１５を備えている。積層ゲート構造１５は、半導体基板１１上に、シリコン酸化膜からなるトンネル酸化膜２１（第１の絶縁膜）、ポリシリコン膜からなる浮遊ゲート電極２２、インターポリ絶縁膜２３（第２の絶縁膜）、及び制御ゲート電極２４、ワードライン１２をドライエッチングにより形成する際にマスクとして使用されるマスク層２５が順に積層されて構成されている。
制御ゲート電極２４は、ポリシリコン２４ａと導電性材料２４ｂの積層構造から成り、導電性材料として、Ｗ、Ｎｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなどの金属およびこれらの窒化膜、シリサイド膜、あるいはそれらの積層構造を用いることができる。
マスク層２５として、シリコン、Ａｌ、Ｔｉなどの窒化膜、酸化膜、あるいはそれらの積層膜を用いることができる。
複数のワードライン１２、選択トランジスタ１３、及びダミーゲート電極１４の積層ゲート構造１５を含むメモリセル１０の上方及び隣接する積層ゲート構造１５間には、シリコン酸化膜からなる層間絶縁膜３１が堆積されている。
シリコン酸化膜は例えば埋め込み性の低い堆積方法であるプラズマＣＶＤ法により形成されるため、隣接する複数のワードライン１２、選択トランジスタ１３、ダミーゲート電極１４の間にはエアギャップ３１ａ（空洞）が形成されている。このエアギャップ３１ａにより隣接するワードライン１２の浮遊ゲート電極２２間の絶縁が確保される。なお、エアギャップ３１ａは層間絶縁膜３１に完全に囲まれていない場合も含まれる。また、選択トランジスタ１３とダミーゲート電極１４の間にはエアギャップ３１ａが形成されない場合もある。
選択トランジスタ１３の側壁部にはシリコン酸化膜からなるスペーサ酸化膜３３が形成されている。さらに層間絶縁膜３１上およびスペーサ酸化膜３３上を覆うようにシリコン窒化膜からなるライナ層３４が堆積形成されている。
隣接する選択トランジスタ１３間にはコンタクトホール３６が設けられている。ライナ層３４上にはシリコン酸化膜から成る第２の層間絶縁膜３５が堆積形成され、層間絶縁膜３５内にコンタクトホール３６と接続する配線溝３７が設けられている。コンタクトホール３６および配線溝３７内には導電性材料３８が成膜されている。導電性材料３８としては、Ｗ、Ｎｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなどの金属およびこれらの窒化膜、シリサイド膜、あるいはそれらの積層構造を用いることができる。
図１に示すように、ワードライン１２の並列方向における幅寸法をＷ１とすると、ダミーゲート電極１４の幅寸法Ｗ２は、各ワードライン１２の幅寸法Ｗ１よりも大きく、選択トランジスタ１３の幅寸法Ｗ３よりも小さく設定されている。ダミーゲート電極１４の幅寸法Ｗ２はワードライン１２の配列のピッチＰ１以上であって、選択トランジスタ１３の幅寸法Ｗ３の１／２以下に設定される。ダミーゲート電極１４と選択トランジスタ１３との間の間隔ｄ２は、ワードライン１２の配列のピッチＰ１以下である。
以下、半導体装置１の製造方法について図２を参照して説明する。図２は図１の左半分のみを示した。まず、図２の＜ＳＴ１＞に示すようにワードライン１２を形成する。ワードライン１２の加工工程は、まず一般的なＮＡＮＤ型フラッシュメモリ１の製造工程により半導体基板１１上にシリコン酸化膜からなるトンネル酸化膜２１、ポリシリコン膜からなる浮遊ゲート電極２２を形成する。図２の方向とは垂直な方向（ビット線方向）に沿って所定間隔を空けて浮遊ゲート電極２２、トンネル酸化膜２１、及び半導体基板１１を除去して溝を形成する。この溝にシリコン酸化膜を所定の高さまで埋め込んで素子分離領域（図示せず）を形成する。浮遊ゲート電極２２及び素子分離領域を覆うようにインターポリ絶縁膜２３を形成し、インターポリ絶縁膜２３上に制御ゲート電極２４、およびマスク層２５を積層する。ＲＩＥ（反応性イオンエッチング）処理によって所定のピッチＰ１で並列する所定幅Ｗ１のワードライン１２と、ワードライン１２の端部に隣接してダミーゲート電極１４と選択トランジスタ１３が形成される領域Ａ１を残す。以上により所定間隔で並列する複数のワードライン１２が形成及び加工される。
次に図２の＜ＳＴ２＞に示すように、ＲＩＥ（反応性イオンエッチング）処理によって、端部のワードライン１２の隣に所定間隔ｄ１をあけて配される所定幅Ｗ２のダミーゲート電極１４と、このダミーゲート電極１４の隣に所定間隔ｄ２をあけて配される所定幅Ｗ３の選択トランジスタ１３を残して、領域Ａ１の一部を除去することで、ダミーゲート電極１４と選択トランジスタ１３を加工する。すなわち、ワードライン１２を加工した後、選択トランジスタ１３の加工と同時にダミーゲート電極１４を形成する。
なお、上記＜ＳＴ１＞、＜ＳＴ２＞の手順に代えて、ワードライン１２を加工する際のエッチング処理で、端部のワードライン１２とダミーゲート電極１４との間の部分及びダミーゲート電極１４と選択トランジスタ１３の間の部分を除去することで、ワードライン１２の加工と同時にダミーゲート電極１４を形成することも可能である。すなわち、ワードライン１２の加工と同時にダミーゲート電極１４を形成した後、選択トランジスタ１３を加工する。あるいは、ワードライン１２、ダミーゲート電極１４、及び選択トランジスタ１３を同時に形成してもよい。
次に、＜ＳＴ３＞に示すように、例えばプラズマＣＶＤ法によりワードライン１２、ダミーゲート電極１４、及び選択トランジスタ１３を含む領域上にシリコン酸化膜を堆積して層間絶縁膜３１を形成する。層間絶縁膜３１はワードライン１２、ダミーゲート電極１４、及び選択トランジスタ１３の上部を覆うとともに、隣接する各ワードライン１２、ダミーゲート電極１４、選択トランジスタ１３の積層ゲート構造１５の間に埋め込まれる。なお、プラズマＣＶＤ法は埋め込み性が良くない堆積方法であるため、一部の領域が埋め込まれない。このため、その部分がエアギャップ３１ａとなり、隣接する積層ゲート構造１５間にエアギャップ３１ａが形成されることとなる。
続いて＜ＳＴ４＞に示すように、隣接するメモリセル１０の選択トランジスタ１３間の層間絶縁膜３１の１部をＲＩＥ処理によって除去しスペーサ絶縁膜３３を形成する。さらに、例えばプラズマＣＶＤ法によりライナ層３４および第２の層間絶縁膜３５を順次成膜する。
＜ＳＴ５＞に示すように、ＲＩＥ処理により第２の層間絶縁膜３５内にコンタクトホール３６および配線溝３７を形成する。コンタクトホール３６および配線溝３７内に導電性材料３８を成膜し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により配線溝３７以外の第２の層間絶縁膜３５上の導電性材料３８を除去することによって図１の構造を形成する。
上記半導体装置の製造工程において複数の熱処理工程が存在する。例えば、ライナ層３４成膜後には注入した不純物の活性化と拡散、注入に伴うウエハ結晶構造の損傷修復の目的でアニール処理を行う。このとき、層間絶縁膜３１は例えば９５０℃程度の高温となる。
図３に層間絶縁膜３１を構成するシリコン酸化膜の、温度と体積収縮率との関係を示す。図３に示すように、アニール処理時には９５０°程度の高温になることにより層間絶縁膜３１は熱の影響で約３％体積収縮する。
図４は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１と、比較例としてダミーゲート電極１４を形成しない構造のＮＡＮＤ型フラッシュメモリ１００について、ライナ層３４成膜後のアニール工程における変形の様子を示す説明図である。図４に示すように、層間絶縁膜３１が体積収縮すると、矢印で示すようにワードライン１２の配列の端部においてはメモリセル１０の中央に向かう力が作用する。微細なワードライン１２は幅寸法が小さく、ワードライン１２間にエアギャップ３１ａが形成された構造では、機械的強度が低いため、この体積収縮に伴う力によって変形しやすい。ダミーゲート電極１４を形成しない構造のＮＡＮＤ型フラッシュメモリ１００においては、選択ゲート１３と隣接する端部のワードライン１２は、ＮＡＮＤストリングス中央付近のワードライン１２と比べ、構造の非対称性が大きいため応力集中しやすく、層間絶縁膜３１の体積収縮に伴う変形量が大きい。したがって、熱処理時の体積収縮の影響でワードライン１２がメモリセル１０の中央にむかってよれるように変形することになる。本実施形態に係るＮＡＮＤ型フラッシュメモリ１においては、ワードライン１２と選択ゲート１３の間に、ワードライン１２の幅よりも大きく選択ゲート１３の幅よりも小さい幅を持つダミーゲート電極１４を形成することにより、構造の非対称性が低下し、応力集中が緩和されることによって、ワードライン１２の変形が抑制されることになる。
図５はダミーゲート電極１４を形成した本実施形態と、比較例としてダミーゲート電極１４を形成しない構造のＮＡＮＤ型フラッシュメモリ１００と、他の実施形態としてダミーゲート電極１４を２本並列配置した構造のＮＡＮＤ型フラッシュメモリ２におけるワードライン１２の変形量を示す。図５に示すように、ダミーゲート電極１４が設けられたＮＡＮＤ型フラッシュメモリ１、２は、ダミーゲート電極１４を設けない構造のＮＡＮＤ型フラッシュメモリ１００と比べてワードライン１２の変形量を低減することができる。
本実施形態に係るＮＡＮＤ型フラッシュメモリ１と、ダミーゲート電極１４を形成しない構造のＮＡＮＤ型フラッシュメモリ１００について、ＣＭＰにより配線溝３７以外の第２の層間絶縁膜３５上の導電性材料３８を除去する工程後の断面形状を、走査型電子顕微鏡を用いて観察した結果、ダミーゲート電極１４を形成しない構造のＮＡＮＤ型フラッシュメモリ１００においては、変形したエアギャップ３１ａ上にＣＭＰによる外力が加わることにより、エアギャップ３１ａの先端から上層に向かってクラックの発生が観察された。一方、本実施形態に係るＮＡＮＤ型フラッシュメモリ１においては、エアギャップ３１ａの先端を起点とするクラックの発生は観察されなかった。
図６に、ダミーゲート電極１４を配置したＮＡＮＤ型フラッシュメモリに１おけるワードライン１２およびダミーゲート電極１４の変形量のダミーゲート電極１４の幅依存性を示した。ダミーゲート電極１４の幅が細い場合には、ダミーゲート電極１４と選択ゲート１３との構造の非対称性が大きいため、ダミーゲート電極１４自身が大きく変形する。この場合もダミーゲート電極１４の変形によりワードライン１２との距離が減少することによるワードライン間リークや、エアギャップの変形に起因したクラック発生の原因となる。一方、ダミーゲート電極１４の幅が太くなり、選択ゲート１３の幅に近づくと、ワードライン１２とダミーゲート電極１４との構造の非対称性が大きくなり、ダミーゲート電極１４が構造の非対称性を抑制する効果が低減し、ワードライン１２の変形量が増加する。図６に一例を示したように、ダミーゲート電極１４の幅は、ワードライン１２の配列のピッチＰ１以上であって、選択トランジスタ１３の幅寸法Ｗ３の１／２以下に設定されるのが望ましい。
本実施形態にかかる半導体装置１及び半導体装置１の製造方法によれば、メモリセル領域の端部に幅広のダミーゲート電極１４を設けることによって、メモリセル１０の端部における機械的強度を向上し、エアギャップ３１ａ形成後の熱工程における体積収縮に起因する変形が抑えられる。すなわち、本実施形態ではメモリセル１０端部において中央に向かう力を幅広で機械的強度の高いダミーゲート電極１４で受けることができるため、体積収縮によるワードライン１２の変形を抑えることが可能となる。
また、ダミーゲート電極１４はワードライン１２や選択トランジスタ１３と同様に構成された積層構造であるため、ワードライン１２や選択トランジスタ１３の加工処理の際に同時に形成でき、製造工程が単純である。
なお、上記実施形態ではメモリセル１０の両端部において、選択トランジスタ１３とワードライン１２との間に一本のダミーゲート電極１４を配した例を示したが、これに限られるものではなく、両端部にそれぞれ複数のダミーゲート電極１４を形成してもよい。
例えば他の実施形態として図７に示すＮＡＮＤ型フラッシュメモリ２では、メモリセル１０の端部において選択トランジスタ１３とワードライン１２との間に２本のダミーゲート電極１４が設けられている。この実施形態によれば、図５に示すように、ワードライン１２のよれ等の変形をより小さく抑えられる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２…ＮＡＮＤ型フラッシュメモリ、１０…メモリセル、１１…半導体基板、１２…ワードライン、１３…選択トランジスタ、１４…ダミーゲート電極、１５…積層ゲート構造、２１…トンネル絶縁膜（第１の絶縁膜）、２２…浮遊ゲート電極、２３…インターポリ絶縁膜（第２の絶縁膜）、２４…制御ゲート電極、２５…マスク層、３１…層間絶縁膜、３１ａ…エアギャップ、３３…スペーサ酸化膜、３４…ライナ層、３５…第２の層間絶縁膜、３６…コンタクトホール、３７…配線溝、３８…導電体材料。
Claims (5)
- 半導体基板上に互いに間隔をあけて配列される複数のワードラインと、前記配列の端部に前記ワードラインとの間に間隔をあけて設けられる選択トランジスタとを備えるメモリセルと、
前記ワードラインの前記配列方向における幅寸法よりも大きく構成され、前記ワードラインの端部と前記選択トランジスタとの間に設けられたダミーゲート電極と、
前記ワードライン、前記ダミーゲート電極、及び前記選択トランジスタを含む領域の上方と、隣接する各ワードライン、前記ダミーゲート電極、及び前記選択トランジスタの間と、に設けられ、隣接する前記ワードライン間に空洞を有する層間絶縁膜と、を備えることを特徴とする半導体装置。 - 前記ダミーゲート電極の幅寸法は前記選択トランジスタの幅寸法よりも小さいことを特徴とする請求項１記載の半導体装置。
- 前記ダミーゲート電極の幅寸法は前記ワードラインの前記配列方向におけるピッチ以上で、且つ前記選択トランジスタの幅寸法の１／２以下であることを特徴とする請求項１または２記載の半導体装置。
- 複数の前記ワードライン、前記選択トランジスタ、及び前記ダミーゲート電極は、第１の絶縁膜と、浮遊ゲート電極と、第２の絶縁膜と、制御電極とを積層してそれぞれ備え、
前記ワードラインまたは前記選択トランジスタを加工するエッチング処理によって前記ダミーゲート電極が加工されることを特徴とする請求項１乃至３のいずれか記載の半導体装置。 - 半導体基板上に、第１の絶縁膜と、浮遊電極層と、第２の絶縁膜と、制御電極層を積層して備える積層ゲート構造を形成すること、
前記積層ゲート構造のエッチング処理によって、半導体基板上に互いに間隔をあけて配列される複数のワードラインを加工すること、
前記積層ゲート構造のエッチング処理によって、前記配列の端部に設けられる選択トランジスタを加工すること、
前記ワードラインまたは前記選択トランジスタの加工時に、前記配列の端部の前記ワードラインと前記選択トランジスタとの間に、前記ワードラインの前記配列方向における幅寸法よりも大きく構成されたダミーゲート電極を形成すること、
を備えることを特徴とする半導体装置の製造方法。
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