TWI737282B

TWI737282B - 半導體元件及其製造方法

Info

Publication number: TWI737282B
Application number: TW109114255A
Authority: TW
Inventors: 張立鵬; 張三榮
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2020-04-29
Filing date: 2020-04-29
Publication date: 2021-08-21
Also published as: TW202141700A

Abstract

本揭露提供一種半導體元件及其製造方法。半導體元件具有記憶胞元區與週邊電路區。記憶胞元區內設置有位於基底中的第一場效電晶體與位於基底上且電性連接於第一場效電晶體的電容結構。電容結構的支撐層更延伸至週邊電路區。週邊電路區內設置有位於基底上的第二場效電晶體、位於第二場效電晶體上且被支撐層覆蓋的層間介電層、以及貫穿支撐層與層間介電層的導電通孔。支撐層具有第一開口，且層間介電層具有第二開口。第一開口與第二開口相互連通，而共同形成空氣間隙。此空氣間隙位於導電通孔的側邊。

Description

半導體元件及其製造方法

本揭露是有關於一種半導體元件及其製造方法，且特別是有關於一種具有記憶體胞元區與週邊電路區的半導體元件及其製造方法。

動態隨機存取記憶體(dynamic random access memory，DRAM)是一種廣泛應用的可讀寫揮發性半導體記憶體。一般而言，DRAM積體電路包括具有多個記憶體元件的記憶體胞元區，且包括用以控制記憶體元件的週邊電路區。記憶體元件不僅包括形成於基底中或基底上的場效電晶體，更包括形成於場效電晶體上方的儲存電容。基於記憶體胞元區與週邊電路區上的結構具有不同的高度，同時在記憶體胞元區與週邊電路區形成導電通孔(conductive via)時，週邊電路區的導電通孔通常具有更高的高度。如此一來，在週邊電路區造成更大的電容電阻延遲(RC delay)，而導致DRAM積體電路的操作速度受到影響。

本揭露的一態樣提供一種半導體元件，包括記憶胞元區與週邊電路區，且能夠具有更佳的操作速度。

本揭露的另一態樣提供上述半導體元件的製造方法。

本揭露的一個態樣提供一種半導體元件。半導體元件具有記憶胞元區與週邊電路區，且包括：第一場效電晶體，設置於基底中且位於所述記憶胞元區內；第二場效電晶體，設置於基底上且位於所述週邊電路區內；電容結構，設置於所述基底上並位於所述記憶胞元區內，其中所述電容結構電性連接於所述第一場效電晶體，且所述電容結構的支撐層延伸至所述週邊電路區中；層間介電層，設置於所述第二場效電晶體上且位於所述週邊電路區中，其中所述支撐層覆蓋所述層間介電層的頂面，所述支撐層具有第一開口，所述層間介電層具有第二開口，且所述第一開口連通於所述第二開口而共同形成空氣間隙；以及導電通孔，設置於週邊電路區內且貫穿所述支撐層與所述層間介電層，其中所述空氣間隙位於所述導電通孔的側邊。

在一些實施例中，所述第一開口的寬度小於或等於所述第二開口的寬度。

在一些實施例中，所述導電通孔藉由所述支撐層的一部分與所述層間介電層的一部分而與所述空氣間隙間隔開。

在一些實施例中，半導體元件更包括額外層間介電層，覆蓋所述支撐層。

在一些實施例中，所述額外層間介電層至少部分地填入所述支撐層的所述第一開口，且所述第一開口為所述支撐層的不連續處。

本揭露的另一態樣提供一種半導體元件的製造方法，包括：在基底的記憶胞元區內形成第一場效電晶體；在所述基底的週邊電路區上形成第二場效電晶體；在所述基底上依序形成層間介電層與支撐層，其中所述層間介電層與所述支撐層延伸於所述記憶胞元區內與所述週邊電路區內；移除所述支撐層的位於所述週邊電路區中的一部分，而在所述支撐層中形成第一開口；移除所述層間介電層的位於所述週邊電路區中的一部分，而在所述層間介電層中形成第二開口，其中所述第二開口連通於所述第一開口；以及形成貫穿所述支撐層與所述層間介電層的導電通孔，其中所述導電通孔位於所述週邊電路區中且位於所述第一開口與所述第二開口的側邊。

在一些實施例中，形成所述第一開口的方法包括非等向性蝕刻製程，且形成所述第二開口的方法包括等向性蝕刻製程。

在一些實施例中，所述非等向性蝕刻製程停止於暴露出所述層間介電層時。

在一些實施例中，所述非等向性蝕刻製程更移除所述層間介電層的一部分，而在所述層間介電層中形成穿孔。此外，在所述等向性蝕刻製程期間由所述穿孔往外移除所述層間介電層的一部分，而形成所述第二開口。

在一些實施例中，藉由非等向性蝕刻製程形成所述第一開口與所述第二開口。

基於上述，本揭露的半導體元件具有記憶胞元區與週邊電路區。記憶胞元區內設置有形成於基底中的第一場效電晶體與設置於基底上並電性連接於第一場效電晶體的電容結構。另一方面，週邊電路區內設置有形成於基底上的第二場效電晶體。電容結構中的支撐層延伸至週邊電路區中，而位於第二場效電晶體上。如此一來，形成於週邊電路區中的導電通孔需穿過支撐層才能連接於第二場效電晶體。因此，上述的導電通孔具有較高的高度。設置於相鄰導電通孔之間的空氣間隙可降低導電通孔之間的電容，故可減少上述導電通孔之間的電容電阻延遲(RC delay)。因此，可提高半導體元件的操作速度。

10:半導體元件

100:基底

AG:空氣間隙

BE、TE1、TE2、TE3:電極層

BL:位元線

C:電容結構

CA:頂蓋層

CD:介電層

CL:覆蓋層

CP1、CP2:導電插塞

CR:記憶胞元區

CV1、CV2:導電通孔

DL0:介電層

DL1、DL2、DL3、DL4:層間介電層

ES:蝕刻停止層

GD1、GD2:閘介電層

GE1、GE2:閘電極

GS1、GS2:閘極結構

H1、H2:高度

IS:絕緣層

MC:記憶胞元

P1、P2、P3、P4:開口

PR:週邊電路區

RS、RS1:內連線結構

S/D:摻雜區

S100、S102、S104、S106、S108、S110、S112、S114、S116、S118、S120、S122:步驟

SP:間隙壁

SP1、SP2:支撐層

T1、T2:場效電晶體

TH、TH1:穿孔

TI:隔離結構

WP1、WP2:寬度

圖1是依照本揭露的一些實施例的半導體元件的製造方法的流程圖。

圖2A至圖2O是圖1所示的製造方法期間各階段的結構的剖視示意圖。

圖3A至圖3D是位於週邊電路區內的一些內連線結構與空氣間隙的平面示意圖。

圖4A至圖4C是根據本揭露的另一些實施例的空氣間隙的形成期間各階段的結構的剖視示意圖。

圖1是依照本揭露的一些實施例的半導體元件的製造方法的流程圖。圖2A至圖2O是圖1所示的製造方法期間各階段的結構的剖視示意圖。

在一些實施例中，上述的半導體元件包括記憶體積體電路。舉例而言，記憶體積體電路可為動態隨機存取記憶體(dynamic random access memory，DRAM)積體電路。根據一些實施例，上述半導體元件的製造方法包括以下步驟。

請參照圖1與圖2A，進行步驟S100，以在基底100的記憶胞元區CR中形成包括場效電晶體T1的構件，且在基底100的週邊電路區PR中形成包括場效電晶體T2的構件。基底100可為半導體晶圓，例如是矽晶圓。基底100的週邊電路區PR可位於記憶胞元區CR的周圍。在下文中，以簡潔起見，形成於基底100的記憶胞元區CR上方的構件簡稱為位於記憶胞元區CR中。相似地，形成於基底100的週邊電路區PR上方的構件簡稱為位於週邊電路區PR中。在一些實施例中，位於記憶胞元區CR內的場效電晶體T1為埋入式場效電晶體。在此些實施例中，場效電晶體T1的閘極結構GS1設置於基底100的表面之凹陷中，且作為場效電晶體T1的閘極。閘極結構GS1可包括閘電極GE1以及覆蓋閘電極GE1的側壁與底面的閘介電層GD1。形成於基底中100中且位於閘極結構GS1相對兩側的摻雜區S/D可作為場效電晶體T1的汲極與源極。在一些實施例中，相鄰場效電晶體T1可共用其兩者之間的摻雜區S/D，而此摻雜區S/D可作為共汲極或共源極。基底100中的隔離結構TI之一部分可定義出各場效電晶體T1的主動區。在相鄰場效電晶體T1共用兩者之間的摻雜區S/D之實施例中，隔離結構TI可不延伸至此兩場效電晶體T1之間。在一些實施例中，形成於基底100上的多個導電插塞CP1可將各場效電晶體T1的兩摻雜區S/D分別電性連接至位元線BL以及在後續步驟中所形成的電容結構(如圖2M所示的電容結構C)。導電插塞CP1可形成於介電層DL0中，且縱向地貫穿介電層DL0。此外，在一些實施例中，位元線BL可橫向地延伸於介電層DL0中。在此些實施例中，連接於位元線BL的導電插塞CP1之高度可小於其他導電插塞CP1的高度。此外，介電層DL0可為包含多層介電材料層的堆疊結構。

另一方面，在一些實施例中，位於週邊電路區PR內的場效電晶體T2之閘極結構GS2可形成於基底100上。閘極結構GS2包括閘介電層GD2與設置於閘介電層GD2上的閘電極GE2。在一些實施例中，閘極結構GS2更包括位於閘電極GE2上方的頂蓋層CA，且包括覆蓋閘電極GE2與頂蓋層CA的側壁的至少一間隙壁SP(例如是兩層間隙壁SP)。形成於基底100中且位於閘極結構GS2相對兩側的摻雜區(未繪示)可作為場效電晶體T2的汲極與源極。此外，隔離結構TI之位於週邊電路區PR的一部分可定義出各場效電晶體T2的主動區。在一些實施例中，至少在基底100的週邊電路區PR上形成有蝕刻停止層ES。蝕刻停止層ES覆蓋基底100的表面，且覆蓋間隙壁SP的縱向表面，但可能不覆蓋間隙壁SP與閘極結構GS2的頂面。此外，介電層DL0可延伸至基底100的週邊電路區PR上，而使閘極結構GS2埋入於週邊電路區PR內的介電層DL0中。在形成有蝕刻停止層ES的實施例中，介電層DL0可覆蓋蝕刻停止層ES。導電插塞CP2可縱向地貫穿介電層DL0(或介電層DL0與蝕刻停止層ES)，而電性連接於場效電晶體T2的汲極與源極(未繪示)。再者，橫向地延伸於介電層DL0上的內連線結構RS可電性連接於導電插塞CP2，而可對場效電晶體T2作繞線。

在一些實施例中，隨後可在基底100上形成覆蓋層CL。覆蓋層CL延伸於記憶胞元區CR與週邊電路區PR中，且可由絕緣材料構成。在一些實施例中，覆蓋層CL實質上共形地覆蓋介電層DL0與形成於介電層DL0上方的內連線結構RS。

請參照圖1與圖2B，進行步驟S102，以在目前的結構上形成層間介電層DL1。層間介電層DL1延伸於記憶胞元區CR與週邊電路區PR中。在一些實施例中，形成層間介電層DL1的過程中包括進行平坦化製程，以使層間介電層DL1的在記憶胞元區CR內的部分之頂面實質上共面於層間介電層DL1的在週邊電路區PR內的另一部分之頂面。

請參照圖1與圖2C，進行步驟S104，以在層間介電層 DL1上形成支撐層SP1。支撐層SP1的位於記憶胞元區CR中的部分在後續步驟中可經圖案化，而可作為後續所形成的電容結構(如圖2M所示的電容結構C)的支架另一方面，支撐層SP1的位於週邊電路區PR內的部分具有開口P1。開口P1為後續步驟中完成的空氣間隙(如圖2F所示的空氣間隙AG)之一部分。在一些實施例中，開口P1可位於相鄰的內連線結構RS之間。形成支撐層SP1的方法可包括先在層間介電層DL1上方形成全面毯覆的材料層(未繪示)。隨後，藉由微影製程與蝕刻製程(例如是非等向性蝕刻製程)圖案化此材料層，而形成支撐層SP1。在特定實施例中，支撐層SP1的材料對於層間介電層DL1的材料具有足夠的蝕刻選擇比，而使層間介電層DL1可在形成支撐層SP1的過程中作為蝕刻停止層。舉例而言，支撐層SP1與層間介電層DL1的其中一者可由氧化矽構成，而另一者可由氮化矽構成。

請參照圖1與圖2D，進行步驟S106，以對層間介電層DL1的位於週邊電路區PR中的部分進行等向性蝕刻製程。在進行此等向性蝕刻製程之前，可形成覆蓋記憶胞元區CR而暴露出週邊電路區PR的遮罩圖案(未繪示，例如是光阻圖案)。在此等向性蝕刻製程期間，蝕刻劑(未繪示)可由層間介電層DL1的被支撐層SP1暴露出的表面而等向性地蝕刻層間介電層DL1，以在層間介電層DL1中形成開口P2。換言之，支撐層SP1在此等向性蝕刻製程期間可作為蝕刻遮罩。在一些實施例中，開口P2貫穿層間介電層DL1，而暴露出下方的構件(例如是覆蓋層CL)。基於等向性蝕刻的特性，層間介電層DL1的開口P2之寬度WP2可大於支撐層SP1的開口P1之寬度WP1。在特定實施例中，開口P2的側壁可局部地或全然地為曲面或不規則面。然而，所屬領域中具有通常知識者可依據製程需求調整此等向性蝕刻製程，以將開口P2形成為任何尺寸或形狀。本揭露並不以開口P2的尺寸及/或形狀為限。

請參照圖1、圖2E與圖2F，選擇性地重複進行參照圖2B至圖2D所說明的包括步驟S102、步驟S104與步驟S106的一組步驟，以在目前的結構上形成層間介電層DL2與支撐層SP2。層間介電層DL2位於支撐層SP1與支撐層SP2之間，且具有位於週邊電路區PR中的開口P3。支撐層SP2的位於週邊電路區PR中的部分具有開口P4。在週邊電路區PR中，支撐層SP2的開口P4、層間介電層DL2的開口P3、支撐層SP1的開口P1與層間介電層DL1的開口P2相互連通，而共同形成空氣間隙AG。空氣間隙AG具有沿垂直方向交替排列的寬部與窄部。寬部可包括層間介電層DL2的開口P3與層間介電層DL1的開口P2，而窄部可包括支撐層SP2的開口P4與支撐層SP1的開口P1。在一些實施例中，空氣間隙AG的寬部(例如是開口P3與開口P2)可具有實質上相同的尺寸及形狀。作為替代地，空氣間隙AG的寬部(例如是開口P3與開口P2)也可具有彼此不同的尺寸及/或形狀。關於層間介電層DL2與支撐層SP2的形成過程，在層間介電層DL2中尚未形成有開口P3之前(如圖2E所示)，層間介電層DL2可延伸至下方支撐層SP1的開口P1中，而至少局部地填充開口P1。隨後，如圖2F所示，層間介電層DL2的此延伸部分可在形成開口P3的過程中被移除。

在一些實施例中，可再重複進行一或多次的包括步驟S102、步驟S104與步驟S106的一組步驟，而在目前結構上形成更多層間介電層與支撐層。換言之，空氣間隙AG可具有更多交替堆疊的寬部與窄部。

請參照圖1與圖2G，重複進行參照圖2B所說明的步驟S102，以在目前的結構上形成層間介電層DL3。層間介電層DL3覆蓋支撐層SP2，而可密封空氣間隙AG。在一些實施例中，層間介電層DL3可如參照圖2E所說明的一般延伸至支撐層SP2的位於週邊電路區PR內的開口P4(如圖2F所示)中，而至少局部地填充開口P4。在此些實施例中，支撐層SP2的開口P4可視為支撐層SP2的不連續處。

請參照圖1與圖2H，進行步驟S108，以在記憶胞元區CR中形成穿孔TH。在一些實施例中，穿孔TH延伸穿過支撐層SP2、層間介電層DL2、支撐層SP1、層間介電層DL1與覆蓋層CL，而暴露出一些導電插塞CP1。在一些實施例中，於形成穿孔TH之前，可移除層間介電層DL3的位於記憶胞元區CR中的部分，而保留層間介電層DL3的位於週邊電路區PR中的部分。如此一來，支撐層SP2的位於記憶胞元區CR中的部分被暴露出來。隨後，可藉由微影製程與蝕刻製程形成穿孔TH。

請參照圖1與圖2I，進行步驟S110，以在記憶胞元區CR內形成電極層BE。電極層BE共形地覆蓋穿孔TH的側壁與底面，而電性連接於暴露出的導電插塞CP1。電極層BE可作為後續完成的電容結構(如圖2M所示的電容結構C)之下電極，且可藉由導電插塞CP1而電性連接於場效電晶體T1。在一些實施例中，形成電極層BE的方法包括形成全面地且共形地覆蓋記憶胞元區CR的電極材料層(未繪示)。隨後，移除此電極材料層的位於支撐層SP2上方的部分，而形成電極層BE。

請參照圖1與圖2J，進行步驟S112，以移除層間介電層DL1、層間介電層DL2的位於記憶胞元區CR中的部分。一旦移除層間介電層DL1、層間介電層DL2的上述部分，支撐層SP1、支撐層SP2成為懸空的支架，且此些支架連接於電極層BE的垂直延伸部分。在一些實施例中，可藉由等向性蝕刻製程來移除層間介電層DL1、層間介電層DL2的位於記憶胞元區CR中的部分。

請參照圖1與圖2K，進行步驟S114，以在記憶胞元區CR內共形地形成介電層CD與電極層TE1。介電層CD全面地形成於記憶胞元區CR內暴露出的表面上，而電極層TE1覆蓋介電層CD。如此一來，覆蓋層CL、支撐層SP1、支撐層SP2與電極層BE的暴露於記憶胞元區CR中的表面被介電層CD與電極層TE1覆蓋。在一些實施例中，介電層CD與電極層TE1並未填滿覆蓋層CL、支撐層SP1與支撐層SP2之間的空間以及穿孔TH內的空間。此些空間可在後續步驟中被其他構件(例如是圖2L所示的電極層TE2)填滿。介電層CD可作為後續完成的電容結構(如圖2M所示的電容結構C)的介電層，而電極層TE1可作為此電容結構的上電極之一部分。

請參照圖1與圖2L，進行步驟S116，以在記憶胞元區CR內形成電極層TE2。電極層TE2填滿覆蓋層CL、支撐層SP1與支撐層SP2之間的剩餘空間，並填滿穿孔TH的剩餘空間。此外，電極層TE2更可延伸至電極層TE1的最頂面之上。在一些實施例中，電極層TE2的最頂面低於週邊電路區PR中的層間介電層DL3的頂面。電極層TE2可作為後續完成的電容結構(如圖2M所示的電容結構C)的上電極之一部分。

請參照圖1與圖2M，進行步驟S118，以在記憶胞元區CR內依序形成電極層TE3、絕緣層IS與層間介電層DL4。電極層TE3、絕緣層IS與層間介電層DL4可覆蓋電極層TE2的頂面。在一些實施例中，層間介電層DL4的頂面可實質上共面於週邊電路區PR中的層間介電層DL3之頂面。至此，已在記憶胞元區CR內形成記憶胞元MC。各記憶胞元MC可包括場效電晶體T1以及連接於場效電晶體T1的一端點之電容結構C。此外，場效電晶體T1的另一端點更可連接於位元線BL。電容結構C可包括作為下電極的電極層BE、介電層CD以及共同作為上電極的電極層TE1、電極層TE2與電極層TE3。此外，電容結構C可透過電極層BE而經由導電插塞CP1而電性連接於場效電晶體T1的汲極或源極。

請參照圖1與圖2N，進行步驟S120，以在記憶胞元區 CR內形成導電通孔CV1，且在週邊電路區PR內形成導電通孔CV2。位於記憶胞元區CR內的導電通孔CV1貫穿層間介電層DL4與絕緣層IS，而連接於電容結構C的頂端(例如是連接於電極層TE3)。另一方面，位於週邊電路區PR內的導電通孔CV2貫穿層間介電層DL3、支撐層SP2、層間介電層DL2、支撐層SP1與覆蓋層CL，而連接於內連線結構RS。此外，空氣間隙AG可位於相鄰的導電通孔CV2之間，但可藉由支撐層SP2、層間介電層DL2、支撐層SP1、層間介電層DL1與覆蓋層CL的一些部分而與導電通孔CV2間隔開。電容結構C可視為填滿支撐層SP2、支撐層SP1與覆蓋層CL所形成的支架之間的空隙，而位於記憶胞元區CR內的導電通孔CV1並未穿過電容結構C，僅連接至電容結構C的頂端。相較而言，位於週邊電路區PR內的導電通孔CV2延伸穿過支撐層SP2、支撐層SP1、覆蓋層CL與覆蓋上述膜層的層間介電層(例如是包括層間介電層DL1、層間介電層DL2與層間介電層DL3)，故位於週邊電路區PR內的導電通孔CV2之高度H2會大於位於記憶胞元區CR內的導電通孔CV1之高度H1。藉由在較高的導電通孔CV2之間設置空氣間隙AG，可降低導電通孔CV2之間的電容值。如此一來，可有效地減少導電通孔之間的電容電阻延遲，而改善訊號傳輸速度。

請參照圖1與圖2O，進行步驟S122，以在目前的結構上形成內連線結構RS1。內連線結構RS1的一部分延伸於記憶胞元區CR內的層間介電層DL4上，且連接於導電通孔CV1。此外，內連線結構RS1的另一部分延伸於週邊電路區PR內的層間介電層DL3上，且連接於導電通孔CV2。至此，已根據一些實施例完成半導體元件10的製造。之後，可對半導體元件10進行更多的製程步驟，以將半導體元件10製作成完整的半導體晶片。

如圖2O所示，半導體元件10具有記憶胞元區CR與週邊電路區PR。記憶胞元區CR內形成有多個記憶胞元MC，分別包括形成於基底100中的場效電晶體T1以及形成於基底100上且電性連接於場效電晶體T1的電容結構C。另一方面，週邊電路區PR可包括形成於基底100上的場效電晶體T2，而並未包括如記憶胞元區CR內的電容結構C。電容結構C的某些構件延伸到週邊電路區PR中。如此一來，當同時形成連接到電容結構C之頂部的導電通孔CV1與連接到場效電晶體T2的導電通孔CV2時，導電通孔CV2需穿過上述延伸至週邊電路區PR中的構件，而具有較高的高度。設置於導電通孔CV2之間的空氣間隙AG可降低導電通孔CV2之間的電容，故可減少導電通孔CV2之間的電容電阻延遲。因此，可改善半導體元件10的操作速度。在一些實施例中，上述延伸至週邊電路區PR中的構件包括支撐層SP1、支撐層SP2，且支撐層SP1、支撐層SP2在週邊電路區PR內的部分下方各形成有層間介電層DL1/DL2。穿過支撐層SP1、支撐層SP2的開口P1、開口P4以及穿過層間介電層DL1、層間介電層DL2的開口P2、開口P3(如圖2F所示)相互連通而共同形成空氣間隙AG。此外，層間介電層DL1、層間介電層DL2的開口P2、開口P3可相對於支撐層SP1、支撐層SP2的開口P1、開口P4而具有較大的寬度。因此，空氣間隙AG可具有沿著垂直方向交替排列的寬部與窄部。在一些實施例中，支撐層SP1、支撐層SP2、層間介電層DL1與層間介電層DL2定義出空氣間隙的側壁，而下伏於層間介電層DL1的覆蓋層CL與上覆於支撐層SP2的層間介電層DL3則定義出空氣間隙AG的頂端與底端。換言之，空氣間隙AG為位於半導體元件10的週邊電路區PR中的密閉空間。

圖3A至圖3D是位於週邊電路區PR內的內連線結構RS1與空氣間隙AG的平面示意圖。需注意的是，圖3A至圖3D繪示的空氣間隙AG之平面示意圖為空氣間隙AG的窄部的平面示意圖。

請參照圖3A與圖3B，在一些實施例中，一些內連線結構RS1具有矩形上視圖案，且分別連接於一導電通孔CV2(如圖2O所示)。此外，此些矩形上視圖案可分別具有大致上相等的長與寬。在此些實施例中，相鄰內連線結構RS1之間可設置單一空氣間隙AG(如圖3A所示)。作為替代地，相鄰內連線結構RS1之間可設置有多個空氣間隙AG(如圖3B所示)，且此些空氣間隙AG可沿著連接相鄰內連線結構RS1的連線(未繪示，為虛擬的)而排列。

請參照圖3C與圖3D，在一些實施例中，一些內連線結構RS1具有矩形上視圖案，且此些內連線結構RS1分別連接於一導電通孔CV2(如圖2O所示)。此外，此些矩形上視圖案具有長邊與短邊。在此些實施例中，相鄰內連線結構RS1之間可設置單一空氣間隙AG(如圖3C所示)，且空氣間隙AG可沿著上述長邊的延伸方向延伸而具有長條形的上視圖案。作為替代地，相鄰內連線結構RS1之間可設置有多個空氣間隙AG(如圖3D所示)，且此些空氣間隙AG可沿著上述長邊的延伸方向而排列。

圖4A至圖4C是根據本揭露的另一些實施例的空氣間隙AG的形成期間各階段的結構的剖視示意圖。需注意的是，圖4A至圖4C僅示出週邊電路區PR，而省略繪示記憶胞元區CR。

請參照圖4A，層間介電層DL1、支撐層SP1、層間介電層DL2與支撐層SP2依序堆疊於覆蓋層CL上，且此時上述膜層的位於週邊電路區PR內的部分尚未形成開口。

請參照圖4B，形成貫穿支撐層SP2、層間介電層DL2、支撐層SP1與層間介電層DL1的穿孔TH1。穿孔TH1具有實質上一致的寬度，而可不具有寬部與窄部。在一些實施例中，可藉由微影製程與一或多次非等向性蝕刻製程來形成穿孔TH1。

請參照圖4C，以支撐層SP1、支撐層SP2為蝕刻遮罩而對層間介電層DL2、層間介電層DL1進行等向性蝕刻製程。如此一來，穿孔TH1的貫穿層間介電層DL2、層間介電層DL1的部分側向地往外延伸，而使此些部分的寬度大於穿孔TH1的其餘部分之寬度。換言之，在進行此等向性蝕刻製程之後，穿孔TH1經形成為具有沿著垂直方向交替排列的寬部與窄部。在此些實施例中，穿孔TH1即為如圖2F所示的空氣間隙AG。

在替代實施例中，可省略參照圖4C所說明的步驟，而使得圖4B所示的穿孔TH1直接成為空氣間隙。在此些替代實施例中，空氣間隙(亦即穿孔TH1)的寬度實質上固定，且約等於圖2F所示的支撐層SP2的開口P4之寬度。換言之，此些替代實施例的空氣間隙(亦即穿孔TH1)僅具有窄部，而並非同時具有寬部與窄部。相較於圖2F與圖4C所示的空氣間隙AG，此些替代實施例的空氣間隙(亦即圖4B所示的穿孔TH1)可具有較小的寬度，故可設置於具有更短間距的導電通孔CV2(如圖2O所示)之間。

綜上所述，本揭露的半導體元件具有記憶胞元區與週邊電路區。記憶胞元區內設置有形成於基底中的第一場效電晶體與設置於基底上並電性連接於第一場效電晶體的電容結構。另一方面，週邊電路區內設置有形成於基底上的第二場效電晶體。電容結構中的支撐層延伸至週邊電路區中，而位於第二場效電晶體上。如此一來，形成於週邊電路區中的導電通孔需穿過支撐層才能連接於第二場效電晶體。因此，上述的導電通孔具有較高的高度。設置於相鄰導電通孔之間的空氣間隙可降低導電通孔之間的電容，故可減少上述導電通孔之間的電容電阻延遲。因此，可提高半導體元件的操作速度。