JP2013069794A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、シリコンを含む基板１１と、基板１１の上に設けられた複数のメモリセルと、複数のメモリセルの上方に設けられた配線７と、配線７の上に設けられたリーク抑制層８と、前記リーク抑制層８の上方に設けられた層間絶縁膜１０と、を備えている。そして、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成され、リーク抑制層８の幅寸法は、配線７の幅寸法よりも短いこと、および、隣接するリーク抑制層８の間の寸法は、隣接する配線７の間の寸法よりも長いこと、の少なくともいずれかである。
【選択図】図１
【解決手段】不揮発性半導体記憶装置１は、シリコンを含む基板１１と、基板１１の上に設けられた複数のメモリセルと、複数のメモリセルの上方に設けられた配線７と、配線７の上に設けられたリーク抑制層８と、前記リーク抑制層８の上方に設けられた層間絶縁膜１０と、を備えている。そして、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成され、リーク抑制層８の幅寸法は、配線７の幅寸法よりも短いこと、および、隣接するリーク抑制層８の間の寸法は、隣接する配線７の間の寸法よりも長いこと、の少なくともいずれかである。
【選択図】図１
Description
後述する実施形態は、概ね、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置においては、大容量化や低コスト化を図るために配線（例えば、ビット線やワード線）のピッチ寸法の微細化が進められている。この様な微細化が進むと配線間容量が増加するため、しきい値の変動が大きくなる。また、配線のピッチ寸法の微細化が進むと隣接する配線の間においてリークが発生しやすくなる。
そのため、隣接するメモリセルの間および隣接する配線の間に空隙（エアギャップ）を設けることで配線間容量の低減と、隣接する配線の間におけるリークの抑制とを図る技術が提案されている。
しかしながら、配線のピッチ寸法の微細化が進むに伴い、隣接する配線の間におけるリークをさらに抑制することができる技術の開発が望まれていた。
そのため、隣接するメモリセルの間および隣接する配線の間に空隙（エアギャップ）を設けることで配線間容量の低減と、隣接する配線の間におけるリークの抑制とを図る技術が提案されている。
しかしながら、配線のピッチ寸法の微細化が進むに伴い、隣接する配線の間におけるリークをさらに抑制することができる技術の開発が望まれていた。
本発明が解決しようとする課題は、隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供することである。
実施形態に係る不揮発性半導体記憶装置は、シリコンを含む基板と、前記基板の上に設けられた複数のメモリセルと、前記複数のメモリセルの上方に設けられた配線と、前記配線の上に設けられたリーク抑制層と、前記リーク抑制層の上方に設けられた層間絶縁膜と、を備えている。そして、隣接する前記メモリセルの間、および、隣接する前記配線の間には空隙が形成され、前記リーク抑制層の幅寸法は、前記配線の幅寸法よりも短いこと、および、隣接する前記リーク抑制層の間の寸法は、隣接する前記配線の間の寸法よりも長いこと、の少なくともいずれかである。
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
また、不揮発性半導体記憶装置には、フラッシュメモリなどの電荷蓄積型の不揮発性半導体記憶装置、ＲｅＲＡＭ(Resistance Random Access Memory)やＭＲＡＭ（Magnetoresistive Random Access Memory）などの抵抗変化型や相変化型の不揮発性半導体記憶装置などがあるが、ここでは一例として、不揮発性半導体記憶装置１がフラッシュメモリである場合を例に挙げて説明する。
また、不揮発性半導体記憶装置には、フラッシュメモリなどの電荷蓄積型の不揮発性半導体記憶装置、ＲｅＲＡＭ(Resistance Random Access Memory)やＭＲＡＭ（Magnetoresistive Random Access Memory）などの抵抗変化型や相変化型の不揮発性半導体記憶装置などがあるが、ここでは一例として、不揮発性半導体記憶装置１がフラッシュメモリである場合を例に挙げて説明する。
[第１の実施形態]
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示するための模式図である。なお、図１（ａ）は不揮発性半導体記憶装置を例示するための模式断面図、図１（ｂ）は図１（ａ）におけるＡ部の模式拡大図である。
なお、不揮発性半導体記憶装置１には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示するための模式図である。なお、図１（ａ）は不揮発性半導体記憶装置を例示するための模式断面図、図１（ｂ）は図１（ａ）におけるＡ部の模式拡大図である。
なお、不揮発性半導体記憶装置１には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。この場合、周辺回路領域については既知の技術を適用することができるので周辺回路領域についての例示は省略し、ここではメモリ領域についての例示をする。
図１（ａ）に示すように、不揮発性半導体記憶装置１は、シリコンを含む基板１１と、 基板１１の上に設けられた複数のメモリセルとを有している。
メモリセルは、周囲が図示しない素子分離絶縁膜で囲まれたアクティブエリア（素子形成領域；活性領域）の上に設けられている。
メモリセルは、周囲が図示しない素子分離絶縁膜で囲まれたアクティブエリア（素子形成領域；活性領域）の上に設けられている。
基板１１の上には、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５、バリア層６、配線７、リーク抑制層８、絶縁層９、層間絶縁膜１０が積層するようにして設けられている。
本実施の形態においては、不揮発性半導体記憶装置１がフラッシュメモリであるため、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５がメモリセルを構成する。
本実施の形態においては、不揮発性半導体記憶装置１がフラッシュメモリであるため、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５がメモリセルを構成する。
トンネル絶縁膜２は、基板１１の上に設けられている。この場合、トンネル絶縁膜２は、アクティブエリアの上に設けられている。トンネル絶縁膜２は、例えば、厚み寸法が３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などを用いたものとすることができる。
浮遊ゲート３は、トンネル絶縁膜２の上に設けられている。浮遊ゲート３は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
浮遊ゲート３は、トンネル絶縁膜２の上に設けられている。浮遊ゲート３は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
ゲート間絶縁膜４は、浮遊ゲート３の上に設けられている。ゲート間絶縁膜４は、例えば、厚み寸法が５ｎｍ〜３０ｎｍ程度の絶縁膜を用いたものとすることができる。この場合、ゲート間絶縁膜４は、例えば、シリコン酸化膜や、シリコン酸窒化膜などを用いたものとすることができる。また、ゲート間絶縁膜４は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）などの積層膜を用いたものとすることもできる。
制御ゲート５は、ゲート間絶縁膜４の上に設けられている。制御ゲート５は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
あるいは、形成されたポリシリコン膜の上にＷ、Ｎｉ、Ｍｏ、Ｔｉ、Ｃｏなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート５とすることもできる。
あるいは、形成されたポリシリコン膜の上にＷ、Ｎｉ、Ｍｏ、Ｔｉ、Ｃｏなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート５とすることもできる。
バリア層６は、制御ゲート５の上に設けられている。バリア層６は、配線７を形成する材料が制御ゲート５中などに拡散することを防止するために設けられている。バリア層６は、例えば、厚み寸法が５ｎｍ〜１５ｎｍ程度の金属膜や、金属窒化膜などを用いたものとすることができる。バリア層６は、例えば、窒化タングステン膜を用いたものとすることができる。
配線７は、メモリセルの上方に設けられている。
配線７は、例えば、ワード線とすることができる。配線７は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のタングステン膜などを用いたものとすることができる。
配線７は、メモリセルの上方に設けられている。
配線７は、例えば、ワード線とすることができる。配線７は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のタングステン膜などを用いたものとすることができる。
リーク抑制層８は、配線７の上に設けられている。リーク抑制層８は、例えば、厚み寸法が３ｎｍ〜３０ｎｍ程度のシリコン窒化膜や、シリコン酸窒化膜などを用いたものとすることができる。なお、上記のシリコン窒化膜は、３ｎｍ〜１００ｎｍ程度の厚み寸法を有することもある。
リーク抑制層８は、隣接する配線７の間におけるリークを抑制するために設けられている。なお、リーク抑制層８により、隣接する配線７の間におけるリークを抑制することに関する詳細は後述する。
ＰＥＰ（Photo Engraving Process）およびＲＩＥ（Reactive Ion Etching）法を用いて配線７を形成する際には、シリコン窒化膜や、シリコン酸窒化膜などを用いたマスクが配線７となる膜の上に設けられる場合がある。そのため、リーク抑制層８は、配線７の上に設けられたマスクを利用して形成されたものとすることができる。なお、配線７の上に設けられたマスクを利用してリーク抑制層８を形成することに関する詳細は後述する。
リーク抑制層８は、隣接する配線７の間におけるリークを抑制するために設けられている。なお、リーク抑制層８により、隣接する配線７の間におけるリークを抑制することに関する詳細は後述する。
ＰＥＰ（Photo Engraving Process）およびＲＩＥ（Reactive Ion Etching）法を用いて配線７を形成する際には、シリコン窒化膜や、シリコン酸窒化膜などを用いたマスクが配線７となる膜の上に設けられる場合がある。そのため、リーク抑制層８は、配線７の上に設けられたマスクを利用して形成されたものとすることができる。なお、配線７の上に設けられたマスクを利用してリーク抑制層８を形成することに関する詳細は後述する。
絶縁層９は、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５、バリア層６、配線７、リーク抑制層８からなる積層体２０を覆うようにして設けられている。絶縁層９は、例えば、厚み寸法が２ｎｍ〜２０ｎｍ程度のシリコン窒化膜や、シリコン酸窒化膜などを用いたものとすることができる。
層間絶縁膜１０は、積層体２０の上方を覆うようにして設けられている。
層間絶縁膜１０は、例えば、シリコン酸化膜や、シリコン窒化膜などを用いたものとすることができる。
この場合、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成されている。
また、空隙１２の頂部１２ａは、配線７の上面よりも上に設けられている。
層間絶縁膜１０は、例えば、シリコン酸化膜や、シリコン窒化膜などを用いたものとすることができる。
この場合、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成されている。
また、空隙１２の頂部１２ａは、配線７の上面よりも上に設けられている。
積層体２０の両側には、ｎ形拡散層を用いたソース・ドレイン領域１３が設けられている。ソース・ドレイン領域１３は、隣接する積層体２０により共有されている。また、積層体２０の下方であってソース・ドレイン領域１３同士の間がチャネル領域１４となる。
その他、メモリ領域には、図示しない配線（例えば、ビット線）、保護膜、コンタクトなどの要素を設けることができるが、これらの要素には既知の技術を適用することができるので詳細な説明は省略する。
ここで、配線７のピッチ寸法が短くなると隣接する配線７の間においてリークが発生しやすくなる。そのため、隣接する配線７の間に空隙１２を設けることで、隣接する配線７の間におけるリークを抑制するようにしている。
ところが、配線７のピッチ寸法がさらに短くなると、隣接する配線７の間におけるリークの抑制が不充分となる場合がある。
この場合、図１（ｂ）に示すように、リーク電流Ｌは、隣接する配線７の間に設けられた空隙１２と、層間絶縁膜１０との界面に沿って流れるものと考えられる。
ところが、配線７のピッチ寸法がさらに短くなると、隣接する配線７の間におけるリークの抑制が不充分となる場合がある。
この場合、図１（ｂ）に示すように、リーク電流Ｌは、隣接する配線７の間に設けられた空隙１２と、層間絶縁膜１０との界面に沿って流れるものと考えられる。
本発明者の得た知見によれば、空隙１２の頂部１２ａの位置における電界強度を抑制するようにすれば、リーク電流Ｌを抑制することができる。
例えば、空隙１２の頂部１２ａの位置における電界強度が５ＭＶ／ｃｍ以下となるようにすれば、リーク電流Ｌを抑制することができる。
例えば、空隙１２の頂部１２ａの位置における電界強度が５ＭＶ／ｃｍ以下となるようにすれば、リーク電流Ｌを抑制することができる。
この場合、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈを大きくすれば、空隙１２の頂部１２ａの位置における電界強度を抑制することができる。そのため、空隙１２の頂部１２ａの位置における電界強度が所定の値以下となるような寸法Ｈとすることができる。
例えば、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈが２０ｎｍ以上となるようにすれば、空隙１２の頂部１２ａの位置における電界強度が５ＭＶ／ｃｍ以下となるようにすることができる。
すなわち、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈを大きくすれば、配線７のピッチ寸法が短くなった場合であっても隣接する配線７の間におけるリークを抑制することができる。
例えば、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈが２０ｎｍ以上となるようにすれば、空隙１２の頂部１２ａの位置における電界強度が５ＭＶ／ｃｍ以下となるようにすることができる。
すなわち、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈを大きくすれば、配線７のピッチ寸法が短くなった場合であっても隣接する配線７の間におけるリークを抑制することができる。
この場合、配線７の上にリーク抑制層８を設けるようにすれば、リーク抑制層８の厚み寸法に応じて寸法Ｈを大きくすることができる。しかしながら、リーク抑制層８の厚み寸法を余り大きくするとアスペクト比が大きくなりすぎて、積層体２０の加工が困難となるおそれがある。
本発明者の得た知見によれば、リーク抑制層８の幅寸法Ｗ１を短くすれば、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈを長くすることができる。あるいは、隣接するリーク抑制層８の間における寸法Ｓ１を長くすれば、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈを長くすることができる。
この場合、リーク抑制層８の幅寸法Ｗ１は、配線７の幅寸法よりも１０％以上短くなるようにすることが好ましい。その様にすれば、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈが２０ｎｍ以上となるようにすることができる。
この場合、リーク抑制層８の幅寸法Ｗ１は、配線７の幅寸法よりも１０％以上短くなるようにすることが好ましい。その様にすれば、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈが２０ｎｍ以上となるようにすることができる。
図２は、リーク抑制層８の幅寸法Ｗ１または隣接するリーク抑制層８の間における寸法Ｓ１を変化させることで配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈを制御することを例示するための模式断面図である。なお、図２（ａ）はリーク抑制層８の幅寸法Ｗ１が配線７の幅寸法Ｗ２と同じとなるようにした場合、図２（ｂ）はリーク抑制層８の幅寸法Ｗ１が配線７の幅寸法Ｗ２よりも短い場合である。
図２（ａ）、（ｂ）に示すように、リーク抑制層８の幅寸法Ｗ１が配線７の幅寸法Ｗ２よりも短くなるようにすれば、リーク抑制層８の幅寸法Ｗ１が配線７の幅寸法Ｗ２と同じとなるようにした場合に比べて寸法Ｈを大きくすることができる。
すなわち、リーク抑制層８の幅寸法Ｗ１を変化させることで、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈを制御することができる。このことは、リーク抑制層８の幅寸法Ｗ１を変化させることで、空隙１２の頂部１２ａの位置における電界強度を制御することができることをも意味する。
そのため、リーク抑制層８の幅寸法Ｗ１は、配線７の幅寸法Ｗ２よりも短くなっている。
すなわち、リーク抑制層８の幅寸法Ｗ１を変化させることで、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈを制御することができる。このことは、リーク抑制層８の幅寸法Ｗ１を変化させることで、空隙１２の頂部１２ａの位置における電界強度を制御することができることをも意味する。
そのため、リーク抑制層８の幅寸法Ｗ１は、配線７の幅寸法Ｗ２よりも短くなっている。
この場合、配線７のピッチ寸法などが変化すると、リークを抑制するために必要となる寸法Ｈ、ひいてはリーク抑制層８の幅寸法Ｗ１が変化する。
そのため、リーク抑制層８の幅寸法Ｗ１は、配線７のピッチ寸法などに応じて、実験やシミュレーションなどを行うことで求めるようにすることができる。
そのため、リーク抑制層８の幅寸法Ｗ１は、配線７のピッチ寸法などに応じて、実験やシミュレーションなどを行うことで求めるようにすることができる。
例えば、配線７のピッチ寸法などに応じて、空隙１２の頂部１２ａの位置における電界強度が５ＭＶ／ｃｍ以下となるような幅寸法Ｗ１を求めるようにすることができる。また、配線７のピッチ寸法などに応じて、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈが２０ｎｍ以上となるような幅寸法Ｗ１を求めるようにすることができる。
以上は、リーク抑制層８の幅寸法Ｗ１を変化させることで寸法Ｈや空隙１２の頂部１２ａの位置における電界強度を制御する場合であるが、隣接するリーク抑制層８の間における寸法Ｓ１を変化させることで寸法Ｈや空隙１２の頂部１２ａの位置における電界強度を制御する場合も同様とすることができる。
すなわち、図２（ａ）、（ｂ）に示すように、隣接するリーク抑制層８の間における寸法Ｓ１を長くすれば、寸法Ｈを長くすることができる。このことは、隣接するリーク抑制層８の間における寸法Ｓ１を長くすれば、空隙１２の頂部１２ａの位置における電界強度を大きくすることができることをも意味する。
そのため、隣接するリーク抑制層８の間の寸法Ｓ１は、隣接する配線７の間の寸法Ｓ２よりも長くなっている。
そのため、隣接するリーク抑制層８の間の寸法Ｓ１は、隣接する配線７の間の寸法Ｓ２よりも長くなっている。
この場合、配線７のピッチ寸法などが変化すると、リークを抑制するために必要となる寸法Ｈ、ひいては隣接するリーク抑制層８の間における寸法Ｓ１が変化する。
そのため、隣接するリーク抑制層８の間における寸法Ｓ１は、配線７のピッチ寸法などに応じて、実験やシミュレーションなどを行うことで求めるようにすることができる。
そのため、隣接するリーク抑制層８の間における寸法Ｓ１は、配線７のピッチ寸法などに応じて、実験やシミュレーションなどを行うことで求めるようにすることができる。
例えば、配線７のピッチ寸法などに応じて、空隙１２の頂部１２ａの位置における電界強度が５ＭＶ／ｃｍ以下となるような寸法Ｓ１を求めるようにすることができる。また、配線７のピッチ寸法などに応じて、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈが２０ｎｍ以上となるような寸法Ｓ１を求めるようにすることができる。
本実施の形態に係る不揮発性半導体記憶装置１によれば、配線７のピッチ寸法の微細化が進んだとしても隣接する配線７の間におけるリークを抑制することができる。
[第２の実施形態]
図３は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するための模式工程断面図である。
なお、図３は、前述した不揮発性半導体記憶装置１を製造する場合である。
また、不揮発性半導体記憶装置１の製造においては、ソース・ドレイン領域１３、ビット線、保護膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用させることができる。
そのため、ここでは、これらの説明は省略するものとし、主にメモリセルの部分の形成について例示をする。
図３は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するための模式工程断面図である。
なお、図３は、前述した不揮発性半導体記憶装置１を製造する場合である。
また、不揮発性半導体記憶装置１の製造においては、ソース・ドレイン領域１３、ビット線、保護膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用させることができる。
そのため、ここでは、これらの説明は省略するものとし、主にメモリセルの部分の形成について例示をする。
まず、シリコンを含み所望の不純物がドープされた基板１１の上にトンネル絶縁膜２となる膜を形成する。
トンネル絶縁膜２となる膜の形成は、例えば、熱酸化法などを用いて行うようにすることができる。
トンネル絶縁膜２となる膜は、例えば、厚み寸法が３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
トンネル絶縁膜２となる膜の形成は、例えば、熱酸化法などを用いて行うようにすることができる。
トンネル絶縁膜２となる膜は、例えば、厚み寸法が３ｎｍ〜１５ｎｍ程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
次に、トンネル絶縁膜２となる膜の上に、浮遊ゲート３となる膜を形成する。
浮遊ゲート３となる膜の形成は、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法などを用いて行うようにすることができる。
浮遊ゲート３となる膜は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
また、浮遊ゲート３となる膜を形成した後に、所望のアニール処理を行うようにすることができる。
浮遊ゲート３となる膜の形成は、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法などを用いて行うようにすることができる。
浮遊ゲート３となる膜は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リンやヒ素などが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
また、浮遊ゲート３となる膜を形成した後に、所望のアニール処理を行うようにすることができる。
次に、浮遊ゲート３となる膜の上に、ゲート間絶縁膜４となる膜を形成する。
ゲート間絶縁膜４となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
ゲート間絶縁膜４となる膜は、例えば、厚み寸法が５ｎｍ〜３０ｎｍ程度のシリコン酸化膜、シリコン酸窒化膜、ＯＮＯ膜などとすることができる。
ゲート間絶縁膜４となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
ゲート間絶縁膜４となる膜は、例えば、厚み寸法が５ｎｍ〜３０ｎｍ程度のシリコン酸化膜、シリコン酸窒化膜、ＯＮＯ膜などとすることができる。
次に、ゲート間絶縁膜４となる膜の上に、制御ゲート５となる膜を形成する。
制御ゲート５となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
制御ゲート５となる膜は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
制御ゲート５となる膜の形成は、例えば、ＬＰＣＶＤ法などを用いて行うようにすることができる。
制御ゲート５となる膜は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、１０１８ａｔｏｍｓ／ｃｍ３〜１０２１ａｔｏｍｓ／ｃｍ３程度の濃度となるようにドープされたものとすることができる。
次に、制御ゲート５となる膜の上に、バリア層６となる膜を形成する。
バリア層６となる膜の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
バリア層６となる膜は、例えば、厚み寸法が５ｎｍ〜１５ｎｍ程度の窒化タングステン膜などとすることができる。
バリア層６となる膜の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
バリア層６となる膜は、例えば、厚み寸法が５ｎｍ〜１５ｎｍ程度の窒化タングステン膜などとすることができる。
次に、バリア層６となる膜の上に、配線７（例えば、ワード線）となる膜を形成する。 配線７となる膜の形成は、例えば、スパッタリング法などを用いて行うようにすることができる。
配線７となる膜は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のタングステン膜などとすることができる。
次に、配線７となる膜の上に、リーク抑制層８となる膜を形成する。
リーク抑制層８となる膜の形成は、例えば、ＣＶＤ法などを用いて行うようにすることができる。
リーク抑制層８となる膜は、例えば、厚み寸法が３ｎｍ〜３０ｎｍ程度のシリコン窒化膜や、シリコン酸窒化膜などとすることができる。なお、上記のシリコン窒化膜は、３ｎｍ〜１００ｎｍ程度の厚み寸法を有することもある。
配線７となる膜は、例えば、厚み寸法が１０ｎｍ〜５００ｎｍ程度のタングステン膜などとすることができる。
次に、配線７となる膜の上に、リーク抑制層８となる膜を形成する。
リーク抑制層８となる膜の形成は、例えば、ＣＶＤ法などを用いて行うようにすることができる。
リーク抑制層８となる膜は、例えば、厚み寸法が３ｎｍ〜３０ｎｍ程度のシリコン窒化膜や、シリコン酸窒化膜などとすることができる。なお、上記のシリコン窒化膜は、３ｎｍ〜１００ｎｍ程度の厚み寸法を有することもある。
次に、リーク抑制層８となる膜をエッチング加工して、リーク抑制層８となる膜の下方に設けられた各層の膜をエッチング加工する際に用いるマスク８ａを形成する。
リーク抑制層８となる膜のエッチング加工は、例えば、ＲＩＥ法を用いて行うようにすることができる。リーク抑制層８となる膜をエッチング加工する際には、リーク抑制層８となる膜の上に設けられたレジストマスクをエッチングマスクとしてエッチング加工を行うようにすることができる。
あるいは、リーク抑制層８となる膜の上にレジストマスクを設けるのではなく、リーク抑制層８となる膜の上にマスクとなる膜を積層し、その上にレジストマスクを設けるようにしてもよい。
すなわち、リーク抑制層８となる膜をエッチング加工してマスク８ａを形成し、このマスク８ａを用いて、リーク抑制層８となる膜の下方に設けられた各層の膜をエッチング加工してもよい。
あるいは、リーク抑制層８となる膜の上に設けられた膜をエッチング加工してマスクを形成し、このマスクを用いて、リーク抑制層８となる膜、リーク抑制層８となる膜の下方に設けられた各層の膜をエッチング加工してもよい。リーク抑制層８となる膜の上に設けられた膜をエッチング加工してマスクを形成するようにすれば、リーク抑制層８の寸法制御が容易となる。
リーク抑制層８となる膜のエッチング加工は、例えば、ＲＩＥ法を用いて行うようにすることができる。リーク抑制層８となる膜をエッチング加工する際には、リーク抑制層８となる膜の上に設けられたレジストマスクをエッチングマスクとしてエッチング加工を行うようにすることができる。
あるいは、リーク抑制層８となる膜の上にレジストマスクを設けるのではなく、リーク抑制層８となる膜の上にマスクとなる膜を積層し、その上にレジストマスクを設けるようにしてもよい。
すなわち、リーク抑制層８となる膜をエッチング加工してマスク８ａを形成し、このマスク８ａを用いて、リーク抑制層８となる膜の下方に設けられた各層の膜をエッチング加工してもよい。
あるいは、リーク抑制層８となる膜の上に設けられた膜をエッチング加工してマスクを形成し、このマスクを用いて、リーク抑制層８となる膜、リーク抑制層８となる膜の下方に設けられた各層の膜をエッチング加工してもよい。リーク抑制層８となる膜の上に設けられた膜をエッチング加工してマスクを形成するようにすれば、リーク抑制層８の寸法制御が容易となる。
次に、リーク抑制層８となる膜をエッチング加工することで形成されたマスク８ａをエッチングマスクとし、ＲＩＥ法を用いてリーク抑制層８となる膜の下方に設けられた各層の膜を順次エッチング加工する。
この様にして、図３（ａ）に示すような積層体２０ａを形成することができる。すなわち、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５、バリア層６、配線７、マスク８ａからなる積層体２０ａを形成することができる。
この様にして、図３（ａ）に示すような積層体２０ａを形成することができる。すなわち、トンネル絶縁膜２、浮遊ゲート３、ゲート間絶縁膜４、制御ゲート５、バリア層６、配線７、マスク８ａからなる積層体２０ａを形成することができる。
次に、図３（ｂ）に示すように、マスク８ａをエッチング加工して、リーク抑制層８を形成する。リーク抑制層８を形成することで、積層体２０が形成されることになる。
この場合、リーク抑制層８の幅寸法Ｗ１または隣接するリーク抑制層８の間における寸法Ｓ１が所定の値となるようにする。なお、リーク抑制層８の幅寸法Ｗ１または隣接するリーク抑制層８の間における寸法Ｓ１は、配線７のピッチ寸法などに応じて、実験やシミュレーションなどを行うことで予め求めるようにすることができる。幅寸法Ｗ１や寸法Ｓ１に関しては、前述したものと同様とすることができるので詳細な説明は省略する。
この場合、リーク抑制層８の幅寸法Ｗ１または隣接するリーク抑制層８の間における寸法Ｓ１が所定の値となるようにする。なお、リーク抑制層８の幅寸法Ｗ１または隣接するリーク抑制層８の間における寸法Ｓ１は、配線７のピッチ寸法などに応じて、実験やシミュレーションなどを行うことで予め求めるようにすることができる。幅寸法Ｗ１や寸法Ｓ１に関しては、前述したものと同様とすることができるので詳細な説明は省略する。
リーク抑制層８の形成は、例えば、ウエットエッチング法などを用いて行うようにすることができる。ウエットエッチング法としては、例えば、ウエットエッチャントとしてＤＨＦ（Dilute HF：希フッ酸）を用いるものを例示することができる。
次に、図３（ｃ）に示すように、積層体２０を覆うようにして絶縁層９を形成する。
絶縁層９の形成は、例えば、ＣＶＤ法などを用いて行うようにすることができる。
絶縁層９は、例えば、厚み寸法が２ｎｍ〜２０ｎｍ程度のシリコン窒化膜や、シリコン酸窒化膜などを用いたものとすることができる。
絶縁層９の形成は、例えば、ＣＶＤ法などを用いて行うようにすることができる。
絶縁層９は、例えば、厚み寸法が２ｎｍ〜２０ｎｍ程度のシリコン窒化膜や、シリコン酸窒化膜などを用いたものとすることができる。
次に、図３（ｄ）に示すように、積層体２０の上方を覆うようにして層間絶縁膜１０を形成する。
層間絶縁膜１０は、例えば、シリコン酸化膜や、シリコン窒化膜などを用いたものとすることができる。
層間絶縁膜１０の形成は、例えば、ＣＶＤ法を用いて、埋め込み性が悪くなる条件で成膜するようにする。埋め込み性の制御は、例えば、ＣＶＤ法におけるプロセス条件（例えば、ガスの成分比、温度など）を調整することで行うようにすることができる。そのため、ＣＶＤ法におけるプロセス条件を適宜調整することで埋め込み性が悪くなるようにすることができる。
層間絶縁膜１０は、例えば、シリコン酸化膜や、シリコン窒化膜などを用いたものとすることができる。
層間絶縁膜１０の形成は、例えば、ＣＶＤ法を用いて、埋め込み性が悪くなる条件で成膜するようにする。埋め込み性の制御は、例えば、ＣＶＤ法におけるプロセス条件（例えば、ガスの成分比、温度など）を調整することで行うようにすることができる。そのため、ＣＶＤ法におけるプロセス条件を適宜調整することで埋め込み性が悪くなるようにすることができる。
層間絶縁膜１０の形成の際に埋め込み性が悪くなるようにすれば、積層体２０同士の間に空隙１２を形成することができる。
また、リーク抑制層８の幅寸法Ｗ１または隣接するリーク抑制層８の間における寸法Ｓ１が所定の値となるようにすることで、空隙１２の頂部１２ａの位置における電界強度が５ＭＶ／ｃｍ以下となるようにすることができる。あるいは、リーク抑制層８の幅寸法Ｗ１または隣接するリーク抑制層８の間における寸法Ｓ１が所定の値となるようにすることで、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈが２０ｎｍ以上となるようにすることができる。そのため、配線７のピッチ寸法の微細化が進んだとしても隣接する配線７の間におけるリークを抑制することができる。
また、リーク抑制層８の幅寸法Ｗ１または隣接するリーク抑制層８の間における寸法Ｓ１が所定の値となるようにすることで、空隙１２の頂部１２ａの位置における電界強度が５ＭＶ／ｃｍ以下となるようにすることができる。あるいは、リーク抑制層８の幅寸法Ｗ１または隣接するリーク抑制層８の間における寸法Ｓ１が所定の値となるようにすることで、配線７の上面から空隙１２の頂部１２ａまでの寸法Ｈが２０ｎｍ以上となるようにすることができる。そのため、配線７のピッチ寸法の微細化が進んだとしても隣接する配線７の間におけるリークを抑制することができる。
なお、配線７を形成する際に用いられたマスク８ａをエッチング加工して、リーク抑制層８を形成する場合を例示したが、これに限定されるわけではない。例えば、配線７を形成する際に用いられたマスク８ａを除去し、その後にリーク抑制層８を形成するようにしてもよい。
以上のようにして、不揮発性半導体記憶装置１を製造することができる。
以上のようにして、不揮発性半導体記憶装置１を製造することができる。
以上に例示をした実施形態によれば、隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置およびその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ 不揮発性半導体記憶装置、２ トンネル絶縁膜、３ 浮遊ゲート、４ ゲート間絶縁膜、５ 制御ゲート、６ バリア層、７ 配線、８ リーク抑制層、９ 絶縁層、１０ 層間絶縁膜
Claims (6)
- シリコンを含む基板と、
前記基板の上に設けられた複数のメモリセルと、
前記複数のメモリセルの上方に設けられた配線と、
前記配線の上に設けられたリーク抑制層と、
前記リーク抑制層の上方に設けられた層間絶縁膜と、
を備え、
隣接する前記メモリセルの間、および、隣接する前記配線の間には空隙が形成され、
前記リーク抑制層の幅寸法は、前記配線の幅寸法よりも短いこと、および、
隣接する前記リーク抑制層の間の寸法は、隣接する前記配線の間の寸法よりも長いこと、の少なくともいずれかである不揮発性半導体記憶装置。 - 前記リーク抑制層の幅寸法は、前記配線の幅寸法よりも１０％以上短い請求項１記載の不揮発性半導体記憶装置。
- 前記空隙の頂部の位置における電界強度は、５ＭＶ／ｃｍ以下である請求項１または２に記載の不揮発性半導体記憶装置。
- 前記配線の上面から前記空隙の頂部までの寸法は、２０ｎｍ以上である請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記空隙の頂部は、前記リーク抑制層の上面よりも上に設けられる請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記配線は、ワード線である請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
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| JP2011206424A JP2013069794A (ja) | 2011-09-21 | 2011-09-21 | 不揮発性半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015056601A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US9530782B2 (en) | 2014-03-12 | 2016-12-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device comprising memory gate and peripheral gate having different thicknesses |
| JP2017537470A (ja) * | 2014-11-07 | 2017-12-14 | マイクロン テクノロジー， インク． | クロスポイントメモリと、その製造方法 |
-
2011
- 2011-09-21 JP JP2011206424A patent/JP2013069794A/ja not_active Withdrawn
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| US10396125B2 (en) | 2014-11-07 | 2019-08-27 | Micron Technology, Inc. | Cross-point memory and methods for fabrication of same |
| JP2019165235A (ja) * | 2014-11-07 | 2019-09-26 | マイクロン テクノロジー，インク． | クロスポイントメモリと、その製造方法 |
| US10680037B2 (en) | 2014-11-07 | 2020-06-09 | Micron Technology, Inc. | Cross-point memory and methods for fabrication of same |
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