KR20200057289A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

제품 신뢰성 및 성능이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 내의 활성 영역, 기판 내에, 활성 영역을 정의하는 소자 분리막, 활성 영역 및 소자 분리막을 가로지르며 연장되고, 활성 영역 내의 제1 트렌치 및 소자 분리막 내의 제2 트렌치를 포함하는 게이트 트렌치, 제1 트렌치를 채우는 메인 게이트 전극과, 제2 트렌치의 일부를 채우는 패스 게이트 전극을 포함하는 게이트 전극, 패스 게이트 전극 상에, 제2 트렌치의 다른 일부를 채우는 지지 구조체, 및 소자 분리막과 패스 게이트 전극 사이 및 지지 구조체와 패스 게이트 전극 사이에 개재되는 게이트 절연막을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 구체적으로, 본 발명은 매립 채널 어레이 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 한편, 매립 채널 어레이 트랜지스터(BCAT; Buried Channel Array Transistor)는 트렌치 내에 매립된 게이트 전극을 포함하여 단채널 효과(short channel effect)를 최소화할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성 및 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성 및 성능이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 내의 활성 영역, 기판 내에, 활성 영역을 정의하는 소자 분리막, 활성 영역 및 소자 분리막을 가로지르며 연장되고, 활성 영역 내의 제1 트렌치 및 소자 분리막 내의 제2 트렌치를 포함하는 게이트 트렌치, 제1 트렌치를 채우는 메인 게이트 전극과, 제2 트렌치의 일부를 채우는 패스 게이트 전극을 포함하는 게이트 전극, 패스 게이트 전극 상에, 제2 트렌치의 다른 일부를 채우는 지지 구조체, 및 소자 분리막과 패스 게이트 전극 사이 및 지지 구조체와 패스 게이트 전극 사이에 개재되는 게이트 절연막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 내에, 제1 방향으로 연장되는 제1 트렌치를 포함하는 활성 영역, 기판 내에, 제1 방향으로 연장되는 제2 트렌치를 포함하고, 활성 영역을 정의하는 소자 분리막, 제1 트렌치의 일부를 채우는 메인 게이트 전극, 활성 영역과 메인 게이트 전극 사이의 제1 게이트 절연막, 제2 트렌치의 일부를 채우는 패스 게이트 전극, 및 소자 분리막과 패스 게이트 전극 사이의 제2 게이트 절연막을 포함하고, 제1 게이트 절연막은 메인 게이트 전극의 바닥면 및 측벽을 따라 연장되고, 제2 게이트 절연막은 패스 게이트 전극의 바닥면, 측벽 및 상면을 따라 연장된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 내에, 제1 방향으로 연장되는 활성 영역, 기판 내에, 활성 영역을 정의하는 소자 분리막, 활성 영역 및 소자 분리막 내에, 제1 방향과 제1 예각을 이루는 제2 방향으로 연장되는 게이트 트렌치, 게이트 트렌치의 하부를 채우는 게이트 전극, 게이트 전극 상에, 소자 분리막 내의 게이트 트렌치의 상부를 채우는 지지 구조체, 및 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 게이트 절연막을 포함하고, 지지 구조체는 제2 방향과 교차하는 제1 측벽을 포함하고, 게이트 절연막은 지지 구조체의 바닥면 및 제1 측벽을 따라 더 연장된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 내에, 활성 영역 및 활성 영역을 정의하는 소자 분리막을 형성하고, 기판 내에, 활성 영역 및 소자 분리막을 가로지르며 연장되는 게이트 트렌치를 형성하되, 게이트 트렌치는 활성 영역 내의 제1 트렌치 및 소자 분리막 내의 제2 트렌치를 포함하고, 게이트 트렌치를 채우는 희생막을 형성하고, 제2 트렌치의 상부의 희생막을 지지 구조체로 대체하고, 희생막을 제거하고, 게이트 트렌치 내에, 게이트 절연막 및 게이트 전극을 차례로 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A를 따라 절단한 단면도이다.
도 3은 도 2의 S를 확대한 확대 단면도이다.
도 4는 도 1의 B-B를 따라 절단한 단면도이다.
도 5 및 도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 7 및 도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 9 및 도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 15 내지 도 39는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 40은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 41은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 42는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 14를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다. 몇몇 실시예에 따른 반도체 장치의 예로서, DRAM(dynamic random access momory)을 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A를 따라 절단한 단면도이다. 도 3은 도 2의 S를 확대한 확대 단면도이다. 도 4는 도 1의 B-B를 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 기판(100), 소자 분리막(110), 워드 라인(WL; 게이트 전극(120)), 비트 라인(BL), 게이트 트렌치(GT), 게이트 절연막(130), 캡핑 패턴(140), 지지 구조체(150), 제1 층간 절연막(200), 제2 층간 절연막(210), 제1 컨택 구조체(220), 제2 컨택 구조체(230) 및 커패시터 구조체(300)를 포함한다.
기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 기판(100)은 실리콘 기판인 것으로 설명한다. 설명의 편의를 위해, 이하에서 기판(100)은 제1 도전형(예를 들어, p형)인 것으로 설명한다.
기판(100)은 활성 영역(AR)을 포함할 수 있다. 활성 영역(AR)은 기판(100) 내에서 제1 방향(DR1)으로 연장될 수 있다. 예를 들어, 복수의 단위 활성 영역(AR)이 기판(100) 내에서 제1 방향(DR1)으로 연장될 수 있다.
활성 영역(AR)은 서로 평행한 방향으로 연장되는 복수 개의 바 형태일 수 있다. 몇몇 실시예에서, 복수 개의 활성 영역(AR) 중 하나의 활성 영역(AR)의 중심은 다른 하나의 활성 영역(AR)의 말단부와 인접하도록 배치될 수 있다.
워드 라인(WL; 게이트 전극(120))은 활성 영역(AR)을 가로질러 제2 방향(DR2)을 따라 길게 연장될 수 있다. 워드 라인(WL)은 복수 개로 서로 평행하게 연장될 수 있다. 또한, 복수의 워드 라인(WL)은 등간격으로 서로 이격될 수 있다.
비트 라인(BL)은 워드 라인(WL)과 교차하여 제3 방향(DR3)을 따라 길게 연장될 수 있다. 비트 라인(BL)은 복수 개로 서로 평행하게 연장될 수 있다. 또한, 복수의 비트 라인(BL)은 등간격으로 서로 이격될 수 있다.
반도체 장치의 디자인 룰이 감소함에 따라, 도 1에 도시된 것처럼, 활성 영역(AR)은 사선의 바(bar) 형태로 형성될 수 있다. 예를 들어, 활성 영역(AR)은 제1 방향(DR1)으로 연장될 수 있고, 워드 라인(WL)은 제1 방향(DR1)과 제1 예각(θ1)을 이루는 제2 방향(DR2)으로 연장될 수 있다. 또한, 비트 라인(BL)은 제1 방향(DR1)과 제2 예각(θ2)을 이루는 제3 방향(DR3)으로 연장될 수 있다. 몇몇 실시예에서, 제2 방향(DR2)과 제3 방향(DR3)은 직교할 수 있다. 예를 들어, 제1 예각(θ1)과 제2 예각(θ2)의 합은 90°일 수 있다.
몇몇 실시예에서, 제1 예각(θ1)은 60°이고, 제2 예각(θ2)은 30°일 수 있다. 이러한 경우에, 복수의 커패시터 구조체(후술되는 300)는 허니콤(honeycomb) 형태로 배열될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 복수의 커패시터 구조체(300)는 다양한 형태로 배열될 수 있다.
소자 분리막(110)은 기판(100) 내에 형성될 수 있다. 또한, 소자 분리막(110)은 기판(100) 내의 활성 영역(AR)을 정의할 수 있다. 도 2 내지 도 4에서, 소자 분리막(110)의 측벽은 경사를 갖는 것으로 도시되었으나, 이는 소자 분리막(110)을 형성하는 공정 상의 특징일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소자 분리막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(110)은 한 종류의 절연 물질로 이루어지는 단일층일 수도 있고, 여러 종류의 절연 물질들의 조합으로 이루어지는 다중층일 수도 있다. 설명의 편의를 위해, 이하에서 소자 분리막(110)은 실리콘 산화물을 포함하는 것으로 설명한다.
게이트 트렌치(GT)는 기판(100) 내에 형성될 수 있다. 게이트 트렌치(GT)는 활성 영역(AR) 및 소자 분리막(110)을 가로지르며 연장될 수 있다. 예를 들어, 게이트 트렌치(GT)는 제2 방향(DR2)으로 연장될 수 있다. 게이트 트렌치(GT)는 활성 영역(AR) 내에서 제2 방향(DR2)으로 연장되는 제1 트렌치(P1)와, 소자 분리막(110) 내에서 제2 방향(DR2)으로 연장되는 제2 트렌치(P2)를 포함할 수 있다.
도 2 및 도 3에서, 게이트 트렌치(GT)의 측벽은 경사를 갖는 것으로 도시되었으나, 이는 게이트 트렌치(GT)를 형성하는 공정 상의 특징일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 트렌치(P2)는 제1 트렌치(P1)보다 깊게 형성될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 기판(100)의 상면을 기준으로, 제2 트렌치(P2)의 깊이(D12)는 제1 트렌치(P1)의 깊이(D11)보다 깊을 수 있다. 이에 따라, 제2 트렌치(P2)의 바닥면은 제1 트렌치(P1)의 바닥면보다 낮을 수 있다.
게이트 전극(120)은 제2 방향(DR2)으로 길게 연장될 수 있다. 게이트 전극(120)은 도 1의 워드 라인(WL)으로 기능할 수 있다. 게이트 전극(120)은 게이트 트렌치(GT) 내에 형성될 수 있다. 예를 들어, 게이트 전극(120)은 게이트 트렌치(GT)의 일부(예를 들어, 게이트 트렌치(GT)의 하부)를 채울 수 있다.
게이트 전극(120)은 제1 트렌치(P1)의 일부를 채우는 메인 게이트 전극(MG; main gate electrode)과, 제2 트렌치(P2)의 일부를 채우는 패스 게이트 전극(PG; pass gate electrode)을 포함할 수 있다. 즉, 메인 게이트 전극(MG)은 활성 영역(AR)을 가로지르는 게이트 전극(120)의 일부일 수 있고, 패스 게이트 전극(PG)은 소자 분리막(110)을 가로지르는 게이트 전극(120)의 일부일 수 있다.
게이트 전극(120)은 도전 물질을 포함할 수 있다. 예를 들어, 게이트 전극(120)은 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 알루미늄(Al), 코발트(Co) 등의 금속 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 예를 들어, 게이트 전극(120)은 금속이 아닌, 폴리 실리콘 또는 실리콘 게르마늄 등을 포함할 수도 있다.
제2 트렌치(P2)는 제1 트렌치(P1)보다 깊게 형성될 수 있으므로, 패스 게이트 전극(PG)의 바닥면은 메인 게이트 전극(MG)의 바닥면보다 낮을 수 있다.
몇몇 실시예에서, 활성 영역(AR)은 제1 도전형과 다른 제2 도전형(예를 들어, n형)의 불순물을 포함하는 제1 소오스/드레인 영역(105a) 및 제2 소오스/드레인 영역(105b)을 포함할 수 있다.
제1 소오스/드레인 영역(105a) 및 제2 소오스/드레인 영역(105b)은 메인 게이트 전극(MG)의 양 측에 각각 형성될 수 있다. 예를 들어, 도 1 및 도 2에 도시된 것처럼, 활성 영역(AR)의 중심에 제1 소오스/드레인 영역(105a)이 형성될 수 있고, 활성 영역(AR)의 양 말단에 제2 소오스/드레인 영역(105b)이 형성될 수 있다. 몇몇 실시예에서, 두 개의 메인 게이트 전극(MG)이 하나의 제1 소오스/드레인 영역(105a)을 공유할 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 절연막(130)은 기판(100)과 게이트 전극(120) 사이에 개재될 수 있다. 예를 들어, 게이트 절연막(130)은 게이트 트렌치(GT)의 측벽 및 바닥면을 따라 컨포멀하게(conformally) 연장될 수 있다.
게이트 절연막(130)은 제1 트렌치(P1) 내의 제1 게이트 절연막(130a)과, 제2 트렌치(P2) 내의 제2 게이트 절연막(130b)을 포함할 수 있다. 즉, 제1 게이트 절연막(130a)은 활성 영역(AR)과 메인 게이트 전극(MG) 사이에 개재되는 게이트 절연막(130)의 일부일 수 있고, 제2 게이트 절연막(130b)은 소자 분리막(110)과 패스 게이트 전극(PG) 사이에 개재되는 게이트 절연막(130)의 일부일 수 있다.
예를 들어, 제1 게이트 절연막(130a)은 메인 게이트 전극(MG)의 바닥면 및 측벽을 따라 연장될 수 있고, 제2 게이트 절연막(130b)은 패스 게이트 전극(PG)의 바닥면 및 측벽을 따라 연장될 수 있다.
게이트 절연막(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
캡핑 패턴(140)은 메인 게이트 전극(MG) 상에 배치될 수 있다. 캡핑 패턴(140)은 제1 트렌치(P1)의 일부를 채울 수 있다. 예를 들어, 메인 게이트 전극(MG)은 제1 트렌치(P1)의 하부를 채울 수 있고, 캡핑 패턴(140)은 제1 트렌치(P1)의 상부를 채울 수 있다. 캡핑 패턴(140)은 제1 트렌치(P1) 내에서 제2 방향(DR2)으로 길게 연장될 수 있다.
제1 게이트 절연막(130a)은 캡핑 패턴(140)의 측벽을 따라 더 연장될 수 있다. 예를 들어, 제1 게이트 절연막(130a)은 메인 게이트 전극(MG)의 바닥면 및 측벽과, 캡핑 패턴(140)의 측벽을 따라 연장될 수 있다. 그러나, 제1 게이트 절연막(130a)은 메인 게이트 전극(MG)과 캡핑 패턴(140) 사이에 개재되지 않을 수 있다. 예를 들어, 제1 게이트 절연막(130a)은 메인 게이트 전극(MG)의 상면 및/또는 캡핑 패턴(140)의 바닥면을 따라 연장되지 않을 수 있다.
캡핑 패턴(140)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 설명의 편의를 위해, 이하에서 캡핑 패턴(140)은 실리콘 질화물을 포함하는 것으로 설명한다.
지지 구조체(150)는 패스 게이트 전극(PG) 상에 형성될 수 있다. 지지 구조체(150)는 제2 트렌치(P2)의 일부를 채울 수 있다. 예를 들어, 패스 게이트 전극(PG)은 제2 트렌치(P2)의 하부를 채울 수 있고, 지지 구조체(150)는 제2 트렌치(P2)의 상부를 채울 수 있다.
제2 게이트 절연막(130b)은 패스 게이트 전극(PG)의 상면 및/또는 지지 구조체(150)의 바닥면을 따라 더 연장될 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 제2 게이트 절연막(130b)은 패스 게이트 전극(PG)의 바닥면, 측벽 및 상면을 따라 연장될 수 있다. 이에 따라, 제2 게이트 절연막(130b)은 소자 분리막(110)과 패스 게이트 전극(PG) 사이 및 지지 구조체(150)와 패스 게이트 전극(PG) 사이에 개재될 수 있다.
지지 구조체(150)는 제1 측벽(150S1) 및 제1 측벽(150S1)과 교차하는 제2 측벽(150S2)을 포함할 수 있다. 지지 구조체(150)의 제1 측벽(150S1) 및 제2 측벽(150S2)은 서로 연결되어 지지 구조체(150)의 측벽을 구성할 수 있다. 예를 들어, 지지 구조체(150)는 서로 대향되는 2개의 제1 측벽(150S1)과, 2개의 제1 측벽(150S1) 사이에서 서로 대향되는 2개의 제2 측벽(150S2)을 포함할 수 있다.
지지 구조체(150)의 제1 측벽(150S1)은 제2 방향(DR2)으로 연장될 수 있다. 예를 들어, 도 1 내지 도 3에 도시된 것처럼, 지지 구조체(150)의 제1 측벽(150S1)은 제1 트렌치(P1)의 측벽에 의해 정의될 수 있다. 예를 들어, 지지 구조체(150)의 제1 측벽(150S1)은 소자 분리막(110)의 내측벽과 접촉할 수 있다.
지지 구조체(150)의 제2 측벽(150S2)은 제2 방향(DR2)과 교차할 수 있다. 예를 들어, 도 1 및 도 4에 도시된 것처럼, 지지 구조체(150)의 제2 측벽(150S2)은 제2 방향(DR2)과 교차하는 캡핑 패턴(140)의 측벽과 대향될 수 있다.
제2 게이트 절연막(130b)은 지지 구조체(150)의 제2 측벽(150S2)을 따라 더 연장될 수 있다. 예를 들어, 도 2 내지 도 4에 도시된 것처럼, 제2 게이트 절연막(130b)은 패스 게이트 전극(PG)의 바닥면 및 측벽과, 지지 구조체(150)의 바닥면 및 제2 측벽(150S2)을 따라 연장될 수 있다. 이에 따라, 제2 게이트 절연막(130b)은 지지 구조체(150)의 제2 측벽(150S2)과 캡핑 패턴(140) 사이에 개재될 수 있다.
그러나, 제2 게이트 절연막(130b)은 소자 분리막(110)과 지지 구조체(150) 사이에 개재되지 않을 수 있다. 예를 들어, 제2 게이트 절연막(130b)은 지지 구조체(150)의 제1 측벽(150S1)을 따라 연장되지 않을 수 있다.
몇몇 실시예에서, 지지 구조체(150)의 상면은 캡핑 패턴(140)의 상면과 동일 평면 상에 배치될 수 있다. 예를 들어, 지지 구조체(150)의 상면 및 캡핑 패턴(140)의 상면은 모두 기판(100)의 상면과 동일 평면 상에 배치될 수 있다.
몇몇 실시예에서, 지지 구조체(150)는 캡핑 패턴(140)보다 깊게 형성될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 기판(100)의 상면을 기준으로, 지지 구조체(150)의 깊이(D22)는 캡핑 패턴(140)의 깊이(D21)보다 깊을 수 있다. 이에 따라, 지지 구조체(150)의 바닥면은 캡핑 패턴(140)의 바닥면보다 낮을 수 있다. 또한, 패스 게이트 전극(PG)의 상면은 메인 게이트 전극(MG)의 상면보다 낮을 수 있다.
몇몇 실시예에서, 지지 구조체(150)의 제2 측벽(150S2)은 제1 방향(DR1)과 다른 방향으로 연장될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 지지 구조체(150)의 제2 측벽(150S2)은 제1 방향(DR1)과 제3 예각(θ3)을 이루는 제4 방향(DR4)으로 연장될 수 있다.
몇몇 실시예에서, 제3 예각(θ3)은 제1 예각(θ1)보다 작을 수 있다. 예를 들어, 제3 예각(θ3)은 30°일 수 있고, 제1 예각(θ1)은 60°일 수 있다. 이에 따라, 도 1에 도시된 것처럼, 워드 라인(WL)에 대하여 지지 구조체(150)의 제2 측벽(150S2)이 기울어진 정도는 워드 라인(WL)에 대하여 활성 영역(AR)이 기울어진 정도보다 작을 수 있다. 반대로, 비트 라인(BL)에 대하여 지지 구조체(150)의 제2 측벽(150S2)이 기울어진 정도는 비트 라인(BL)에 대하여 활성 영역(AR)이 기울어진 정도보다 클 수 있다.
지지 구조체(150)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 설명의 편의를 위해, 이하에서 지지 구조체(150)는 실리콘 질화물을 포함하는 것으로 설명한다.
몇몇 실시예에서, 지지 구조체(150)는 소자 분리막(110)과 다른 물질을 포함할 수 있다. 예를 들어, 소자 분리막(110)은 실리콘 산화물을 포함하고, 지지 구조체(150)는 실리콘 질화물을 포함할 수 있다.
몇몇 실시예에서, 지지 구조체(150)는 캡핑 패턴(140)과 다른 물질을 포함할 수 있다. 예를 들어, 캡핑 패턴(140)과 지지 구조체(150)는 서로 다른 물질 구성의 실리콘 질화물을 포함할 수 있다. 몇몇 실시예에서, 지지 구조체(150)는 캡핑 패턴(140)보다 낮은 유전율을 갖는 물질을 포함할 수 있다. 이에 따라, 지지 구조체(150)는 캡핑 패턴(140)보다 낮은 유전율을 가질 수 있다. 이러한 경우에, 지지 구조체(150)는 후술되는 패스 게이트 전극(PG)에 의한 게이트 유발 드레인 누설(GIDL)을 더욱 개선하여 성능이 향상된 반도체 장치를 제공할 수 있다.
제1 층간 절연막(200) 및 제2 층간 절연막(210)은 기판(100) 상에 차례로 적층될 수 있다. 기판(100) 상에 2개의 층간 절연막(200, 210)만이 형성되는 것으로 설명되지만, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 기판(100) 상에 3개 이상의 층간 절연막이 형성될 수 있음은 물론이다.
제1 층간 절연막(200) 및 제2 층간 절연막(210)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 컨택 구조체(220)는 제1 소오스/드레인 영역(105a)과 접속될 수 있다. 예를 들어, 제1 컨택 구조체(220)는 제1 층간 절연막(200)을 관통하여 제1 소오스/드레인 영역(105a)과 접속될 수 있다.
제2 컨택 구조체(230)는 제2 소오스/드레인 영역(105b)과 접속될 수 있다. 예를 들어, 제2 컨택 구조체(230)는 제1 층간 절연막(200) 및 제2 층간 절연막(210)을 관통하여 제2 소오스/드레인 영역(105b)과 접속될 수 있다.
제1 컨택 구조체(220) 및 제2 컨택 구조체(230)는 각각 도전 물질을 포함할 수 있다. 예를 들어, 제1 컨택 구조체(220) 및 제2 컨택 구조체(230)는 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 알루미늄(Al), 코발트(Co) 등의 금속 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 예를 들어, 제1 컨택 구조체(220) 및 제2 컨택 구조체(230)는 금속이 아닌, 폴리 실리콘 또는 실리콘 게르마늄 등을 포함할 수도 있다.
제1 컨택 구조체(220) 및 제2 컨택 구조체(230)는 각각 한 종류의 도전 물질로 이루어지는 단일층일 수도 있고, 여러 종류의 도전 물질들의 조합으로 이루어지는 다중층일 수도 있다. 예를 들어, 제2 컨택 구조체(230)는 제2 소오스/드레인 영역(105b) 상에 차례로 적층되는 폴리 실리콘층 및 금속층을 포함하는 다중층일 수 있다.
비트 라인(BL)의 일부는 제1 컨택 구조체(220)와 접속될 수 있다. 예를 들어, 비트 라인(BL)은 제1 층간 절연막(200)의 상면 및 제1 컨택 구조체(220)의 상면 상에 형성될 수 있다. 이에 따라, 비트 라인(BL)은 제1 소오스/드레인 영역(105a)과 전기적으로 접속될 수 있다. 비트 라인(BL)은 한 종류의 도전 물질로 이루어지는 단일층일 수도 있고, 여러 종류의 도전 물질들의 조합으로 이루어지는 다중층일 수도 있다.
커패시터 구조체(300)의 일부는 제2 컨택 구조체(230)와 접속될 수 있다. 예를 들어, 커패시터 구조체(300)는 제2 층간 절연막(210)의 상면 및 제2 컨택 구조체(230)의 상면 상에 형성될 수 있다. 이에 따라, 커패시터 구조체(300)는 제2 소오스/드레인 영역(105b)과 전기적으로 접속될 수 있다.
커패시터 구조체(300)는 몇몇 실시예에 따른 반도체 장치(예를 들어, 반도체 메모리 장치)에서 전하를 저장할 수 있다. 예를 들어, 커패시터 구조체(300)는 하부 전극(310), 커패시터 유전막(320) 및 상부 전극(330)을 포함할 수 있다. 커패시터 구조체(300)는, 하부 전극(310)과 상부 전극(330) 사이에서 발생되는 전위차를 이용하여 커패시터 유전막(320) 내에 전하를 저장할 수 있다.
하부 전극(310) 및 상부 전극(330)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 커패시터 유전막(320)은 예를 들어, 실리콘 산화물 또는 고유전율 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인 영역과 게이트 전극이 서로 인접하게 배치되면, 이들 사이에 강한 전계가 발생될 수 있다. 이로 인해 소오스/드레인 영역과 게이트 전극 사이의 직접적인 터널링이 발생할 수 있고, 이에 따른 누설 전류를 게이트 유발 드레인 누설(GIDL; Gate Induced Drain Leakage)이라 한다.
반도체 장치가 고집적화됨에 따라, 이러한 게이트 유발 드레인 누설은 메인 게이트 전극뿐만 아니라 패스 게이트 전극에 의해서도 발생할 수 있다. 그러나, 몇몇 실시예에 따른 반도체 장치는, 패스 게이트 전극(PG)을 메인 게이트 전극(MG)보다 낮게 배치하여, 게이트 유발 드레인 누설을 방지할 수 있다. 게이트 유발 드레인 누설은 소오스/드레인 영역과 게이트 전극의 중첩 면적에 의존하는데, 메인 게이트 전극(MG)보다 낮게 배치되는 패스 게이트 전극(PG)은 이러한 중첩 면적을 감소시킬 수 있기 때문이다.
또한, 몇몇 실시예에 따른 반도체 장치는 패스 게이트 전극(PG) 상에 형성되는 지지 구조체(150)를 포함할 수 있다. 지지 구조체(150)는 패스 게이트 전극(PG)이 매립되는 제2 트렌치(P2)를 지지할 수 있다. 예를 들어, 지지 구조체(150)는 제2 트렌치(P2)의 종횡비(aspect ratio)가 큰 경우에도 제2 트렌치(P2)가 휘는 것을 방지할 수 있다. 이에 따라, 신뢰성 및 성능이 향상된 반도체 장치가 제공될 수 있다.
도 5 및 도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 참고적으로, 도 5는 도 1의 A-A를 따라 절단한 다른 단면도이다. 도 6은 도 1의 B-B를 따라 절단한 다른 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 1, 도 5 및 도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치는 배리어막(160)을 더 포함한다.
배리어막(160)은 게이트 절연막(130)과 게이트 전극(120) 사이에 개재될 수 있다. 예를 들어, 배리어막(160)은 게이트 절연막(130)의 표면을 따라 컨포멀하게 연장될 수 있다.
배리어막(160)은 제1 트렌치(P1) 내의 제1 배리어막(160a)과, 제2 트렌치(P2) 내의 제2 배리어막(160b)을 포함할 수 있다. 즉, 제1 배리어막(160a)은 제1 게이트 절연막(130a)과 메인 게이트 전극(MG) 사이에 개재되는 배리어막(160)의 일부일 수 있고, 제2 배리어막(160b)은 제2 게이트 절연막(130b)과 패스 게이트 전극(PG) 사이에 개재되는 배리어막(160)의 일부일 수 있다.
예를 들어, 제1 배리어막(160a)은 메인 게이트 전극(MG)의 바닥면 및 측벽을 따라 연장될 수 있고, 제2 배리어막(160b)은 패스 게이트 전극(PG)의 바닥면 및 측벽을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 배리어막(160a)은 제2 방향(DR2)으로 연장되는 캡핑 패턴(140)의 측벽을 따라 연장되지 않을 수 있다. 예를 들어, 도 5에 도시된 것처럼, 캡핑 패턴(140)은 제1 배리어막(160a)의 상면 및 메인 게이트 전극(MG)의 상면 상에 형성될 수 있다. 또한, 제1 배리어막(160a)은 메인 게이트 전극(MG)과 캡핑 패턴(140) 사이에 개재되지 않을 수 있다. 예를 들어, 제1 배리어막(160a)은 메인 게이트 전극(MG)의 상면 및/또는 캡핑 패턴(140)의 바닥면을 따라 연장되지 않을 수 있다.
몇몇 실시예에서, 제2 배리어막(160b)은 패스 게이트 전극(PG)의 상면 및/또는 지지 구조체(150)의 바닥면을 따라 더 연장될 수 있다. 예를 들어, 제2 배리어막(160b)은 패스 게이트 전극(PG)의 바닥면, 측벽 및 상면을 따라 연장될 수 있다. 이에 따라, 제2 배리어막(160b)은 소자 분리막(110)과 패스 게이트 전극(PG) 사이 및 지지 구조체(150)와 패스 게이트 전극(PG) 사이에 개재될 수 있다.
몇몇 실시에에서, 제2 배리어막(160b)은 지지 구조체(150)의 제2 측벽(150S2)을 따라 더 연장될 수 있다. 예를 들어, 도 6에 도시된 것처럼, 제2 배리어막(160b)은 패스 게이트 전극(PG)의 바닥면 및 측벽과, 지지 구조체(150)의 바닥면 및 제2 측벽(150S2)을 따라 연장될 수 있다.
배리어막(160)은 예를 들어, 금속 질화물을 포함할 수 있다. 예를 들어, 배리어막(160)은 티타늄 질화물(TiN), 텅스텐 질화물(WN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 배리어막(160)은 불순물이 도핑된 금속 질화물을 포함할 수 있다. 예를 들어, 배리어막(160)의 금속 질화물은 일함수를 변경시킬 수 잇는 불순물로 도핑될 수 있다. 예를 들어, 제1 소오스/드레인 영역(105a) 및 제2 소오스/드레인 영역(105b)이 제2 도전형(예를 들어, n형)인 경우에, 배리어막(160)은 란타넘(La)으로 도핑될 수 있다.
도 7 및 도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 참고적으로, 도 7은 도 1의 A-A를 따라 절단한 다른 단면도이다. 도 8은 도 1의 B-B를 따라 절단한 다른 단면도이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 1, 도 7 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치는 삽입 도전막(170)을 더 포함한다.
삽입 도전막(170)은 메인 게이트 전극(MG)과 캡핑 패턴(140) 사이에 개재될 수 있다. 예를 들어, 삽입 도전막(170)은 메인 게이트 전극(MG)의 상면을 따라 컨포멀하게 연장될 수 있다.
몇몇 실시예에서, 삽입 도전막(170)은 제2 방향(DR2)으로 연장되는 삽입 도전막(170)의 측벽을 따라 연장되지 않을 수 있다. 예를 들어, 도 7에 도시된 것처럼, 캡핑 패턴(140)은 제1 배리어막(160a)의 상면 및 메인 게이트 전극(MG)의 상면 상에 형성될 수 있다.
몇몇 실시예에서, 삽입 도전막(170)은 패스 게이트 전극(PG)의 상면을 따라 연장되지 않을 수 있다. 또한, 삽입 도전막(170)의 바닥면은 지지 구조체(150)의 바닥면보다 높을 수 있다.
몇몇 실시예에서, 삽입 도전막(170)은 게이트 전극(120)과 다른 물질을 포함할 수 있다. 예를 들어, 게이트 전극(120)은 텅스텐(W)을 포함하고, 삽입 도전막(170)은 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 9 및 도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 참고적으로, 도 9는 도 1의 A-A를 따라 절단한 다른 단면도이다. 도 10은 도 1의 B-B를 따라 절단한 다른 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 1, 도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 캡핑 패턴(140)은 에어갭(145; air gap, 또는 보이드(void))을 포함한다.
에어갭(145)은 타원형이며 제2 방향(DR2)으로 길게 연장되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 그 형성 공정에 따라 에어갭(145)은 다양한 형상을 가질 수 있다. 예를 들어, 구형인 복수의 에어갭(145)이 캡핑 패턴(140) 내에 형성될 수도 있다.
캡핑 패턴(140) 내의 에어갭(145)은 낮은 유전율을 가지므로, 몇몇 실시예에 따른 반도체 장치의 기생 커패시턴스(parasitic capacitance)를 감소시킬 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 참고적으로, 도 11은 도 1의 A-A를 따라 절단한 다른 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 1 및 도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 트렌치(P2)의 폭은 제1 트렌치(P1)의 폭보다 작다.
여기서, 폭이란, 동일 레벨에서 제3 방향(DR3)으로의 폭을 의미한다. 예를 들어, 기판(100)의 상면을 기준으로 임의의 제1 깊이(D31)가 정의될 수 있다. 이 때, 제1 깊이(D31)에서 제2 트렌치(P2)의 제3 방향(DR3)으로의 폭(W12)은, 제1 깊이(D31)에서 제1 트렌치(P1)의 제3 방향(DR3)으로의 폭(W11)보다 작을 수 있다.
이에 따라, 몇몇 실시예에 따른 반도체 장치는 패스 게이트 전극(PG)에 의한 게이트 유발 드레인 누설(GIDL)을 더욱 개선하여 성능이 향상된 반도체 장치를 제공할 수 있다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 지지 구조체(150)의 제2 측벽(150S2)은 원호(圓弧, arc) 형태를 갖는다.
예를 들어, 지지 구조체(150)는 서로 대향되는 2개의 제2 측벽(150S2)을 포함할 수 있다. 상기 2개의 제2 측벽(150S2)은 지지 구조체(150)의 중앙부를 중심으로 정의되는 원의 일부를 구성할 수 있다.
그러나, 몇몇 실시예에서, 지지 구조체(150)의 제1 측벽(150S1)은 제2 방향(DR2)으로 연장될 수 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 지지 구조체(150)의 제2 측벽(150S2)은 제3 방향(DR3)을 따라 연장된다.
예를 들어, 지지 구조체(150)의 제2 측벽(150S2)은 비트 라인(BL)과 나란히 연장될 수 있다.
몇몇 실시예에서, 제2 방향(DR2)과 제3 방향(DR3)은 직교할 수 있다. 예를 들어, 제1 예각(θ1)과 제2 예각(θ2)의 합은 90°일 수 있다. 이에 따라, 지지 구조체(150)의 제1 측벽(150S1)과 제2 측벽(150S2)은 직교할 수 있다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 지지 구조체(150)의 제2 측벽(150S2)은 제1 방향(DR1)과 제1 각도(θ4)를 이루는 제5 방향(DR5)으로 연장될 수 있다.
몇몇 실시예에서, 제1 각도(θ4)는 제1 방향(DR1)에 대하여 제1 예각(θ1)보다 큰 각도를 이룰 수 있다. 예를 들어, 제1 예각(θ1)은 60°일 수 있고, 제1 각도(θ4)는 90°일 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 1 내지 도 14를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 15 내지 도 39는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 11을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15 내지 도 17을 참조하면, 기판(100) 내에 활성 영역(AR) 및 소자 분리막(110)을 형성한다. 참고적으로, 도 16은 도 15의 A-A를 따라 절단한 단면도이고, 도 17은 도 15의 B-B를 따라 절단한 단면도이다.
기판(100)은 활성 영역(AR)을 포함할 수 있다. 도 15에 도시된 것처럼, 활성 영역(AR)은 제1 방향(DR1)으로 연장되는 복수의 바 형태로 형성될 수 있다. 활성 영역(AR)은 불순물 영역(105)을 포함할 수 있다. 불순물 영역(105)은 활성 영역(AR) 내에 불순물이 주입되어 형성될 수 있다. 이 때, 불순물을 주입하는 것은 이온 주입(ion implantation) 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다.
소자 분리막(110)은 기판(100) 내에 형성될 수 있다. 예를 들어, 기판(100) 내에, 활성 영역(AR)을 정의하는 트렌치가 형성될 수 있고, 상기 트렌치를 채우는 절연막이 형성될 수 있다. 이에 따라, 기판(100) 내에, 복수의 활성 영역(AR)을 정의하는 소자 분리막(110)이 형성될 수 있다.
도 18 내지 도 20을 참조하면, 기판(100) 내에 게이트 트렌치(GT)를 형성한다. 참고적으로, 도 19는 도 18의 A-A를 따라 절단한 단면도이고, 도 20은 도 18의 B-B를 따라 절단한 단면도이다.
게이트 트렌치(GT)는 활성 영역(AR) 및 소자 분리막(110)을 가로지르도록 형성될 수 있다. 예를 들어, 게이트 트렌치(GT)는 제2 방향(DR2)으로 연장되도록 형성될 수 있다. 게이트 트렌치(GT)는 활성 영역(AR) 내에서 제2 방향(DR2)으로 연장되는 제1 트렌치(P1)와, 소자 분리막(110) 내에서 제2 방향(DR2)으로 연장되는 제2 트렌치(P2)를 포함할 수 있다.
제1 트렌치(P1)는 도 15 내지 도 17의 불순물 영역(105)을 분리할 수 있다. 이에 따라, 제1 트렌치(P1)의 양 측에 각각 배치되는 제1 소오스/드레인 영역(105a) 및 제2 소오스/드레인 영역(105b)이 형성될 수 있다.
몇몇 실시예에서, 제2 트렌치(P2)는 제1 트렌치(P1)보다 깊게 형성될 수 있다. 예를 들어, 도 19에 도시된 것처럼, 기판(100)의 상면을 기준으로, 제2 트렌치(P2)의 깊이(D12)는 제1 트렌치(P1)의 깊이(D11)보다 깊을 수 있다.
도 21 및 도 22를 참조하면, 기판(100) 상에 희생막(400)을 형성한다.
희생막(400)은 게이트 트렌치(GT)를 채우도록 형성될 수 있다. 즉, 희생막(400)은 제1 트렌치(P1) 및 제2 트렌치(P2)를 채울 수 있다.
희생막(400)은 후술되는 지지 구조체(150)에 대해 식각 선택비(etch selectivity)를 갖는 물질을 포함할 수 있다. 희생막(400)은 예를 들어, SOH(spin-on hardmask)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 23 내지 도 25를 참조하면, 희생막(400) 상에 마스크 패턴(MK)을 형성한다. 참고적으로, 도 24는 도 23의 A-A를 따라 절단한 단면도이고, 도 25는 도 23의 B-B를 따라 절단한 단면도이다.
마스크 패턴(MK)은 희생막(400)의 일부를 노출시키는 개구(OP)를 포함할 수 있다. 마스크 패턴(MK)의 개구(OP)는, 소자 분리막(110) 상의 희생막(400)의 일부를 노출시킬 수 있다.
몇몇 실시예에서, 마스크 패턴(MK)의 개구(OP)는, 제1 방향(DR1)을 따라 배열되는 2개의 활성 영역(AR) 사이의 소자 분리막(110)을 노출시킬 수 있다. 예를 들어, 도 23에 도시된 것처럼, 마스크 패턴(MK)의 개구(OP)는 제1 방향(DR1)을 따라 배열되는 2개의 활성 영역(AR) 사이의 소자 분리막(110)을 지나며, 제4 방향(DR4)으로 길게 연장될 수 있다. 제4 방향(DR4)은 제1 방향(DR1)과 제3 예각(θ3)을 이룰 수 있다. 몇몇 실시예에서, 제3 예각(θ3)은 제1 예각(θ1)보다 작을 수 있다.
마스크 패턴(MK)을 형성하는 것은 예를 들어, SADP(self-aligned double patterning) 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다.
도 26 및 도 27을 참조하면, 마스크 패턴(MK)에 의해 노출되는 희생막(400)의 일부를 식각한다.
예를 들어, 마스크 패턴(MK)을 식각 마스크로 이용하는 식각 공정이 수행될 수 있다. 이에 따라, 마스크 패턴(MK)의 개구(OP)에 의해 노출되는 희생막(400)이 식각될 수 있다.
그러나, 상기 식각 공정은 마스크 패턴(MK)의 개구(OP)에 의해 노출되는 희생막(400)의 일부만을 식각할 수 있다. 이에 따라, 제2 트렌치(P2) 내에 희생막(400)의 일부가 남을 수 있다. 또한, 제2 트렌치(P2) 내에, 희생막(400)의 상면에 의해 바닥면이 정의되는 리세스(RC)가 형성될 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 제2 트렌치(P2) 내의 희생막(400)의 상면(또는 리세스(RC)의 바닥면)의 깊이(D22)는, 제2 트렌치(P2)의 바닥면의 깊이(D12)보다 얕을 수 있다.
그러나, 몇몇 실시예에서, 기판(100)의 상면을 기준으로, 리세스(RC)의 바닥면의 깊이(D22)는, 후술되는 게이트 전극(120)의 상면의 깊이(도 36의 D21)보다 깊을 수 있다.
도 28 및 도 29를 참조하면, 희생막(400) 상에 지지 절연막(150L)을 형성한다.
예를 들어, 제2 트렌치(P2) 내의 리세스(도 26 및 도 27의 RC)를 채우는 지지 절연막(150L)이 형성될 수 있다. 이에 따라, 제2 트렌치(P2) 내의 희생막(400) 상에 지지 절연막(150L)이 형성될 수 있다.
지지 절연막(150L)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 설명의 편의를 위해, 이하에서 지지 절연막(150L)은 실리콘 질화물을 포함하는 것으로 설명한다.
지지 절연막(150L)은 마스크 패턴(MK) 상에 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 지지 절연막(150L)이 형성되기 전에, 마스크 패턴(MK)은 제거될 수도 있다.
도 30 및 도 31을 참조하면, 제2 트렌치(P2) 내에 지지 구조체(150)를 형성한다.
예를 들어, 지지 절연막(도 28 및 도 29의 150L)에 대한 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 기판(100)의 상면이 노출될 때까지 수행될 수 있다.
이에 따라, 제2 트렌치(P2)의 하부 및 제1 트렌치(P1)를 채우는 희생막(400)이 형성될 수 있다. 또한, 제2 트렌치(P2)의 상부를 채우는 지지 구조체(150)가 형성될 수 있다. 즉, 제2 트렌치(P2)의 상부를 채우는 희생막(400)은 지지 구조체(150)로 대체될 수 있다.
도 32 및 도 33을 참조하면, 희생막(400)을 제거한다.
예를 들어, 희생막(400)에 대한 애싱(ashing) 공정 및 스트립(strip) 공정이 수행될 수 있다. 상술한 바와 같이, 희생막(400)은 지지 구조체(150)에 대해 식각 선택비를 가질 수 있으므로, 희생막(400)이 제거되는 동안 지지 구조체(150)는 제거되지 않을 수 있다.
이에 따라, 제2 트렌치(P2)의 상부에 지지 구조체(150)가 남을 수 있다. 또한, 제2 트렌치(P2)의 하부에 패스 게이트 전극용 갭(400G)이 형성될 수 있다.
도 34 및 도 35를 참조하면, 게이트 트렌치(GT) 내에 게이트 절연막(130)을 형성한다.
예를 들어, 도 32 및 도 33의 결과물의 표면의 프로파일을 따라 연장되는 게이트 절연막(130)이 형성될 수 있다. 예를 들어, 도 34에 도시된 것처럼, 게이트 절연막(130)은 기판(100)의 상면, 소자 분리막(110)의 상면, 제1 트렌치(P1)의 바닥면 및 측벽, 제2 트렌치(P2)의 바닥면 및 측벽, 및 지지 구조체(150)의 바닥면 및 상면을 따라 연장될 수 있다. 또한, 도 35에 도시된 것처럼, 게이트 절연막(130)은 지지 구조체(150)의 제2 측벽(150S2)을 따라 더 연장될 수 있다.
도 36 및 도 37을 참조하면, 게이트 트렌치(GT)의 일부를 채우는 게이트 전극(120)을 형성한다.
예를 들어, 게이트 트렌치(GT)를 채우는 도전막이 형성될 수 있고, 상기 도전막에 대한 리세스 공정이 수행될 수 있다. 이에 따라, 제1 트렌치(P1)의 하부를 채우는 메인 게이트 전극(MG)과, 제2 트렌치(P2)의 하부를 채우는 패스 게이트 전극(PG)이 형성될 수 있다.
몇몇 실시예에서, 상기 리세스 공정은, 기판(100)의 상면을 기준으로, 게이트 전극(120)의 상면의 깊이(D21)가 지지 구조체(150)의 바닥면의 깊이(D22)보다 높도록 수행될 수 있다. 이에 따라, 패스 게이트 전극용 갭(도 34 및 도 35의 400G)을 채우는 패스 게이트 전극(PG)이 형성될 수 있다. 또한, 메인 게이트 전극(MG)보다 깊게 배치되는 패스 게이트 전극(PG)이 형성될 수 있다.
도 38 및 도 39를 참조하면, 메인 게이트 전극(MG) 상에 캡핑 패턴(140)을 형성한다.
예를 들어, 도 36 및 도 37의 결과물 상에 절연막이 형성될 수 있다. 이어서, 상기 절연막에 대한 평탄화 공정이 수행될 수 있다. 상기 절연막은 예를 들어, 기판(100)의 상면이 노출될 때까지 수행될 수 있다. 이에 따라, 제1 트렌치(P1)의 상부를 채우는 캡핑 패턴(140)이 형성될 수 있다.
또한, 기판(100)의 상면, 소자 분리막(110)의 상면 및 지지 구조체(150)의 상면이 노출될 수 있다.
이어서, 도 2 및 도 4를 참조하면, 기판(100) 상에 제1 층간 절연막(200), 제2 층간 절연막(210), 제1 컨택 구조체(220), 제2 컨택 구조체(230), 비트 라인(BL) 및 커패시터 구조체(300)를 형성한다.
이에 따라, 도 1 내지 도 4를 이용하여 상술한 반도체 장치가 제조될 수 있다.
몇몇 실시예에서, 게이트 절연막(130)을 형성한 후 및 게이트 전극(120)을 형성하기 전에, 배리어막(160)을 형성하는 것을 더 포함할 수 있다. 이에 따라, 도 5 및 도 6을 이용하여 상술한 반도체 장치가 제조될 수 있다.
몇몇 실시예에서, 게이트 전극(120)을 형성한 후 및 캡핑 패턴(140)을 형성하기 전에, 삽입 도전막(170)을 형성하는 것을 더 포함할 수 있다. 이에 따라, 도 7 및 도 8을 이용하여 상술한 반도체 장치가 제조될 수 있다.
몇몇 실시예에서, 캡핑 패턴(140)을 형성하는 것은, 캡핑 패턴(140) 내의 에어갭(145)을 형성하는 포함할 수 있다. 이에 따라, 도 9 및 도 10을 이용하여 상술한 반도체 장치가 제조될 수 있다.
몇몇 실시예에서, 게이트 트렌치(GT)를 형성하는 것은, 제1 트렌치(P1)보다 폭이 작도록 제2 트렌치(P2)를 형성하는 것을 포함할 수 있다. 이에 따라, 도 11을 이용하여 상술한 반도체 장치가 제조될 수 있다.
도 40은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 참고적으로, 도 40은 도 21 및 도 22 이후의 단계를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 39를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 40을 참조하면, 희생막(400) 상에 마스크 패턴(MK)을 형성한다.
몇몇 실시예에서, 마스크 패턴(MK)의 개구(OP)는 복수의 원형 개구를 포함할 수 있다. 예를 들어, 마스크 패턴(MK)의 개구(OP)는, 제1 방향(DR1)을 따라 배열되는 2개의 활성 영역(AR) 사이의 소자 분리막(110)을 노출시키는 복수의 원형 개구를 포함할 수 있다.
이어서, 도 26 내지 도 39의 단계가 수행될 수 있다. 이에 따라, 도 12를 이용하여 상술한 반도체 장치가 제조될 수 있다.
도 41은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 참고적으로, 도 41은 도 21 및 도 22 이후의 단계를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 39를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 41을 참조하면, 희생막(400) 상에 마스크 패턴(MK)을 형성한다.
몇몇 실시예에서, 마스크 패턴(MK)의 개구(OP)는 제3 방향(DR3)을 따라 길게 연장될 수 있다. 예를 들어, 마스크 패턴(MK)의 개구(OP)는, 제1 방향(DR1)을 따라 배열되는 2개의 활성 영역(AR) 사이의 소자 분리막(110)을 지나며, 제3 방향(DR3)으로 길게 연장될 수 있다.
이어서, 도 26 내지 도 39의 단계가 수행될 수 있다. 이에 따라, 도 13을 이용하여 상술한 반도체 장치가 제조될 수 있다.
도 42는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 참고적으로, 도 42는 도 21 및 도 22 이후의 단계를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 39를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 42를 참조하면, 희생막(400) 상에 마스크 패턴(MK)을 형성한다.
몇몇 실시예에서, 마스크 패턴(MK)의 개구(OP)는 제5 방향(DR5)을 따라 길게 연장될 수 있다. 예를 들어, 마스크 패턴(MK)의 개구(OP)는, 제1 방향(DR1)을 따라 배열되는 2개의 활성 영역(AR) 사이의 소자 분리막(110)을 지나며, 제5 방향(DR5)으로 길게 연장될 수 있다. 몇몇 실시예에서, 제1 각도(θ4)는 제1 예각(θ1)보다 클 수 있다.
이어서, 도 26 내지 도 39의 단계가 수행될 수 있다. 이에 따라, 도 14를 이용하여 상술한 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막
120: 게이트 전극 130: 게이트 절연막
140: 캡핑 패턴 150: 지지 구조체
200, 210: 층간 절연막 220, 230: 컨택 구조체
300: 커패시터 구조체
AR: 활성 영역 BL: 비트 라인
GT: 게이트 트렌치 MG: 메인 게이트 전극
PG: 패스 게이트 전극 WL: 워드 라인

Claims (20)

  1. 기판 내의 활성 영역;
    상기 기판 내에, 상기 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 및 상기 소자 분리막을 가로지르며 연장되고, 상기 활성 영역 내의 제1 트렌치 및 상기 소자 분리막 내의 제2 트렌치를 포함하는 게이트 트렌치;
    상기 제1 트렌치를 채우는 메인 게이트 전극과, 상기 제2 트렌치의 일부를 채우는 패스 게이트 전극을 포함하는 게이트 전극;
    상기 패스 게이트 전극 상에, 상기 제2 트렌치의 다른 일부를 채우는 지지 구조체; 및
    상기 소자 분리막과 상기 패스 게이트 전극 사이 및 상기 지지 구조체와 상기 패스 게이트 전극 사이에 개재되는 게이트 절연막을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 메인 게이트 전극 상에, 상기 제1 트렌치의 다른 일부를 채우는 캡핑 패턴을 더 포함하고,
    상기 게이트 절연막은, 상기 메인 게이트 전극의 측벽 및 상기 캡핑 패턴의 측벽을 따라 연장되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 게이트 절연막은, 상기 캡핑 패턴과 상기 메인 게이트 전극 사이에 비개재되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 게이트 절연막은 상기 패스 게이트 전극의 측벽을 따라 연장되고, 상기 지지 구조체의 측벽을 따라 비연장되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 트렌치의 바닥면은 상기 제1 트렌치의 바닥면보다 낮은 반도체 장치.
  6. 제 1항에 있어서,
    상기 패스 게이트 전극의 상면은 상기 메인 게이트 전극의 상면보다 낮은 반도체 장치.
  7. 제 1항에 있어서,
    상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭보다 작은 반도체 장치.
  8. 제 1항에 있어서,
    상기 게이트 절연막과 상기 게이트 전극 사이에 개재되는 배리어막을 더 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 배리어막은, 상기 메인 게이트 전극의 바닥면 및 측벽을 따라 연장되고, 상기 패스 게이트 전극의 바닥면, 측벽 및 상면을 따라 연장되는 반도체 장치.
  10. 기판 내에, 제1 방향으로 연장되는 제1 트렌치를 포함하는 활성 영역;
    상기 기판 내에, 상기 제1 방향으로 연장되는 제2 트렌치를 포함하고, 상기 활성 영역을 정의하는 소자 분리막;
    상기 제1 트렌치의 일부를 채우는 메인 게이트 전극;
    상기 활성 영역과 상기 메인 게이트 전극 사이의 제1 게이트 절연막;
    상기 제2 트렌치의 일부를 채우는 패스 게이트 전극; 및
    상기 소자 분리막과 상기 패스 게이트 전극 사이의 제2 게이트 절연막을 포함하고,
    상기 제1 게이트 절연막은 상기 메인 게이트 전극의 바닥면 및 측벽을 따라 연장되고,
    상기 제2 게이트 절연막은 상기 패스 게이트 전극의 바닥면, 측벽 및 상면을 따라 연장되는 반도체 장치.
  11. 제 10항에 있어서,
    상기 메인 게이트 전극 상에, 상기 제1 트렌치의 다른 일부를 채우는 캡핑 패턴과,
    상기 패스 게이트 전극 상에, 상기 제2 트렌치의 다른 일부를 채우는 지지 구조체를 더 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 게이트 절연막은 상기 캡핑 패턴의 측벽을 따라 더 연장되고,
    상기 제2 게이트 절연막은 상기 지지 구조체의 측벽을 따라 비연장되는 반도체 장치.
  13. 제 11항에 있어서,
    상기 지지 구조체의 바닥면은 상기 캡핑 패턴의 바닥면보다 높은 반도체 장치.
  14. 제 10항에 있어서,
    상기 제1 게이트 절연막은 상기 메인 게이트 전극의 상면을 따라 비연장되는 반도체 장치.
  15. 제 10항에 있어서,
    상기 제1 트렌치에 인접하는 상기 활성 영역 내의 소오스/드레인 영역과,
    상기 기판 상에, 상기 소오스/드레인 영역과 접속되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인을 더 포함하는 반도체 장치.
  16. 제 10항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치 사이의 상기 활성 영역 내의 소오스/드레인 영역과,
    상기 기판 상에, 상기 소오스/드레인 영역과 접속되는 커패시터 구조체를 더 포함하는 반도체 장치.
  17. 기판 내에, 제1 방향으로 연장되는 활성 영역;
    상기 기판 내에, 상기 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 및 상기 소자 분리막 내에, 상기 제1 방향과 제1 예각을 이루는 제2 방향으로 연장되는 게이트 트렌치;
    상기 게이트 트렌치의 하부를 채우는 게이트 전극;
    상기 게이트 전극 상에, 상기 소자 분리막 내의 상기 게이트 트렌치의 상부를 채우는 지지 구조체; 및
    상기 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 게이트 절연막을 포함하고,
    상기 지지 구조체는 상기 제2 방향과 교차하는 제1 측벽을 포함하고,
    상기 게이트 절연막은 상기 지지 구조체의 바닥면 및 상기 제1 측벽을 따라 더 연장되는 반도체 장치.
  18. 제 17항에 있어서,
    상기 지지 구조체의 상기 제1 측벽은, 상기 제1 방향과 제2 예각을 이루는 제3 방향으로 연장되고,
    상기 제2 예각은 상기 제1 예각보다 작은 반도체 장치.
  19. 제 17항에 있어서,
    상기 게이트 전극 상에, 상기 활성 영역 내의 상기 게이트 트렌치의 상부를 채우는 캡핑 패턴을 더 포함하고,
    상기 게이트 절연막은 상기 지지 구조체의 상기 제1 측벽과 상기 캡핑 패턴의 측벽 사이에 개재되는 반도체 장치.
  20. 기판 내에, 활성 영역 및 상기 활성 영역을 정의하는 소자 분리막을 형성하고,
    상기 기판 내에, 상기 활성 영역 및 상기 소자 분리막을 가로지르며 연장되는 게이트 트렌치를 형성하되, 상기 게이트 트렌치는 상기 활성 영역 내의 제1 트렌치 및 상기 소자 분리막 내의 제2 트렌치를 포함하고,
    상기 게이트 트렌치를 채우는 희생막을 형성하고,
    상기 제2 트렌치의 상부의 상기 희생막을 지지 구조체로 대체하고,
    상기 희생막을 제거하고,
    상기 게이트 트렌치 내에, 게이트 절연막 및 게이트 전극을 차례로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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