CN111725215B - 立体存储器元件及其制作方法 - Google Patents

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Abstract

本发明公开了一种立体存储器元件，包含一衬底、多个导电层、多个绝缘层、一存储器层叠结构、一绝缘部、一第二孔洞以及一介电填充柱。这些导电层以及绝缘层彼此交错堆叠位于衬底上以形成一多层堆叠结构。多层堆叠结构具有多个第一孔洞沿第一方向排列，每一第一孔洞穿过这些导电层及绝缘层。存储器层叠结构具有一第一串列部、一第二串列部以及一底串列部，底串列部连接在第一串列部以及第二串列部之间。绝缘部位于存储器层叠结构的第一串列部、第二串列部以及底串列部之间。介电填充柱位于绝缘部上，且具有多个侧凸出件分别接触这些导电层。

Description

立体存储器元件及其制作方法
技术领域
本发明内容是有关于一种存储器元件及其制造方法，且特别是有关于一种具有高存储密度的立体(three dimensional，3D)存储器元件及其制造方法。
背景技术
存储器元件为可携式电子装置，例如MP3播放器、数码相机、笔记型电脑、智能手机等...中重要的数据储存元件。随着各种应用程序的增加及功能的提升，对于存储器元件的需求，也趋向较小的尺寸、较大的存储容量。而为了因应这种需求，目前设计者转而开发一种包含有多个存储单元阶层(multiple plane ofmemory cells)堆叠的立体存储器元件，例如垂直通道式(Vertical-Channel，VC)立体NAND快闪存储器元件。
然而，随着元件的关键尺寸微缩至一般存储单元技术领域(common memory celltechnologies)的极限，如何在更微小的元件尺寸之中，获得到更高的存储储存容量，同时又能兼顾元件的操作稳定性，已成了该技术领域所面临的重要课题。因此，有需要提供一种先进的立体存储器元件及其制作方法，来解决现有技术所面临的问题。
发明内容
本说明书的一实施例公开一种立体存储器元件，其包含一衬底、多个导电层、多个绝缘层、一存储器层叠结构、一绝缘部、一第二孔洞以及一介电填充柱。这些导电层以及绝缘层彼此交错堆叠位于衬底上以形成一多层堆叠结构。多层堆叠结构具有多个第一孔洞沿第一方向排列，每一第一孔洞穿过这些导电层及这些绝缘层。存储器层叠结构具有一第一串列部、一第二串列部以及一底串列部，第一串列部位于每一第一孔洞内的侧壁的一边上，第二串列部位于每一第一孔洞内的侧壁的另一边上，底串列部连接在第一串列部以及第二串列部之间。绝缘部沿第一方向延伸，且位于存储器层叠结构的第一串列部、第二串列部以及底串列部之间。第二孔洞位于绝缘部，且位于二相邻第一孔洞之间。介电填充柱位于第二孔洞内。
在本说明书的其他实施例中，第二孔洞的内径大于绝缘部的厚度。
在本说明书的其他实施例中，介电填充柱的每一侧凸出件的宽度大于第二孔洞的内径。
在本说明书的其他实施例中，第一串列部或第二串列部包含一U形通道层与一U形存储层，U形存储层包覆在U形通道层外。
在本说明书的其他实施例中，存储器层叠结构的底串列部位于多层堆叠结构的对应的导电层内。
在本说明书的其他实施例中，立体存储器元件更包含一埋藏氧化层，其中绝缘部的最底端对准多层堆叠结构的最底层的导电层或对准埋藏氧化层。
在本说明书的其他实施例中，每一个侧凸出件位于二个紧邻的绝缘层之间。
本说明书的另一实施例公开一种立体存储器元件的制作方法，其包含以下步骤：交替沉积二种不同的绝缘层位于一衬底上，以形成一多层堆叠结构；在多层堆叠结构上沿第一方向刻蚀出多个第一孔洞，每一个第一孔洞穿越二种不同的绝缘层；在每一个第一孔洞内，形成一存储器层叠结构，其具有一第一串列部、一第二串列部以及一底串列部，第一串列部位于每一第一孔洞内的侧壁的一边上，第二串列部位于每一第一孔洞内的侧壁的另一边上，底串列部连接于第一串列部以及第二串列部之间；沿第一方向刻蚀一沟槽切割这些第一孔洞；在沟槽内填入介电材料以形成一绝缘部，其位于这些存储器层叠结构的第一串列部、第二串列部以及底串列部之间；刻蚀一第二孔洞，位于绝缘部，且位于二相邻第一孔洞之间；刻蚀二种不同的绝缘层其中之一；通过第二孔洞沉积一导体材料而形成多个导电层在剩余的这些绝缘层之间；刻蚀第二孔洞内过多的导体材料以分离相邻的导电层；以及沉积一介电填充柱位第二孔洞内。
在本说明书的其他实施例中，立体存储器元件的制作方法还包含刻蚀二种不同的绝缘层其中之一，直到存储器层叠结构于第二孔洞内裸露。
在本说明书的其他实施例中，立体存储器元件的制作方法还包含刻蚀第二孔洞内过多的导体材料，从而在第二孔洞内的这些导电层上形成侧凹陷。
综合以上所述，半圆柱形三维半导体存储器元件在绝缘部上形成的附加孔洞，以去除牺牲绝缘层并用导电栅极层代替。在所有半圆柱形体层叠结构形成后，在两个不同绝缘层交替堆叠的多层堆叠结构上刻蚀孔洞，以进行栅极置换工艺而形成金属导电层以代替牺牲绝缘层。透过孔洞沉积形成具有侧凸出件的介电填充柱以隔开相邻的导电层。具有金属栅极层的三维半导体存储器元件较具有多晶硅栅极层的存储器元件具备更佳的运作效能。
以下将以实施方式对上述的说明作详细的描述，并对本发明的技术方案提供更进一步的解释。
附图说明
图1绘示依照本发明的一实施例的存储器多层堆叠结构的上视图；
图2绘示图1沿剖面线2-2的存储器多层堆叠结构的剖面图；
图3绘示依照本发明的另一实施例的存储器多层堆叠结构的上视图；
图4～8系绘示依照本发明的某些实施例的半导体存储元件制造方法在多个步骤中的上视图；
图4A～8A绘示依照本发明的某些实施例的半导体存储元件制造方法在多个步骤中的剖面图；
图4B～8B绘示依照本发明的某些实施例的半导体存储元件制造方法在多个步骤中的剖面图；
图4C～8C绘示依照本发明的某些实施例的半导体存储元件制造方法在多个步骤中的剖面图；
图9依照本发明的一实施例的半导体存储元件的部份剖面图；
图10依照本发明的一实施例的半导体存储元件的立体图；
图11绘示依照本发明的另一实施例的存储器多层堆叠结构的剖面图；以及
图12依照本发明的另一实施例的半导体存储元件的立体图。
【符号说明】
102：孔洞
104：孔洞
120：绝缘部
150：方向
160：方向
D1：内径
D2：内径
P1：间距
P2：间距
P3：间距
P4：间距
100、100’：半导体存储元件
101：衬底
102：孔洞
104：孔洞
104a：外缘
104b：凹陷
105：埋藏氧化层
107：绝缘层
107a：空隙
108、108’：导电层
109：绝缘层
110：存储器层叠结构
111：介电填充柱
111a：侧凸出件
112：串列部
112a：存储层
112b：通道层
114：串列部
114a：存储层
114b：通道层
116：串列部
116a：存储层
116b：通道层
118：介电填充柱
119：接触插塞
119a：接触插塞
119b：接触插塞
120：绝缘部
120a：沟槽
BL：位线
CSL：共同源极线
145：存储单元
150：方向
160：方向
D1：内径
D2：内径
D3：宽度
P1：间距
P2：间距
P3：间距
P4：间距
具体实施方式
本说明书是提供一种立体存储器元件的制作方法，可在更微小的元件尺寸之中，获得到更高的存储储存容量，同时又能兼顾元件的操作稳定性。为了对本说明书的上述实施例及其他目的、特征和优点能更明显易懂，下文特举一存储器元件及其制作方法作为较佳实施例，并配合所附图式作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的申请专利范围。该技术领域中普通技术人员，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。
请同时参照图1、2，图1绘示依照本发明的一实施例的存储器多层堆叠结构的上视图，图2绘示图1沿剖面线2-2的存储器多层堆叠结构的剖面图。半导体存储器元件通过在衬底101上交替沉积两个不同的绝缘层(107，109)以形成多层堆叠结构。
在本说明书的一些实施例中，存储器元件还可包括在衬底101和多层堆叠结构(107，109)之间的埋藏氧化层105。在本实施例中，埋藏氧化层105通过直接在衬底101的表面上进行的热氧化工艺形成。在本说明书的其他实施例中，埋藏氧化层102可以通过在衬底101的表面上执行的沉积工艺形成。
在本实施例中，两个不同的绝缘层(107，109)可分别为氮化硅层和氧化硅层。在本发明的其他实施例中，两个不同的绝缘层可以是两种介电材料，例如氧化硅、氮化硅、氮氧化硅、硅酸盐等的其中两种介电材料。在本说明书的一些实施例中，两种不同的绝缘层(107，109)选自两种介电材料，这两种介电材料对预定刻蚀剂具有相对强的抗刻蚀率和相对弱的抗刻蚀率。
刻蚀步骤沿方向150进行在多层堆叠结构上形成多个孔洞102，以形成孔洞阵列，即多排孔洞。每个孔洞102沿着大致垂直于方向150的方向穿过多层堆叠结构(107，109)。多个孔洞102可具有O形、椭圆形、蛋形或圆角矩形的圆周，但不限于此。在本说明书的一些实施例中，使用图案化的硬掩模(未绘示于图面)作为刻蚀掩模进行非等向性刻蚀工艺，例如反应离子刻蚀(anisotropic etching process)工艺，以通过多层堆叠结构对多孔洞102进行图案化。孔洞102的刻蚀停止于埋藏氧化层105。在本说明书的一些实施例中，埋藏氧化层105可以用作刻蚀阻止层，用于适当地图案化多个孔洞102。
然后，通过沉积工艺，例如低压化学气相沉积工艺(LPCVD)，在每个孔洞102中形成存储器层叠结构110覆盖于每个孔洞102的侧壁上。每个存储器层叠结构110包括：位于每个孔洞102的侧壁的第一侧的串列部112；位于每个孔洞102的侧壁的相对的第二侧的串列部114；以及连接在串列部(112，114)的底端之间的底串列部116。在本说明书的一些实施例中，串列部(112，114，116)可以共同构成U形存储器层叠结构。
每一个存储器层叠结构110包含一存储层(112a，114a，116a)以及一通道层(112b，114b，116b)。在本说明书的一些实施例中，存储层可以是氧化硅(silicon oxide)层、氮化硅(silicon nitride)层和氧化硅层的复合层(即ONO结构)，但存储层的结构并不以此为限。在本说明书的其他实施例中，存储层的复合层还可以选自于由一硅氧化物-氮化硅-硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide-nitride-oxide，即ONONO)结构、一硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，即SONOS)结构、一能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(bandgap engineered silicon-oxide-nitride-oxide-silicon，即BE-SONOS)结构、一氮化钽-氧化铝-氮化硅-硅氧化物-硅(tantalum nitride，aluminum oxide，silicon nitride，silicon oxide，silicon，TANOS)结构以及一金属高介电系数能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(metal-high-kbandgap-engineered silicon-oxide-nitride-oxide-silicon，MABE-SONOS)结构所组成的一族群。在本实施例中，存储层可以是ONO复合层，通道层可以是一个多晶硅层。
接着，通过沉积介电材料在每个孔洞102中形成介电填充柱118，并执行平面化工艺(例如化学机械研磨工艺)以去除多余的介电材料，例如使用多层堆叠结构(107,109)的顶面作为停止层执行平面化工艺。
回蚀工艺接着执行以更换介电填充柱118的顶部以进一步填充接触插塞119。构成接触插塞119的导电材料可以是金属材料(例如，金、铜、铝、钨或上述合金)、半导体材料(例如，掺杂或无掺杂的多晶或单晶硅/锗)或其他合适的材料。
沿着方向150在每一行孔洞102上刻蚀沟槽120a，以切割接触插塞119、介电填充柱118、存储层和通道层。因此，接触插塞119被分成两部分。存储层和通道层(即存储器层叠结构110)被切割以形成位于每个孔洞102的侧壁的第一侧上的串列部112、位于的侧壁相对的第二侧的串列部114，但是底部串列部116不被沟槽120a切断并且仍然连接在串列部(112，114)的底端之间。另外，切割串列部(112，114)以形成两个相对的U形串列部，且每一个串列部(112，114)包括U形存储层和U形通道层，且U型存储层包覆在U型通道层外。然后，将介电材料填充到沟槽120a中以形成嵌入每个存储器层叠结构110的串列部(112，114，116)之间以及介电填充柱118中的绝缘隔壁120。
请参照图3，其绘示依照本发明的另一实施例的存储器多层堆叠结构的上视图。为了使栅极更换步骤具有工艺窗口，在绝缘部120上和孔洞102之间形成另一种类型的孔洞104。
孔洞102的阵列沿方向150的布置具有顶头间距P3，沿方向160的布置具有顶头间距P4。间距P3的范围从大约100纳米至约120纳米，间距P4的范围从约220纳米至约240纳米。孔洞104减小了用于构建存储器元件的孔洞102的空间，换言之，孔洞104减低了存储器元件的密度。在本说明书的一些实施例中，每个孔洞104沿方向150占据的顶头间距P2与沿着方向150的两个相邻孔洞104之间的孔洞102占据的顶头间距P1的比率范围从约5％至约30％，即P2/P1的比例范围为约5％至约30％，而能获得较佳的存储器元件的密度。在本说明书的一些实施例中，P2/P1的比例约为12.5％，而能获得较佳的存储器元件的密度。上述比例范围可能会因存储器元件的密度及/或设备的工艺能力限制而有所调整，并不限制于此。
在本说明书的一些实施例中，每个孔洞104沿方向160的内径D2大于绝缘部120沿方向160的宽度。在本说明书的一些实施例中，每个孔洞104沿方向150的内径D1小于每个孔洞102沿方向150的内径。在本说明书的一些实施例中，每个孔洞104沿方向160的内径D2小于每个孔洞102沿方向160的内径。
请同时参照图4～4C，图4A绘示沿图4的剖面线4A-4A的剖面图，图4B绘示沿图4的剖面线4B-4B的剖面图，图4C绘示沿图4的剖面线4C-4C的剖面图。
每个孔洞104形成在绝缘部120上，以暴露多层堆叠结构(107，109)的侧壁。可以通过非等向刻蚀，例如使用反应离子刻蚀工艺(RIE)以图案化的硬掩模(未绘示于图面)作为刻蚀掩模来刻蚀孔洞104。
请同时参照图5～5C，图5A绘示沿图5的剖面线5A-5A的剖面图，图5B绘示沿图5的剖面线5B-5B的剖面图，图5C系绘示沿图5的剖面线5C-5C的剖面图。通过孔洞104执行湿法刻蚀工艺以去除多层堆叠结构其中的绝缘层107，直到存储器层叠结构110的侧壁暴露在每个孔洞104中。湿法刻蚀工艺的刻蚀剂对于绝缘层107的刻蚀速度相较于对于绝缘层109的刻蚀速度快得许多，使得绝缘层109之间的所有绝缘层107几乎被去除，从而在剩余的(未刻蚀的)绝缘层109之间形成空隙107a。因此，存储器层叠结构的侧壁，即存储层(112a，114a)的侧壁，暴露在每个孔洞104中。填充在孔洞102中的U形存储器层叠结构110用作支撑柱以固定绝缘层109，使得多层绝缘层109不会因其中的空隙107a而坍塌。
请同时参照图6～6C，图6A绘示沿图6的剖面线6A-6A的剖面图，图6B的绘示沿图6的剖面线6B-6B的剖面图，图6C绘示沿图6的剖面线6C-6C的剖面图。将导体材料沉积、填充到孔洞104中的空隙以形成导电层108。每个导电层108应延伸至或接触存储器层叠结构110的暴露侧壁。导体材料可包括金属，例如金、铜、铝、钨或上述合金。
请同时参照图7～7C，图7A绘示沿图7的剖面线7A-7A的剖面图，图7B绘示沿图7的剖面线7B-7B的剖面图，图7C绘示沿图7的剖面线7C-7C的剖面图。执行刻蚀工艺以去除孔洞104中的多余导体材料以使相邻导电层108彼此间隔开以防止相邻导电层108之间的桥接。在本说明书的一些实施例中，刻蚀工艺可以包括非等向性刻蚀，并接续着湿法刻蚀。非等向刻蚀可以例如是反应离子刻蚀(RIE)工艺，使用图案化的硬掩模(未绘示出)作为刻蚀掩模，刻蚀至孔洞104的外缘104a而去除孔洞多余的导体材料。湿法刻蚀用于使得每个孔洞104内的导电层108产生侧壁的内蚀或凹陷104b，使得相邻的导电层108可以彼此间隔开以防止桥接。
请同时参照图8～8C，图8A绘示沿图8的剖面线8A-8A的剖面图，图8B是绘示沿图8的剖面线8B-8B的剖面图，图8C是绘示沿图8的剖面线8C-8C的剖面图。沉积介电材料在多孔洞104中以形成介电填充柱111。由于每个孔洞104都有侧凹陷104b，使得填入每个孔洞104内的每个介电填充柱111都形成侧凸出件111a而能接触导电层108(请同时参照图9)。如图8A所示，每个介电填充柱111与绝缘隔壁120接触。参见图8，每个介电填充柱111沿方向160的宽度D2大于绝缘部120沿方向160的宽度。
请参照图9，其绘示图8B的部分的放大剖面图。每个介电填充柱111位于相应的两个U形存储器层叠结构110之间。介电填充柱111的每个侧凸出件111a夹在紧邻的两个绝缘层109之间，并且其侧端面与相应的导电层108接触。每个介电填充柱111沿方向150宽度D3大于孔洞104沿方向150的内径D1。
请参照图10，其绘示依照本发明的一实施例的立体半导体存储元件100的立体图。在导电层108形成与U形存储器层叠结构110的侧壁接触之后，在U形存储器层叠结构110的交接处上形成多个存储单元145。存储单元145可以通过包括在U形存储器层叠结构中的通道层(112b，114b，116b)串联以形成U形串列。绝缘部120的最底端对准最底层的导电层108，或绝缘部120的最底端对准埋藏氧化层105。立体存储器元件100亦可以包括互连层，即位线BL和共同源极线CSL，以连接到孔洞102中的U形存储器层叠结构110。两个接触插塞(119a，119b)形成在每个孔洞102的开口端并且分别接触通道层(112b，114b)。两个接触插塞(119a，119b)其中之一连接到位线BL，而两个接触插塞(119a，119b)其中另一连接到共同源极线CSL。因此，立体存储器元件100内的每一存储单元145均能连接至互连层。
请同时参照图11、12，其绘示另一实施例的半导体存储元件100’的多层堆叠结构的剖面图与立体图，其中图11绘示半导体存储元件100’在栅极更换步骤前的剖面图。半导体存储元件100’不同于半导体存储元件100在于导电层108’(例如多晶硅半导体)，其位于埋藏氧化层105与多层堆叠结构(107，109)之间，且孔洞102的刻蚀停止于导电层108’。在本实施例中，半导体存储元件100’与半导体存储元件100基本上使用前述类似的步骤制造，除了在形成多层堆叠结构(107，109)前先形成一导电层108’于其下方，且栅极更换步骤时(例如刻蚀绝缘层107时)导电层108’并未被刻蚀而更换为导电层108层。在本实施例中，存储器层叠结构110的底串列部116位于多层堆叠结构(108’，108，109)的对应的导电层108’(即底栅极层)内。绝缘部120的最底端对准最底层的导电层108’。
根据前述实施例，半圆柱形三维半导体存储器元件在绝缘部上形成的附加孔洞，以去除牺牲绝缘层并用导电栅极层代替。在所有半圆柱形体层叠结构形成后，在两个不同绝缘层交替堆叠的多层堆叠结构上刻蚀孔洞，以进行栅极置换工艺而形成金属导电层以代替牺牲绝缘层。透过孔洞沉积形成具有侧凸出件的介电填充柱以隔开相邻的导电层。具有金属栅极层的三维半导体存储器元件较具有多晶硅栅极层的存储器元件具备更佳的运作效能。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何该技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种立体存储器元件，包含：
一衬底；
多个导电层以及多个绝缘层，彼此交错堆叠位于该衬底上，以形成一多层堆叠结构，其中该多层堆叠结构具有多个第一孔洞沿第一方向排列，每一该第一孔洞穿过这些导电层及这些绝缘层；
一存储器层叠结构，具有一第一串列部、一第二串列部以及一底串列部，该第一串列部位于每一该第一孔洞内的侧壁的一边上，该第二串列部位于每一该第一孔洞内的侧壁的另一边上，该底串列部连接在该第一串列部以及该第二串列部之间；以及
一绝缘部，沿该第一方向延伸，且位于该存储器层叠结构的该第一串列部、该第二串列部以及该底串列部之间；
一第二孔洞，位于二相邻该第一孔洞之间；以及
一介电填充柱，位于该第二孔洞内；
其中，该介电填充柱具有一本体件，以及多个围绕于该本体件的侧凸出件分别接触这些导电层，该本体件与这些侧凸出件一体成形。
2.根据权利要求1所述的立体存储器元件，其中该第二孔洞的内径大于该绝缘部的厚度。
3.根据权利要求1所述的立体存储器元件，其中该介电填充柱的每一该侧凸出件的宽度大于该第二孔洞的内径。
4.根据权利要求1所述的立体存储器元件，其中该第一串列部或该第二串列部包含一U形通道层与一U形存储层，该U形存储层包覆在该U形通道层外。
5.根据权利要求1所述的立体存储器元件，其中该存储器层叠结构的该底串列部位于该多层堆叠结构的对应的该导电层内。
6.根据权利要求1所述的立体存储器元件，更包含一埋藏氧化层，其中该绝缘部的最底端对准该多层堆叠结构的最底层的该导电层或对准该埋藏氧化层。
7.根据权利要求1所述的立体存储器元件，其中每一个该侧凸出件位于紧邻的二个该绝缘层之间。
8.一种立体存储器元件的制作方法，包含：
交替沉积二种不同的绝缘层位于一衬底上，以形成一多层堆叠结构；
在该多层堆叠结构上沿第一方向刻蚀出多个第一孔洞，每一个该第一孔洞穿越该二种不同的绝缘层；
在每一个该第一孔洞内，形成一存储器层叠结构，其具有一第一串列部、一第二串列部以及一底串列部，该第一串列部位于每一该第一孔洞内的侧壁的一边上，该第二串列部位于每一该第一孔洞内的侧壁的另一边上，该底串列部连接于该第一串列部以及该第二串列部之间；
沿该第一方向刻蚀一沟槽切割这些第一孔洞；
在该沟槽内填入介电材料以形成一绝缘部，其位于这些存储器层叠结构的该第一串列部、该第二串列部以及该底串列部之间；
刻蚀一第二孔洞，位于该绝缘部，且位于二相邻该第一孔洞之间；
刻蚀该二种不同的绝缘层其中之一；
通过该第二孔洞沉积一导体材料而形成多个导电层在剩余的这些绝缘层之间；
刻蚀该第二孔洞内过多的导体材料以分离相邻的这些导电层；以及
沉积一介电填充柱，位于该第二孔洞内；
其中，该介电填充柱具有一本体件，以及多个围绕于该本体件的侧凸出件分别接触这些导电层，该本体件与这些侧凸出件一体成形。
9.根据权利要求8所述的制作方法，更包含：
刻蚀该第二孔洞内过多的导体材料，从而在该第二孔洞内的这些导电层上形成侧凹陷。
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