JP2015138834A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2015138834A JP2015138834A JP2014008764A JP2014008764A JP2015138834A JP 2015138834 A JP2015138834 A JP 2015138834A JP 2014008764 A JP2014008764 A JP 2014008764A JP 2014008764 A JP2014008764 A JP 2014008764A JP 2015138834 A JP2015138834 A JP 2015138834A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- stacked structure
- conductive
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000015654 memory Effects 0.000 claims description 92
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 13
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 9
- 229910052799 carbon Inorganic materials 0.000 claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 33
- 229910052710 silicon Inorganic materials 0.000 description 33
- 239000010703 silicon Substances 0.000 description 33
- 239000010410 layer Substances 0.000 description 31
- 238000005530 etching Methods 0.000 description 28
- 238000000034 method Methods 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 230000008878 coupling Effects 0.000 description 13
- 238000010168 coupling process Methods 0.000 description 13
- 238000005859 coupling reaction Methods 0.000 description 13
- 239000004020 conductor Substances 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- MFHHXXRRFHXQJZ-UHFFFAOYSA-N NONON Chemical compound NONON MFHHXXRRFHXQJZ-UHFFFAOYSA-N 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】トレンチの底部の幅を確保し、かつ、トレンチの形状を良好に維持することができる半導体装置を提供する。
【解決手段】半導体装置100は、基板10の表面上方に設けられた少なくとも1つの第1の絶縁膜81と複数の第1の導電膜90,91とからなる第1の積層構造ST1を備える。連結部50は、第1の積層構造内に設けられ複数の第1の導電膜90,91を電気的に接続する。第2の積層構造ST2は、第1の積層構造上に設けられた複数の第2の絶縁膜82と複数の第2の導電膜92とからなる。半導体柱40は、第2の積層構造ST2を貫通して第1の積層構造ST1に達し、かつ、第1および第2の積層構造から絶縁されている。
【選択図】図1
【解決手段】半導体装置100は、基板10の表面上方に設けられた少なくとも1つの第1の絶縁膜81と複数の第1の導電膜90,91とからなる第1の積層構造ST1を備える。連結部50は、第1の積層構造内に設けられ複数の第1の導電膜90,91を電気的に接続する。第2の積層構造ST2は、第1の積層構造上に設けられた複数の第2の絶縁膜82と複数の第2の導電膜92とからなる。半導体柱40は、第2の積層構造ST2を貫通して第1の積層構造ST1に達し、かつ、第1および第2の積層構造から絶縁されている。
【選択図】図1
Description
本実施形態は、半導体装置およびその製造方法に関する。
NAND型フラッシュメモリ(以下単にメモリともいう)の大容量化および低コスト化のために、三次元セル積層技術を用いた三次元型メモリが開発されている。三次元型メモリは、メモリセルの制御電極と絶縁膜とを交互に積み重ねた積層構造と、該積層構造を貫通するシリコン柱とを備える。シリコン柱は、積層構造を貫通し、バックゲート(片方の選択ゲート)まで到達するトレンチ(以下、メモリホールともいう)内に形成される。
このような三次元型メモリでは、多数の制御電極および多数の絶縁膜を積層するので、メモリホールのアスペクト比が非常に高くなる。通常、バックゲートはポリシリコンで形成されており、メモリホールはポリシリコンの途中まで到達させる必要がある。ポリシリコンのエッチングのためにはCF系ガスが頻繁に用いられる。
しかし、CF系ガスは炭素を含有しているため、CF系の堆積物がメモリホールの底部側面(ポリシリコンの側面)に付着してしまう。この場合、メモリホールの底部の幅(径)が狭くなり、メモリホールを設計通りに形成することが困難となる。従って、従来からメモリホールの形成においては、オーバーエッチング時間を長くし、それにより、メモリホールの底部の幅を或る程度広くしていた。しかし、オーバーエッチング時間を長くすると、メモリホールの側面がテーパー形状になり易くなる。また、過剰なオーバーエッチング、あるいは、CF系以外のエッチングガスの使用は、メモリホールの上部側面にボーイング(bowing)を生じさせる。さらに、過剰なオーバーエッチング、あるいは、CF系以外のエッチングガスの使用は、マスク材料を大きく目減りさせてしまう。従って、メモリホールの底部の幅を確保することとメモリホールの形状を良好に維持することとを両立させることは困難であった。
トレンチの底部の幅を確保し、かつ、トレンチの形状を良好に維持することができる半導体装置を提供する。
本実施形態による半導体装置は、基板の表面上方に設けられた少なくとも1つの第1の絶縁膜と複数の第1の導電膜とからなる第1の積層構造を備える。連結部は、第1の積層構造内に設けられ複数の第1の導電膜を電気的に接続する。第2の積層構造は、第1の積層構造上に設けられた複数の第2の絶縁膜と複数の第2の導電膜とからなる。半導体柱は、第2の積層構造を貫通して第1の積層構造に達し、かつ、第1および第2の積層構造から絶縁されている。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
図1は、本実施形態による三次元型NANDフラッシュメモリ100(以下、単にメモリ100ともいう)の構成の一例を示す断面図である。メモリ100は、基板10と、絶縁膜20と、バックゲート部BGと、メモリセルMCと、選択ゲート部SGと、電荷蓄積層30と、シリコン柱(ボディ部)40と、BG連結部50と、絶縁膜60と、SG連結部70とを備えている。
基板10は、例えば、シリコン基板等の半導体基板である。基板10の表面には、バックゲート部BG、メモリセルMCおよび選択ゲート部SGを制御する周辺回路等(図示せず)が設けられている。絶縁膜20は、周辺回路を被覆する層間絶縁膜であり、例えば、シリコン酸化膜またはシリコン窒化膜等の絶縁膜である。
第1の選択部としてのバックゲート部BGは、第1の積層構造ST1を含む。第1の積層構造ST1は、複数の第1の絶縁膜81と複数の第1の導電膜90、91とを交互に積層することによって形成されている。第1の導電膜90、91は、絶縁膜20上に設けられ、例えば、ホウ素を含有するドープドポリシリコンまたはドープドアモルファスシリコンを用いて形成されている。第1の絶縁膜81は、第1の導電膜90と第1の導電膜91との間、あるいは、第1の導電膜90間に設けられ、例えば、シリコン酸化膜等の酸化膜を用いて形成されている。尚、本実施形態において、第1の絶縁膜81および第1の導電膜91はそれぞれ複数ずつ設けられている。しかし、第1の絶縁膜81は1層だけ設けられていてもよい。この場合、第1の絶縁膜81は、第1の導電膜90と第1の導電膜91との間に設けられる。
BG連結部50は、互いに隣接する2つのシリコン柱40の間の第1の積層構造ST1内に設けられ、複数の第1の導電膜90、91を電気的に接続する。BG連結部50は、第1の導電膜90、91および第1の絶縁膜81の積層方向に延伸している。BG連結部50は、例えば、炭素を含有したポリシリコンまたはタングステン等の導電性材料を用いて形成されている。一方、BG連結部50は、電荷蓄積層30を介してシリコン柱結合部CNTに面しており、シリコン柱結合部CNTからは絶縁されている。第1の積層構造ST1内の第1の導電膜90、91は、BG連結部50により電気的接続されることによってバックゲートBGの単一ゲート電極として機能することができる。
メモリセルMCは、バックゲート部BG上に設けられた第2の積層構造ST2を含む。第2の積層構造ST2は、複数の第2の絶縁膜82と複数の第2の導電膜92とを交互に積層することにより形成される。第2の導電膜92は、例えば、ホウ素を含有するドープドポリシリコンまたは金属シリサイドを用いて形成されている。第2の導電膜92が金属シリサイドで形成されている場合、第2の導電膜92は、低抵抗になり、かつ、第1の導電膜91(例えば、ポリシリコン)と異なることが容易に分かる。第2の絶縁膜82は、複数の第2の導電膜92の層間に設けられ、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。各層の第2の導電膜92は、第2の絶縁膜82によって絶縁されており、各メモリセルMCのゲート電極として機能する。
第2の選択部としての選択ゲート部SGは、メモリセルMC上に設けられた第3の積層構造ST3を含む。第3の積層構造ST3は、複数の第3の絶縁膜83と複数の第3の導電膜93とを交互に積層することによって形成されている。第3の導電膜93は、例えば、ホウ素を含有するドープドポリシリコンまたはアモルファスシリコンを用いて形成されている。第3の絶縁膜83は、第3の導電膜93間に設けられ、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。
SG連結部70は、第3の積層構造ST3内に設けられ、複数の第3の導電膜93を電気的に接続する。SG連結部70は、第3の絶縁膜83および第3の導電膜93の積層方向に延伸している。SG連結部70は、例えば、炭素を含有したポリシリコンまたはタングステン等の導電性材料を用いて形成されている。第3の積層構造ST3内の第3の導電膜93は、SG連結部70により電気的接続され、選択ゲート部SGのゲート電極として機能することができる。
本実施形態において、第3の絶縁膜83および第3の導電膜93はそれぞれ複数ずつ設けられている。しかし、第3の絶縁膜83および第3の導電膜93は単一の導電材料で設けられていてもよい。この場合、第3の絶縁膜83および第3の導電膜93は、例えば、ホウ素を含有するドープトポリシリコン等の導電性材料を用いて形成される。
選択ゲート部SG、メモリセルMCおよびバックゲート部BGには、メモリホールMHが形成されている。メモリホールMHは、第3および第2の積層構造ST3、ST2を貫通し、第1の積層構造ST1の導電膜90の途中まで形成されている。
電荷蓄積層30は、メモリホールMHの内面を被覆するように形成されている。電荷蓄積層30は、例えば、シリコン窒化膜等を含む絶縁膜であり、例えば、ONO膜、NONON膜等の積層絶縁膜で形成されている。ONO膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜である。NONON膜は、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜およびシリコン窒化膜の積層膜である。勿論、電荷蓄積層30は、電荷をトラップすることができる材料を含む限りにおいて、他の構成を有する絶縁膜であってもよい。電荷蓄積層30の窒化膜は、シリコン柱(ボディ部)40からの電荷(例えば、電子)を蓄積する機能を有する。電荷蓄積層30の窒化膜が電荷を蓄積しあるいは放出することによってメモリセルMCは論理データを記憶することができる。
シリコン柱40は、メモリホールMH内に設けられており、電荷蓄積層30によって第1〜第3の積層構造ST1〜ST3から絶縁されている。互いに隣接する2つのシリコン柱40は、メモリホールMHの底部にある第1の導電膜90内に設けられたシリコン柱結合部CNTによって電気的に接続されている。シリコン柱結合部CNTおよびシリコン柱40は同時に形成され、同じ材料(例えば、ドープドポリシリコン)で形成されている。シリコン柱結合部CNTは、電荷蓄積層30を介して第1の導電膜90および連結部50に面しており、第1の導電膜90および連結部50から絶縁されている。
絶縁膜60は、互いに隣接する2つのシリコン柱40の間の第2の積層構造ST2中に設けられている。絶縁膜60は、第2の積層構造ST2を、第2の絶縁膜82および第2の導電膜92の積層方向に貫通するように設けられている。これにより、第2の積層構造ST2は、互いに隣接する2つのシリコン柱40のそれぞれに対応するように分離される。絶縁膜60によって分離された第2の積層構造ST2は、互いに電気的に絶縁された状態となり、互いに異なるメモリセルMCの制御電極として機能する。即ち、互いに隣接する2つのシリコン柱40に対応するメモリセルMCは、絶縁膜60によって分離されている。
図2は、図1に示すメモリ100の構成の一例を示す概略平面図である。互いに隣接する2つのシリコン柱40は、メモリホールMHの底部においてシリコン柱結合部CNTによって電気的に接続されている。また、互いに隣接する2つのシリコン柱40の間には、BG連結部50、絶縁膜60およびSG連結部70が設けられている。
シリコン柱40は、それぞれ異なるビット線BLに接続されている。第2の積層構造ST2の各導電層92は、それぞれ異なる制御電極(ワード線)として機能する。メモリ100は、選択ゲート部SGおよびバックゲート部BGによって選択された一連のメモリセルMCの群(以下、メモリストリングともいう)に電流を流す。これにより、センスアンプ(図示せず)が制御電極によって選択されたメモリセルMCの導通状態をビット線BLを介して検出することができる。また、センスアンプまたはライトドライバ(図示せず)は、電荷蓄積層30に電荷を蓄積することによってデータを書き込み、あるいは、電荷蓄積層30から電荷を放出させることによってデータを消去することができる。
本実施形態によるメモリ100は、メモリセルMCだけでなく、バックゲート部BGのゲート電極も絶縁膜81と導電膜91との積層構造を有する。
もし、バックゲート部BGのゲート電極が単一のポリシリコン層で形成されている場合、上述の通り、CF系ガスによるエッチングにより、CF系堆積物(炭素含有堆積物)がメモリホールの底部側面(ポリシリコンの側面)に付着してしまう。この場合、堆積物がマスクとなって、メモリホールの底部の幅(径)が狭くなり、メモリホールを設計通りに形成することが困難となる。
これに対し、本実施形態によれば、バックゲート部BGのゲート電極は、絶縁膜81と導電膜91との積層構造を有する。絶縁膜81は、例えば、シリコン酸化膜等の酸化膜で形成されている。これにより、メモリホールMHを形成する際に、バックゲート部BGのゲート電極(メモリホールMHの底部)においても、絶縁膜81と導電膜91とを交互にエッチングする。従って、導電膜91(例えば、ポリシリコン)をエッチングするときにはCF系の堆積物が発生するものの、絶縁膜81(例えば、シリコン酸化膜)をエッチングするときには酸素が供給される。これにより、導電膜91のエッチングにおいて発生した堆積物は、絶縁膜81のエッチング時に酸化され、減少または消滅する。
メモリホールMHの底部の堆積物が減少または消滅すると、メモリホールの底部の幅(径)のエッチングが進み、メモリホールは設計値に近くなる。このため、過剰なオーバーエッチングが不要となるので、メモリホールの形状を良好に維持することができ、かつ、周辺回路への悪影響を抑制することができる。さらに、CF系以外のエッチングガスを使用する必要も無い。その結果、本実施形態は、メモリホールMHの底部の幅を確保することとメモリホールの形状を良好に維持することとを両立させることが容易となる。
ここで、第1の絶縁膜81は、メモリホールMHの形成時において酸素を供給するために設けられている。従って、第1の絶縁膜81の膜厚は、酸素を供給するために十分な厚みであれば足り、第2の絶縁膜82の膜厚よりも薄くてもよい。逆に、第1の絶縁膜81の膜厚が第2の絶縁膜82の膜厚と同等以上である場合、メモリホールMHが深くなる。即ち、メモリホールMHのアスペクト比がさらに大きくなる。このため、第1の絶縁膜81の膜厚は、酸素を供給することができれば、可及的に薄い方が好ましい。
次に、本実施形態によるメモリ100の製造方法を説明する。
図3(A)〜図7(C)は、本実施形態によるメモリ100の製造方法の一例を示す断面図である。まず、基板10上に周辺回路等(図示せず)を形成する。次に、図3(A)に示すように、周辺回路を被覆するように絶縁膜20を形成する。絶縁膜20は、例えば、シリコン酸化膜(TEOS(Tetraethoxysilane)膜)またはシリコン窒化膜等の絶縁膜でよい。
図3(A)〜図7(C)は、本実施形態によるメモリ100の製造方法の一例を示す断面図である。まず、基板10上に周辺回路等(図示せず)を形成する。次に、図3(A)に示すように、周辺回路を被覆するように絶縁膜20を形成する。絶縁膜20は、例えば、シリコン酸化膜(TEOS(Tetraethoxysilane)膜)またはシリコン窒化膜等の絶縁膜でよい。
次に、絶縁膜20上に第1の導電膜90の材料を堆積する。次に、リソグラフィ技術およびエッチング技術を用いて、図3(B)に示すように第1の導電膜90をシリコン柱結合部CNTのレアウトパターンに加工する。第1の導電膜90は、例えば、ホウ素を含有するドープドポリシリコンでよい。
次に、シリコン柱結合部CNTの形成領域に犠牲層95を堆積し、CMP(Chemical Mechanical Polishing)法等を用いて犠牲層95を平坦化する。これにより、図3(C)に示す構造が得られる。犠牲層95は、例えば、ノンドープドポリシリコンを用いて形成されている。尚、図8(A)は、犠牲層95のレイアウトパターン(即ち、シリコン柱結合部CNTのレイアウトパターン)を示す図である。
次に、図4(A)に示すように、第1の絶縁膜81および第1の導電膜91を所望の数だけ積層する。これにより、第1の積層構造ST1が形成される。第1の絶縁膜81は、例えば、シリコン酸化膜等の酸化膜を用いて形成され、第1の導電膜91は、例えば、ホウ素を含有するドープドポリシリコンまたはドープドアモルファスシリコン等の導電材料を用いて形成される。第1の積層構造ST1は、後に、バックゲート部BGのゲート電極となる。
次に、リソグラフィ技術およびエッチング技術を用いて、図4(B)に示すようにBG連結部50の形成領域にトレンチTR1を形成する。トレンチTR1のエッチングは、トレンチTR1が犠牲層95に達したときに停止させる。
次に、BG連結部50の材料をトレンチTR1内に堆積し、CMP法等を用いて第1の積層構造ST1が露出されるまでBG連結部50を研磨する。これにより、図4(C)に示すように第1の積層構造ST1を貫通して複数の第1の導電膜91を電気的に接続するBG連結部50が形成される。BG連結部50の材料は、上述の通り、例えば、炭素を含有するポリシリコンまたはタングステンでよい。尚、図8(B)は、犠牲層95およびBG連結部50のレイアウトを示す図である。
次に、図5(A)に示すように、第1の積層構造ST1およびBG連結部50上に第2の絶縁膜82および第2の導電膜92を所望の数だけ積層する。これにより、第2の積層構造ST2が形成される。上述の通り、第2の導電膜92はメモリホールMHの形成時に酸素を供給するために設けられているので、第2の導電膜92の膜厚は、第1の導電膜91の膜厚よりも薄くてよい。第2の絶縁膜82は、例えば、シリコン酸化膜等の酸化膜を用いて形成され、第2の導電膜92は、例えば、ホウ素を含有するドープドポリシリコンまたはドープドアモルファスシリコン等の導電材料を用いて形成される。第2の積層構造ST2は、後に、メモリセルMCの制御電極となる。
次に、図5(B)に示すように、リソグラフィ技術およびエッチング技術を用いて第2の積層構造ST2を貫通し、BG連結部50に達するトレンチ(スリット)TR2を形成する。このとき、BG連結部50は、炭素を含有したポリシリコンまたはタングステンを用いて形成されているため、エッチングストッパとして機能し得る。また、第2の導電膜92は、トレンチTR2を介してシリサイド化されてもよい。
次に、図5(C)に示すように、トレンチTR2内に絶縁膜60の材料を堆積し、CMP法等を用いて第2の積層構造ST2の表面が露出されるまで研磨する。これにより、絶縁膜60が形成される。絶縁膜60は、例えば、シリコン酸化膜またはシリコン窒化膜等の絶縁膜でよい。
次に、図6(A)に示すように、第2の積層構造ST2および絶縁膜60上に第3の絶縁膜83および第3の導電膜93を所望の数だけ積層する。これにより、第3の積層構造ST3が形成される。第3の絶縁膜83は、例えば、シリコン酸化膜等の酸化膜を用いて形成され、第3の導電膜93は、例えば、ホウ素を含有するドープドアモルファスシリコンまたはドープドポリシリコン等の導電材料を用いて形成される。第3の積層構造ST3は、後に、選択ゲート部SGのゲート電極となる。
次に、図6(B)に示すように、リソグラフィ技術およびエッチング技術を用いて、第3の積層構造ST3および第2の積層構造ST2を貫通して第1の積層構造に達するメモリホール(トレンチ)MHを形成する。エッチング技術は、例えば、RIE(Reactive Ion Etching)法等の異方性エッチングを用いればよい。メモリホールMHは、第1の積層構造ST1の下に設けられた犠牲層95まで達するように形成される。
このとき、上述の通り、メモリホールMHの底部(バックゲート部BGのゲート電極部分)は、絶縁膜81と導電膜91との積層構造(第1の積層構造ST1)を有する。これにより、メモリホールMHを形成する際に、絶縁膜81と導電膜91とを交互にエッチングする。従って、導電膜91(例えば、ポリシリコン)をエッチングするときにはCF系の堆積物が発生するものの、絶縁膜81(例えば、シリコン酸化膜)をエッチングするときには酸素が供給される。これにより、導電膜91のエッチングにおいて発生した堆積物は、絶縁膜81のエッチング時に酸化され、減少または消滅する。
メモリホールMHの底部の堆積物が減少または消滅すると、メモリホールの底部の幅(径)のエッチングが進み、メモリホールは設計値に近くなる。このため、過剰なオーバーエッチングが不要となるので、メモリホールの形状を良好に維持することができ、かつ、周辺回路への悪影響を抑制することができる。
次に、図6(C)に示すように、ウェットエッチングまたはCDE(Chemical Dry Etching)法等の等方性エッチングを用いて、犠牲層95を除去する。これにより、メモリホールMHの底部に空洞HLが形成される。尚、図8(C)は、空洞HL、メモリホールMHおよび絶縁膜60のレイアウトを示す図である。
次に、図7(A)に示すように、メモリホールMHの内面に電荷蓄積層30を形成する。電荷蓄積層30は、例えば、ONO膜、NONON膜等の積層絶縁膜で形成されている。尚、電荷蓄積層30は、空洞HLの内面にも形成される。また、電荷蓄積層30がONO膜であり、第2の導電膜92がシリサイドである場合、NOMOS構造が形成される。
次に、メモリホールMHおよび空洞HL内にシリコン柱40の材料を堆積する。これにより、図7(A)に示すように、シリコン柱結合部CNTおよびシリコン柱40が形成される。シリコン柱40の材料は、例えば、ドープドポリシリコンまたはドープドアモルファスシリコン等の導電性材料でよい。シリコン柱結合部CNTは、BG連結部50の下に形成され、互いに隣接するシリコン柱40を電気的に接続する。シリコン柱40およびシリコン柱結合部CNTは、電荷蓄積層30によって第1〜第3の積層構造ST1〜ST3から絶縁されている。
次に、図7(B)に示すように、リソグラフィ技術およびエッチング技術を用いて、第3の積層構造ST3を貫通して絶縁膜60に達するトレンチTR3を形成する。トレンチTR3は、第3の絶縁膜83および第3の導電膜93の積層方向に形成される。
次に、図7(C)に示すように、トレンチTR3内にSG連結部70の材料を堆積し、CMP法等を用いて第3の積層構造ST3の表面が露出されるまで研磨する。これにより、SG連結部70が形成される。SG連結部70は、例えば、炭素を含有したドープドポリシリコン、ドープドアモルファスシリコンまたはタングステン等の導電性材料を用いて形成され、第3の積層構造ST3内の第3の導電膜93を電気的に接続する。これにより、第3の積層構造ST3は、選択ゲート部SGのゲート電極として機能することが可能となる。
その後、層間絶縁膜、コンタクトプラグ、配線等(図示せず)を形成することによってメモリ100が完成する。
本実施形態によれば、バックゲート部BGのゲート電極は、絶縁膜81と導電膜91との積層構造(第1の積層構造ST1)を有する。これにより、メモリホールMHを形成する際に、絶縁膜81と導電膜91とを交互にエッチングする。従って、導電膜91のエッチングにおいて発生した堆積物(炭素含有堆積物)は、絶縁膜81のエッチング時に酸化され、減少または消滅する。その結果、過剰なオーバーエッチングを抑制しつつ、メモリホールを所望の形状に形成することができる。従って、メモリホールの形状を良好に維持することができ、かつ、周辺回路への悪影響を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
100…メモリ、10…基板、20…絶縁膜、BG…バックゲート部、MC…メモリセル、SG…選択ゲート部、30…電荷蓄積層、40…シリコン柱(ボディ部)、50…連結部、60…絶縁膜、70…SG連結部、ST1〜ST3…第1〜第3の積層構造、81〜83…第1〜第3の絶縁膜、91〜93…第1〜第3の導電膜、MH…メモリホール
Claims (8)
- 基板の表面上方に設けられた少なくとも1つの第1の絶縁膜と複数の第1の導電膜とからなる第1の積層構造と、
前記第1の積層構造内に設けられ前記複数の第1の導電膜を電気的に接続する連結部と、
前記第1の積層構造上に設けられた複数の第2の絶縁膜と複数の第2の導電膜とからなる第2の積層構造と、
前記第2の積層構造を貫通して前記第1の積層構造に達し、かつ、前記第1および第2の積層構造から絶縁された半導体柱とを備えた半導体装置。 - 前記第1および前記第2の導電膜は、前記半導体柱に電流を流すためのゲート電極として機能することを特徴とする請求項1に記載の半導体装置。
- 前記第2の導電膜は、それぞれ複数のメモリセルのゲート電極であり、
前記第1の導電膜は、前記複数のメモリセルを選択する第1の選択部のゲート電極を形成し、
前記第2の積層構造上に前記複数のメモリセルを選択する第2の選択部をさらに備え、
前記複数のメモリセルは、前記第1および第2の選択部によって選択可能であることを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記第1の絶縁膜の膜厚は、前記第2の絶縁膜の膜厚よりも薄いことを特徴とする請求項1から請求項3のいずれか一項に記載の半導体装置。
- 前記連結部は、炭素を含有したポリシリコンまたはタングステンで形成されていることを特徴とする請求項1から請求項4のいずれか一項に記載に半導体装置。
- 前記第1の導電膜の材料は、ポリシリコンまたはアモルファスシリコンであり、
前記第2の導電膜の材料は、シリサイドであることを特徴とする請求項1から請求項5のいずれか一項に記載の半導体装置。 - 基板の表面上方に少なくとも1つの第1の絶縁膜と複数の第1の導電膜とからなる第1の積層構造を形成し、
前記第1の積層構造を貫通して前記複数の第1の導電膜を電気的に接続する連結部を形成し、
前記第1の積層構造上に複数の第2の絶縁膜と複数の第2の導電膜とからなる第2の積層構造を形成し、
前記第2の積層構造を貫通して前記第1の積層構造に達するトレンチを形成し、
前記トレンチ内に前記第1および第2の積層構造から絶縁された半導体柱を形成することを具備した半導体装置の製造方法。 - 前記第1の絶縁膜の膜厚は、前記第2の絶縁膜の膜厚よりも薄いことを特徴とする請求項7に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014008764A JP2015138834A (ja) | 2014-01-21 | 2014-01-21 | 半導体装置およびその製造方法 |
US14/325,747 US20150206897A1 (en) | 2014-01-21 | 2014-07-08 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014008764A JP2015138834A (ja) | 2014-01-21 | 2014-01-21 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015138834A true JP2015138834A (ja) | 2015-07-30 |
Family
ID=53545510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014008764A Abandoned JP2015138834A (ja) | 2014-01-21 | 2014-01-21 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20150206897A1 (ja) |
JP (1) | JP2015138834A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9748268B1 (en) | 2016-09-07 | 2017-08-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US9892929B2 (en) | 2016-02-29 | 2018-02-13 | Toshiba Memory Corporation | Semiconductor manufacturing method and semiconductor device |
US9917097B2 (en) | 2016-01-07 | 2018-03-13 | Toshiba Memory Corporation | Method of manufacturing semiconductor device |
US10411028B2 (en) | 2017-08-31 | 2019-09-10 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2809185B2 (ja) * | 1996-03-29 | 1998-10-08 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US6933556B2 (en) * | 2001-06-22 | 2005-08-23 | Fujio Masuoka | Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer |
KR101551901B1 (ko) * | 2008-12-31 | 2015-09-09 | 삼성전자주식회사 | 반도체 기억 소자 및 그 형성 방법 |
-
2014
- 2014-01-21 JP JP2014008764A patent/JP2015138834A/ja not_active Abandoned
- 2014-07-08 US US14/325,747 patent/US20150206897A1/en not_active Abandoned
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9917097B2 (en) | 2016-01-07 | 2018-03-13 | Toshiba Memory Corporation | Method of manufacturing semiconductor device |
US9892929B2 (en) | 2016-02-29 | 2018-02-13 | Toshiba Memory Corporation | Semiconductor manufacturing method and semiconductor device |
US9748268B1 (en) | 2016-09-07 | 2017-08-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US10411028B2 (en) | 2017-08-31 | 2019-09-10 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
US10490565B1 (en) | 2017-08-31 | 2019-11-26 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
Also Published As
Publication number | Publication date |
---|---|
US20150206897A1 (en) | 2015-07-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI647821B (zh) | 具有分層的導體的三維記憶體裝置的積體電路及其製造方法 | |
TWI605569B (zh) | 用以降低cmp凹陷的互連中之虛設底部電極 | |
US20180211967A1 (en) | Semiconductor memory device | |
US7982261B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing same | |
US20210249440A1 (en) | Memory device | |
US8921921B2 (en) | Nonvolatile memory device and method for fabricating the same | |
CN110289267A (zh) | 其中具有垂直延伸的沟道结构的存储器件及其制造方法 | |
US20110049607A1 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP2019169568A (ja) | 半導体装置 | |
JP2011035228A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2012028537A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2013065636A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2009283498A (ja) | 不揮発性記憶装置及びその製造方法 | |
US10211222B1 (en) | Memory device | |
JP2011192879A (ja) | 不揮発性記憶装置および不揮発性記憶装置の製造方法 | |
JP2015138834A (ja) | 半導体装置およびその製造方法 | |
JP2006339241A (ja) | 半導体集積回路装置 | |
US9812398B2 (en) | Semiconductor memory device having memory cells provided in a height direction | |
JP5752660B2 (ja) | 半導体装置およびその製造方法 | |
JP2019145635A (ja) | 記憶装置 | |
JP2009295837A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2015177134A (ja) | 集積回路装置及びその製造方法 | |
JP5787855B2 (ja) | 半導体記憶装置 | |
JP2019169517A (ja) | 半導体記憶装置 | |
JP2016046269A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160104 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20160502 |