CN101847602B - 半导体存储器件以及形成半导体存储器件的方法 - Google Patents

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Abstract

本发明涉及一种半导体存储器件以及形成半导体存储器件的方法。该方法可以包括形成在衬底上交替堆叠的绝缘层和单元栅层，通过连续地对单元栅层和绝缘层图案化而形成开口，以及在开口中的单元栅层的侧壁上选择性地形成导电屏蔽。

Description

半导体存储器件以及形成半导体存储器件的方法
技术领域
各实施例涉及半导体器件及其形成方法，更具体地，涉及半导体存储器件及其形成方法。
背景技术
在半导体器件中，半导体存储器件可以储存数字数据。随着电子产业和半导体产业的进步，更加要求半导体存储器件的高集成度。例如，移动电子设备诸如笔记本电脑、移动电话、数字照相机或MP3播放器的发展，更加要求半导体存储器件能够存储更多的数据。为了满足用户的要求，需要更集成的半导体存储器件。
通常，通过减小所制造的器件的精细图案的最小线宽来获得半导体存储器件的高集成度。通过在两维上减少精细图案的最小线宽，存储单元可以在有限的面积上更高度集成。然而，减少最小线宽的能力受到多种因素的限制(例如，光刻工艺的限制)。此外，精细图案的线宽的减少导致精细图案的性能退化和可靠性退化。需要一种可以克服这些问题的半导体存储器件。
发明内容
各实施例涉及高度集成的半导体存储器件和形成高度集成的半导体存储器件的方法。
各实施例也涉及高度集成的三维半导体存储器件和形成高度集成的三维半导体存储器件的方法。
各实施例还涉及具有改进的可靠性的半导体存储器件和形成该半导体存储器件的方法。
本发明的各实施例提供形成半导体存储器件的方法，包括：形成交替堆叠在衬底上的绝缘层和单元栅层；通过连续地图案化在单元栅层和绝缘层上形成开口；通过执行氮化处理在单元栅层的侧壁上形成导电屏蔽；在绝缘层的侧壁上和开口中导电屏蔽的侧壁上连续地形成阻挡绝缘层、电荷储存层和隧穿绝缘层；以及在开口中从衬底向上延伸形成有源图案。
在一些实施例中，单元栅层可以包括金属，并且导电屏蔽可以包括金属氮化物。
在一些实施例中，方法可以进一步包括在执行氮化处理之前对开口中暴露的单元栅层执行金属化处理。在这种情况下，单元栅层可以包括掺杂的4A族元素，单元栅层被金属化的部分可以形成4A族元素金属化合物。
在一些实施例中，执行金属化处理可以包括：在开口中暴露的单元栅层上形成与侧壁接触的金属层；金属层与单元栅层进行反应；以及除去未反应的金属层。
在一些实施例中，氮化处理可以在单元栅层的金属化部分上执行，并且导电屏蔽可以包括4A族元素金属化合物。
在一些实施例中，方法可以进一步包括在执行氮化处理之前，通过使开口中的单元栅层的侧壁相对于绝缘层的侧壁向侧面凹进而形成底切区域。
在一些实施例中，每个导电屏蔽，部分阻挡绝缘层，以及部分电荷储存层可以形成在每个底切区域中。
在一些实施例中，方法可以进一步包括在形成有源图案之前，移除至少在底切区域之外的电荷储存层。
在一些实施例中，隧穿绝缘层可以在移除底切区域之外的电荷储存层之后形成。
在一些实施例中，开口可以是一个孔，并且单元栅层可以形成为具有平坦的表面。
在一些实施例中，开口可以形成沟槽，并且单元栅层可以形成一条沿着一个方向延伸与衬底的上表面平行的线。
本发明的一个实施例提供一种半导体存储器件，包括：交替堆叠在衬底上的绝缘图案和单元栅图案；设置在衬底上并沿着绝缘图案的侧壁和单元栅图案的侧壁延伸的有源图案；插置在单元栅图案的侧壁和有源图案之间的电荷储存层；插置在单元栅图案的侧壁和电荷储存层之间的阻挡绝缘层；插置在电荷储存层和有源图案之间的隧穿绝缘层；以及插置在阻挡绝缘层和单元栅图案的侧壁之间并包含氮的导电屏蔽。
在其它实施例中，单元栅图案可以包括金属，并且导电屏蔽可以包括金属氮化物。在一些情况下，单元栅图案和导电屏蔽可以包括同样的金属。
在其它实施例中，至少单元栅图案与导电屏蔽接触的部分可以包括4A族元素金属化合物，并且导电屏蔽可以包括4A族元素金属氮化物。在一些情况下，4A族元素金属化合物和导电屏蔽可以包含同样的4A族元素和相同的金属。
在其它实施例中，导电屏蔽可以相对于绝缘图案的侧壁向侧面凹进以形成底切区域。在一些情况下，多个电荷储存层可以分别设置在底切区域中，并且在相邻的底切区域中暴露出来的电荷储存层可以彼此隔离。
在其它实施例中，隧穿绝缘层可以延伸到连续的底切区域中以设置在彼此隔离的电荷储存层和有源图案之间。
在其它实施例中，有源图案可以沉积在连续穿透绝缘图案和单元栅图案的孔内，并且单元栅图案可以具有平坦的表面。
在其它实施例中，单元栅图案可以形成一条与衬底的上表面平行并沿着一个方向延伸的线。
附图说明
引入附图以提供对各实施例的进一步理解。附图显示本发明的各实施例，并且结合详细说明，以诠释本发明的原理。在附图中：
图1是显示根据本发明的一些实施例的半导体存储器件的平面图；
图2A是沿着图1中的线I-I’截取的截面图；
图2B是沿着图1中的线II-II’截取的截面图；
图3A是沿着图1中的线I-I’截取的截面图，用来解释根据本发明的一些实施例的半导体存储器件的一个变形例；
图3B是沿着图1中的线I-I’截取的截面图，用来解释根据本发明的一些实施例的半导体存储器件的另一个变形例；
图3C是沿着图1中的线I-I’截取的截面图，用来解释根据本发明的一些实施例的半导体存储器件的再一个变形例；
图4A到4E是沿着图1中的线I-I’截取的截面图，以解释根据本发明的一些实施例的形成半导体存储器件的方法；
图5A到5C是沿着图1中的线II-II’截取的截面图，以解释在根据本发明的一些实施例的半导体存储器件的连接区域中形成焊垫的方法；
图6A到6C是解释图3A中示出的半导体存储器件的形成方法的截面图；
图7A到7C是解释图3B中示出的半导体存储器件的形成方法的截面图；
图8是解释图3C中示出的半导体存储器件的形成方法的截面图；
图9是显示根据本发明的一些实施例的半导体存储器件的平面图；
图10是沿着图9中的线III-III’截取的截面图；
图11A是沿着图9中的线III-III’截取的截面图，用来解释根据本发明的一些实施例的半导体存储器件的一个变形例；
图11B是沿着图9中的线III-III’截取的截面图，用来解释根据本发明的一些实施例的半导体存储器件的另一个变形例；
图12A到12C是沿着图9中的线III-III’截取的截面图，用来解释根据本发明的一些实施例的形成半导体存储器件的方法；
图13A到13C是解释图12C的有源图案的平面图；
图14A和图14B是解释图11A中显示的半导体存储器件的形成方法的截面图；
图15A和图15B是解释图11B中显示的半导体存储器件的形成方法的截面图；
图16是包括根据本发明的一些实施例的半导体存储器件的电子系统的块图；以及
图17是包括根据本发明的一些实施例的半导体存储器件的存储卡的块图。
具体实施方式
下面将参考附图详细地描述本发明的各实施例。然而，本发明可以采用不同的形式实施，并且不应理解为限于此处阐述的实施例。然而，提供这些实施例使得本公开充分和完整，且向那些本领域的技术人员全面地传达本发明的范围。在附图中，为了清晰夸大了层和区域的尺寸和相对尺寸。应理解，当提到一个层位于另一层“之上”，可以是直接在另一层上，或者存在中间层。此处使用的术语“和/或”包括所列项目中的一个或多个的全部和任意组合。通篇相似的附图标记指示相似的元件。
可以理解虽然术语第一、第二和第三可以用于此来描述各种元件、部件、区域、层和/或部分，这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。
这里所使用的术语是只为了描述特别的实施例的目的且不旨在限制本发明。如这里所用，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。可以进一步理解当在此说明书中使用时术语“包括”和/或“包含”说明所述特征、区域、整体、步骤、操作、元件和/或组分的存在，但是不排出存在或添加一个或更多其他特征、区域、整体、步骤、操作、元件、组分和/或其组。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本发明属于的领域的普通技术人员共同理解的相同的意思。还可以理解诸如那些在共同使用的字典中定义的术语应解释为一种与在相关技术和本公开的背景中的它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
图1是显示根据本发明的一些实施例的半导体存储器件的平面图，图2A是沿着图1中的线I-I’截取的截面图，图2B是沿着图1中的线II-II’截取的截面图。
参考图1和图2A，半导体衬底100(“衬底”)可以包括存储单元区域A和连接区域B。存储单元设置在存储单元区域A中。衬底100可以进一步包括周边电路区域(未显示)，在其中设置周边电路以操作存储单元。将存储单元连接到周边电路的结构可以设置在连接区域B中。
阱区102，其掺杂有第一导电型杂质，设置在存储单元区域A中。公共源区104，其掺杂有第二导电型杂质，设置在阱区102中。公共源区104的上表面可以与衬底100的上表面同样高。阱区102可以延伸到连接区域B。此外，公共源区104也可以延伸到连接区域B。第一导电型杂质可以是与第二导电型杂质相反的类型。例如，第一导电型杂质可以是p型杂质，而第二导电型杂质可以是n型杂质。相反地，第一导电型杂质可以是n型杂质，而第二导电型杂质可以是p型杂质。
多个绝缘图案115和多个单元栅图案120可以交替堆叠在存储单元区域A的衬底100上。单元栅图案120可以具有平坦的表面。第一选择栅图案110插置在最低的一个单元栅图案120和衬底100之间。与单元栅图案120一样，第一选择栅图案110也可以具有平坦的表面。绝缘图案115中最低的一个插置在最低的一个单元栅图案120和第一选择栅图案110之间。底绝缘层106插置在第一选择栅图案110和衬底100之间。第二选择栅图案130设置在最高的一个绝缘图案115上。第二选择栅图案130沿着第一方向彼此平行地延伸。第一方向是沿着图1中显示的X轴方向。第二选择栅图案130可以在与第一方向(X轴)垂直的第二方向上彼此隔开恒定的间隔。第二方向是沿着图1中的Y轴方向。
扁平形状的单元栅图案120和第一选择栅图案110可以沿着横向的方向延伸，因此被设置在连接区域B的衬底100上。栅图案120和110的延伸到连接区域B的部分被当做连接衬垫(“CPD”)。将参考图2B详细描述延伸到连接区域B的CPD。
参考图1和2B，绝缘图案115也可以在横向方向上延伸，因此被设置在连接区域B之上。延伸到连接区域B的绝缘图案115插置在多个CPD之间，以隔离多个CPD。随着连接区域B中的CPD高度上升，CPD的平面面积可以逐渐减小。而且，CPD可以包括重叠区域。为此，CPD可以形成为楼梯状结构。第一选择栅图案110的CPD具有最大的平面面积，而单元栅图案120中最高的一个CPD具有最小的平面面积。CPD可以具有向着第二方向(Y轴)上升的楼梯状结构。也就是说，CPD可以具有沿着栅图案110、120和130的一侧上升的楼梯状结构。这样可以使连接区域B的平面面积最小化。
如果CPD具有沿着栅图案110、120和130远离的方向上向上升的楼梯状结构，CPD的平面面积会增大。然而，根据本发明的一些实施例，CPD具有沿着栅图案110、120和130的一侧上升的楼梯状结构，从而使连接区域B的平面面积最小化。
参考图1、2A和2B，第一层间绝缘层135可以设置在衬底100的整个表面上。第一层间绝缘层135覆盖栅图案110、120和130。此外，第一层间绝缘层135覆盖CPD。
开口140可以连续穿透第一层间绝缘层135、第二选择栅图案130、绝缘图案115、单元栅图案120、第一选择栅图案110以及底绝缘层106，并且有源图案165可以设置在开口140中。有源图案165设置在开口140中的衬底100上，从而沿着栅图案110、120和130的侧壁和绝缘图案115的侧壁向上延伸。开口140可以是孔的形式，如图1所示。在存储单元区域中，多个开口140可以沿着行与列两维设置。多个有源图案165设置在多个开口140中。如图1所示，开口140可以具有正方平面形状。可选地，开口140可以具有各种形状，例如，平坦的圆形、椭圆和多边形。
参考图2A和2B，有源图案165可以由元素周期表上的4A族(或14族)元素形成。例如，有源图案165可以由硅、锗或硅锗形成。有源图案165可以具有未掺杂状态或掺有第一导电型杂质的掺杂状态。有源图案165可以是空心的管状。与开口140的底部相邻的有源图案165可以具有封闭的状态，而邻近开口140的上端的有源图案165可以具有打开的状态。填充绝缘图案170可以填充有源图案165的内部。可选地，有源图案165可以是填充开口140的柱形。当有源图案165是柱形时，填充绝缘图案170可以省略。
漏区175，掺杂有第二导电型的杂质，设置在有源图案165的上端。漏区175的下表面可以具有接近第二选择栅图案130的上表面的高度。有源图案165的下端与公共源区104接触。此外，有源图案165除了公共源区104之外，还可以与阱区102接触。开口140向下延伸以穿透公共源区104，并且有源图案165也向下延伸以与阱区102接触。
电荷储存层157可以插置在开口140中单元栅图案120的侧壁和有源图案165之间。阻挡绝缘层155插置在电荷储存层157和单元栅图案120的例壁之间，并且隧穿绝缘层160插置在电荷储存层157和有源图案165之间。电荷储存层157可以包括具有能够储存电荷的阱(trap)的绝缘材料。例如，电荷储存层157可以包括氮化物、氮氧化物、金属氧化物(例如，氧化铪等)，和/或包含纳米点的绝缘体。纳米点可以包括金属或4A族元素。隧穿绝缘层160可以包括氧化物、氮化物和氮氧化物中的至少一种。阻挡绝缘层155可以包括与隧穿绝缘层160相同的绝缘材料，或者具有比隧穿绝缘层160更高的介电常数的绝缘材料。例如，阻挡绝缘层155可以包括单层或多层的绝缘金属氧化物(例如，氧化铝、氧化铪或氧化镧)。可选地，阻挡绝缘层155可以包括氧化物。当阻挡绝缘层155和隧穿绝缘层160都是由氧化物形成的，阻挡绝缘层155可以比隧穿绝缘层160更厚。根据本发明的一些实施例，阻挡绝缘层155可以在有效氧化物厚度(“EOT”)上比隧穿绝缘层160更厚。此处，EOT是一个以氧化硅(SiO2)的厚度来衡量介电常数不同于二氧化硅(SiO2)的电介质的厚度的值。EOT可以用来衡量具有不同介电常数的新电介质的性能。
分别插置在第一选择栅图案110和有源图案165之间的阻挡绝缘层155、电荷储存层157和隧穿绝缘层160，可以用作第一选择晶体管的第一栅绝缘层。同样，分别插置在第二选择栅图案130和有源图案165之间的阻挡绝缘层155、电荷储存层157和隧穿绝缘层160，可以用作第二选择晶体管的第二栅绝缘层。
如图2A所示，阻挡绝缘层155可以彼此平行地延伸，从而设置在多个栅图案110和有源图案165之间。同样，电荷储存层157和隧穿绝缘层160也可以彼此平行地延伸，从而设置在多个单元栅图案120和有源图案165之间。
导电屏蔽150可以插置在开口140中单元栅图案120的侧壁和阻挡绝缘层155之间。导电屏蔽150可以避免或抑制单元栅图案120和阻挡绝缘层155之间的反应和互相作用。导电屏蔽150可以包括具有很低反应性的导电金属材料。例如，导电屏蔽150可以包括氮。更具体地，导电屏蔽150可以包括导电氮化物。单元栅图案120可以包括比导电屏蔽150的电阻率更低的导电材料。例如，单元栅图案120可以包括金属。当单元栅图案120包括金属时，导电屏蔽150可以包括金属氮化物。同样，单元栅图案120和导电屏蔽150可以包括相同的金属。例如，当单元栅图案120包括钨时，导电屏蔽150可以包括氮化钨。可选地，当单元栅图案120包括钛或钽时，导电屏蔽150可以包括氮化钛或氮化钽。
导电屏蔽150可以设置在开口140中单元栅图案120的侧壁之上。例如，在导电屏蔽150和单元栅图案120之间的界面可以与衬底100的上表面不平行。界面可以实质上垂直于衬底100的上表面。导电屏蔽150可以彼此隔离。
第一选择导电屏蔽151可以插置在开口140中第一选择栅图案110的侧壁和第一栅绝缘层155、157和160之间。第一选择导电屏蔽151可以避免或抑制第一选择栅图案110和第一栅绝缘层155、157和160之间的反应。第一选择导电屏蔽151可以包括具有很低反应性的导电材料。例如，第一选择导电屏蔽151可以包括含氮的导电氮化物。当第一选择栅图案110包括金属时，第一选择导电屏蔽151可以包括包含与第一选择栅图案110相同的金属的金属氮化物。同样，第二选择导电屏蔽152可以插置在开口140中第二选择栅图案130的侧壁和第二栅绝缘层155、157和160之间。第二选择导电屏蔽152可以避免或抑制第二选择栅图案130和第二栅绝缘层155、157和160之间的反应。第二选择导电屏蔽152可以包括含氮的导电氮化物。当第二选择栅图案130包括金属时，第二选择导电屏蔽152可以包括包含与第二选择栅图案130相同的金属的金属氮化物。选择导电屏蔽151和152以及导电屏蔽150彼此隔离。
第一和第二选择栅图案110和130可以包括与单元栅图案120同样的金属氮化物。在这种情况下，导电屏蔽150和选择导电屏蔽151和152可以包括相同的金属氮化物。可选地，当第一和第二选择栅图案110和130包括与单元栅图案120不同的金属时，第一和第二选择导电屏蔽151和152可以包括与导电屏蔽150不同的金属氮化物。因此，第一和第二选择导电屏蔽151和152可以在功函数上与导电屏蔽150不同。
存储单元可以包括单元栅图案120、导电屏蔽150、阻挡绝缘层155、电荷储存层157和隧穿绝缘层160。此外，存储单元可以包括单元沟道区。单元沟道区可以包括与单元栅图案120交叠的有源图案165的侧壁。存储单元的阈值电压可以因储存在电荷储存层157中的电荷数量而改变。利用阈值电压的变化，存储单元可以储存数据。存储单元根据储存在电荷储存层157中的电荷数量可以储存1个比特或者多个比特的数据。储存在电荷储存层157中的电荷由于电荷储存层157和/或阻挡绝缘层155和隧穿绝缘层160的阱可以彼此隔离。因此，存储单元可以包括即使电源中断还能保存数据的非易失特性。从而，根据本发明的实施例的半导体存储器件可以是非易失存储器件。
第一选择栅图案110可以提供在第一选择晶体管中，并且第二选择栅图案130可以提供在第二选择晶体管中。第一选择晶体管可以包括第一选择栅图案110、第一选择导电屏蔽151以及第一栅绝缘层155、157和160；以及第二选择晶体管可以包括第二选择栅图案130、第二选择导电屏蔽152以及第二栅绝缘层155、157和160。在半导体存储器件的操作中，可以在栅图案110、120和130之间的有源图案165处由栅图案110、120和130的边缘场(fringe field)形成反型层。通过反型层，选择晶体管和存储单元可以彼此串联。
如上所述，根据本发明的一些实施例，第一和第二选择导电屏蔽151和152可以在功函数上与单元栅图案120的导电屏蔽150不同。由于功函数的差别，第一和第二选择晶体管的性能和存储单元的性能可以达到最优化。例如，当选择晶体管和存储单元是NMOS型，第一和第二选择导电屏蔽151和152的功函数可以比导电屏蔽150的更大。因此，第一和第二选择晶体管的阈值电压可以比擦除存储单元的更高。这样可以使泄露电流的量最小化，以提高半导体存储器件的可靠性。因此，通过调整选择导电屏蔽151和152以及导电屏蔽150的功函数可以提供具有良好性能的半导体存储器件。
第一选择晶体管、多个存储单元以及第二选择晶体管沿着有源图案165的侧壁向上堆叠。形成在有源图案165处的第一选择晶体管、多个存储单元以及第二选择晶体管提供为竖直型的单元串。多个竖直型单元串成行成列地排列在存储单元区域A的衬底100上。
第二层间绝缘层180可以设置在衬底100的整个表面上。位线190设置在存储单元区域A的第二层间绝缘层180上。位线190与第二选择栅图案130交叉。也就是说，位线190沿着第二方向(Y轴)彼此平行地延伸。位线190通过穿透第二层间绝缘层180的位线插塞185与漏区175电连接。一个位线190可以电连接到沿着第二方向(Y轴)成列排列的多个漏区175。通过位线190和第二选择栅图案130彼此交叉，可以选择一个有源图案165。此外，通过选择单元栅图案120中的一个，可以在所选的有源图案165的单元串中选择一个存储单元。
同时，连接插塞187连续穿透连接区域B的第二和第一层间绝缘层180和135，并连接到CPD。根据本发明的一些实施例，连接布线192可以设置在连接区域B的第二层间绝缘层180上，并连接到连接插塞187。连接布线192延伸到与周边电路区域的周边电路电连接。
上述半导体存储器件可以具有包括竖直型单元串的三维结构，从而获得高集成度。
此外，包括氮的导电屏蔽150设置在单元栅图案120和阻挡绝缘层155之间。导电屏蔽150设置在单元栅图案120的侧壁之上，从而避免或抑制单元栅图案120和阻挡绝缘层155之间的反应。由于这一原因，可以实现具有良好可靠性的半导体存储器件。
当包含金属的单元栅图案接触到阻挡绝缘层，单元栅图案的金属可能扩散进阻挡绝缘层中。这使得阻挡绝缘层的性能恶化，从而降低半导体存储器件的可靠性。然而，根据本发明的一些实施例，由于导电屏蔽150设置在单元栅图案120和阻挡绝缘层155之间，可以避免或抑制单元栅图案120和阻挡绝缘层155之间的反应，从而得到具有良好可靠性的半导体存储器件。
下面，参考图3A到3C描述本发明的半导体存储器件的一些实施例。这些例子与参考图2A和2B描述的半导体存储器件类似。因此，为了简明起见此处将省略关于完全相同的技术特征的说明。相同的附图标记表示与附图2A和2B中相同的部件。
图3A是沿着图1中的线I-I’截取的截面图，用来解释根据本发明的半导体存储器件的一些实施例。
参考图3A，单元栅图案120可以包括掺杂有杂质的4A族元素。例如，单元栅图案120可以包括掺杂硅、掺杂锗和/或掺杂硅锗。第一和第二选择栅图案110和130也可以包括掺杂有杂质的4A族元素。例如，第一和第二选择栅图案110和130可以包括掺杂硅、掺杂锗和/或掺杂硅锗。
导电屏蔽150a可以插置在单元栅图案120和阻挡绝缘层155之间。第一选择导电屏蔽151a可以插置在第一选择栅图案110与第一栅绝缘层155、157和160之间，并且第二选择导电屏蔽152a可以插置在第二选择栅图案130与第二栅绝缘层155、157和160之间。导电屏蔽151a、152a和150a可以包括氮。
根据本发明的一些实施例，单元栅图案120邻近导电屏蔽150a的部分146可以包括4A族元素金属化合物。同样，导电屏蔽150a可以包括4A族元素金属氮化物。导电屏蔽150a可以包括与单元栅图案120的部分146相同的4A族元素和金属。单元栅图案120的部分146可以具有比导电屏蔽150a更低电阻率的4A族元素金属化合物。例如，单元栅图案120的部分146可以包括金属硅化物(例如，硅化钴、硅化镍或硅化钛)、金属锗化物(例如，锗化钴、锗化镍或锗化钛)和/或金属锗硅化物(例如，硅锗化钴、硅锗化镍或硅锗化钛)。同样，导电屏蔽150a可以包括氮化钴硅、氮化钴锗、氮化钴硅锗、氮化镍硅、氮化镍锗、氮化镍硅锗、氮化钛硅、氮化钛锗和/或氮化钛硅锗。
同样，第一选择栅图案110至少邻近第一选择导电屏蔽151a的部分147可以包括4A族元素金属化合物，并且第一选择导电屏蔽151a可以包括4A族元素金属氮化物。第二选择栅图案130至少邻近第二选择导电屏蔽152a的部分可以包括4A族元素金属化合物，并且第二选择导电屏蔽152a可以包括4A族元素金属氮化物。整个第一选择栅图案110可以由4A族元素金属化合物形成。此外，整个第二选择栅图案130可以由4A族元素金属化合物形成。第一和第二选择栅图案110和130可以包括与单元栅图案120相同的金属。同样，导电屏蔽150a、151a和152a可以包括相同的金属。第一和第二选择栅图案110和130可以包括与单元栅图案120相同的4A族元素。同样，导电屏蔽150a、151a和152a可以包括相同的4A族元素。
根据本发明的一些实施例，如图3A所示，整个第二选择栅图案130可以由4A族元素金属化合物形成，并且第一选择栅图案110和单元栅图案120可以部分地由4A族元素金属化合物形成。
图3B是沿着图1中的线I-I’截取的截面图，用来解释根据本发明的半导体存储器件的一些实施例。
参考图3B，形成在开口140中单元栅图案120的侧壁可以相对于绝缘图案115的侧壁向侧面凹进。由此，可以形成底切区域143。导电屏蔽150可以设置在底切区域143中并设置在凹进的侧壁上。导电屏蔽150可以基本覆盖单元栅图案120的凹进侧壁。此外，形成在导电屏蔽150和有源图案165之间的阻挡绝缘层155a、电荷储存层157a和隧穿绝缘层160a，也可以设置在底切区域143中。电荷储存层157a可以彼此隔离并设置在形成在开口140中的多个底切区域143中。同样，阻挡绝缘层155a可以彼此隔离并设置在多个底切区域143中。此外，隧穿绝缘层160a可以彼此隔离并设置在多个底切区域143中。阻挡绝缘层155a、电荷储存层157a和隧穿绝缘层160a，可以共形地沿着底切区域143的内侧设置。在这种情况下，有源图案165可以包括延伸到底切区域143中的突起166。电荷储存层157a可以由与参考图2A和2B描述的电荷储存层157一样的材料形成。
形成在开口140中第一和第二选择栅图案110和130的侧壁可以相比于底绝缘层106的侧壁、绝缘图案115的侧壁和第一层间绝缘层135的侧壁向侧面凹进。因此，也可以由第一和第二选择栅图案110和130的侧壁定义底切区域143。第一和第二选择导电屏蔽151和152可以设置在由第一和第二选择栅图案110和130的侧壁定义的底切区域143中。此外，插置在第一选择导电屏蔽151和有源图案165之间的第一栅绝缘层155a、157a和160a可以设置在底切区域143中。插置在第二选择导电屏蔽152和有源图案165之间的第二栅绝缘层155a、157a和160a可以设置在底切区域143中。第一和第二栅绝缘层155a、157a和160a可以包括与阻挡绝缘层155a、电荷储存层157a和隧穿绝缘层160a相同的材料。设置在底切区域143中的第一栅绝缘层155a、157a和160a可以与设置在上方相邻底切区域143中的阻挡栅绝缘层155a、电荷储存层157a和隧穿绝缘层160a隔离。同样，设置在底切区域143中的第二栅绝缘层155a、157a和160a可以与设置在下方相邻底切区域143中的阻挡绝缘层155a、电荷储存层157a和隧穿绝缘层160a隔离。
图3A的变形例和图3B的变形例可以互相结合。例如，图3B中的单元栅图案120可以包括掺杂的4A族元素，并且单元栅图案120的至少邻近导电屏蔽150的部分可以包括4A族元素金属化合物。在这种情况下，导电屏蔽150可以包括4A族元素金属氮化物。同样，图3B中的第一和第二选择栅图案110和130可以包括4A族元素。在这种情况下，第一和第二选择栅图案110和130的至少邻近第一和第二选择导电屏蔽151和152的部分可以包括4A族元素金属化合物，并且第一和第二选择导电屏蔽151和152可以包括4A族元素金属氮化物。
图3C是沿着图1中的线I-I’截取的截面图，用来解释根据本发明的半导体存储器件的又一个实施例。
参考图3C，导电屏蔽150、阻挡绝缘层155a和电荷储存层157a可以设置在靠近单元栅图案120的底切区域143中。与图3B中的变形例一样，阻挡绝缘层155a和电荷储存层157a设置在底切区域143中并且可以与设置在上方和/或下方的底切区域143中的相邻阻挡绝缘层155a和电荷储存层157a隔离。隧穿绝缘层160向上和/或向下延伸到与设置在相邻底切区域143中的隧穿绝缘层160直接接触。也就是说，一个隧穿绝缘层160延伸到连续的底切区域中并且可以设置在多个彼此隔离的电荷储存层157a与有源图案165之间。在一些实施例中，电荷储存层157a可以由与参考图2A和2B描述的电荷储存层157一样的材料形成。可选地，电荷储存层157a可以由4A族元素(例如，硅、锗或硅锗)或导体形成。阻挡绝缘层155a和隧穿绝缘层160可以由与参考图2A和2B描述的阻挡绝缘层155和隧穿绝缘层160一样的材料形成。
如图3C所示，隧穿绝缘层160可以延伸以插置在第一和第二选择栅图案110和130与有源图案165之间。隧穿绝缘层160可以包括在第一和第二栅绝缘层155a、157a和160a中。与图3B的一些实施例一样，关于图3A中包含4A族元素金属化合物的栅图案110、120和130和包含4A族元素金属氮化物的导电屏蔽150a、151a和152a，可应用于图3C的半导体存储器件中。
现在参考附图描述根据本发明的一些实施例的半导体存储器件的形成方法。
图4A到4E是沿着图1中的线I-I’截取的截面图，以解释根据本发明的一些实施例的形成半导体存储器件的方法；以及图5A到5C是沿着图1中的线II-II’截取的截面图，以解释在根据本发明的一些实施例的半导体存储器件的连接区域中形成焊垫的方法。
参考图1和4A，可以通过在存储单元区域A的衬底100中注入第一导电型的杂质形成阱区102。阱区102也可以形成在连接区域B中。可以通过在阱区102中注入第二导电型的杂质形成公共源区104。
随后，可以在衬底100上形成底绝缘层106，并且可以在底绝缘层106上形成第一选择栅层110。底绝缘层106可以是，例如，氧化物层、氮化物层和/或氮氧化物层。在第一选择栅层110上交替堆叠绝缘层115和单元栅层110。可以在最上方的一个绝缘层115上形成第二绝缘层130。在形成底绝缘层106之前，可以在周边区域(未显示)中形成晶体管和/或电阻器以构成周边电路。可以通过将第二绝缘层130图案化而在存储单元区域A上形成第二选择栅图案130。第二选择栅图案130可以沿着一个方向彼此平行地延伸。可以通过连续地将单元栅层120、绝缘层115和第一选择栅层110图案化而形成第一选择栅图案110、交替重叠的绝缘图案115和单元栅图案120。可以在存储单元区域A和连接区域B的底绝缘层106上形成单元栅图案120、绝缘图案115和第一选择栅图案110。
可以在形成第二选择栅图案130之后，形成第一选择栅图案110和单元栅图案120。可选地，可以在形成第一选择栅图案110和单元栅图案120之后，形成第二选择栅图案130。绝缘图案115可以由例如氧化物、氮化物和/或氮氧化物形成。单元栅图案120可以包括金属。例如，单元栅图案120可以由钨、钛或钽形成。第一和第二选择栅图案110和130可以包括金属。第一和第二选择栅图案110和130可以包括与单元栅图案120相同的金属。相反，第一和第二选择栅图案110和130可以包括与单元栅图案120不同的金属。
接着，可以形成连接区域B的CPD。将参考图5A到5C描述形成CPD的方法。
参考图1、2B和5A，将要形成在连接区域B上的CPD可以分为第一组和第二组。第一组CPD的层数可以与第二组CPD的相等。可选地，第一组CPD的层数可以比第二组的CPD的层数小1或者大1。当形成在连接区域B上的层的总数是偶数时，第一组CPD的层数可以与第二组CPD的相等。当形成在连接区域B上的层的总数是奇数时，第一组CPD的层数可以与第二组CPD的不等。可选地，第一组CPD的层数可以比第二组的CPD的层数小1或者大1。
为了便于描述，图2B显示5层的CPD。具有五层，第一组CPD的层数可以设为2，第二组CPD的层数可以设为3。自然地，应理解实施例并不局限于此。例如，第一组CPD的层数可以设为3并且第二组CPD的层数可以设为2.
可以进行第一光刻步骤用来将连接区域B分成第一区域10和第二区域20。可以通过第一光刻步骤形成第一掩模图案133a，以覆盖连接区域中分出来的第一区域10的栅图案110和120。同样，第二区域20的栅图案110和120可以暴露出来。第一组CPD可以形成在第一区域10中，同时第二组CPD可以形成在第二区域20中。第一掩模图案133a可以覆盖存储单元区域A。
使用第一掩模图案133a作为蚀刻掩模，可以进行第一蚀刻步骤。通过第一蚀刻步骤可以将由第二组CPD中最高的焊垫CPD形成的栅图案120暴露出来。第一图案化步骤可以包括第一光刻步骤和第一蚀刻步骤。
参考图1、2B和5B，第一组CPD可以用与将CPD分为第一组和第二组相同的方式分为两个小组。同样，第二组CPD可以用上述分割分为两个小组。第一组中的两组可以分别定义为第一小组和第二小组，第二组中的两组可以定义为第三小组和第四小组。在本发明的这样实施例中，第一、第二和第三小组的CPD的层数可以是1，第四小组的CPD的层数可以是2。
第一小组CPD的层数可以等于第二小组的CPD的层数。可选地，第一小组CPD的层数可以比第二小组的CPD的层数小1或者大1。同样，第三小组的CPD的层数可以等于第四小组的CPD的层数。可选地，第三小组CPD的层数可以比第四小组的CPD的层数小1或者大1。
类似地，第一区域10可以分为两个子区域11和12，第二区域20可以分为两个子区域30和40。也就是说，第一区域10可以分为其中形成有第一小组CPD的第一子区域11和其中形成有第二小组CPD的第二子区域12；第二区域20可以分为其中形成有第三小组CPD的第三子区域30和其中形成有第四小组CPD的第四子区域40。
在进行了第一图案化步骤之后，可以除去第一掩模图案133a。随后，可以通过进行第二光刻步骤形成第二掩模图案133b。第二掩模图案133b可以覆盖第一区域10的一个子区域和第二区域20的一个子区域。同样，可以暴露出位于第一区域10中另一子区域和区域20中另一子区域上的栅图案。例如，第一和第三子区域11和30可以被第二掩模图案133b覆盖，第二和第四子区域12和40可以被暴露。
使用第二掩模图案133b作为蚀刻掩模，可以进行第二蚀刻步骤。第二蚀刻步骤蚀刻位于第二子区域12和第四子区域40的栅图案。随后，分别形成单层的第一、第二、第三和第四小组CPD。第二图案化步骤可以包括第二光刻步骤和第二蚀刻步骤。
参考图1和5C，可以除去第二掩模图案133b。第四小组CPD的层数可以是2。从而，第四小组CPD可以再次分为两个小组。同样，第四子区域40可以分为两个子区域41和42，每个对应于第四小组中的两个小组。可以通过进行第三光刻步骤形成第三掩模图案133c以覆盖第四子区域40中的一个子区域41。同样，可以暴露出位于第四子区域40中的另一子区域42处的栅图案。第三掩模图案133c可以覆盖之前形成的CPD。此外，第三掩模图案133c可以覆盖存储单元区域A。通过使用第三掩模图案133c作为蚀刻掩模进行第三蚀刻步骤。由此，在第四子区域40上形成了两个CPD。第三图案化步骤可以包括第三光刻步骤和第三蚀刻步骤。
如上所述，通过将连接区域B分为第一区域10和第一区域20以将其图案化之后，第一区域10和第二区域20可以分别分为两个子区域，从而同时图案化第一区域10中的一个子区域12和第二区域20中的一个子区域40。接着，四个子区域11、12、30和40中的每一个都被分为两个更小的子区域，包括在四个子区域11、12、30和40的每一个中的两个更小子区域被同时图案化。通过重复这样的方式，通过比CPD总层数更少次数的图案化步骤可以在连接区域B中形成所有的CPD。
当形成在连接区域B中的CPD的总层数X为2n-1＜X≤2n(n是自然数)时，图案化步骤的次数是“n”。例如，当CPD的总层数是32，图案化步骤的次数是5。也就是说，当CPD的总层数是32，通过执行五次图案化步骤就可以形成所有的CPD。作为一个可变的例子，当CPD的总层数X是64，可以通过六次图案化步骤形成所有的64层CPD。
随后，参考图4B，可以在衬底100的整个表面上形成第一层间绝缘层135。第一层间绝缘层135覆盖第二选择栅图案130和CPD(图2B中的CPD)。第一层间绝缘层135可以是，例如，氧化物层、氮化物层和/或氮氧化物层。
可以通过连续图案化第一层间绝缘层135、第二选择栅图案130、绝缘图案115、单元栅图案120、第一选择栅图案110和底绝缘层106而形成开口140。开口140可以是孔的形式。公共源区104可以暴露在开口140中。孔型的开口140可以形成在存储单元区域A的衬底100上，以平行地彼此隔开。孔型的开口140可以沿着行和列二维地布置。
参考图4C，可以在开口140中进行氮化(nitridation)步骤。更具体地，在开口140中暴露出来的单元栅图案120的侧壁上进行氮化步骤。由此，在开口140中的单元栅图案120的侧壁上形成导电屏蔽150。在氮化步骤中，暴露的单元栅图案120的侧壁与供应的氮气反应以形成导电屏蔽150。这时，在开口140中的绝缘图案115的侧壁上不形成导电材料。由此，导电屏蔽150彼此隔离。当单元栅图案120包含金属时，导电屏蔽150由金属氮化物形成。例如，当单元栅图案120由钨、钛或钽形成时，导电屏蔽150可以由氮化钨、氮化钛或氮化钽形成。通过氮化步骤，分别在开口140中暴露出来的第一和第二选择栅图案110和130的侧壁上形成第一选择导电屏蔽151和第二选择导电屏蔽152。
氮化步骤可以是各向同性的。氮化步骤可以使用含氮的氮源气体。氮化步骤可以使用从含氮的氮源气体中获得的热激发氮、等离子体态氮和/或基团态氮(radical-state nitrogent)。热激发氮、等离子体态氮和/或基团态氮可以在进行氮化步骤的反应室中产生。当在反应室中产生等离子体态氮时，可以不用向衬底100安装在其上的静电卡盘上施加背偏压(back bias)。可选地，根据本发明的一些实施例，等离子体态氮和基团态氮是在远离反应室之外产生，并可以通过扩散和/或常规被供应到反应室的内部。氮源气体可以包括例如氮(N2)气、氨(NH3)气和/或三氟化氮(NF3)气体。本发明并不局限于此。氮源气体可以使用其它含氮的气体。
导电屏蔽150、151和152可以通过氮化步骤形成，从而选择性地形成在暴露的栅图案110、120和130上。结果，可以在开口140中形成彼此隔离的导电屏蔽150以及与导电屏蔽150隔离的第一和第二选择导电屏蔽151和152。此外，通过氮化步骤可以在栅图案110、120和130的侧壁上形成导电屏蔽150、151和152。
在进行氮化步骤之前，开口140中暴露出的栅图案110、120和130可以相对于绝缘图案115的侧壁向侧面凹进。通过凹进步骤，可以控制开口140的内侧壁的状态。例如，相比于绝缘图案115的侧壁，导电屏蔽150、151和152的侧壁可以突出到开口140中。通过在氮化步骤之前进行凹进步骤，导电屏蔽150、151和152的侧壁可以基本与绝缘图案115的侧壁共面。
参考图4D，阻挡绝缘层155、电荷储存层157和隧穿绝缘层160可以共形地形成在具有导电屏蔽150、151和152的衬底的整个表面上。由此，阻挡绝缘层155、电荷储存层157和隧穿绝缘层160可以沿着开口140的侧壁形成具有相同的厚度。阻挡绝缘层155、电荷储存层157和隧穿绝缘层160可以通过ALD(原子层沉积)工艺形成。
随后，去除形成在开口140底部上的隧穿绝缘层160、电荷储存层157和阻挡绝缘层155，可以暴露出公共源区104。通过各向异性蚀刻整个表面可以除去形成在开口140底部的隧穿绝缘层160、电荷储存层157和阻挡绝缘层155。这时，也可以除去形成在开口140顶部上的隧穿绝缘层160、电荷储存层157和阻挡绝缘层155。
通过蚀刻暴露出来的公共源区104，可以暴露出阱区102。
随后参考图4E，可以在开口140中形成有源图案165。有源图案165可以包括4A族元素。例如，有源图案165可以由硅、锗或硅锗形成。现在介绍形成有源图案165的方法。可以在具有开口140的衬底100上共形地形成无定形有源层。无定形有源层具有良好的台阶覆盖性。无定形有源层与开口140之下的衬底100接触，阱区102形成在衬底100上。可以对无定形有源层进行结晶步骤。通过结晶步骤，无定形有源层可以变成多晶有源层。可选地，与单晶衬底100接触的无定形有源层通过结晶步骤可以变成单晶有源层。可以在有源层上形成填充绝缘层以填充开口140。可以通过将有源层和填充绝缘层平坦化直到暴露出第一层间绝缘层而在开口140中形成有源图案165和填充绝缘图案170。结晶步骤可以在形成填充绝缘层之前或之后进行。
可选地，有源图案165也可以由使用开口140中暴露出来的衬底100作为晶种层的选择性外延步骤形成。在这种情况下，有源图案165也可以是填充开口140的柱的形式。当有源图案165是由外延步骤形成，可以省去填充绝缘层。
参考图1、2A和2B描述下面的方法。可以通过向有源图案165的上端提供第二导电型的杂质形成漏区175，并且第二层间绝缘层180可以形成为覆盖衬底100的整个表面。形成位线插塞185，其穿透第二层间绝缘层180。位线插塞185连接到漏区175。形成连接插塞187，其连续穿透连接区域B中的第二和第一层间绝缘层180和135。连接插塞187和位线插塞185可以同时形成。位线190形成在存储单元区域A的第二层间绝缘层180上，从而连接到位线插塞185。连接配线192形成在连接区域B中的第二层间绝缘层180上，从而连接到连接插塞187。位线190和连接布线192可以同时形成。插塞185和187可以包括，例如，钨、铜或铝。位线190和连接布线192可以包括，例如，钨、铜或铝。
下面将描述图3A所示的半导体存储器件的形成方法。除了栅图案110、120和130可以包括掺有杂质的4A族之外，这些方法可以包括参考图4A、4B和图5A到5C描述的方法。
图6A到6C解释图3A中示出的半导体存储器件的形成方法的工艺截面图。
参考图4B和6A，在形成开口140之后，可以通过使开口140中暴露出来的栅图案110、120和130的侧壁相对于绝缘图案115的侧壁向侧面凹进而形成底切区域142。栅图案110、120和130可以包括掺杂的4A族元素。例如，栅图案110、120和130可以包括掺杂硅、掺杂锗或掺杂硅锗。
参考图6B，可以在开口140中暴露出来的栅图案110、120和130的侧壁上进行金属化步骤。金属化步骤将金属供应到暴露的栅图案110、120和130中，以形成至少一部分金属化合物的栅图案110、120和130。通过金属化步骤，至少一部分栅图案110、120和130可以由4A族元素金属化合物形成。
在金属化步骤的一些实施例中，可以在衬底100上形成金属层144以接触开口140中暴露出的栅图案110、120和130的侧壁。金属层144可以包括钴、镍或钛。通过使金属层144和栅图案110、120和130发生反应，使至少一部分栅图案110、120和130可以由4A族元素金属化合物形成。如图6B所示，第二选择栅图案130的全部可以由4A族元素金属化合物形成。金属层144和栅图案110、120和130可以通过热处理而互相反应。形成金属层144的方法和使金属层144与栅图案110、120和130反应的步骤，可以通过原位方法或者异位方法进行。在反应步骤结束之后，移除未反应的金属层140。至此，金属化步骤结束。
栅图案110、120和130的金属化部分(即，由4A族元素金属化合物形成的部分)在体积上会增加。随后，底切区域142的部分可以由栅图案110、120和130的金属化部分填充。
在形成金属层144之前，可以在开口140下方的公共源区104上设置缓冲层(未示出)。缓冲层可以是底绝缘层106的一部分。特别地，在形成开口140当中，当进行金属化步骤时，除去底绝缘层106的顶部，保留底绝缘层106的底部。留下的底绝缘层106的部分可以用作缓冲层。缓冲层可以避免或抑制金属层144和公共源区104之间发生反应。在移除金属层144之后，可以移除缓冲层。
在金属化步骤中，金属层144和开口140下方的公共源区104可以互相反应。在这种情况下，可以保留公共源区104的金属化部分。反之，可以通过额外的步骤除去公共源区104的金属化部分。此外，可以通过随后的暴露出阱区102的方法来移除公共源区104的金属化部分。
参考图6C，可以除去未反应的金属层144，接着可以暴露出栅图案110、120和130的金属化部分146和147。通过在栅图案110、120和130的金属化部分146和147上进行氮化步骤，形成导电阻挡150a、151a和152a。氮化步骤可以与参考图4C描述的氮化步骤相同。由于氮化步骤，通过向栅图案110、120和130的金属化部分供应氮，导电阻挡150a、151a和152a可以由4A族元素金属氮化物形成。栅图案110、120和130的金属化部分146和147可以具有比导电阻挡150a、151a和152a更低的电阻率。
导电阻挡150a、151a和152a可以填充底切区域142。根据本发明的一些实施例，底切区域142的形成可以省略。
下面的方法可以用与参考图4D和4E以及图2A和2B描述的相同的方式进行。该方法由此可以实现图3A的半导体存储器件。
接着，参考附图描述图3B中示出的半导体存储器件的形成方法。
这些方法可以包括参考图4A和4B、以及图5A到5C描述的方法。
图7A到7C是解释图3B中示出的半导体存储器件的形成方法的工艺截面图。
参考图4B和7A，在形成开口140之后，可以通过开口140中暴露出来的栅图案110、120和130的侧壁相对于绝缘图案115的侧壁向侧面凹进而形成底切区域143。底切区域143的深度可以比图6A中的底切区域142的更深。底切区域143的深度可以是单元栅图案120凹进的侧壁和绝缘图案115的侧壁之间的水平距离。
参考图7B，随后在衬底100上进行氮化步骤以形成导电屏蔽150、151和152。氮化步骤与参考图4C描述的一样。导电屏蔽150、151和152形成在底切区域143中。部分的底切区域143可以是空的状态。当栅图案110、120和130包含金属时，氮化步骤可以直接在栅图案110、120和130的侧壁上进行。因此，导电屏蔽150、151和152可以由金属氮化物形成。
可选地，当栅图案110、120和130包含掺杂的4A族元素时，可以在进行氮化步骤之前在栅图案110、120和130的凹陷侧壁上进行金属化步骤。金属化步骤可以与参考图6B描述的一样。在这种情况下，通过进行金属化步骤和氮化步骤，导电屏蔽150、151和152可以形成为4A族元素金属氮化物。即使在这些情况下，导电屏蔽150、151和152可以形成在底切区域143中，并且部分的底切区域143可以是空的状态。
随后，可以共形地依次在衬底100上形成阻挡绝缘层155、电荷储存层157和隧穿绝缘层160。这时，部分的阻挡绝缘层155、电荷储存层157和隧穿绝缘层160可以形成在底切区域143中。阻挡绝缘层155、电荷储存层157和隧穿绝缘层160可以形成为具有沿着开口140的内表面和底切区域143基本均匀的厚度。
可以在衬底100上形成牺牲层以填充开口140和底切区域143，并且该牺牲层可以被平坦化，直到暴露出设置在第一层间绝缘层135的上表面上的隧穿绝缘层160。可以通过各向异性蚀刻平坦化的牺牲层而形成牺牲图案162以填充底切区域143。
参考图7C，通过使用牺牲图案162作为蚀刻掩模，可以通过各向同性蚀刻移除位于底切区域143之外的隧穿绝缘层160、电荷储存层157和阻挡绝缘层155。随后，留在底切区域143之中的阻挡绝缘层155a、电荷储存层157a和隧穿绝缘层160a与设置在上方和/或下方相邻底切区域143中的相邻阻挡绝缘层155a、电荷储存层157a和隧穿绝缘层160a隔离。接着，可以除去牺牲图案162。
可选地，也可以使用各向异性蚀刻移除位于底切区域143之外的隧穿绝缘层160、电荷储存层157和阻挡绝缘层155。在这种情况下，不需要牺牲图案162。
下面的方法可以与参考图4E描述的相同的方式进行。同样，有源图案165可以形成为具有延伸到底切区域143中的突起166。该方法可以实现图3B的半导体存储器件。
图8是解释图3C中的半导体存储器件的形成方法的工艺截面图。该半导体存储器件的形成方法可以包括参考图3C描述的方法。
参考图8，在具有底切区域143的衬底100上进行氮化步骤以形成导电屏蔽150、151和152。在底切区域143中形成导电屏蔽150、151和152的方法可以与参考图7B描述的一样。
随后，可以在衬底100上共形地形成阻挡绝缘层155和电荷储存层157。阻挡绝缘层155和电荷储存层157可以形成为沿着开口140的内表面和底切区域143具有基本均匀的厚度。
可以移除位于底切区域143之外的电荷储存层157和阻挡绝缘层155。因此，留在底切区域143之中的阻挡绝缘层155a和电荷储存层157a可以与设置在上方和/或下方相邻底切区域143之中的相邻阻挡绝缘层155a和电荷储存层157a隔离。使用牺牲图案进行各向异性蚀刻或各向同性蚀刻可以除去电荷储存层157和阻挡绝缘层155。
随后，可以在衬底100上共形地形成隧穿绝缘层160。接着，可以除去形成在开口140底部的隧穿绝缘层160。此时，隧穿绝缘层160可以保持原样，位于开口140中的电荷储存层157a和绝缘图案115的侧壁上。
下面的方法可以与参考图4E描述的相同的方式进行。该方法可以实现图3C中的半导体存储器件。
各实施例显示了不同的单元栅图案。
图9是显示根据本发明的一些实施例的半导体存储器件的平面图，并且图10是沿着图9中的线III-III’截取的截面图。
参考图9和10，掺杂有第一导电型杂质的阱区202，设置在衬底200上，并且掺杂有第二导电型杂质的公共源区204设置在阱区202上。多个器件隔离图案234沿着第一方向(X轴)彼此平行地延伸。器件隔离图案234在与第一方向(X轴)垂直的第二方向(Y轴)上彼此隔离。一对栅堆叠205设置在衬底200上，位于一对相邻的器件隔离图案234之间。一对栅堆叠205沿着第一方向(X轴)彼此平行地延伸。一对栅堆叠205在第二方向(Y轴)上彼此隔离以定义开口240。开口240可以是沿着第一方向(X轴)延伸的沟槽的形式。一对栅堆叠205基于开口240而彼此对称。
栅堆叠205可以包括底绝缘层206a、第一选择栅图案210a、绝缘图案215a、单元栅图案220a、第二选择栅图案230a和盖绝缘图案232a。第一选择栅图案210a设置在底绝缘层206a上，并且绝缘图案215a和单元栅图案220a交替堆叠在第一选择栅图案210a上。第二选择栅图案230a设置在最高的一个绝缘图案215a上，并且盖绝缘图案232a设置在第二选择栅图案230a上。单元栅图案220a可以形成沿着第一方向(X轴)延伸的一条线。第一和第二选择栅图案210a和230a也可以形成沿着第一方向(X轴)延伸的一条线。第一层间绝缘层235可以设置在衬底200上。第一层间绝缘层235覆盖栅堆叠205和器件隔离图案234。开口240向上延伸以穿透第一层间绝缘层235。
有源图案265a可以设置在开口240内。有源图案265a沿着栅堆叠205的侧壁(栅图案210a、220a和230a的侧壁和绝缘图案206a、215a和232a的侧壁)向上延伸。一对有源图案265a面对面彼此隔离。一对有源图案265a沿着一对栅堆叠205的侧壁向上延伸。一对有源图案265a可以设置在位于开口240底部上的有源板264的两边缘上。一对有源图案265a可以与有源板264的两边缘连接而没有分界线。有源板264可以与公共源区204接触。另外，开口240向下延伸以穿透公共源区204，并且有源板264可以与阱区202接触。由此，有源图案265a可以在两个方向上与阱区202电连接。掺有第二杂质的漏区275可以设置在有源图案265a的上端。一对竖直型单元串包括一对有源图案265a。一对有源图案265a和有源板264可以被定义为一个有源图案组。多个有源图案组设置在开口240中，以在第一方向(X轴)上彼此间隔。可以在一对有源图案265a中插置填充绝缘图案270a。
同时，一对有源图案265a可以由一个柱形有源图案代替。柱形有源图案具有面对面的一对横向侧面(lateral side)。在柱形有源图案中的一对横向侧面沿着一对栅堆叠205的侧壁向上延伸。在这种情况下，可以省略填充绝缘图案270a。多个柱形有源图案可以设置在开口240中，以在第一方向(X轴)上彼此间隔。
顺序参考图9和10，电荷储存层257插置在单元栅图案220a和有源图案265a之间，阻挡绝缘层255插置在电荷储存层257和单元栅图案220a之间。隧穿绝缘层260插置在电荷储存层257和有源图案265a之间。阻挡绝缘层255、电荷储存层257和隧穿绝缘层260可以由与图1、2A和2B中的阻挡绝缘层155、电荷储存层157和隧穿绝缘层160一样的材料形成。
导电屏蔽250可以插置在单元栅图案220a和阻挡绝缘层255之间。导电屏蔽250包含氮。当单元栅图案220a包括金属时，导电屏蔽250可以包含金属氮化物。单元栅图案220a和导电屏蔽250可以包括相同的金属。导电屏蔽250可以是沿着第一方向(X轴)延伸的线形。
在第一选择栅图案210a和有源图案265a之间的层255、257和260可以用作第一选择晶体管的第一绝缘层，同时在第二选择栅图案230a和有源图案265a之间的层255、257和260可以用作第二选择晶体管的第二绝缘层。第一选择导电屏蔽251插置在第一选择栅图案210a和第一栅绝缘层255、257和260之间；并且第二选择导电屏蔽252插置在第二选择栅图案230a和第二栅绝缘层255、257和260之间。当第一和第二选择栅图案210a和230a包含金属时，第一和第二选择导电屏蔽251和252可以包含金属氮化物。导电屏蔽250、251和252可以由与参考图1和2A描述的导电屏蔽150、151和152相同的材料形成。
第二层间绝缘层280可以设置在衬底200的整个表面上，并且位线插塞285可以穿透第二层间绝缘层280，从而连接到漏区275。位线290设置在第二层间绝缘层280上，从而连接到位线插塞285。位线290横穿栅图案210a、220a和230a。多个位线290可以在第二方向(Y轴)彼此平行地延伸。
阻挡绝缘层255、电荷储存层257和隧穿绝缘层260可以连续延伸，从而插置在多个单元栅图案220a和有源图案265a之间。
图11A是沿着图9中的线III-III’截取的截面图，用来解释根据本发明的一些实施例的半导体存储器件的例子。
参考图11A，如上述本发明的实施例中提到的，栅图案210a、220a和230a可以包括4A族元素。在这种情况下，单元栅图案210a、220a和230a至少邻近导电屏蔽250a、251a和252a的部分246、247和248可以包含4A族元素金属化合物。此时，导电屏蔽250a、251a和252a可以包含4A族元素金属氮化物。所有栅图案210a、220a和230a都可以由4A族元素金属化合物形成。栅图案210a、220a和230a的4A族元素金属化合物可以与图3A中的栅图案110、120和130是相同的材料。导电屏蔽250a、251a和252a可以由与图3A中的导电屏蔽150a、151a和152a相同的材料形成。
图11B是沿着图9中的线III-III’截取的截面图，用来解释根据本发明的一些实施例的半导体存储器件的另一个例子。
参考图11B，形成在开口140中的栅图案210a、220a和230a的侧壁可以相对于绝缘图案206a、215a和232a的侧壁向侧面凹进。因此，可以定义底切区域242。导电屏蔽250、251和252设置在底切区域242中。阻挡绝缘层252a和电荷储存层257a可以设置在底切区域242中。阻挡绝缘层255a和电荷储存层257a可以限制地设置在底切区域242中。也就是说，设置在底切区域242中的阻挡绝缘层255a和电荷储存层257a与设置在上方和/或下方底切区域242中的相邻阻挡绝缘层255a和电荷储存层257a隔离。隧穿绝缘层260连续地延伸，从而插置在电荷储存层257a和有源图案265a之间，其在开口140中彼此隔离。可选地，如图3所示，设置在底切区域242中的隧穿绝缘层260可以彼此隔离。有源图案265a可以包括在底切区域242中延伸的突起266。由于图3A的例子和图3B的例子可以互相结合，图11A的例子和图11B的例子也可以互相结合。
下面参考附图介绍根据本发明的这些实施例的半导体存储器件的形成方法。
图12A到12C是沿着图9中的线III-III’截取的截面图，用来解释根据本发明的一些实施例的半导体存储器件的形成方法。
参考图12A，可以通过向衬底200注入第一导电型的杂质形成阱区202，并且可以通过向阱区202注入第二导电型的杂质形成公共源区204。在衬底200上依次形成底绝缘层206、第一选择栅层210、交替堆叠的绝缘层215和单元栅层220、第二选择栅层230以及盖绝缘层232。通过连续对层232、230、220、215、210和206图案化而形成沟槽，并形成器件隔离图案234。如图9所示，器件隔离图案234可以沿着一个方向彼此平行延伸。由此，位于相邻的器件隔离图案234之间的被图案化的盖绝缘层232、第二选择栅层230、绝缘层215、单元栅层220、第一选择栅层210以及底绝缘层206，可以是沿着一个方向延伸的线形。
参考图12B，第一层间绝缘层235可以形成在衬底200的整个表面上。通过对图案化的层232、230、215、220、210和206顺序图案化而形成开口240。开口240可以是沿着一个方向延伸的沟槽形。由此，一对栅堆叠205形成在开口240的两侧。栅堆叠205被构造成沿着一个方向延伸的线。栅堆叠205包括底绝缘图案206a、第一选择栅图案210a、交替堆叠的绝缘图案215a和单元栅图案220a、第二选择栅图案230a以及盖绝缘图案232a。部分的底绝缘层206可以仍然保留在开口240之下。底绝缘层206剩下的部分可以是缓冲层。
参考图12C，可以通过在开口140的两边侧壁上暴露出来的栅图案210a、220a和230a的侧壁上进行氮化步骤形成导电屏蔽250、251和252。氮化步骤可以与本发明的上述实施例的一样。在进行氮化步骤之前，栅图案210a、220a和230a的侧壁可以向侧面凹进。
可以在具有导电屏蔽250、251和252的衬底200上共形地形成阻挡绝缘层255、电荷储存层257和隧穿绝缘层260。移除位于开口240底部的隧穿绝缘层260、电荷储存层257和阻挡绝缘层255。此时，保留开口240侧壁上的层255、257和260。
位于第一层间绝缘层235上表面上的层255、257和260可以与位于开口240底部的层255、257和260一起移除。当缓冲层布置在开口240之下时，可以通过移除缓冲层暴露出公共源区204。可以通过蚀刻暴露出来的公共源区204而暴露出阱区202。
可以在开口240中形成有源板264和一对有源图案265a。有源板264与公共源区204和阱区202接触，并且一对有源图案265a从有源板264的两边沿着一对栅堆叠205的侧壁向上延伸。一对有源图案265a和有源板264可以由掺杂的4A族元素(例如，掺杂硅、掺杂锗或掺杂硅锗)形成。将参考图13A到13C更充分地描述一对有源图案265a和有源板264的形成方法。
图13A到13C是解释图12C中有源图案的平面图。
参考图12C和13A，可以在具有暴露的公共源区204和暴露的阱区202的衬底200上共形地形成无定形有源层。无定形的有源层具有良好的台阶覆盖性。对无定形的有源层进行结晶步骤。通过结晶步骤，无定形的有源层可以变成多晶或单晶有源层。可以在有源层上形成填充绝缘层以填充开口240。结晶步骤可以在形成填充绝缘层之前或之后进行。
如图13A所示，可以通过对有源层和填充绝缘层进行平面化直到暴露出第一层间绝缘层而在开口240中形成初级有源图案265和初级填充绝缘图案270。
参考图13B，可以通过对初级填充绝缘图案270图案化而在开口240中形成多个填充绝缘图案270a。多个填充绝缘图案270a在一个方向上彼此间隔。
参考图13C，可以使用填充绝缘图案270a作为蚀刻掩模对初级有源图案265进行各向同性蚀刻。结果，移除了位于填充绝缘图案270之间的初级有源图案265，从而形成一对有源图案265a和有源板264。一对有源图案265a可以是保留在填充绝缘图案270a和一对栅堆叠205之间的初级有源图案265，有源板264可以是保留在填充绝缘图案270a和衬底200之间的初级有源图案265。一对有源图案265a的上表面可以低于填充绝缘图案270a的上表面。
随后参考图12C，可以通过向有源图案265a的上端注入第二导电型的杂质形成图10中的漏区275，并且图10中的第二层间绝缘层280可以形成为覆盖衬底200的整个表面。形成图10中的位线插塞285，其穿透第二层间绝缘层280，并且在第二层间绝缘层280上形成图10中的位线290，从而连接到位线插塞285。结果，可以实现图8和图10中的半导体存储器件。
图14A和图14B是解释图11A中显示的半导体存储器件的形成方法的截面图。图11A中的半导体存储器件的形成方法可以包括参考图12A描述的方法。
参考图12B和14A，在形成开口240之后，可以在开口240中暴露出栅图案210a、220a和230a的侧壁。栅图案210a、220a和230a可以由掺杂的4A族元素形成，例如，掺杂硅、掺杂锗或者掺杂硅锗。
可以对开口240中暴露出的栅图案210a、220a和230a的侧壁进行金属化步骤。金属化步骤可以与参考图6B描述的一样。也就是说，在衬底200上形成金属层以与开口240中暴露出的栅图案210a、220a和230a的侧壁接触。金属层与栅图案210a、220a和230a发生反应。因此，至少栅图案210a、220a和230a的部分246、247和248是由4A族元素金属化合物形成。形成金属层的方法和金属层的反应过程，可以由原位法或异位法进行。移除未反应的金属层。参考图12，金属层可以形成在开口240下方的缓冲层上。缓冲层可以防止或抑制金属层和公共源区204之间发生反应。
在进行金属化步骤之前，栅图案210a、220a和230a暴露出来的侧壁可以向侧面凹进。
参考图14B，可以通过移除未反应的金属层暴露出栅图案210a、220a和230a的金属化部分246、247和248(即，由4A族元素金属化合物形成的部分)。接着，通过在金属化部分246、247和248上进行氮化步骤形成导电屏蔽250a、251a和252a。导电屏蔽250a、251a和252a可以由4A族元素金属氮化物形成。
阻挡绝缘层255的形成步骤和下面的方法可以与参考图12C和13A到13C描述的方式相同。由此，该方法可以实现图11A中显示的半导体存储器件。
图15A和15B是解释图11B中显示的半导体存储器件的形成方法的截面图。这些方法可以包括参考图12A和12B描述的方法。
参考图12B和15A，可以通过使开口240中暴露的栅图案210a、220a和230a向侧面凹进而形成底切区域242。当栅图案210a、220a和230a包含金属，通过在栅图案210a、220a和230a的凹进侧壁上进行氮化步骤形成导电屏蔽250、251和252。在这种情况下，导电屏蔽250、251和252可以由金属氮化物形成。氮化步骤可以与本发明上述实施例中的相同。导电屏蔽250、251和252形成在底切区域242中。
当栅图案210a、220a和230a包含掺杂的4A族元素，金属化步骤和氮化步骤可以顺序进行。在这种情况下，导电屏蔽250、251和252可以由4A族元素金属氮化物形成。
导电屏蔽250、251和252可以填充一部分底切区域242。也就是说，底切区域242的其他部分可以是空的状态。
参考图15B，阻挡绝缘层和电荷储存层可以依次共形地形成在衬底200上。阻挡绝缘层和电荷储存层可以形成为沿着开口240和底切区域242的内表面具有基本均匀的厚度。除去位于底切区域242之外的阻挡绝缘层和电荷储存层。由此，留在底切区域242中的阻挡绝缘层255a和电荷储存层257a可以与下方或上方底切区域242中的相邻阻挡绝缘层255a和电荷储存层257a隔离开。可以通过各向异性蚀刻移除底切区域242之外的阻挡绝缘层和电荷储存层。可选地，也可以使用图7B中的牺牲图案162进行各向同性蚀刻移除底切区域242之外的阻挡绝缘层和电荷储存层。限制地形成在底切区域242之中的阻挡绝缘层255a和电荷储存层257a可以由与参考图3B描述的阻挡绝缘层155a和电荷储存层157a相同的材料形成。
随后，可以在衬底200上共形地形成隧穿绝缘层260，并且形成在开口240底部的隧穿绝缘层260可以移除。此时，保留位于开口240中的绝缘图案215的侧壁上的隧穿绝缘层260。从而，连续延伸的隧穿绝缘层260可以设置在开口240的内侧壁上。
可选地，可以在移除底切区域242之外的阻挡绝缘层和电荷储存层之前形成隧穿绝缘层260，并且也可以移除底切区域242之外的所有阻挡绝缘层、电荷储存层和隧穿绝缘层。
形成有源图案265a的方法和下面的方法可以与参考图13A到13C和图12C描绘的相同方式进行。该方法可以实现图11B中描述的半导体存储器件。
在本发明的各种实施例中，相应的元件可以由同样的材料形成。
根据本发明的各种实施例，半导体存储器件可以采用各种类型的半导体封装。例如，根据本发明的实施例的半导体存储器件可以以下列方式封装，例如，堆叠封装(PoP)、焊球阵列封装(BGA)、芯片级封装(CSP)、塑料引脚芯片载体(PLCC)、塑料双列直插封装(PDIP)、沃尔夫组件中管芯(Diein Waffle Pack)、晶圆形中管芯(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料四边引线扁平封装(MQFP)、薄形四边引线扁平封装(TQFP)、小外形IC(SOIC)、缩型小外形塑封(SSOP)、薄型小外形封装(TSOP)、薄形四边引线扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级装配型封装(WFP)、晶圆级加工堆叠封装(WSP)等等之中。根据本发明的一些实施例，半导体存储器件安装在其上的封装还可以进一步包括控制半导体存储器件和/或逻辑器件的控制器。
图16是包括根据本发明的一些实施例的半导体存储器件的电子系统的块图。
参考图16，根据本发明的实施例的电子系统1100可以包括控制器1110、输入输出(I/O)设备1120、存储器件1130、接口1140以及总线1150。控制器1110、I/O设备1120、存储器件1130和接口1140可以通过总线1150彼此耦合。总线1150是数据的传输路径。
控制器1110可以至少包括一个微处理器、数字信号处理器和/或微控制器，以及至少一个能够执行类似功能的逻辑器件。I/O设备1120可以包括键区、键盘以及显示设备。存储器件1130可以存储数据和/或指令。存储器件1130可以包括至少一个本发明的各种实施例所揭示的半导体存储器件。此外，存储器件1130可以进一步包括其它类型的半导体存储器件(例如，相变存储器件、磁存储器件、DRAM(动态随机存取存储器)器件、和/或SRAM(静态随机存取存储器)器件)。接口1140将数据传输到通讯网络或者从通讯网络接收数据。接口1140可以是有线或者无线的形式。例如，接口1140可以包括天线或有线/无线收发器。尽管在图16中没有显示，电子系统1100和为改进控制器1110操作的操作存储器可以进一步包括高速DRAM和/或SRAM。
电子系统1100可以应用到移动系统、个人电脑、工业用计算机或执行各种功能的系统上。例如，移动系统可以是个人数字助理(PDA)、笔记本电脑、网络终端、移动电话、无线电话、存储卡、数字音乐系统或用于在无线环境下传送/接收数据的电子产品。
图17是包括根据本发明的一些实施例的半导体存储器件的存储卡的块图。
参考图17，存储卡1200可以包括存储器件1210。存储器件1210可以包括用于控制主机和存储器件1210之间数据交换的存储控制器1220。
存储控制器1220可以包括用来控制存储卡所有操作的CPU(中央处理单元)1222。此外，存储控制器1220可以包括用作CPU1222的操作存储器的SRAM 1221。此外，存储控制器1220还可以包括主机接口1223和存储器接口1225。主机接口1223可以提供有存储卡1200和主机之间的数据交换协议。通过存储器接口1225，存储控制器1220与存储器件1210连接。此外，存储控制器1220可以进一步包括错误校正代码(ECC)1224。ECC 1224可以检测并更正从存储器件1210读取的数据的错误。虽然在图17中没有显示，存储卡1200还可以进一步包括储存与主机交换的代码数据的ROM器件。存储卡1200可以用作移动数据储存卡。可选地，存储卡1200可以是固态硬盘(SSD)的形式，可与计算机系统的硬盘交换数据。
如上所述，根据各实施例，开口可以形成为穿透堆叠单元栅，并且导电屏蔽可以通过在开口中进行氮化步骤形成在单元栅层的侧壁上。由于氮化步骤，导电屏蔽可以选择性地形成在单元栅层的侧壁上。此外，导电屏蔽可以呈隔离的状态形成在开口中。
尽管结合附图中示出的本发明的各个实施例已经描述了本发明，本发明并不局限于此。本领域技术人员应了解，可以对本发明进行各种替换、改变和变形而在不脱离本发明的范围和精神。
根据35U.S.C§119(美国专利法第119条)要求2008年12月31日提交的韩国专利申请10-2008-137864的优先权的非临时专利申请，此处全文引用作为参考。

Claims (18)

1.一种形成半导体存储器件的方法，包括：
形成在衬底上交替堆叠的绝缘层和单元栅层；
通过连续地图案化穿透单元栅层和绝缘层而形成开口以暴露出衬底的表面；
通过进行氮化步骤在开口中单元栅层的侧壁上形成可导电的屏蔽物；
在开口中绝缘层的侧壁上和可导电的屏蔽物的侧壁上依次形成阻挡绝缘层、电荷储存层和隧穿绝缘层；以及
在开口中形成从衬底的表面向上延伸的有源图案。
2.如权利要求1所述的方法，其中单元栅层包含金属，并且可导电的屏蔽物包含金属氮化物。
3.如权利要求1所述的方法，进一步包括在进行氮化步骤之前在开口中暴露出的单元栅层上进行金属化步骤，
其中单元栅层包含掺杂的4A族元素，并且单元栅层的金属化部分由4A族元素金属化合物形成。
4.如权利要求3所述的方法，其中进行金属化步骤包括：
形成与开口中暴露的单元栅层的侧壁接触的金属层；
使金属层与单元栅层发生反应；以及
移除未反应的金属层。
5.如权利要求3所述的方法，其中氮化步骤是在单元栅层的金属化部分上进行，并且可导电的屏蔽物包含4A族元素金属氮化物。
6.如权利要求1所述的方法，进一步包括在进行氮化步骤之前，通过使开口中单元栅层的侧壁相对于绝缘层的侧壁向侧面凹进而形成底切区域。
7.如权利要求6所述的方法，其中每个可导电的屏蔽物、至少部分的阻挡绝缘层以及至少部分的电荷储存层形成在每个底切区域中。
8.如权利要求7所述的方法，进一步包括在形成有源图案之前移除至少在底切区域之外的电荷储存层。
9.如权利要求8所述的方法，其中隧穿绝缘层是在移除底切区域之外的电荷储存层之后形成的。
10.如权利要求1所述的方法，其中开口形成圆柱形的孔，并且单元栅层被形成为具有平坦表面。
11.如权利要求1所述的方法，其中开口形成沟槽，并且单元栅层形成沿着平行于衬底的上表面的一个方向延伸的线。
12.一种半导体存储器件，包括：
在衬底上交替堆叠的绝缘图案和单元栅图案；
设置在衬底上并且沿着绝缘图案的侧壁和单元栅图案的侧壁向上延伸的有源图案；
插置在单元栅图案的侧壁和有源图案之间的电荷储存层；
插置在单元栅图案的侧壁和电荷储存层之间的阻挡绝缘层；
插置在电荷储存层和有源图案之间的隧穿绝缘层；以及
插置在阻挡绝缘层和单元栅图案的侧壁之间并包含氮的可导电的屏蔽物。
13.如权利要求12所述的半导体存储器件，其中单元栅图案包含金属，可导电的屏蔽物包含金属氮化物，并且单元栅图案和可导电的屏蔽物包含同样的金属。
14.如权利要求12所述的半导体存储器件，其中至少单元栅图案与可导电的屏蔽物接触的部分包含4A族元素金属化合物，可导电的屏蔽物包含4A族元素金属氮化物，并且4A族元素金属化合物与可导电的屏蔽物包含相同的4A族元素和相同的金属。
15.如权利要求12所述的半导体存储器件，其中可导电的屏蔽物相对于绝缘图案的侧壁向侧面凹进以定义底切区域，电荷储存层分别设置在底切区域中，并且设置在相邻底切区域中的电荷储存层彼此隔离。
16.如权利要求15所述的半导体存储器件，其中隧穿绝缘层延伸到连续的底切区域中以设置在有源图案和彼此隔离的电荷储存层之间。
17.如权利要求12所述的半导体存储器件，其中有源图案设置在连续穿透绝缘图案和单元栅图案的孔内，并且单元栅图案具有平坦表面的形式。
18.如权利要求12所述的半导体存储器件，其中单元栅图案形成沿着与衬底的上表面平行的一个方向延伸的线。
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