KR20100097459A - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

3차원 구조의 비휘발성 메모리 장치의 제조 방법이 제공된다. 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에, 서로 다른 식각율을 갖는 제 1 및 제 2 절연막들이 적어도 2층 이상 번갈아 적층된 스택 구조물을 형성하고, 제 1 및 제 2 절연막들을 관통하여, 반도체 기판과 연결된 활성 기둥들을 형성하고, 활성 기둥들 사이에 스택 구조물을 관통하는 트렌치들을 형성하여, 라인형 스택 구조물들을 형성하고, 서로 인접한 라인형 스택 구조물들에 걸쳐, 라인형 스택 구조물들의 상면들과 접촉하는 수평 지지대들을 형성하고, 제 2 절연막들을 제거하여, 제 1 절연막들 사이에 개구부들을 형성하고, 개구부들 내에 국소적으로 도전 패턴들을 형성하는 것을 포함한다.
3차원, 수평 지지대, 수직 지지대

Description

비휘발성 메모리 장치의 제조 방법{Method for fabricating nonvolatile memory devices}
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는 3차원 구조의 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 장치와 노어형 비휘발성 메모리 장치는, 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 다수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노 어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다. 이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 공정 불량을 방지할 수 있는 3차원 구조의 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에, 서로 다른 식각율을 갖는 제 1 및 제 2 절연막들이 적어도 2층 이상 번갈아 적층된 스택 구조물을 형성하고, 제 1 및 제 2 절연막들을 관통하여, 반도체 기판과 연결된 활성 기둥들을 형성하고, 활성 기둥들 사이에 스택 구조물을 관통하는 트렌치들을 형성하여, 라인형 스택 구조물들을 형성하고, 서로 인접한 라인형 스택 구조물들에 걸쳐, 라인형 스택 구조물들의 상면들과 접촉하는 수평 지지대들을 형성하고, 제 2 절연막들을 제거하여, 제 1 절연막들 사이에 개구부들을 형성하고, 개구부들 내에 국소적으로 도전 패턴들을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 3차원 구조의 비휘발성 메모리 장치의 제조 방법에 따르면, 3차원 구조로 배열되는 도전 라인들을 형성을 위해, 라인형 스택 구조물들 상면에 걸쳐 수평 지지대들을 형성한다. 이에 따라, 높이가 높은 라인형 스택 구조물들의 상면이 수평 지지대들에 접촉되어 고정될 수 있다. 그러므로, 라인형 스택 구조물에서, 적층된 제 1 절연막들 사이에 개구부가 형성될 때, 라인형 스택 구조물이 쓰러지는 것을 방지할 수 있다.
또한, 라인형 스택 구조물의 가장자리 부분에는, 적층된 절연막들을 관통하는 수직 지지대들을 형성함으로써, 적층된 제 1 절연막들 사이에 개구부가 형성될 때, 제 1 절연막들이 무너지는 것을 방지할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면 과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라 운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 다수의 스트링(STR)들을 포함하는 셀 어레이를 포함한다. 셀 어레이는 복수 개의 비트 라인들(BL1~BL3), 워드 라인들(WL1~WL4), 상부 및 하부 선택 라인들(USL1~USL3, LSL) 및 공통 소오스 라인(CSL)을 포함한다. 그리고, 비트 라인들(BL1~BL3)과 공통 소오스 라인(CSL) 사이에 복수 개의 스트링(STR)들을 포함한다.
각각의 스트링(STR)은, 상부 및 하부 선택 트랜지스터들(UST, LST)과, 상부 및 하부 선택 트랜지스터들(UST, LST) 사이에 직렬로 연결된 복수 개의 메모리 셀 트랜지스터(MC)들을 포함한다. 그리고, 상부 선택 트랜지스터들(UST)의 드레인은 비트 라인들(BL1~BL3)과 연결되며, 하부 선택 트랜지스터들(LST)의 소오스는 공통 소오스 라인(CSL)과 연결된다. 공통 소오스 라인(CSL)은 하부 선택 트랜지스터들(LST)의 소오스가 공통으로 연결된 라인이다.
또한, 상부 선택 트랜지스터들(UST)은 상부 선택 라인들(USL1~USL3)과 연결되며, 하부 선택 트랜지스터(LST)들은 각각 하부 선택 라인(LSL)과 연결된다. 또 한, 각각의 메모리 셀들(MC)은 워드 라인들(WL1~WL4)에 연결된다.
이와 같은 셀 어레이는 3차원 구조로 배열되어 있어, 스트링(STR)들은 기판의 상부면과 평행한 xy 평면에 대해 수직인 z축 방향으로 메모리 셀들(MC)이 직렬 연결된 구조를 갖는다. 이에 따라, 선택 트랜지스터들(UST, LST) 및 메모리 셀 트랜지스터(MC)들의 채널이 xy 평면에 대해 수직으로 형성될 수 있다.
3차원 구조를 갖는 비휘발성 메모리 장치는, 각각의 xy 평면마다 m개의 메모리 셀들이 형성될 수 있으며, m개의 메모리 셀들을 갖는 xy 평면이 n개의 층으로 적층될 수 있다. (여기서, m 및 n은 자연수이다.)
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 2를 참조하면, 메모리 셀 영역의 반도체 기판(100) 상에, 서로 다른 식각율을 갖는 제 1 및 제 2 절연막(110, 115)들을 번갈아 적층된 스택 구조물(stack structure)을 형성한다. 반도체 기판(100)은 불순물 영역(또는 웰; 102)을 포함할 수 있으며, 불순물 영역(102)의 표면 상에 제 1 및 제 2 절연막(110, 115)들이 적층될 수 있다. 이 때, 적층되는 제 1 및 제 2 절연막(110, 115)들의 수는 메모리 용량에 따라 달라질 수 있으며, 메모리 용량이 증가함에 따라 스택 구조물의 높이가 증가한다. 또한, 제 2 절연막(115)은 제 1 절연막(110)보다 습식 식각율이 높은 물질로 형성될 수 있다. 예를 들어, 제 1 및 제 2 절연막(110, 115)들은, 실리콘 산화막과 실리콘 질화막으로 각각 형성될 수 있으며, 습식 식각율이 서로 다른 실리콘 산화막들로 형성될 수도 있다.
도 3을 참조하면, 스택 구조물의 중심부분(즉, 메모리 셀 영역)에 활성 기둥(124)들을 형성한다.
보다 상세히 설명하면, 스택 구조물의 중심부분, 즉 메모리 셀들이 형성되는 부분에, 제 1 및 제 2 절연막(110, 115)들을 관통하여 반도체 기판(100)을 노출시키는 채널 홀들을 형성한다. 채널 홀들은 통상의 사진 식각 공정을 수행하여 형성될 수 있으며, 채널 홀들은 평면상 매트릭스 형태로 형성될 수 있다.
이후, 채널 홀들의 내벽에 전하 저장막(122)을 형성하고, 채널 홀들 내에 반도체 물질을 매립하여 활성 기둥(124)들을 형성할 수 있다. 전하 저장막(122)은, 채널 홀들의 표면을 따라 컨포말하게 증착하고, 반도체 기판(100) 표면 상에 증착된 전하 저장막(122)을 제거하여 형성할 수 있다. 구체적으로, 전하 저장막(122)은 전하 터널링막, 전하 트랩핑막 및 전하 블록킹막들을 포함한다. 한편, 다른 실시예에서는 전하 저장막(122)은, 후속 공정에서 형성될 수도 있다. 즉, 전하 저장막(122)은 활성 기둥(124) 및 수직 지지대들을 감싸도록 형성될 수 있다.
활성 기둥(124)들은 채널 홀들 내에, 반도체 물질을 매립하여 형성할 할 수 있다. 이 때, 반도체 물질은 다결정 또는 단결정 반도체일 수 있으며, 반도체 기판(100)을 씨드층으로 하여 에피택시얼 공정을 수행하거나, 반도체 물질을 증착하여 형성할 수도 있다. 그리고, 채널 홀들 내에 매립된 활성 기둥(124)들은 반도체 기판(100)과 연결될 수 있다.
이어서, 활성 기둥(124)들을 포함하는 스택 구조물을 패터닝하여, 라인형 스택 구조물들(line type stack structure)을 형성한다. 상세히 설명하면, 활성 기둥(124)들 사이에, 제 1 및 제 2 절연막(110, 115)들을 관통하는 트렌치(132)들을 형성하여, 라인형 스택 구조물들을 형성할 수 있다.
트렌치(132)들은 통상의 사진 및 식각 공정을 진행하여 형성할 수 있으며, 트렌치(132)에 의해 반도체 기판(100), 즉, 불순물 영역(102)이 노출될 수 있다. 트렌치(132)들은 라인 형태로 형성되며, 서로 평행하게 소정 간격 이격되어 형성될 수 있다. 이와 같이, 트렌치(132)들을 형성함에 따라, 적층된 제 1 및 제 2 절연막(110, 115)들의 일측벽들이 트렌치(132)에 노출될 수 있다.
도 4를 참조하면, 라인형 스택 구조물들 사이의 트렌치(132)들 내에 희생 절연막(134)을 매립하고, 최상층의 제 1 절연막(110)이 노출될 때까지 평탄화한다. 희생 절연막(134)은 제 1 절연막(110)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 희생 절연막(134)은, 후속 공정에서 제 2 절연막(115)들과 함께 제거될 수 있도록, 제 2 절연막(115)과 동일한 물질로 형성될 수도 있다. 이후, 라인형 스택 구조물들 상에 수평 지지대(140)들을 형성한다. 수평 지지대(140)들은, 후속 공정에서 라인형 스택 구조물의 제 2 절연막(115)들을 제거하고, 제 1 절연막(115)들 사이에 도전 패턴들을 형성하는 동안, 라인형 스택 구조물들(즉, 활성 기둥들(124))의 쓰러짐을 방지할 수 있다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법에서, 수평 지지대들의 평면 구조를 나타낸다.
도 4 및 5a를 참조하면, 수평 지지대(140)들은, 라인형 스택 구조물들을 가로질러 형성되며, 적어도 두 개 이상의 라인형 스택 구조물들의 상면들과 접촉하도록 형성될 수 있다. 또한, 수평 지지대(140)들은 서로 이격되어, 희생 절연막(134)들의 일부분들을 노출시킨다.
구체적으로, 수평 지지대(140)들은, 라인형 스택 구조물 상면에 제 2 절연막(115)과 식각 선택비를 갖는 물질막을 형성하고, 물질막을 라인 형태로 패터닝하여 형성할 수 있다. 수평 지지대(140)들을 형성하기 위한 물질막은, 제 1 절연막(110)과 동일한 절연 물질일 수 있으며, 반도체 물질 및 금속 물질들도 가능하다. 즉, 수평 지지대(140)들은 라인형 스택 구조물들의 상면들과 접촉하면서 복수 개의 라인형 스택 구조물들을 가로지른다. 또한, 라인 형태를 갖는 수평 지지대(140)들은 활성 기둥(124)들의 상에 배치되거나, 활성 기둥(124)들 사이에 배치될 수 있다.
또한, 도면에는 수평 지지대(140)가 라인형 스택 구조물들과 수직으로 배치되는 것을 도시하였으나, 본 발명은 이에 제한되지 않으며, 수평 지지대는 복수 개의 라인형 스택 구조물들의 상면을 비스듬히 가로지를 수도 있다.
또한, 수평 지지대(140)들은 매트릭스 형태로 배치된 활성 기둥(124)들의 양측 부분에 형성될 수도 있다. 다시 말해, 수평 지지대(140)들은, 메모리 셀 영역의 가장자리 부분에서 라인형 스택 구조물들의 상면들에 걸쳐 형성될 수 있다. 즉, 수평 지지대(140)들의 간격(L)은 달라질 수 있다.
또한, 수평 지지대(140)들은 라인형 스택 구조물들 사이로 연장된 부분(미 도시)을 가질 수도 있다. 즉, 수평 지지대(140)들로부터 연장된 부부들 사이에 희생 절연막(134)이 채워질 수 있다.
한편, 도 5b를 참조하면, 수평 지지대(140')들은, 서로 인접한 라인형 스택 구조물들의 상면과 접촉하는 국소적인 패턴들로 형성될 수 있다.
상세히 설명하면, 라인형 스택 구조물들 사이에 희생 절연막(134)을 매립한 다음, 라인형 스택 구조물들 상면에 물질막을 형성한 다음, 물질막을 패터닝하여, 인접한 두 개의 라인형 스택 구조물들에 걸쳐 국소적으로 수평 지지대 패턴(140')들을 형성할 수 있다. 수평 지지대 패턴(140')들은 사각형 또는 원형 패턴들로 형성될 수 있으며, 매트릭스 형태 또는 방사 형태로 배열될 수 있다. 이와 같이 수평 지지대 패턴(140')들 또한, 인접한 라인형 스택 구조물들의 상면과 접촉하면서, 라인형 스택 구조물의 쓰러짐을 방지할 수 있다.
도 6을 참조하면, 수평 지지대(140)들을 형성한 다음, 라인형 스택 구조물들 사이의 희생 절연막(134)을 제거하여, 라인형 스택 구조물의 측벽들을 노출시킨다. 즉, 제 1 및 제 2 절연막(110, 115)들의 측벽들이 노출된다. 이 때, 희생 절연막(134)은 이방성 또는 등방성 식각을 통해 제거될 수 있다. 예를 들어, 희생 절연막(134) 상면으로 습식 식각액을 공급하여 희생 절연막(134)을 제거할 수 있다. 희생 절연막(134)을 제거시, 수평 지지대(140)들은, 희생 절연막(134)에 대해 식각 선택비를 갖는 물질로 형성되어 있으므로, 서로 이격된 라인형 스택 구조물들 상에 잔류한다. 이에 따라, 수평 지지대(140)들에 의해, 서로 이격된 라인형 스택 구조물들의 상면이 고정되어, 라인형 스택 구조물들이 쓰러지는 것을 방지할 수 있다. 즉, 서로 이격된 라인형 스택 구조물들 상면을 가로지르는 수평 지지대(140)들은, 라인형 스택 구조물들의 간격을 유지시킬 수 있다. 그리고, 라인형 스택 구조물들 사이에는 트렌치가 재형성될 수 있다.
이어서, 수직적으로 적층된 제 1 절연막(110)들 사이에 도전 패턴(즉, 게이트 전극)들을 형성하기 위해, 라인형 스택 구조물에서, 제 1 절연막(110)들 사이의 제 2 절연막(115)들을 제거한다. 즉, 수직적으로 적층된 제 1 절연막(110)들 사이에, 전하 저장막(122)을 노출시키는 개구부(152)들을 형성한다. 여기서, 제 2 절연막(115)들이 희생 절연막(134)과 동일한 물질일 경우, 등방성 식각을 통해 희생 절연막(134)과 제 2 절연막(115)들이 연속적으로 제거될 수 있다.
수평 지지대(140)들은 제 2 절연막(115)들과 식각 선택비를 갖는 물질로 형성되어 있으므로, 제 2 절연막(115)들을 제거하는 동안, 라인형 스택 구조물들 상면에 잔류한다. 즉, 수평 지지대(140)들이 라인형 스택 구조물들 간의 간격을 유지시켜, 라인형 스택 구조물들이 쓰러지는 것을 방지할 수 있다.
도 7을 참조하면, 제 2 절연막(115)들을 제거한 후, 개구부(152)들 내에 도전막(160)을 매립한다. 도전막(160)은 폴리실리콘막, 금속막, 실리사이드막 또는 이들의 복합막으로 형성될 수 있다. 개구부(152)들 내에 도전막(160)을 매립시, 도전막(160)은 수평적으로 인접한 제 1 절연막(110)들 사이에도 매립될 수 있다.
제 1 절연막(110)들 사이에 도전막(160)이 매립된 경우, 도 8에 도시된 바와 같이, 수평적으로 인접한 제 1 절연막(110)들 사이의 도전막(160)을 이방성 식각한다. 즉, 제 1 절연막(110)들 사이에 트렌치(132)를 재형성할 수 있으며, 이에 따라, 개구부(152)들 각각에 국소적으로 도전 패턴(162)들이 형성된다. 즉, 각 층별로 도전 패턴(162)들이 분리될 수 있다.
또한, 제 1 절연막(110)들 사이의 도전막(160)들을 제거하기 위해, 라인형 스택 구조물들을 가로지르는 수평 지지대(140)의 일부도 제거될 수 있다. 한편, 수평 지지대(140)들이 반도체막 또는 도전막으로 형성된 경우, 개구부(152)들 내에 도전 패턴(162)들을 형성 후 수평 지지대(140)들이 제거될 수 있다.
개구부(152)들 내에 국소적으로 도전 패턴(162)들이 형성됨에 따라, 반도체 기판(100) 상에 3차원적으로 배열된 워드 라인들이 형성될 수 있다. 그리고 활성 기둥(124)들이, 적층된 도전 라인들을 관통하여 반도체 기판(100)과 연결된다.
한편, 본 발명의 다른 실시예에 따르면, 수직적으로 인접한 제 1 절연막(110)들 사이에 개구부(152)들을 형성 후, 선택적 증착 또는 도금 공정을 이용하여, 개구부(152)들 내에 선택적으로 도전 패턴(162)들을 형성할 수 있다. 개구부(152)들 내에 도전막을 매립한 후, 각 층별로 도전 패턴(162)들을 분리하는 공정이 생략될 수 있다.
개구부(152)들 내에 국소적으로 도전 패턴(162)들을 형성한 후에는, 수평적으로 인접한 도전 패턴(162)들 사이에 절연막(170)을 매립한다. 절연막(170)은 수평 지지대(142)들 사이까지 매립될 수 있다. 즉, 반도체 기판(100) 상에 3차원 적으로 배열된 도전 패턴(162)들까지 형성 후, 수평 지지대(142)들은 절연막의 일부로 제공될 수 있다.
도 9를 참조하면, 절연막(170) 및 수평 지지대(142)들 상에는, 콘택 플러 그(182)를 통해 활성 기둥(124)들과 연결되는 비트 라인(184)이 형성될 수 있다. 비트 라인(184)들은 3차원적으로 배열된 워드 라인(162)들을 가로질러 형성될 수 있다.
도 10a 내지 도 10f를 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 10a 내지 도 10f는 본 발명의 제 2 및 제 5 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 10a를 참조하면, 메모리 셀 영역(MR) 및 콘택 영역(CR)들을 포함하는 반도체 기판(200) 상에, 서로 다른 식각 선택비를 갖는 제 1 및 제 2 절연막들(210, 215)을 번갈아 적층한다. 구체적으로, 제 1 및 제 2 절연막들(210, 215)은 습식 식각율이 서로 다른 물질들로 형성된다. 예를 들어, 제 1 및 제 2 층간 절연막들(210, 215)은 실리콘 산화막과 실리콘 질화막으로 각각 형성될 수 있다.
이후, 메모리 셀 영역(MR)에 제 1 및 제 2 절연막들(210, 215)을 관통하는 활성 기둥(224)들과, 활성 기둥(224)을 감싸는 전하 저장막(222)을 형성한다.
상세히 설명하면, 메모리 셀 영역(MR)에, 적층된 제 1 및 제 2 절연막들(210, 215)을 관통하는 복수 개의 채널 홀들을 형성한다. 채널 홀들은 통상의 사진 및 식각 공정을 수행하여 형성될 수 있다. 채널 홀들은 반도체 기판(200)의 불순물 영역(202)을 노출시킬 수 있으며, 평면상 메모리 셀 영역(MR) 내에서, 매트릭스 형태로 형성될 수 있다. 이후, 전하 저장막(222)을 채널 홀들의 표면을 따라 컨포말하게 형성하고, 증착된 전하 저장막을 이방성 식각하여, 제 1 및 제 2 절연막 들(210, 215) 측벽 상에만 전하 저장막(222)을 잔류시키고, 반도체 기판(200)의 표면을 노출시킨다. 예를 들어, 전하 저장막(222)은 전하 터널링막, 전하 트랩막 및 전하 블록킹막들을 순서대로 증착하여 형성할 수 있다. 이어서, 채널 홀들 내에, 반도체 물질을 매립하여 활성 기둥(224)들을 형성한다. 이 때, 반도체 물질은 다결정 또는 단결정 반도체일 수 있으며, 반도체 기판(200)을 씨드층으로 하여 에피택시얼 공정을 수행하거나, 반도체 물질을 증착하여 형성할 수도 있다. 이 후, 채널 홀들 내에 채워진 반도체 물질을 평탄화시켜, 최상층의 제 1 절연막(210) 상면을 노출시킬 수 있다.
도 10b를 참조하면, 콘택 영역(CR)에 제 1 및 제 2 절연막들(210, 215)을 관통하는 수직 지지대(230)들을 형성한다. 보다 상세히 설명하면, 메모리 셀 영역(MR)의 둘레에 수직 지지대(230)들을 형성하기 위한 복수 개의 더미 홀들을 형성한다. 더미 홀들은 반도체 기판(200)의 표면을 노출시킬 수 있다. 이후, 더미 홀들 내에 절연 물질을 매립하고, 상부를 평탄화하여 기둥 모양의 수직 지지대(230)들을 형성할 수 있다.
구체적으로, 수직 지지대들(230)은 메모리 셀 영역(MR)의 활성 기둥(224)들과 동일 선상에 형성될 수 있으며, 수직 지지대(230)들은 메모리 셀 영역(MR)을 사이에 두고 서로 대칭으로 형성될 수 있다. 또한, 수직 지지대(230)들은, 라인형 스택 구조물에서 메모리 셀 영역(MR)의 양측 부분에 각각 하나씩 형성되거나, 메모리 셀 영역(MR)의 양측 부분에 각각 복수 개가 형성될 수 있다. 메모리 셀 영역(MR)의 양측 부분에 형성된 복수 개의 수직 지지대(230)들은 서로 일정 간격 이격되어 형성 될 수 있다.
도 10c를 참조하면, 수직 지지대(230)들이 형성된 콘택 영역(CR)의 제 1 및 제 2 절연막들(210, 215)을 계단 형태로 패터닝한다.
콘택 영역(CR)에서, 적층된 제 1 및 제 2 절연막들(210, 215)의 높이가 가장자리로 갈수록 점차 감소된다. 여기서, 제 1 및 제 2 절연막들(210, 215)을 계단 형태로 패터닝 함에 따라, 콘택 영역(CR)의 수직 지지대(230)들 또한 함께 식각될 수 있다. 즉, 메모리 셀 영역(MR)과 인접한 수직 지지대는 적층된 제 1 및 제 2 절연막들(210, 215)을 모두 관통하고 있으며, 나머지 수직 지지대들이 순차적으로 식각될 수 있다. 그러므로, 메모리 셀 영역(MR)의 양측 부분에 복수 개의 수직 지지대(230)들이 형성된 경우, 복수 개의 수직 지지대들(230)의 길이는 콘택 영역(CR)의 가장자리로 갈수록 감소한다.
한편, 메모리 셀 영역(MR) 양측에 수직 지지대(230)들이 하나씩 형성되는 경우, 적층된 제 1 및 제 2 절연막들(210, 215)을 계단 형태로 패터닝할 때, 수직 지지대(230)들을 식각되지 않을 수 있다. 즉, 수직 지지대(230)들이 적층된 제 1 및 제 2 절연막들(210, 215)을 모두 관통할 수 있다.
콘택 영역(CR)의 제 1 및 제 2 절연막들(210, 215)을 계단 형태로 패터닝한 후, 계단 형태의 제 1 및 제 2 절연막들(210, 215) 상에 절연막(240)을 형성할 수 있다. 절연막(240)은 메모리 셀 영역(MR)의 최상층에 위치하는 제 1 절연막(210)이 노출될 때까지 평탄화될 수 있다.
이어서, 메모리 셀 영역(MR) 및 콘택 영역(CR)들에 걸쳐 평판 형태로 적층 된 제 1 및 제 2 절연막들(210, 215)을 패터닝하여, 라인형 스택 구조물들을 형성한다. 제 1 및 제 2 절연막들(210, 215)을 라인 형태로 패터닝하는 것은, 활성 기둥(224)들 또는 수직 지지대(230)들을 형성하기 이전에 진행될 수도 있다. 이 때, 라인형 스택 구조물은, 제 1 및 제 2 절연막들(210, 215)의 측벽을 노출시킬 수 있으며, 일렬로 배열된 활성 기둥(224)들 및 수직 지지대(230)들을 포함한다.
한편, 라인형 스택 구조물들을 형성한 후에는, 메모리 셀 영역(MR)에 본 발명의 일 실시예에서 상술한 수평 지지대들이 형성될 수 있다.
도 10d를 참조하면, 제 1 절연막(210)들 사이에 형성된 제 2 절연막(215)들을 제거한다. 구체적으로, 라인형 스택 구조물들이 형성된 반도체 기판(200) 전면으로 제 2 절연막(215)에 대한 식각 선택비가 높은 식각 용액을 공급하여, 제 2 절연막(215)들을 제거할 수 있다. 이에 따라, 제 1 절연막(210)들 사이에 개구부가 형성되며, 수직적으로 서로 이격된 제 1 절연막(210)들은 메모리 셀 영역(MR)의 활성 기둥(224)들과, 콘택 영역(CR)의 수직 지지대(230)들에 의해 지지될 수 있다.
도 10e를 참조하면, 제 1 절연막(210)들 사이에 도전 물질을 충진시켜, 라인 형태의 게이트 전극(250)들을 형성할 수 있다. 구체적으로, 제 1 절연막(210)들 사이에 도전 물질을 증착하면, 제 1 절연막(210)들 사이에, 활성 기둥(224)들 및 수직 지지대(230)들을 감싸는 도전막(250)이 형성될 수 있다. 이후, 인접한 라인 형태의 스택 구조물들 사이에 채워진 도전막(250)을 제거함으로써, 라인 형태의 게이트 전극(250)들을 형성할 수 있다. 여기서, 도전 물질로는 폴리실리콘 또는 금속 물질이 사용될 수 있다.
도 10f를 참조하면, 게이트 전극(250)들의 콘택 영역(CR)에, 각 층의 게이트 전극(250)들 별로 연결되는 콘택 플러그(260)들을 형성한다. 콘택 플러그(260)들은, 콘택 영역(CR)의 게이트 전극(250)들이 계단 형태로 형성되어 있으므로, 각각의 길이가 달라질 수 있다.
콘택 플러그(260)들을 형성한 후에는, 활성 기둥(224)들과 전기적으로 연결되며, 게이트 전극(250)들을 가로지르는 비트 라인(270)들을 형성한다. 또한, 콘택 플러그(260)들 상에는 글로벌 워드 라인들(275)을 형성할 수 있다.
도 11a 내지 도 11e는 본 발명의 또 다른 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 11a를 참조하면, 반도체 기판(200) 상에 식각 선택비가 서로 다른 제 1 및 제 2 절연막들(210, 215)을 반복하여 적층하고, 메모리 셀 영역(MR) 및 콘택 영역(CR)에 걸쳐 평판 형태의 스택 구조물을 형성한다. 즉, 적층된 제 1 및 제 2 절연막들(210, 215)의 측벽들이 정렬된 구조를 갖는다.
평판 형태의 스택 구조물에서, 콘택 영역(CR) 상에 적층된 제 1 및 제 2 절연막들(210, 215)을 계단 형태로 패터닝한다. 즉, 콘택 영역(CR) 상에서, 제 1 및 제 2 절연막들(210, 215)은 가장자리로 갈수록 제 1 및 제 2 절연막들(210, 215)의 적층 높이가 점차 감소된다.
이후, 평판 형태의 스택 구조물을 절연막으로 덮고, 평탄화하여 메모리 셀 영역(MR)과 콘택 영역(CR)의 높이를 동일하게 한다. 즉, 계단 형태의 스택 구조물 상에 절연막(240)이 형성될 수 있다.
도 11b를 참조하면, 메모리 셀 영역(MR)에 활성 기둥(224a)들을 형성하고, 콘택 영역(CR)에 수직 지지대(224b)들을 형성한다.
보다 상세히 설명하면, 메모리 셀 영역(MR)에 채널 홀들을 형성하고, 콘택 영역(CR)에 더미 홀들을 형성한다. 채널 홀 및 더미 홀들은 통상의 사진 식각 공정을 수행하여 형성될 수 있으며, 채널 홀들은 평면상 매트릭스 형태로 형성될 수 있다. 그리고, 더미 홀들은 도 5에 도시된 바와 같이, 메모리 셀 영역(MR)의 가장자리에 위치한 채널 홀들의 일측에 각각 형성될 수 있다. 또한, 더미 홀들은 도 10에 도시된 바와 같이, 채널 홀들과 동일 선상에 복수 개가 형성될 수 있으며, 동일 선상의 더미 홀들은 서로 이격되어 형성된다. 여기서, 채널 홀과 인접한 더미 홀은 적층된 모든 제 1 및 제 2 절연막들(210, 215)을 관통할 수 있다. 그리고, 더미 홀들이 메모리 셀 영역(MR)으로부터 멀어질수록 관통하는 제 1 및 제 2 절연막들(210, 215)의 개수가 순차적으로 감소된다.
이후, 채널 홀들 및 더미 홀들 측벽에 전하 저장막들(222a, 222b)을 형성하고, 채널 홀들 및 더미 홀들 내에 반도체 물질을 매립하여 활성 기둥(224a)들 및 수직 지지대(224b)들을 형성한다. 즉, 메모리 셀 영역(MR)의 활성 기둥(224a)들과 콘택 영역(CR)의 수직 지지대(224b)들의 둘레에 전하 저장막들(222a, 222b)이 형성될 수 있다. 그리고, 활성 기둥(224a)들과 수직 지지대(224b)들은 동일한 길이로 형성될 수 있다. 한편, 메모리 셀 영역(MR)의 활성 기둥(224a)들은 적층된 제 1 및 제 2 절연막들(210, 215)을 모두 관통하며, 콘택 영역(CR)의 수직 지지대(224b)들은 적층된 제 1 및 제 2 절연막들(210, 215)의 일부를 관통할 수 있다.
도 11c를 참조하면, 활성 기둥(224a)들 및 수직 지지대(224b)들을 포함하는 평판 형태의 스택 구조물을 패터닝하여, 라인형 스택 구조물들을 형성할 수 있다. 라인형 스택 구조물들을 형성함에 따라, 제 1 및 제 2 절연막들(210, 215)의 측벽들이 노출될 수 있다.
한편, 라인형 스택 구조물들을 형성한 후에는, 메모리 셀 영역(MR)에 본 발명의 일 실시예에서 상술한 수평 지지대들이 형성될 수 있다.
이후, 라인형 스택 구조물들 사이로, 제 1 절연막(210)에 대해 식각 선택비가 높은 식각 용액을 공급하여, 제 2 절연막(215)들을 제거한다. 이에 따라, 수직적으로 서로 이격된 제 1 절연막(210)들 사이에 개구부들이 형성된다. 이 때, 서로 이격된 제 1 절연막(210)들은, 반도체 기판(200)에 대해 수직으로 신장된 메모리 셀 영역(MR)의 활성 기둥(224a)들과, 콘택 영역(CR)의 수직 지지대(224b)들에 의해 지지될 수 있다. 즉, 제 2 절연막(215)들을 습식 식각 공정을 통해 제거할 때, 제 1 절연막(210)들 사이의 거리가 좁아지거나, 무너지는 현상을 방지할 수 있다.
도 11d를 참조하면, 제 1 절연막(210)들 사이에 도전 물질을 충진시켜, 라인 형태의 게이트 전극(250)들을 형성할 수 있다. 구체적으로, 제 1 절연막(210)들 사이에 도전 물질을 증착하면, 활성 기둥(224a)들 및 수직 지지대(224a)들의 둘레에 도전막(250)들이 형성될 수 있다. 이후, 인접한 라인 형태의 스택 구조물들 사이에 채워진 도전막(250)을 제거함으로써, 제 1 절연막(210)들 사이에 라인 형태의 게이트 전극(250)들을 형성할 수 있다. 여기서, 도전 물질로는 폴리실리콘 또는 금속 물질이 사용될 수 있다.
도 11e를 참조하면, 게이트 전극(250)들의 콘택 영역(CR)에, 각 층의 게이트 전극(250)들 별로 연결되는 콘택 플러그(260)들을 형성한다. 콘택 플러그(260)들은, 콘택 영역(CR)의 게이트 전극(250)들이 계단 형태로 형성되어 있으므로, 각각의 길이가 달라질 수 있다.
콘택 플러그(260)들을 형성한 후에는, 활성 기둥(224)들과 전기적으로 연결되며, 게이트 전극(250)들을 가로지르는 비트 라인(270)들을 형성한다. 또한, 콘택 플러그(260)들 상에는 글로벌 워드 라인들(275)을 형성할 수 있다. 그리고, 수직 지지대(224b)들 상에는 비트 라인(270) 또는 글로벌 워드 라인(275)과 같이 도전 패턴이 형성되지 않으므로, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작에 영향을 주지 않는다.
한편, 도 10a 내지 도 10e와, 도 11a 내지 도 11e를 참조하여 설명한, 수직 지지대(230, 224b)들은, 도 2 내지 도 9를 참조하여 설명한 수평 지지대(124)들과 조합될 수 있다.
도 12는 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치의 평면을 나타내는 도면이다
도 12를 참조하면, 게이트 전극들(LSL, WL, USL)은 라인 형태로 형성되며, 메모리 셀 영역(MR)의 게이트 전극들(LSL, WL, USL)에는 활성 기둥(PL)들이 관통한다. 그리고, 콘택 영역(CR)의 게이트 전극들(LSL, WL, USL), 길이가 서로 다른 수직 지지대(SP)들이 게이트 전극들(LSL, WL, USL)을 관통한다. 즉, 게이트 전극들(LSL, WL, USL)의 양측 끝단 부분에, 수직 지지대(SP)들이 위치한다. 수직 지지 대(SP)들은 활성 기둥(PL)들과 동일 선상에 복수 개가 형성될 수 있으며, 동일 선상의 수직 지지대(SP)들은 서로 이격되어 형성된다. 여기서, 활성 기둥(PL)과 인접한 수직 지지대(SP)들은 적층된 모든 게이트 전극들(LSL, WL, USL)을 관통할 수 있다. 그리고, 수직 지지대(SP)들이 메모리 셀 영역(MR)으로부터 멀어질수록, 수직 지지대(SP)들이 관통하는 제 1 및 제 2 절연막들(210, 215)의 개수가 순차적으로 감소될 수 있다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 개략도이다.
도 13을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스 템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 14은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 14을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인 터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 15는 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.
도 15를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이 해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 간략 회로도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 10a 내지 도 10f를 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 11a 내지 도 11e는 본 발명의 또 다른 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 12는 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치의 평면을 나타내는 도면이다
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 개략도이다.
도 14은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 15는 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (10)

  1. 반도체 기판 상에, 서로 다른 식각율을 갖는 제 1 및 제 2 절연막들이 적어도 2층 이상 번갈아 적층된 스택 구조물을 형성하고,
    상기 제 1 및 제 2 절연막들을 관통하여, 상기 반도체 기판과 연결된 활성 기둥들을 형성하고,
    상기 활성 기둥들 사이에 상기 스택 구조물을 관통하는 트렌치들을 형성하여, 라인형 스택 구조물들을 형성하고,
    서로 인접한 상기 라인형 스택 구조물들에 걸쳐, 상기 라인형 스택 구조물들의 상면들과 접촉하는 수평 지지대들을 형성하고,
    상기 제 2 절연막들을 제거하여, 상기 제 1 절연막들 사이에 개구부들을 형성하고,
    상기 개구부들 내에 국소적으로 도전 패턴들을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 수평 지지대들은 상기 라인형 스택 구조물들 간의 간격을 유지시키는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 수평 지지대들은, 복수 개의 상기 라인형 스택 구조물들의 상면을 가로지르는 라인 패턴인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 수평 지지대들은, 서로 인접한 두 개의 상기 라인형 스택 구조물들의 상면에 걸쳐 국소적으로 형성된 패턴인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 수평 지지대들은, 상기 제 2 절연막 및 상기 희생 절연막에 대해 식각 선택비를 갖는 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 수평 지지대들을 형성하는 것은,
    상기 트렌치들 내에 희생 절연막을 매립하고,
    상기 라인형 스택 구조물 및 상기 희생 절연막들의 상면들과 접촉하도록 상기 수평 지지대들을 형성하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 개구부들을 형성하기 전에,
    상기 희생 절연막을 제거하여, 상기 라인형 스택 구조물들의 측벽들을 노출시키는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 희생 절연막은 상기 제 1 절연막에 대해 식각 선택비를 갖는 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  9. 제 1 항에 있어서, 상기 제조 방법은,
    상기 제 1 절연막들의 가장자리 부분을 관통하는 수직 지지대들을 형성하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 도전 패턴들을 형성하는 것은, 수직적으로 인접한 상기 제 1 절연막들 사이를 채우며,
    상기 도전 패턴들은 상기 활성 기둥들 및 상기 수직 지지대들을 감싸는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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