CN113838855A - 半导体装置 - Google Patents

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李俊熙
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Abstract

一种半导体装置，包括：外围电路区域，具有第一衬底、位于第一衬底上的电路器件以及第一布线结构；存储单元区域，具有第二衬底、栅电极、沟道结构、第一水平导电层、绝缘区域、第二水平导电层和第二布线结构，第二衬底具有第一区域和第二区域，栅电极堆叠在第一区域中，沟道结构穿过栅电极，第一水平导电层在第一区域中位于第二衬底上，绝缘区域在第二区域中位于第二衬底上，第二水平导电层位于第一水平导电层和绝缘区域上；以及第三布线结构，将第一衬底连接到第二衬底，并且包括上通路和下布线结构，上通路穿过第二水平导电层、绝缘区域和第二衬底，下布线结构连接到上通路。

Description

半导体装置
相关申请的交叉引用
本申请要求于2020年6月24日在韩国知识产权局提交的韩国专利申请No.10-2020-0077218的优先权和权益，其内容通过引用整体合并于此。
技术领域
本公开的示例性实施例涉及半导体装置。
背景技术
随着半导体装置在体积上减小并且处理高容量数据，半导体装置的集成密度增加。一种用于提高半导体装置的集成密度的方法涉及具有垂直晶体管结构，而不是普通的平面晶体管结构。
发明内容
本公开的示例性实施例提供了一种具有提高的可靠性的半导体装置。
根据本公开的示例性实施例，一种半导体装置包括：外围电路区域，所述外围电路区域包括第一衬底、设置在所述第一衬底上的电路器件以及电连接到所述电路器件的第一布线结构；存储单元区域，所述存储单元区域包括第二衬底、栅电极、层间绝缘层、沟道结构、第一水平导电层、绝缘区域、第二水平导电层和第二布线结构，所述第二衬底设置在所述第一衬底上方并且具有第一区域和第二区域，所述栅电极在与所述第二衬底的上表面垂直的第一方向上堆叠并且彼此间隔开，并且在与所述第一方向垂直的第二方向上延伸并在所述第二区域中形成阶梯形状，所述层间绝缘层与所述栅电极交替地堆叠，所述沟道结构穿过所述栅电极，垂直于所述第二衬底延伸，并且包括沟道层，所述第一水平导电层在所述第一区域中设置在所述第二衬底上，所述绝缘区域在所述第二区域中与所述第一水平导电层并排设置在所述第二衬底上，所述第二水平导电层设置在所述第一水平导电层和所述绝缘区域上，所述第二布线结构电连接到所述栅电极和所述沟道结构；以及第三布线结构，所述第三布线结构将所述第一衬底连接到所述第二衬底，并且包括上通路和下布线结构，所述上通路在所述第一方向上延伸并且穿过所述第二水平导电层、所述绝缘区域和所述第二衬底，所述下布线结构位于所述上通路下方并且连接到所述上通路，其中，所述下布线结构的结构对应于所述第一布线结构的结构。
根据本公开的示例性实施例，一种半导体装置包括：第一衬底；电路器件，所述电路器件设置在所述第一衬底上；第一布线结构，所述第一布线结构电连接到所述电路器件；第二衬底，所述第二衬底设置在所述第一布线结构上方；栅电极，所述栅电极沿与所述第二衬底的上表面垂直的方向堆叠在所述第二衬底上，并且彼此间隔开；水平导电层，所述水平导电层在所述第二衬底上设置在所述栅电极下方；沟道结构，所述沟道结构垂直于所述第二衬底延伸并且穿过所述栅电极，其中，每个沟道结构包括沟道层；以及第二布线结构，所述第二布线结构将所述第一衬底连接到所述第二衬底并且包括上通路，所述上通路朝向所述第一衬底延伸并且穿过所述水平导电层和所述第二衬底，其中，所述上通路通过其侧表面连接到所述水平导电层和所述第二衬底。
根据本公开的示例性实施例，一种半导体装置包括：外围电路区域，所述外围电路区域包括第一衬底、设置在所述第一衬底上的电路器件和电连接到所述电路器件的第一布线结构；存储单元区域，所述存储单元区域包括：第二衬底，所述第二衬底设置在所述第一衬底上方；栅电极，所述栅电极沿与所述第二衬底的上表面垂直的方向堆叠在所述第二衬底上，并且彼此间隔开；沟道结构，所述沟道结构垂直于所述第二衬底延伸，并且穿过所述栅电极，其中，每个沟道结构包括沟道层；第一水平导电层和第二水平导电层，所述第一水平导电层和所述第二水平导电层顺序地堆叠在所述第二衬底的第一区域上；绝缘区域，所述绝缘区域在所述第二衬底的第二区域上设置在所述第二水平导电层下方，并且包括多个水平牺牲层；以及第二布线结构，所述第二布线结构电连接到所述栅电极和所述沟道结构；以及第三布线结构，所述第三布线结构将所述第一衬底连接到所述第二衬底并且包括上通路，所述上通路在所述第二衬底的所述第二区域中朝向所述第一衬底延伸并穿过所述第二水平导电层、所述绝缘区域和所述第二衬底。
根据本公开的示例性实施例，一种半导体装置包括：第一衬底；电路器件，所述电路器件设置在所述第一衬底上；第一布线结构，所述第一布线结构电连接到所述电路器件；第二衬底，所述第二衬底设置在所述第一布线结构上方；第一水平导电层，所述第一水平导电层设置在所述第二衬底上；绝缘区域，所述绝缘区域被设置为相邻于所述第一水平导电层；第二水平导电层，所述第二水平导电层设置在所述第一水平导电层和所述绝缘区域上；栅电极和层间绝缘层，所述栅电极和所述层间绝缘层交替地堆叠在所述第二水平导电层的上表面上；沟道结构，所述沟道结构在与所述第二水平导电层的所述上表面垂直的第一方向上延伸，并且穿过所述栅电极和所述层间绝缘层并延伸到所述第二衬底中；第二布线结构，所述第二布线结构电连接到所述栅电极和所述沟道结构；以及上通路，所述上通路在所述第一方向上延伸并穿过第二水平导电层、所述绝缘区域和所述第二衬底，并且将所述第一衬底连接到所述第二衬底。
附图说明
图1是根据本公开的示例性实施例的半导体装置的示意性俯视图。
图2A和图2B是根据本公开的示例性实施例的半导体装置的示意性截面图。
图3A和图3B是根据本公开的示例性实施例的半导体装置的一部分的放大图。
图4A和图4B是根据本公开的示例性实施例的半导体装置的示意性截面图和半导体装置的一部分的放大图。
图5A和图5B是根据本公开的示例性实施例的半导体装置的示意性截面图。
图6A和图6B是根据本公开的示例性实施例的半导体装置的示意性截面图。
图7是根据本公开的示例性实施例的半导体装置的示意性截面图。
图8是根据本公开的示例性实施例的半导体装置的示意性截面图。
图9是根据本公开的示例性实施例的半导体装置的示意性截面图。
图10A至图10K示出了根据本公开的示例性实施例的制造半导体装置的方法。
图11A至图11C示出了根据本公开的示例性实施例的制造半导体装置的方法。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
图1是根据示例性实施例的半导体装置的示意性俯视图。
图2A和图2B是根据示例性实施例的沿着图1中的线I-I'和线II-II'的半导体装置的示意性截面图。
图3A和图3B是根据示例性实施例的半导体装置的一部分的放大图，分别示出了图2A中的区域“D”和“E”。
参照图1至图3B，根据实施例，半导体装置100包括：外围电路区域PERI，包括第一衬底201；存储单元区域CELL，包括第二衬底101；贯穿布线区域TR，包括将外围电路区域PERI电连接到存储单元区域CELL的第一贯穿通路165；以及接地布线结构GI，将第一衬底201连接到第二衬底101。存储单元区域CELL设置在外围电路区域PERI的上端上。或者，在示例性实施例中，存储单元区域CELL设置在外围电路区域PERI的下端上。贯穿布线区域TR从存储单元区域CELL延伸到外围电路区域PERI的上区域。接地布线结构GI从存储单元区域CELL的下区域延伸到外围电路区域PERI。
根据实施例，外围电路区域PERI包括第一衬底201、设置在第一衬底201中的源极/漏极区205和器件隔离层210、设置在第一衬底201上的电路器件220、外围区域绝缘层290、下保护层295以及第一布线结构LI。
根据实施例，第一衬底201具有在x方向和y方向上延伸的上表面。有源区由器件隔离层210限定在第一衬底201上。源极/漏极区205包括杂质并且设置在有源区的一部分中。第一衬底201包括半导体，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。第一衬底201可以被提供为体晶片(bulk wafer)或外延层。
根据实施例，电路器件220包括平面晶体管。每个电路器件220包括电路栅极电介质层222、间隔物层224和电路栅电极225。源极/漏极区205在电路栅电极225的两侧设置在第一衬底201中。
根据实施例，外围区域绝缘层290在第一衬底201上设置在电路器件220上。外围区域绝缘层290包括第一外围区域绝缘层292和第二外围区域绝缘层294，并且第一外围区域绝缘层292和第二外围区域绝缘层294均还包括多个绝缘层。外围区域绝缘层290由绝缘材料形成。
根据实施例，下布线线路280设置在第一外围区域绝缘层292与第二外围区域绝缘层294之间，并且包括第一下布线线路282、第二下布线线路284和第三下布线线路286。下保护层295设置在第三下布线线路286的上表面上。在示例性实施例中，下保护层295还设置在第一下布线线路282的上表面和第二下布线线路284的上表面上。下保护层295可以防止由下布线线路280中的金属引起的污染。下保护层295由与外围区域绝缘层290的绝缘材料不同的绝缘材料形成，并且可以包括例如氮化硅。
根据实施例，第一布线结构LI电连接到电路器件220和源极/漏极区205。第一布线结构LI包括均具有圆柱形状的下接触插塞270和均具有线形形状的下布线线路280。下接触插塞270包括第一下接触插塞272、第二下接触插塞274和第三下接触插塞276。第一下接触插塞272设置在电路器件220和源极/漏极区205上，第二下接触插塞274设置在第一下布线线路282上，并且第三下接触插塞276设置在第二下布线线路284上。第一下布线线路282设置在第一下接触插塞272上，第二下布线线路284设置在第二下接触插塞274上，并且第三下布线线路286设置在第三下接触插塞276上。第一布线结构LI包括诸如钨(W)、铜(Cu)或铝(Al)等的导电材料，并且每个组件包括扩散阻挡件。在示例性实施例中，包括在第一布线结构LI中的下接触插塞270和下布线线路280中的每一者的层数和布置形式可以改变。
根据实施例，存储单元区域CELL包括具有第一区域A和第二区域B的第二衬底101、位于第二衬底101上的第一水平导电层102和第二水平导电层104、在第二衬底101上与层间绝缘层120交替地堆叠的栅电极130、延伸穿过栅电极130的堆叠结构的第一分隔区域MS1和第二分隔区域MS2、部分地穿过堆叠结构的上分隔区域SS、穿过堆叠结构并延伸到第二衬底101中的沟道结构CH以及电连接到栅电极130和沟道结构CH的第二布线结构UI。在贯穿布线区域TR中，栅电极的一部分被替换为牺牲绝缘层118。存储单元区域CELL还包括：衬底绝缘层105；绝缘区域IR，设置在第二区域B中并且包括第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113以及支撑绝缘层106；连接到栅电极130的栅极接触162；连接到第二衬底101的衬底接触164；覆盖栅电极130和层间绝缘层120的单元区域绝缘层190；以及上保护层195。存储单元区域CELL具有位于第二衬底101的外侧的第三区域C，并且将存储单元区域CELL连接到外围电路区域PERI的诸如第二贯穿通路167的贯穿布线结构设置在第三区域C中。
根据实施例，在第二衬底101的第一区域A中，栅电极130和层间绝缘层120垂直地堆叠，设置了沟道结构CH，并且形成了存储单元。在第二区域B中，栅电极130和层间绝缘层120延伸不同的长度，并且将存储单元电连接到外围电路区域PERI。第二区域B位于第一区域A的在至少一个方向上(例如，在x方向上)的至少一端。
根据实施例，第二衬底101具有在x方向和y方向上延伸的上表面。第二衬底101包括半导体，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体包括硅、锗或硅锗。第二衬底101还包括杂质。第二衬底101可以为多晶半导体层(诸如多晶硅层)或者外延层。
根据实施例，第一水平导电层102和第二水平导电层104在第一区域A中堆叠在第二衬底101的上表面上。第一水平导电层102用作半导体装置100的公共源极线的一部分，并且可以例如与第二衬底101一起用作公共源极线。如图2B中的放大图所示，第一水平导电层102在下面参照图2B描述的沟道层140的外周上直接连接到沟道层140。第一水平导电层102不延伸到第二区域B，但是第二水平导电层104延伸到第二区域B中。第二水平导电层104在第一区域A和第二区域B中具有基本上平坦的上表面和下表面。因此，在形成第一分隔区域MS1和第二分隔区域MS2的工艺中，不管区域如何，形成第一分隔区域MS1和第二分隔区域MS2的沟槽都具有预定的深度。
根据实施例，第一水平导电层102和第二水平导电层104包括半导体，并且可以包括例如多晶硅。在这种情况下，至少第一水平导电层102是掺杂层，并且第二水平导电层104可以是掺杂层或包括从第一水平导电层102扩散的杂质的层。第二水平导电层104的材料不限于半导体，并且可以被替换为绝缘材料。
根据实施例，绝缘区域IR在第二衬底101的第二区域B中位于第二衬底101与第二水平导电层104之间。绝缘区域IR具有第一区域和第二区域，第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113在第一区域中堆叠，支撑绝缘层106和第三水平牺牲层113在第二区域中堆叠。
根据实施例，在第二区域B的一部分中，第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113设置在第二衬底101上并且与第一水平导电层102并排设置。在绝缘区域IR的第一区域中，第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113依次堆叠在第二衬底101上。在绝缘区域IR的第二区域中，第三水平牺牲层113覆盖支撑绝缘层106。在制造半导体装置100的工艺中，第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113被部分地替换为第一水平导电层102之后保留。在示例性实施例中，第二区域B中的保留第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113的区域的布置可以改变。
根据实施例，第一水平牺牲层111和第三水平牺牲层113与第二水平牺牲层112包括不同的绝缘材料。第一水平牺牲层111和第三水平牺牲层113包括相同的材料。例如，第一水平牺牲层111和第三水平牺牲层113由与层间绝缘层120的材料相同的材料形成，并且第二水平牺牲层112由与如下描述的牺牲绝缘层118的材料相同的材料形成。
根据实施例，支撑绝缘层106在第二区域B的一部分中设置在第二衬底101上。支撑绝缘层106的上表面被第三水平牺牲层113覆盖，并且与堆叠在其上的第三水平牺牲层113一起形成绝缘区域IR的第二区域。支撑绝缘层106在第二水平牺牲层112的端部处覆盖第二水平牺牲层112的侧表面，并且在第一水平牺牲层111的端部处覆盖第一水平牺牲层111的侧表面。在制造半导体装置100的工艺中，支撑绝缘层106支撑设置在其上的第二水平导电层104。另外，在制造半导体装置100的工艺中，支撑绝缘层106防止去除第一水平牺牲层111和第二水平牺牲层112的蚀刻剂损坏第二水平导电层104。将参照图10I更详细地描述这种构造。
如图1所示，根据实施例，支撑绝缘层106包围第一分隔区域MS1和第二分隔区域MS2，并且在第二区域B的边缘区域中沿y方向延伸。边缘区域包括第一区域A与第二区域B之间的边界区域。在示例性实施例中，支撑绝缘层106的设置区域和形状可以改变。支撑绝缘层106由绝缘材料形成，并且可以包括例如氧化硅、氮氧化硅或氮化硅。在示例性实施例中，支撑绝缘层106由与第三水平牺牲层113的材料相同的材料形成。在这种情况下，支撑绝缘层106与第三水平牺牲层113之间的界面是不明显的。
根据实施例，衬底绝缘层105设置在部分地去除了第二衬底101、第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113以及第二水平导电层104的区域中，从而衬底绝缘层105被第二衬底101、第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113以及第二水平导电层104包围。衬底绝缘层105的下表面可以与第二衬底101的下表面共面，或者可以位于比第二衬底101的下表面的水平高度低的水平高度处。在示例性实施例中，衬底绝缘层105包括堆叠在第二外围区域绝缘层294上的多个层。衬底绝缘层105由绝缘材料形成，并且可以包括例如氧化硅、氮氧化硅或氮化硅。
根据实施例，栅电极130垂直地堆叠在第二衬底101上，彼此间隔开，并且与层间绝缘层120形成堆叠结构。栅电极130从第二衬底101依次形成接地选择晶体管、存储单元和串选择晶体管。包括在存储单元中的栅电极130的数目由半导体装置100的期望容量来确定。在示例性实施例中，一个或两个栅电极130形成串选择晶体管和接地选择晶体管中的每一者，并且具有可以与形成存储单元的栅电极130的结构相同或不同的结构。另外，存在设置在形成串选择晶体管的栅电极130上方的栅电极130和设置在形成接地选择晶体管的栅电极130下方的栅电极130，这些栅电极130形成用于使用栅致漏极泄漏(gate induced drainleakage，GIDL)现象的擦除操作的擦除晶体管。此外，一部分栅电极130(例如，与形成串选择晶体管的栅电极130相邻的栅电极130或与形成接地选择晶体管的栅电极130相邻的栅电极130)可以为虚设栅电极。
根据实施例，栅电极130垂直地堆叠在第一区域A上，彼此间隔开，以不同的长度从第一区域A延伸到第二区域B中，并且形成具有阶梯形状的台阶部分。如图2A所示，台阶部分沿x方向形成在栅电极130之间。在示例性实施例中，至少一部分栅电极130(例如，两个至六个栅电极)形成单个栅极组并且在栅极组之间沿x方向形成台阶部分。在这种情况下，形成单个栅极组的栅电极130在y方向上也具有台阶部分。由于台阶部分，栅电极130具有下栅电极130比上栅电极130延伸更长并且其端部被层间绝缘层120暴露的阶梯形状。在示例性实施例中，栅电极130的端部具有增加的厚度。
根据实施例，栅电极130包括诸如钨(W)的金属。在示例性实施例中，栅电极130可以包括多晶硅或金属硅化物。在示例性实施例中，栅电极130还可以包括扩散阻挡件，并且扩散阻挡件可以包括例如氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。
根据实施例，层间绝缘层120设置在栅电极130之间。类似于栅电极130，层间绝缘层120在与第二衬底101的上表面垂直的方向上彼此间隔开，并且在x方向上延伸。层间绝缘层120包括诸如氧化硅或氮化硅的绝缘材料。
根据实施例，第一分隔区域MS1和第二分隔区域MS2穿过栅电极130，并且在第一区域A和第二区域B中沿x方向延伸。如图1所示，第一分隔区域MS1和第二分隔区域MS2彼此平行地延伸。第一分隔区域MS1和第二分隔区域MS2穿过设置在第二衬底101上的全部栅电极130/层间绝缘层120的堆叠并且与第二衬底101连接，如图2B所示。第一分隔区域MS1连续地延伸穿过第一区域A和第二区域B，而第二分隔区域MS2在第二区域B中断开或者不连续地设置在第一区域A和第二区域B中。在示例性实施例中，第一分隔区域MS1和第二分隔区域MS2的布置次序以及它们之间的布置间隙可以改变。
根据实施例，在第一分隔区域MS1和第二分隔区域MS2中，设置了分隔绝缘层110，如图2B所示。在示例性实施例中，由于高纵横比，分隔绝缘层110的宽度朝向第二衬底101减小。在示例性实施例中，导电层进一步设置在第一分隔区域MS1和第二分隔区域MS2中的分隔绝缘层110之间。在这种情况下，导电层可以用作半导体装置100的公共源极线或用作连接到公共源极线的接触插塞。
根据实施例，上分隔区域SS在第一分隔区域MS1与第二分隔区域MS2之间沿x方向延伸。上分隔区域SS设置在第二区域B的一部分中并且设置在第一区域A中，并且穿过最上面的栅电极130。如图2B所示，上分隔区域SS将最上面的三个栅电极130在y方向上彼此隔离。在示例性实施例中，由上分隔区域SS隔离的栅电极130的数目可以改变。上分隔区域SS包括上分隔绝缘层107。
根据实施例，每个沟道结构CH形成单个存储单元串，并且在第一区域A上形成行和列的同时彼此间隔开。沟道结构CH可以在x-y平面中沿一个方向形成网格图案或Z字形形状。每个沟道结构CH具有柱形状，并且根据纵横比，具有宽度朝向第二衬底101减小的倾斜侧表面。在示例性实施例中，设置在第一区域A的与第二区域B相邻的端部处的沟道结构CH可以是基本上不形成存储单元串的虚设沟道。
如图2B中的放大图所示，根据实施例，沟道层140设置在每个沟道结构CH中。沟道结构CH中的沟道层140具有包围沟道填充绝缘层147的环形形状，但是在示例性实施例中，在没有沟道填充绝缘层147的情况下，沟道层140可以具有诸如圆柱形状或棱柱形状的柱形状。沟道层140的下部连接到第一水平导电层102。沟道层140包括诸如多晶硅或单晶硅的半导体材料。沟道结构CH在第一分隔区域MS1或第二分隔区域MS2与上分隔区域SS之间沿y方向线形地延伸，并且通过连接到沟道焊盘149的第二布线结构UI彼此电隔离。
根据实施例，沟道焊盘149设置在沟道结构CH中的沟道层140上。沟道焊盘149覆盖沟道填充绝缘层147的上表面并且电连接到沟道层140。沟道焊盘149包括例如掺杂的多晶硅。
根据实施例，栅极电介质层145设置在栅电极130和层间绝缘层120与沟道层140之间，并且设置在沟道层140与第二衬底101之间。栅极电介质层145包括从沟道层140依次堆叠的隧穿层、电荷存储层和阻挡层。隧穿层使电荷隧穿到电荷存储层，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或它们的组合。电荷存储层可以是电荷捕获层或浮置栅极导电层。阻挡层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k电介质材料或它们的组合。在示例性实施例中，栅极电介质层145的至少一部分沿着栅电极130在水平方向上延伸。
根据实施例，单元区域绝缘层190覆盖第二衬底101、位于第二衬底101上的栅电极130、以及外围区域绝缘层290。单元区域绝缘层190包括第一单元区域绝缘层192和第二单元区域绝缘层194，并且第一单元区域绝缘层192和第二单元区域绝缘层194均包括多个绝缘层。单元区域绝缘层190由绝缘材料形成。
根据实施例，上保护层195在第一单元区域绝缘层192与第二单元区域绝缘层194之间设置在第一上布线线路182的上表面上。在示例性实施例中，上保护层195进一步设置在第二上布线线路184的上表面上。上保护层195可以防止由设置在上保护层195下方的上布线线路180的金属引起的污染。上保护层195由与单元区域绝缘层190的绝缘材料不同的绝缘材料形成，并且包括例如氮化硅。
根据实施例，栅极接触162在第二区域B中连接到栅电极130。栅极接触162穿过第一单元区域绝缘层192的至少一部分并且连接到栅电极130的暴露的上表面。衬底接触164在第二区域B的端部处连接到第二衬底101。衬底接触164穿过第一单元区域绝缘层192的至少一部分和第二水平导电层104的暴露的上部以及设置在第二水平导电层104下方的第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113，并且连接到第二衬底101。例如，衬底接触164将电信号传输到包括在第二衬底101中的公共源极线。
根据实施例，第二布线结构UI电连接到栅电极130和沟道结构CH。第二布线结构UI包括均具有圆柱形状的上接触插塞170和均具有线形形状的上布线线路180。上接触插塞170包括第一上接触插塞172、第二上接触插塞174和第三上接触插塞176。第一上接触插塞172设置在沟道焊盘149、栅极接触162和衬底接触164上，第二上接触插塞174设置在第一上接触插塞172上，并且第三上接触插塞176设置在第一上布线线路182上。上布线线路180包括第一上布线线路182和第二上布线线路184。第一上布线线路182设置在第二上接触插塞174上，并且第二上布线线路184设置在第三上接触插塞176上。第二布线结构UI包括诸如钨(W)、铜(Cu)或铝(Al)等的导电材料，并且还包括扩散阻挡件。在示例性实施例中，第二布线结构UI中的上接触插塞170和上布线线路180中的每一者的层数和布置可以改变。
根据实施例，贯穿布线区域TR包括将存储单元区域CELL电连接到外围电路区域PERI的贯穿布线结构。贯穿布线区域TR包括从存储单元区域CELL的上部穿过第二衬底101并且在z方向上延伸的第一贯穿通路165和包围第一贯穿通路165的贯穿绝缘区域。贯穿绝缘区域包括牺牲绝缘层118、与牺牲绝缘层118交替设置的层间绝缘层120、以及衬底绝缘层105。在示例性实施例中，贯穿布线区域TR的尺寸、布置和形状可以改变。在图2A中，贯穿布线区域TR设置在第二区域B中，但是实施例不限于此，并且贯穿布线区域TR还可以以预定间隔设置在第一区域A中。贯穿布线区域TR与第一分隔区域MS1和第二分隔区域MS2间隔开。例如，贯穿布线区域TR设置在沿y方向相邻的成对的第一分隔区域MS1之间。通过设置如上的贯穿布线区域TR，牺牲绝缘层118保留在贯穿布线区域TR中。
根据实施例，第一贯穿通路165从上部穿过第一单元区域绝缘层192的一部分、贯穿绝缘区域、第二外围区域绝缘层294和下保护层295，并且垂直于第二衬底101的上表面延伸。第一贯穿通路165的上端连接到第二布线结构UI，并且下部连接到第一布线结构LI。在示例性实施例中，单个贯穿布线区域TR中的第一贯穿通路165的数目、布置和形状可以改变。第一贯穿通路165包括导电材料，例如诸如钨(W)、铜(Cu)或铝(Al)的金属。
根据实施例，牺牲绝缘层118设置在与栅电极130的水平高度相同的水平高度并且具有与栅电极130的厚度相等的厚度，并且牺牲绝缘层118的侧表面在贯穿布线区域TR的边界处与栅电极130的侧表面接触。牺牲绝缘层118与层间绝缘层120交替地堆叠并且形成贯穿绝缘区域。牺牲绝缘层118的宽度可以与设置在牺牲绝缘层118下方的下衬底绝缘层105的宽度相同或不同。牺牲绝缘层118由与层间绝缘层120的绝缘材料不同的绝缘材料形成，并且可以包括例如氧化硅、氮化硅或氮氧化硅。
根据实施例，第二贯穿通路167设置在存储单元区域CELL的第三区域C中，远离第二衬底101，并且延伸到外围电路区域PERI中。与贯穿布线区域TR的第一贯穿通路165类似，第二贯穿通路167将第二布线结构UI连接到第一布线结构LI。第二贯穿通路167从上部延伸穿过第一单元区域绝缘层192和第二外围区域绝缘层294。第二贯穿通路167包括导电材料，例如诸如钨(W)、铜(Cu)或铝(Al)的金属。
根据实施例，接地布线结构GI跨外围电路区域PERI和存储单元区域CELL设置，并且将第一衬底201连接到第二衬底101。当制造半导体装置100时，接地布线结构GI使第二衬底101和第二水平导电层104接地。接地布线结构GI包括作为第一布线结构LI的一部分的下接触插塞270和下布线线路280，并且还包括连接到下布线线路280的最上面的第三下布线线路286的上通路150。接地布线结构GI可以被称为不同于第一布线结构LI和第二布线结构UI的第三布线结构，或者可以被称为不同于第一布线结构的第二布线结构。
尽管图2A仅示出了一部分，但是根据实施例，多个接地布线结构GI设置在半导体装置100中，并且以预定间隔d彼此间隔开。接地布线结构GI设置在第二衬底101的第二区域B中并且在第二区域B之外。另外，接地布线结构GI在x方向上向外设置到栅电极130的端部，但是实施例不限于此。接地布线结构GI与外围电路区域PERI的电路器件220间隔开。
根据实施例，上通路150从第二水平导电层104的上部、绝缘区域IR、第二衬底101、第二外围区域绝缘层294和下保护层295穿过，并且直接连接到第三下布线线路286。在示例性实施例中，上通路150穿过支撑绝缘层106和第三水平牺牲层113，即，绝缘区域IR的第二区域。或者，在示例性实施例中，上通路150在绝缘区域IR的第一区域中穿过第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113。因为在形成第二水平导电层104之后形成上通路150，所以上通路150的上表面形成在与第二水平导电层104的上表面相同的水平高度处，并且与第二水平导电层104的上表面共面。
如图3A所示，根据实施例，上通路150包括覆盖通孔的侧表面和底表面的阻挡层152以及填充通孔的通路导电层154。上通路150通过侧表面(即，阻挡层152的外表面)连接到第二水平导电层104和第二衬底101。阻挡层152和通路导电层154在上通路150的上表面处与第一单元区域绝缘层192接触。阻挡层152包括金属氮化物，诸如氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钨(WN)或氮化钽(TaN)或者它们的组合。通路导电层154包括诸如钨(W)、铜(Cu)或铝(Al)等的导电材料。
根据实施例，上通路150的上部的直径大于下部的直径，并且上部和下部的直径的范围为例如大约200nm至大约300nm。上通路150凹陷到第三下布线线路286中至预定深度。例如，深度的范围为大约
Figure BDA0003129665020000141
至大约
Figure BDA0003129665020000142
根据实施例，接地布线结构GI中的下布线结构包括与第一布线结构LI的组件类似的组件，但是与第一布线结构LI电绝缘。下布线结构包括与第一布线结构LI间隔开的第一下接触插塞272、第二下接触插塞274和第三下接触插塞276以及第一下布线线路282、第二下布线线路284和第三下布线线路286。
如图3B所示，根据实施例，在下布线结构中，最下面的第一下接触插塞272穿过第一外围区域绝缘层292的一部分、蚀刻停止层291和电路栅极电介质层222，并且连接到形成在第一衬底201中的杂质区域207。电路栅极电介质层222从电路器件220延伸，并且蚀刻停止层291形成在电路栅极电介质层222上并且在形成第一下接触插塞272时执行蚀刻停止功能。杂质区域207是形成在连接到第一下接触插塞272的区域中并且将第一下接触插塞272电连接到第一衬底201的掺杂层。在下布线结构中，第一下接触插塞272在由器件隔离层210包围的区域中连接到杂质区域207。
图4A和图4B分别是根据示例性实施例的半导体装置的示意性截面图和半导体装置的一部分的视图。图4B是图4A中的区域“D”的放大形式的放大图。
参照图4A和图4B，根据实施例，在半导体装置100a中，存储单元区域CELL还包括设置在第二水平导电层104的一部分上的平坦化绝缘层108。存储单元区域CELL的绝缘区域IRa具有第一区域和第二区域，在第一区域中堆叠有第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113，在第二区域中第三水平牺牲层113延伸到第二衬底101上并且接触第二衬底101。
根据实施例，第三水平牺牲层113在第二水平牺牲层112的端部处覆盖第二水平牺牲层112的侧表面，并且延伸到第二衬底101上。第三水平牺牲层113的上表面和第二水平导电层104的上表面均包括在绝缘区域IR的第一区域和第二区域的边界处通过第一水平牺牲层111和第二水平牺牲层112与第二衬底101之间的高度差形成的弯曲部分。平坦化绝缘层108设置在第二水平导电层104上并填充弯曲部分，并且具有与第二水平导电层104的最上表面基本上共面的上表面。平坦化绝缘层108由绝缘材料形成，并且可以包括例如氧化硅、氮氧化硅或氮化硅。
根据实施例，在接地布线结构GI中，上通路150穿过均设置在绝缘区域IRa中的平坦化绝缘层108、第二水平导电层104、第三水平牺牲层113以及第二衬底101，并且延伸到外围电路区域PERI中。上通路150的上表面位于与第二水平导电层104的最上表面的水平高度和平坦化绝缘层108的上表面的水平高度基本上相同的水平高度处。
图5A和图5B是根据示例性实施例的半导体装置的示意性截面图。
参照图5A，根据实施例，半导体装置100b的接地布线结构GIb包括分别穿过绝缘区域IR的第一区域和第二区域的两个上通路(即，第一上通路150b1和第二上通路150b2)，并且包括分别设置在第一上通路150b1和第二上通路150b2下方的多个下布线结构。
根据实施例，第一上通路150b1穿过绝缘区域IR的其中堆叠有支撑绝缘层106和第三水平牺牲层113的第二区域，如在图2A中的示例性实施例中那样。第二上通路150b2与第一上通路150b1并排设置，并且穿过绝缘区域IR的其中堆叠有第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113的第一区域。在示例性实施例中，类似于第二上通路150b2，上通路穿过绝缘区域IR的第一区域而不是第二区域，或者同时穿过第一区域和第二区域。另外，上通路的穿过形式也并入到其他示例性实施例中。
根据实施例，彼此隔离的多个下布线结构分别连接到第一上通路150b1和第二上通路150b2，如图5A所示。
参照图5B，根据实施例，半导体装置100c的接地布线结构GIc包括三个上通路(即，第一上通路150c1、第二上通路150c2和第三上通路150c3)和设置在第一上通路150c1、第二上通路150c2和第三上通路150c3下方的下布线结构。
根据实施例，第一上通路150c1穿过绝缘区域IR的其中堆叠有支撑绝缘层106和第三水平牺牲层113的第二区域。第二上通路150c2和第三上通路150c3与第一上通路150b1并排设置，并且穿过绝缘区域IR的其中堆叠有第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113的第一区域。
与图5A中的示例性实施例不同，下布线结构具有其中第三下布线线路286公共地连接到第一上通路150c1、第二上通路150c2和第三上通路150c3的单个下布线结构。
如在图5A和图5B的示例性实施例中，可以设置多个上通路，并且连接到多个上通路的下布线结构的布置形式和上通路的穿过形式可以改变。
图6A和图6B是根据示例性实施例的半导体装置的示意性截面图。
参照图6A，根据实施例，在半导体装置100d的接地布线结构GI中，上通路150d包括阻挡层152d和与第二水平导电层104一体化的通路导电层154d。
根据实施例，阻挡层152d从通孔的底表面和侧表面延伸到第二水平导电层104的下表面。阻挡层152d沿着第二水平导电层104延伸到第一区域A，但是实施例不限于此。
根据实施例，通路导电层154d从第二水平导电层104延伸并且与第二水平导电层104一体化。因此，通路导电层154d包括与第二水平导电层104相同的材料，并且可以包括例如半导体材料。
根据实施例，通过在形成第二水平导电层104之前形成通孔、形成阻挡层152d以及在形成第二水平导电层104的同时形成通路导电层154d，来形成上通路150d的结构。
参照图6B，根据实施例，半导体装置100e的接地布线结构GI包括上通路150e，上通路150e包括设置在通孔的底表面上的阻挡层152e和与第二水平导电层104一体化的通路导电层154e。
与图6A中的示例性实施例不同，阻挡层152e设置在与第三下布线线路286接触的下端。阻挡层152e通过例如氮化工艺形成。在这种情况下，因为在部分地消耗位于阻挡层152e下方的下第三下布线线路286的同时形成阻挡层152e，所以阻挡层152e从通孔的边界向上和向下延伸，并且在通孔的下端处具有预定厚度。
根据实施例，与图6A中的示例性实施例类似的是通路导电层154e与第二水平导电层104一体化，而与图6A中的示例性实施例不同的是通路导电层154e在通路导电层154e的上部中具有凹陷部分CR。凹陷部分CR形成在通路导电层154e的上表面中，并且凹陷部分CR的中心与上通路150e的垂直中心线基本上对准。
根据实施例，阻挡层152e和凹陷部分CR的形状可以独立地并入到其他实施例中。
图7是根据示例性实施例的半导体装置的示意性截面图。
参照图7，半导体装置100f的接地布线结构GIf仅包括上通路150f。
根据实施例，上通路150f不连接到下布线结构，并且从第二水平导电层104延伸到第一衬底201。与图2A中的示例性实施例不同，示例性实施例中的上通路150f不包括阻挡层152，但是实施例不限于此。在示例性实施例中，如图2A中的示例性实施例中那样，上通路150f包括阻挡层152，或者如图6B中的示例性实施例那样，上通路150f可以包括设置在下端处的阻挡层152e。阻挡层的存在与否及其设置形式可以根据上通路150f的材料和第一衬底201的材料而改变。另外，上通路150f的直径相对大于在图2A的示例性实施例中示出的上通路150的直径，但是实施例不限于此。
图8是根据示例性实施例的半导体装置的示意性截面图。
参照图8，根据实施例，在半导体装置100g中，贯穿布线区域TR的第一贯穿通路165g和第三区域C的第二贯穿通路167g均具有对应于上通路150的组件。第一贯穿通路165g包括设置在与上通路150的水平高度对应的水平高度处的第一下贯穿通路165L和设置在第一下贯穿通路165L上的第一上贯穿通路165U，第二贯穿通路167g包括设置在与上通路150的水平高度对应的水平高度处的第二下贯穿通路167L和设置在第二下贯穿通路167L上的第二上贯穿通路167U。
根据实施例，第一下贯穿通路165L和第二下贯穿通路167L均具有与上通路150相同的内部结构。例如，类似于上通路150，第一下贯穿通路165L和第二下贯穿通路167L均包括阻挡层152和通路导电层154。第一下贯穿通路165L和第二下贯穿通路167L以与形成上通路150的工艺相同的工艺形成，从而第一下贯穿通路165L和第二下贯穿通路167L均具有与上通路150相同的结构。第一下贯穿通路165L穿过衬底绝缘层105和第二外围区域绝缘层294，并且第二下贯穿通路167L穿过第一单元区域绝缘层192和第二外围区域绝缘层294。第一下贯穿通路165L和第二下贯穿通路167L具有与上通路150基本上相同的尺寸和形状，但是实施例不限于此。
根据实施例，第一上贯穿通路165U和第二上贯穿通路167U分别设置在第一下贯穿通路165L和第二下贯穿通路167L上，并且连接到第二布线结构UI的第一上接触插塞172。
根据实施例，因为第一贯穿通路165g和第二贯穿通路167g包括第一上贯穿通路165U和第二上贯穿通路167U以及可以与上通路150一起形成的第一下贯穿通路165L和第二下贯穿通路167L，所以即使当第一贯穿通路165g和第二贯穿通路167g相对长时，第一贯穿通路165g和第二贯穿通路167g仍可以稳定地将第一布线结构LI连接到第二布线结构UI。
图9是根据示例性实施例的半导体装置的示意性截面图。
参照图9，根据实施例，在半导体装置100h中，栅电极130的堆叠结构包括垂直堆叠的下堆叠结构和上堆叠结构，并且沟道结构CHh包括垂直堆叠的第一沟道结构CH1和第二沟道结构CH2。当堆叠的栅电极130的数目相对大时，上述结构可以用于稳定地形成沟道结构CHh。
根据实施例，沟道结构CHh包括连接到设置在上部的第二沟道结构CH2的设置在下部的第一沟道结构CH1，并且沟道结构CHh具有由连接区域的宽度差形成的台阶部分。沟道层140、栅极电介质层145和沟道填充绝缘层147在第一沟道结构CH1与第二沟道结构CH2之间彼此连接。沟道焊盘149仅设置在上部的第二沟道结构CH2的上端上。或者，在示例性实施例中，第一沟道结构CH1和第二沟道结构CH2均包括沟道焊盘149，并且在这种情况下，第一沟道结构CH1的沟道焊盘149连接到第二沟道结构CH2的沟道层140。相对厚的上层间绝缘层125设置在下堆叠结构的最上部分上。在示例性实施例中，层间绝缘层120和上层间绝缘层125的形状可以改变。
图10A至图10K示出了根据示例性实施例的制造半导体装置的方法，具体地示出了在图2A中示出的那些区域。
参照图10A，根据实施例，在第一衬底201上形成电路器件220和第一布线结构LI，电路器件220和第一布线结构LI形成外围电路区域PERI。
首先，根据实施例，在第一衬底201中形成器件隔离层210，并且在第一衬底201上顺序地形成电路栅极电介质层222和电路栅电极225。可以通过例如浅沟槽隔离(STI)工艺来形成器件隔离层210。可以使用原子层沉积(ALD)或化学气相沉积(CVD)来形成电路栅极电介质层222和电路栅电极225。电路栅极电介质层222可以由氧化硅形成，并且电路栅电极225可以由多晶硅或金属硅化物层中的至少一种形成，但是其实施例不限于此。之后，在电路栅极电介质层222和电路栅电极225的两侧形成间隔物层224和源极/漏极区205。在示例性实施例中，间隔物层224可以包括多个层。之后，通过执行离子注入工艺形成源极/漏极区205。
根据实施例，可以通过部分地形成第一外围区域绝缘层292、通过蚀刻部分地去除第一外围区域绝缘层292以及用导电材料填充被去除的区域，来形成第一布线结构LI的下接触插塞270。通过例如沉积导电材料并且将导电材料图案化来形成下布线线路280。在形成第一布线结构LI时，也形成了下布线结构，下布线结构形成图2A中示出的接地布线结构GI的一部分。因此，下布线结构具有与第一布线结构LI的堆叠结构相同的堆叠结构。
根据实施例，第一外围区域绝缘层292包括多个绝缘层。在形成第一布线结构LI的每道工艺中部分地形成第一外围区域绝缘层292。在第一外围区域绝缘层292上形成覆盖第三下布线线路286的上表面的下保护层295。在下保护层295上形成第二外围区域绝缘层294。因此，可以形成整个外围电路区域PERI。
参照图10B，根据实施例，在外围电路区域PERI上方形成存储单元区域CELL中的第二衬底101以及第一水平牺牲层111和第二水平牺牲层112。
根据实施例，第二衬底101由例如多晶硅形成，并且可以通过CVD工艺形成。形成第二衬底101的多晶硅可以包括杂质，例如n型杂质。第二衬底101形成在整个第二外围区域绝缘层294上并且在后续工艺中被图案化。
根据实施例，在第二衬底101上顺序地堆叠第一水平牺牲层111和第二水平牺牲层112。第一水平牺牲层111和第二水平牺牲层112包括不同的材料。在第一区域A中，第一水平牺牲层111和第二水平牺牲层112与通过后续工艺形成的如下面的图10E所示的第三水平牺牲层113一起被替换为图2A中示出的第一水平导电层102。例如，第一水平牺牲层111由与层间绝缘层120的材料相同的材料形成，并且第二水平牺牲层112由与牺牲绝缘层118的材料相同的材料形成。
参照图10C，根据实施例，通过部分地去除第一水平牺牲层111和第二水平牺牲层112来形成开口OP。
根据实施例，通过在第二区域B的其中设置有支撑绝缘层106以及第一分隔区域MS1和第二分隔区域MS2的区域(如图1所示)中进行图案化，来去除第一水平牺牲层111和第二水平牺牲层112。
参照图10D，形成填充开口OP的支撑绝缘层106。
根据实施例，通过沉积绝缘材料并且将绝缘材料进行平坦化来形成填充开口OP的支撑绝缘层106。支撑绝缘层106的上表面与第二水平牺牲层112的上表面基本上共面。支撑绝缘层106覆盖第一水平牺牲层111和第二水平牺牲层112的侧表面。
参照图10E，根据实施例，形成第三水平牺牲层113、第二水平导电层104和衬底绝缘层105。
根据实施例，第三水平牺牲层113覆盖第二水平牺牲层112的上表面和支撑绝缘层106的上表面。通过形成第三水平牺牲层113，可以形成包括第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113以及支撑绝缘层106的绝缘区域IR。在第三水平牺牲层113上形成第二水平导电层104。第三水平牺牲层113和第二水平导电层104均具有基本上平坦的上表面。
根据实施例，通过部分地去除第二水平导电层104、第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113以及第二衬底101并且在图2A中示出的贯穿布线区域TR中用绝缘材料填充被去除的区域来形成衬底绝缘层105。在此工艺中，将第二衬底101、第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113以及第二水平导电层104图案化，从而在存储单元区域CELL的第三区域C中形成第一单元区域绝缘层192的一部分。第一单元区域绝缘层192的该部分与衬底绝缘层105一起形成，但是其实施例不限于此。另外，在示例性实施例中，将第二衬底101图案化的工艺可以是单独的工艺。
参照图10F，根据实施例，通过形成上通路150来形成接地布线结构GI。
根据实施例，通过以下步骤形成上通路150：通过部分地去除第二水平导电层104、绝缘区域IR、第二衬底101、第二外围区域绝缘层294和下保护层295形成通孔，并且在通孔中顺序地沉积阻挡层152和通路导电层154。
根据实施例，通孔暴露接地布线结构GI的下布线结构的第三下布线线路286。在示例性实施例中，当形成通孔时，下保护层295用作蚀刻停止层。通孔部分地凹陷到第三下布线线路286中，但是其实施例不限于此。例如，通孔可以暴露第三下布线线路286的上表面。
根据实施例，上通路150通过其侧表面连接到第二水平导电层104和第二衬底101，并且将第二水平导电层104和第二衬底101电连接到第一衬底201的接地区域。
参照图10G，根据实施例，在第二水平导电层104上交替地堆叠牺牲绝缘层118和层间绝缘层120。
根据实施例，通过后续工艺将牺牲绝缘层118部分地替换为在图2A中示出的栅电极130。牺牲绝缘层118由与层间绝缘层120的材料不同的材料形成，并且该材料在预定蚀刻条件下具有与层间绝缘层120的蚀刻选择性不同的蚀刻选择性。例如，层间绝缘层120可以由氧化硅或氮化硅中的至少一种形成，并且牺牲绝缘层118可以由从硅、氧化硅、碳化硅或氮化硅中选择的不同材料形成。在示例性实施例中，层间绝缘层120不具有相同的厚度。与图10G中示出的示例性实施例不同，层间绝缘层120的厚度和牺牲绝缘层118的厚度以及层间绝缘层120和牺牲绝缘层118中的每一者的层数可以改变。
根据实施例，使用掩模层对第二区域B中的牺牲绝缘层118重复地执行光刻工艺和蚀刻工艺，使得上部的牺牲绝缘层118比下部的牺牲绝缘层118更短地延伸。因此，牺牲绝缘层118具有阶梯形状，该阶梯形状具有预定单元的台阶部分。
之后，根据实施例，形成覆盖牺牲绝缘层118和层间绝缘层120的堆叠结构的第一单元区域绝缘层192。
参照图10H，根据实施例，形成穿过牺牲绝缘层118和层间绝缘层120的堆叠结构的沟道结构CH。
首先，根据实施例，通过部分地去除牺牲绝缘层118和层间绝缘层120形成图2B中示出的上分隔区域SS。通过使用掩模层对区域进行暴露、从最上部去除预定数目的牺牲绝缘层118和层间绝缘层120并且沉积绝缘材料，来形成上分隔区域SS。
根据实施例，通过使用掩模层各向异性地蚀刻牺牲绝缘层118和层间绝缘层120并且通过形成孔形状的沟道孔并对孔进行填充来形成沟道结构CH。当使用等离子体干蚀刻工艺来形成沟道孔时，由于在沟道孔中产生的离子，导致在沟道孔的上部与下部之间可能发生电位差。然而，因为第二水平导电层104和第二衬底101通过接地布线结构GI连接到第一衬底201，所以正离子可以流到第一衬底201，负离子可以从晶片的边缘通过掩模层流到第一衬底201，从而防止了可能由电位差引起的电弧缺陷。
根据实施例，由于堆叠结构的高度，沟道结构CH的侧壁可能不垂直于第二衬底101的上表面。沟道结构CH凹陷到第二衬底101的一部分中。之后，在沟道结构CH中顺序地形成栅极电介质层145的至少一部分、沟道层140、沟道填充绝缘层147和沟道焊盘149。
根据实施例，栅极电介质层145使用ALD或CVD工艺来形成，并且具有均匀的厚度。在此工艺中，形成全部或一部分栅极电介质层145，并且在此工艺中形成沿着沟道结构CH垂直于第二衬底101延伸的部分。在沟道结构CH中的栅极电介质层145上形成沟道层140。沟道填充绝缘层147由绝缘材料形成并且填充沟道结构CH。然而，在示例性实施例中，沟道层140之间的区域可以填充有导电材料而不是沟道填充绝缘层147。沟道焊盘149由诸如多晶硅的导电材料形成。
参照图10I，根据实施例，在与图1中示出的第一分隔区域MS1和第二分隔区域MS2对应的区域中形成穿过牺牲绝缘层118和层间绝缘层120的堆叠结构的开口，并且通过经开口部分地去除牺牲绝缘层118来形成隧穿部分LT。
首先，根据实施例，开口穿过牺牲绝缘层118和层间绝缘层120的堆叠结构以及第二水平导电层104。之后，在开口中形成牺牲间隔物层的同时，通过回蚀工艺暴露第二水平牺牲层112。在第一区域A中从暴露的区域选择性地去除第二水平牺牲层112，并且去除设置在第二水平牺牲层112上方的第一水平牺牲层111和设置在第二水平牺牲层112下方的第三水平牺牲层113。
根据实施例，可以通过例如湿蚀刻工艺来去除第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113。在去除第二水平牺牲层112的工艺中，可以通过覆盖第二水平牺牲层112的端部的侧表面的支撑绝缘层106来防止蚀刻剂流入到第二水平导电层104中，并且第二水平导电层104由支撑绝缘层106支撑。在去除第一水平牺牲层111和第三水平牺牲层113的工艺中，栅极电介质层145的在去除了第二水平牺牲层112的地方被暴露的部分也被去除。通过在已经去除了第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113的区域中沉积导电材料来形成第一水平导电层102，并且从开口去除牺牲间隔物层。通过此工艺，在第一区域A中形成第一水平导电层102，并且绝缘区域IR保留在第二区域B中。
之后，根据实施例，从图2A中示出的贯穿布线区域TR的外侧去除牺牲绝缘层118。牺牲绝缘层118保留在贯穿布线区域TR中，并且与层间绝缘层120一起形成贯穿布线区域TR的绝缘区域。可以使用湿蚀刻工艺相对于层间绝缘层120选择性地去除牺牲绝缘层118。因此，在层间绝缘层120之间形成多个隧穿部分LT。
根据实施例，其中形成有贯穿布线区域TR的区域与开口间隔开，使得蚀刻剂不到达该区域并且牺牲绝缘层118保留在该区域中。因此，贯穿布线区域TR在相邻的第一分隔区域MS1与第二分隔区域MS2之间形成在第一分隔区域MS1和第二分隔区域MS2的中心。
参照图10J，根据实施例，通过将导电材料填充到已经部分地去除牺牲绝缘层118的隧穿部分LT中来形成栅电极130。
根据实施例，形成栅电极130的导电材料填充隧穿部分LT。栅电极130的侧表面与贯穿布线区域TR的牺牲绝缘层118的侧表面接触。导电材料可以包括金属、多晶硅或金属硅化物。在形成栅电极130之后，通过额外的工艺去除沉积在开口中的导电材料，并且用绝缘材料填充被去除的区域，由此形成图2B中示出的分隔绝缘层110。
参照图10K，根据实施例，形成穿过第一单元区域绝缘层192的栅极接触162、衬底接触164以及第一贯穿通路165和第二贯穿通路167。
根据实施例，栅极接触162在第二区域B中连接到栅电极130，衬底接触164在第二区域B的端部处连接到第二衬底101。第一贯穿通路165在贯穿布线区域TR中连接到外围电路区域PERI的第一布线结构LI，并且第二贯穿通路167在第三区域C中连接到外围电路区域PERI的第一布线结构LI。
根据实施例，栅极接触162、衬底接触164以及第一贯穿通路165和第二贯穿通路167具有不同的深度。通过使用蚀刻停止层形成接触孔并且用导电材料填充接触孔来同时形成栅极接触162、衬底接触164以及第一贯穿通路165和第二贯穿通路167。或者，在示例性实施例中，在不同的工艺中形成栅极接触162、衬底接触164以及第一贯穿通路165和第二贯穿通路167的一部分。
之后，返回参照图2A，根据实施例，形成第二单元区域绝缘层194、上保护层195和上布线结构UI。
根据实施例，通过以下步骤形成上布线结构UI的上接触插塞170：部分地形成单元区域绝缘层190，通过蚀刻部分地去除单元区域绝缘层190，并且用导电材料填充被去除的区域。通过例如沉积导电材料并且对导电材料进行图案化来形成上布线线路180。
因此，可以制造根据图1至图3B中的实施例的半导体装置100。
图11A至图11C示出了根据示例性实施例的制造半导体装置的方法，示出了图4A中示出的区域。
参照图11A，根据实施例，执行与参照图10A至图10C描述的工艺相同的工艺。之后，在已经去除了第一水平牺牲层111和第二水平牺牲层112的开口OP上形成第三水平牺牲层113和第二水平导电层104。
根据实施例，第三水平牺牲层113覆盖第二水平牺牲层112的上表面，在开口OP中与第二衬底101接触，并且覆盖第二衬底101的暴露的上表面。通过形成第三水平牺牲层113，形成了包括第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113的绝缘区域IRa。绝缘区域IRa具有第一区域和第二区域，在第一区域中堆叠有第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113，在第二区域中第三水平牺牲层113被设置为与第二衬底101接触。第三水平牺牲层113在第一水平牺牲层111和第二水平牺牲层112的端部处具有台阶形状，第一水平牺牲层111和第二水平牺牲层112的端部是第一区域与第二区域之间的边界。
根据实施例，在第三水平牺牲层113上形成第二水平导电层104。第二水平导电层104沿着第三水平牺牲层113的轮廓具有台阶形状并且具有不平坦的上表面。
参照图11B，根据实施例，在第二水平导电层104的一部分上形成平坦化绝缘层108。
根据实施例，通过在第二水平导电层104上沉积绝缘材料并且执行平坦化工艺来形成平坦化绝缘层108。平坦化绝缘层108填充由第二水平导电层104中的台阶部分形成的凹入区域。平坦化绝缘层108的上表面与第二水平导电层104的上表面基本上共面。
在根据实施例的工艺中，将第二衬底101、第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113以及第二水平导电层104的堆叠结构图案化，并且部分地形成衬底绝缘层105和第一单元区域绝缘层192。
参照图11C，根据实施例，通过形成上通路150，形成了接地布线结构GI。
根据实施例，通过以下步骤形成上通路150：通过部分地去除平坦化绝缘层108、第二水平导电层104、绝缘区域IRa、第二衬底101、第二外围区域绝缘层294和下保护层295形成通孔，并且在通孔中顺序地沉积阻挡层152和通路导电层154。在图11C中示出的示例性实施例中，通孔穿过绝缘区域IRa的其中设置有第三水平牺牲层113的第二区域，但是实施例不限于此。在示例性实施例中，通孔穿过其中堆叠有第一水平牺牲层111、第二水平牺牲层112和第三水平牺牲层113的第一区域。
之后，执行参照图10G至图10K描述的工艺，从而制造根据在图4A和图4B中示出的实施例的半导体装置100a。
根据前述示例性实施例，通过优化设置在第二衬底上的绝缘区域和水平导电层以及穿过绝缘区域和水平导电层的上通路的结构，可以提供具有提高的可靠性的半导体装置。
尽管上面已经示出并描述了示例性实施例，但是对于本领域技术人员而言将明显的是，在不脱离由所附权利要求限定的本公开的实施例的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
外围电路区域，所述外围电路区域包括第一衬底、设置在所述第一衬底上的电路器件以及电连接到所述电路器件的第一布线结构；
存储单元区域，所述存储单元区域包括：第二衬底，所述第二衬底设置在所述第一衬底上方并且具有第一区域和第二区域；栅电极，所述栅电极沿与所述第二衬底的上表面垂直的第一方向堆叠并且彼此间隔开，并且在与所述第一方向垂直的第二方向上延伸并在所述第二区域中形成阶梯形状；层间绝缘层，所述层间绝缘层与所述栅电极交替地堆叠；沟道结构，所述沟道结构在所述第一方向上延伸，穿过所述栅电极，并且包括沟道层；第一水平导电层，所述第一水平导电层在所述第一区域中设置在所述第二衬底上；绝缘区域，所述绝缘区域在所述第二区域中与所述第一水平导电层并排设置在所述第二衬底上；第二水平导电层，所述第二水平导电层设置在所述第一水平导电层和所述绝缘区域上；以及第二布线结构，所述第二布线结构电连接到所述栅电极和所述沟道结构；以及
第三布线结构，所述第三布线结构将所述第一衬底连接到所述第二衬底，并且包括上通路和下布线结构，所述上通路在所述第一方向上延伸并且穿过所述第二水平导电层、所述绝缘区域和所述第二衬底，所述下布线结构位于所述上通路下方并且连接到所述上通路，其中，所述下布线结构的结构对应于所述第一布线结构的结构。
2.根据权利要求1所述的半导体装置，其中，所述第二水平导电层在所述第一区域和所述第二区域中具有基本上平坦的上表面。
3.根据权利要求1所述的半导体装置，其中，所述绝缘区域包括：
第一水平牺牲层、第二水平牺牲层和第三水平牺牲层，所述第一水平牺牲层、所述第二水平牺牲层和所述第三水平牺牲层在所述第二区域的一部分中顺序地堆叠在所述第二衬底上；以及
支撑绝缘层，所述支撑绝缘层在所述第二区域的另一部分中与所述第一水平牺牲层和所述第二水平牺牲层并排设置。
4.根据权利要求3所述的半导体装置，其中，所述第三水平牺牲层延伸到所述支撑绝缘层上。
5.根据权利要求4所述的半导体装置，其中，所述上通路穿过所述绝缘区域的所述第三水平牺牲层和所述支撑绝缘层。
6.根据权利要求1所述的半导体装置，
其中，所述绝缘区域包括第一水平牺牲层、第二水平牺牲层和第三水平牺牲层，并且
其中，所述第一水平牺牲层、所述第二水平牺牲层和所述第三水平牺牲层在所述第二区域的第一部分中顺序地堆叠在所述第二衬底上，并且所述第三水平牺牲层在所述第二区域的第二部分中设置在所述第二衬底上并与所述第二衬底接触。
7.根据权利要求6所述的半导体装置，其中，由于所述第一水平牺牲层和所述第二水平牺牲层与所述第二衬底之间的高度差，所述第二水平导电层具有台阶式上表面。
8.根据权利要求6所述的半导体装置，其中，所述上通路在所述绝缘区域中穿过所述第三水平牺牲层。
9.根据权利要求1所述的半导体装置，其中，所述上通路的上表面位于与所述第二水平导电层的最上面的上表面的水平高度基本上相同的水平高度处。
10.根据权利要求1所述的半导体装置，其中，所述上通路包括：
阻挡层，所述阻挡层覆盖通孔的内侧表面和底表面；以及
通路导电层，所述通路导电层设置在所述阻挡层上并且填充所述通孔。
11.根据权利要求10所述的半导体装置，其中，所述阻挡层与所述第二水平导电层的侧表面和所述绝缘区域的侧表面接触。
12.根据权利要求1所述的半导体装置，其中，所述上通路与所述第二水平导电层一体化并且从所述第二水平导电层延伸。
13.一种半导体装置，所述半导体装置包括：
第一衬底；
电路器件，所述电路器件设置在所述第一衬底上；
第一布线结构，所述第一布线结构电连接到所述电路器件；
第二衬底，所述第二衬底设置在所述第一布线结构上方；
栅电极，所述栅电极沿与所述第二衬底的上表面垂直的方向堆叠在所述第二衬底上，并且彼此间隔开；
水平导电层，所述水平导电层在所述第二衬底上设置在所述栅电极下方；
沟道结构，所述沟道结构垂直于所述第二衬底延伸并且穿过所述栅电极，其中，每个沟道结构包括沟道层；以及
第二布线结构，所述第二布线结构将所述第一衬底连接到所述第二衬底并且包括上通路，所述上通路朝向所述第一衬底延伸并且穿过所述水平导电层和所述第二衬底，
其中，所述上通路通过其侧表面连接到所述水平导电层和所述第二衬底。
14.根据权利要求13所述的半导体装置，其中，所述第二布线结构还包括位于所述上通路下方并且连接到所述上通路的下布线结构，其中，所述第二布线结构具有与所述第一布线结构对应的结构。
15.根据权利要求13所述的半导体装置，其中，所述上通路延伸到所述第一衬底上并且直接连接到所述第一衬底。
16.根据权利要求13所述的半导体装置，其中，所述水平导电层具有基本上平坦的上表面和基本上平坦的下表面。
17.一种半导体装置，所述半导体装置包括：
外围电路区域，所述外围电路区域包括第一衬底、设置在所述第一衬底上的电路器件和电连接到所述电路器件的第一布线结构；
存储单元区域，所述存储单元区域包括：第二衬底，所述第二衬底设置在所述第一衬底上方；栅电极，所述栅电极沿与所述第二衬底的上表面垂直的方向堆叠在所述第二衬底上，并且彼此间隔开；沟道结构，所述沟道结构垂直于所述第二衬底延伸，穿过所述栅电极，并且包括沟道层；第一水平导电层和第二水平导电层，所述第一水平导电层和所述第二水平导电层顺序地堆叠在所述第二衬底的第一区域上；绝缘区域，所述绝缘区域在所述第二衬底的第二区域上设置在所述第二水平导电层下方，并且包括多个水平牺牲层；以及第二布线结构，所述第二布线结构电连接到所述栅电极和所述沟道结构；以及
第三布线结构，所述第三布线结构将所述第一衬底连接到所述第二衬底并且包括上通路，所述上通路在所述第二衬底的所述第二区域中朝向所述第一衬底延伸并穿过所述第二水平导电层、所述绝缘区域和所述第二衬底。
18.根据权利要求17所述的半导体装置，
其中，所述存储单元区域还包括在一个方向上延伸并且穿过所述栅电极的分隔区域，
其中，所述绝缘区域还包括与所述多个水平牺牲层并排设置的支撑绝缘层，并且
其中，所述支撑绝缘层设置在所述第一区域与所述第二区域之间的区域中并且设置在包围所述分隔区域的区域中。
19.根据权利要求17所述的半导体装置，其中，所述上通路将所述第二水平导电层、所述第二衬底和所述第一衬底彼此电连接。
20.根据权利要求17所述的半导体装置，所述半导体装置还包括：
贯穿通路，所述贯穿通路穿过所述栅电极的被替换为牺牲绝缘层的部分和设置在所述栅电极下方的外围区域绝缘层，并且将所述第一布线结构电连接到所述第二布线结构，
其中，所述贯穿通路包括下贯穿通路和上贯穿通路，所述下贯穿通路位于与所述上通路的水平高度对应的水平高度处并且包括与所述上通路的材料相同的材料，所述上贯穿通路设置在所述下贯穿通路上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627612B2 (en) * 2014-02-27 2017-04-18 International Business Machines Corporation Metal nitride keyhole or spacer phase change memory cell structures
KR20170028731A (ko) 2015-09-04 2017-03-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
US10396090B2 (en) 2016-05-23 2019-08-27 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US9876031B1 (en) * 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
US10566339B2 (en) 2017-02-28 2020-02-18 Toshiba Memory Coporation Semiconductor memory device and method for manufacturing same
KR20180122847A (ko) 2017-05-04 2018-11-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10381373B2 (en) 2017-06-16 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof
US11177271B2 (en) * 2017-09-14 2021-11-16 Micron Technology, Inc. Device, a method used in forming a circuit structure, a method used in forming an array of elevationally-extending transistors and a circuit structure adjacent thereto
KR102521282B1 (ko) 2017-10-12 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2019114698A (ja) 2017-12-25 2019-07-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102566771B1 (ko) * 2018-01-31 2023-08-14 삼성전자주식회사 3차원 반도체 소자
US10957648B2 (en) * 2018-07-20 2021-03-23 Sandisk Technologies Llc Three-dimensional memory device containing contact via structure extending through source contact layer and dielectric spacer assembly
US11094704B2 (en) * 2019-10-31 2021-08-17 Sandisk Technologies Llc Method of forming a three-dimensional memory device and a driver circuit on opposite sides of a substrate

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