CN113380805B - 集成电路、dram电路及用于形成其的方法 - Google Patents

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Abstract

本申请涉及集成电路、dram电路及用于形成其的方法。一种用于形成集成电路的方法包括形成具有导电通孔的导电线结构，导电通孔横向地处于紧邻的导电线结构之间且沿着导电线结构纵向间隔开。第一绝缘材料横向地形成于紧邻的导电通孔之间。第二绝缘材料直接形成于第一绝缘材料上方且直接形成于导电通孔上方。第二绝缘材料包括硅、碳、氮及氢。第三材料直接形成于第二绝缘材料上方。第三材料与第二绝缘材料包括相对彼此不同的组成。直接从第二绝缘材料上方去除第三材料且此后第二绝缘材料的厚度被减小。第四绝缘材料直接形成于厚度减小的第二绝缘材料上方。多个电子组件形成于第四绝缘材料上方，且通过第四绝缘材料及第二绝缘材料个别地直接电耦合到个别导电通孔。

Description

集成电路、DRAM电路及用于形成其的方法
技术领域
本文中所公开的实施例涉及集成电路、DRAM电路、用于形成集成电路的方法及用于形成存储器电路的方法。
背景技术
存储器是一种类型的集成电路且在计算机系统中用于存储数据。存储器可制造于个别存储器单元的一或多个阵列中。可使用数字线(其也可称作位线、数据线或感测线)及存取线(其也可称作字线)对存储器单元进行写入或从存储器单元进行读取。数字线可使存储器单元沿着阵列的列以导电方式互连，且存取线可使存储器单元沿着阵列的行以导电方式互连。可通过数字线及存取线的组合对每个存储器单元进行唯一地寻址。
存储器单元可为易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。通常将非易失性存储器指定为具有至少约10年保留时间的存储器。易失性存储器会耗散，且因此被刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保留时间。无论如何，存储器单元经配置以在至少两个不同的可选择状态下保留或存储存储内容。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个电平或信息状态。
电容器是可用于存储器单元中的一种类型的电子组件。电容器具有由电绝缘材料分离的两个电导体。作为电场的能量可以静电方式存储在此类材料内。取决于绝缘体材料的组成，所述存储的场将是易失性的或非易失性的。例如，仅包含SiO2的电容器绝缘体材料将是易失性的。一种类型的非易失性电容器是铁电电容器，所述铁电电容器具有作为绝缘材料的至少部分的铁电材料。铁电材料的特征在于具有两个稳定极化状态，且由此可包括电容器及/或存储器单元的可编程材料。铁电材料的极化状态可通过施加合适的编程电压来改变，且在去除编程电压之后保持(至少持续一定时间)。每个极化状态具有彼此不同的电荷存储电容，且所述电荷存储电容理想地可用于写入(即，存储)及读取存储器状态，而不逆转极化状态直到期望进行此逆转为止。不太期望地，在具有铁电电容器的某一存储器中，读取存储器状态的行为可逆转极化。因此，在确定极化状态后，进行对存储器单元的重写以紧接在其确定之后将存储器单元置于预读取状态中。无论如何，由于形成电容器的部分的铁电材料的双稳态特性，并入有铁电电容器的存储器单元理想地是非易失性的。其它可编程材料可用作电容器绝缘体以使电容器为非易失性的。
当然，电容器及晶体管可在除存储器电路之外的集成电路中使用。无论如何，导电通孔是用于将上部电容器及下部电容器、晶体管及其它集成电路组件电连接在一起的竖向延伸的(例如，竖直)导体。此类导电通孔可在阵列中经图案化。
发明内容
本公开的一个实施例提供一种用于形成集成电路的方法，其包括：形成具有导电通孔的导电线结构，所述导电通孔横向地处于紧邻的所述导电线结构之间且沿着所述导电线结构纵向间隔开；形成横向地处于紧邻的所述导电通孔之间的第一绝缘材料；形成直接在所述第一绝缘材料上方且直接在所述导电通孔上方的第二绝缘材料；所述第二绝缘材料包括硅、碳、氮及氢；形成直接在所述第二绝缘材料上方的第三材料，所述第三材料与所述第二绝缘材料包括相对彼此不同的组成；直接从所述第二绝缘材料上方去除所述第三材料且此后减小所述第二绝缘材料的厚度；直接在厚度减小的所述第二绝缘材料上方形成第四绝缘材料；及在所述第四绝缘材料上方形成通过所述第四绝缘材料及所述第二绝缘材料个别地直接电耦合到个别所述导电通孔的多个电子组件。
本公开的另一实施例提供一种用于形成存储器电路的方法，其包括：形成晶体管，所述晶体管个别地包括：一对源极/漏极区；沟道区，其在所述对源极/漏极区之间；及导电栅极，其以操作方式接近所述沟道区；形成个别地直接电耦合到多个所述晶体管的所述源极/漏极区中的一个的数字线结构；形成横向处于所述数字线结构之间且沿着所述数字线结构纵向间隔开的导电通孔，个别所述导电通孔直接电耦合到所述多个晶体管的其它源极/漏极区中的一个，所述导电通孔包括具有重布层的最上导电材料，所述最上导电材料在所述数字线结构上方；形成横向地处于紧邻的所述导电通孔的所述最上导电材料之间的第一绝缘材料；形成直接在所述第一绝缘材料上方且直接在所述导电通孔的所述最上导电材料上方的第二绝缘材料；所述第二绝缘材料包括硅、碳、氮及氢；形成直接在所述第二绝缘材料上方的第三材料，所述第三材料与所述第二绝缘材料包括相对彼此不同的组成；对所述第二绝缘材料进行退火以使其中的氢朝下移动穿过所述导电通孔并进入所述多个晶体管的所述其它源极/漏极区，所述第三材料限制氢在所述退火期间从所述第二绝缘材料朝上移动；及在所述退火之后，形成通过所述第二绝缘材料个别地直接电耦合到个别所述导电通孔的多个存储元件。
本公开的又一实施例提供一种集成电路，其包括：导电线结构，其具有横向地处于紧邻的所述导电线结构之间且沿着所述导电线结构纵向间隔开的导电通孔，所述导电通孔包括在所述导电线结构上方的最上导电材料；第一绝缘材料，其横向地处于紧邻的所述导电通孔之间；第二绝缘材料，其直接在所述第一绝缘材料上方且直接在所述导电通孔的所述最上导电材料上方；所述第二绝缘材料包括硅、碳、氮及氢；隔绝材料，其直接在所述第二绝缘材料上方，所述隔绝材料与所述第二绝缘材料包括相对彼此不同的组成；及多个电子组件，其在所述隔绝材料上方，且通过所述隔绝材料及所述第二绝缘材料个别地直接电耦合到个别所述导电通孔。
本公开的再一实施例提供一种DRAM电路，其包括：衬底，其包括晶体管，所述晶体管个别地包括：一对源极/漏极区；沟道区，其在所述对源极/漏极区之间；及导电栅极，其以操作方式接近所述沟道区；数字线结构，其个别地直接电耦合到多个所述晶体管的所述对源极/漏极区中的一个；导电通孔，其个别地直接电耦合到所述多个晶体管的其它源极/漏极区中的一个；第一绝缘材料，其横向地处于紧邻的所述导电通孔之间；第二绝缘材料，其直接在所述第一绝缘材料上方且直接在所述导电通孔的所述最上导电材料上方；所述第二绝缘材料包括硅、碳、氮及氢；隔绝材料，其直接在所述第二绝缘材料上方，所述隔绝材料与所述第二绝缘材料包括相对彼此不同的组成；多个电子组件，其在所述隔绝材料上方，且通过所述隔绝材料及所述第二绝缘材料个别地直接电耦合到个别所述导电通孔；及所述其它源极/漏极区的最上部分，其包括氢。
附图说明
图1到10为根据本发明的一些实施例的处理中DRAM构造的一部分的图解横截面图。
图11到34为根据本发明的一些实施例的图1到10的处理中构造的图解依序截面图。
具体实施方式
本发明的实施例涵盖用于形成集成电路的方法，所述集成电路例如存储器电路。参考图1到34描述形成DRAM电路的方法的实例实施例。参考图1到10，示出实例衬底构造8，其包括已相对于基底衬底11制造的阵列或阵列区域10。衬底11可包括导电/导体/传导、半导电/半导体/半传导，及隔绝/绝缘体/绝缘(即，在本文中电气地)材料中的任一个。各种材料在基底衬底11上方。材料可在图1到10所描绘材料的旁边、竖向内侧或竖向外侧。例如，集成电路的其它部分制造或完全制造的组件可设置于基底衬底11上方、周围或内的某处。也可制造用于操作存储器阵列内的组件的控制及/或其它外围电路，且所述电路可或可不完全或部分地在存储器阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造及操作多个子阵列。如此文件中所使用，“子阵列”也可被视为阵列。
基底衬底11包括半导电材料12(例如，适当地且不同地掺杂的单晶及/或多晶硅、Ge、SiGe、GaAs，及/或其它现有或未来研发的半导电材料)、沟槽隔离区14(例如，氮化硅及/或二氧化硅)，以及包括合适地且不同地掺杂的半导电材料12的有源区域区16。在一个实施例中，构造8将包括占据轮廓75内的空间的存储器单元(在图9中仅示出两个轮廓75且在图4中仅示出四个轮廓75，以出于在这些图中清楚起见)，例如DRAM存储器单元，其个别地包括场效应晶体管装置25(图3及9)及存储元件(下文描述)。然而，与是否包含存储器单元无关，本发明的实施例涵盖制造其它存储器单元及集成电路的其它构造。
实例晶体管装置25个别地包括一对源极/漏极区、在所述对源极/漏极区之间的沟道区、以操作方式接近沟道区的导电栅极，及在导电栅极与沟道区之间的栅极绝缘体。装置25被示出为凹陷的存取装置，其中实例构造8示出以此类装置的个别对分组的此类凹陷的存取装置。个别凹陷的存取装置25包含埋式存取线构造18，例如，所述埋式存取线构造在半导电材料12中的沟槽19内。构造18包括充当个别装置25的导电栅极的导电栅极材料22(例如，导电掺杂的半导体材料及/或金属材料，包含例如元素W、Ru及/或Mo)。栅极绝缘体20(例如，二氧化硅及/或氮化硅)在导电栅极材料22与半导电材料12之间沿着个别沟槽19的侧壁21及基底23。绝缘体材料37(例如，二氧化硅及/或氮化硅)在材料20及22上方的沟槽19内。个别装置25包括在个别沟槽19的相对侧上的在半导电材料12的上部部分中的一对源极/漏极区24、26(例如，区24、26从埋式存取线构造18横向地向外且高于所述埋式存取线构造)。源极/漏极区24、26中的每一个的至少一部分中具有导电性增大的掺杂剂，所述掺杂剂是在相应源极/漏极区24、26内具有最大浓度的此类导电性增大的掺杂剂，例如以使得此部分是导电的(例如，具有至少1019原子/cm3的最大掺杂剂浓度)。因此，所有的或仅一部分的每个源极/漏极区24、26可具有此类最大浓度的导电性增大的掺杂剂。源极/漏极区24及/或26可包含其它掺杂区(未示出)，例如卤素区、LDD区等。
在个别所述对凹陷的存取装置25中的所述对源极/漏极区的源极/漏极区中的一个(例如，区26)横向地在导电栅极材料22之间且由所述对装置25共享。所述对源极/漏极区的其它源极/漏极区(例如，区24)并不由所述对装置25共享。因此，在实例实施例中，每个有源区域区16包括两个装置25(例如，一对装置25)，其中每个装置共享中心源极/漏极区26。
实例沟道区27(图1、3及8到10)在半导电材料12中沿着沟槽侧壁21(图8到10)在源极/漏极区24、26的对下方且围绕沟槽基底23。沟道区27可为未掺杂的或可合适地掺杂有导电性增大的掺杂剂，所述导电性增大的掺杂剂很可能是与源极/漏极区24、26中相反的导电性类型的掺杂剂，且例如在沟道中具有不超过1x 1017原子/cm3的最大浓度。当合适的电压被施加到存取线构造18的栅极材料22时，导电沟道在沟道区27内接近栅极绝缘体20形成(例如，沿着沟道电流流动管线/路径29[图9])，使得电流能够在个别有源区域区16内在存取线构造18下在一对源极/漏极区24与26之间流动。以图解方式示出了半导电材料12中的点刻法以指示主要导电性修改的掺杂剂浓度(无论类型如何)，其中较稠密点刻法指示较大掺杂剂浓度且较轻点刻法指示较低掺杂剂浓度。导电性修改的掺杂剂可在且将很可能在如所示的材料12的其它部分中。为方便起见，在材料12中仅示出两个不同的点刻法密度，且可使用额外的掺杂剂浓度，且在任何区中不需要恒定掺杂剂浓度。
在一个实施例中，数字线结构30已形成且个别地直接电耦合到多个个别对装置25的一个共享的源极/漏极区26。数字线结构30包括导电材料42。竖向延伸的导电通孔34沿着数字线结构30纵向地间隔开且从导电材料42向下延伸。导电通孔34将数字线结构30个别地直接电耦合到个别对装置25的个别共享源极/漏极区26。掺杂或未掺杂的半导体材料46在纵向紧邻的导电通孔34之间。下部隔绝材料48(例如，二氧化硅、氮化硅、二氧化铝、氧化铪等中的一或多个；例如，50到200埃的厚度)在半导体材料46下方在纵向紧邻的导电通孔34之间。作为替代实例，材料46可包括隔绝材料或金属材料或被除去，其中导电材料42向内延伸到下部隔绝材料48(未示出)。实例数字线结构30包括绝缘体材料盖50(例如，氮化硅)。
一对存储元件(例如，电荷存储装置，例如图1、9及10中示出为虚线但尚未制造的电容器85)将个别地直接电耦合到个别对装置25中的其它源极/漏极区24中的一个(例如，通过如下文所描述的导电通孔36)。
第一层绝缘体材料32(例如，氮化硅)、第二层绝缘体材料40(例如，二氧化硅)及第三层绝缘体材料49(例如，氮化硅)在材料34、42及50旁边且包括数字线结构30的部分。
隔绝材料44(例如，二氧化硅及/或氮化硅)已形成于数字线结构30之间，且接着被图案化以形成穿过其中到个别非共享源极/漏极区24的接触开口41。导电材料35已随后形成于开口41中，且在一个实施例中已被如所示地回蚀以形成导电通孔36，所述导电通孔横向地处于数字线结构30之间且沿着所述数字线结构纵向间隔开，且个别地直接电耦合到个别对晶体管中的其它源极/漏极区24中的一个。实例导电通孔36包括在数字线结构30上方的最上导电材料51(例如，在元素钨下的元素钛)。最上导电材料51可包括通常可被视为重布层(RDL)或RDL材料的材料。
参考图11到15，第一绝缘材料31(例如，氧化物及/或氮化物)已横向地形成于紧邻的导电通孔36的最上导电材料51之间。在一个实施例中，第一绝缘材料31可经沉积以过量填充导电通孔36的最上导电材料51当中的朝上敞开的体积，接着至少将绝缘材料31平坦化回到导电通孔36的顶部表面47。在一个实施例中且如所示，第一绝缘材料31及导电通孔36分别具有顶部表面43、47，所述两顶部表面个别地成平面且共同地共面。
参考图16到19，第二绝缘材料33已直接形成于第一绝缘材料31上方(例如，直接抵靠)，且直接形成于导电通孔36的最上导电材料51上方(例如，直接抵靠)(例如，通过使用三甲基硅烷及氨作为前驱体的等离子体增强化学气相沉积)。第二绝缘材料33的实例厚度范围为20纳米到100纳米。无论如何，第二绝缘材料33包括硅、碳、氮及氢(例如，原子形式的氢)。以点刻法指示了实例氢，其中较大密度的点刻法指示较大氢含量且较低密度的点刻法指示较低氢含量。氢可在整个第二绝缘材料33中均匀地分布或可在整个第二绝缘材料33中不均匀地分布。作为实例，氢可以约0.5原子％到约20原子％的含量存在，且碳可以约0.5原子％到约20原子％的含量存在。在一个实施例中，氧(例如，原子)以例如约0.1原子％到约5原子％的含量存在。在一个实施例中，第二绝缘材料33由硅、碳、氮及氢组成或主要由硅、碳、氮及氢组成。在一个实施例中，第二绝缘材料33为包含氢的碳氮化硅。第一绝缘材料31与第二绝缘材料33可具有相对彼此相同的组成或可具有相对彼此不同的组成。在一个实施例中，第一绝缘材料31包括氮化硅(例如，通过原子层沉积或使用硅烷及氨作为沉积前驱体的等离子体增强化学气相沉积经沉积)。在一个实施例中，第一绝缘材料31包括隔绝氧化物(例如，二氧化硅、氧化铪、氧化铝等)。在一个实施例中，第二绝缘材料33直接抵靠导电通孔36的顶部表面47。
第三材料38已直接形成于第二绝缘材料33上方(例如，直接抵靠)，其中第三材料与第二绝缘材料包括相对彼此不同的组成。在一个实施例中，第三材料38为绝缘材料(例如，氧化物及/或氮化物，特定实例为通过原子层沉积或使用硅烷及氨作为沉积前驱体的等离子体增强化学气相沉积所沉积的氮化硅)。第三材料38可具有与第一绝缘材料31相同的组成或可具有与其不同的组成。第三材料38的实例厚度范围为7纳米到100纳米。
参考图20到23且在一个实施例中，第二绝缘材料33(例如，图16到19中的构造8的整体)已经退火以使其中的氢朝下移动穿过导电通孔36并进入多个晶体管25的其它源极/漏极区24。此退火也可使氢移动到源极/漏极区26(未示出)中。第三材料38在此退火期间限制氢从第二绝缘材料33朝上移动。实例退火条件包含持续10秒到24小时处于100℃到800℃。第二绝缘材料33(未示出)中的所有氢可从其朝下移动，或替代地且较可能地，一些氢将保持在所述第二绝缘材料中(如所示)。
参考图24到27且在一个实施例中，在退火之后，已直接从第二绝缘材料33上方去除第三材料38(未示出)，且此后第二绝缘材料33的厚度已减小(例如，减小到从10到19纳米)。
参考图28到31且在一个实施例中，第四绝缘材料45(例如，氧化物及/或氮化物，且在一些实施例中被称为隔绝材料45；特定实例为通过原子层沉积或使用硅烷及氨作为沉积前驱体的等离子体增强化学气相沉积所沉积的氮化硅)已直接形成于厚度减小的第二绝缘材料33上方(例如，直接抵靠)。第四绝缘材料45的实例厚度范围为5到10纳米。第一绝缘材料31与第四绝缘材料45可具有相对彼此相同的组成或可具有相对彼此不同的组成。在一个实施例中，第一、第三及第四绝缘材料的组成相对彼此相同。在一个实施例中，第四绝缘材料为氮化硅(例如，通过原子层沉积或使用硅烷及氨作为沉积前驱体的等离子体增强化学气相沉积经沉积)。在一个实施例中，第四绝缘材料45在电路的成品构造中薄于第二绝缘材料33。
参考图32到34，已形成通过第二绝缘材料33且通过第四绝缘材料45(如果存在)个别地直接电耦合到个别导电通孔36的多个存储元件(例如，电容器85)。作为实例，导电通孔或下部电容器板的部分可延伸穿过材料45及33中的竖直开口(未示出)到下方的材料51。
如本文中关于其它实施例示出及/或描述的任何其它属性或方面可用于参考上文实施例示出及描述的实施例中。
本发明的实施例涵盖用于形成任何现有或未来研发的集成电路的方法，所述集成电路不仅为存储器电路。此方法包括形成具有导电通孔(例如，36)的导电线结构(例如，30)，所述导电通孔横向地处于紧邻的导电线结构之间且沿着所述导电线结构纵向间隔开。第一绝缘材料(例如，31)横向地处于紧邻的导电通孔之间。第二绝缘材料(例如，33)直接形成于第一绝缘材料上方且直接形成于导电通孔上方。第二绝缘材料包括硅、碳、氮及氢。第三材料(例如，38)直接形成于第二绝缘材料上方。第三材料与第二绝缘材料包括相对彼此不同的组成。直接从第二绝缘材料上方去除第三材料，且此后第二绝缘材料的厚度被减小。第四绝缘材料(例如，45)直接形成于厚度减小的第二绝缘材料上方。多个电子组件(例如，85)形成于第四绝缘材料上方，且通过第四及第二绝缘材料个别地直接电耦合到个别导电通孔。可形成任何现有或未来研发的电子组件。可使用如本文中关于其它实施例示出及/或描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的现有或未来研发的集成电路。然而，此电路可具有如本文中在方法实施例中所描述的属性中的任一个。同样，上文所描述的方法实施例可并入有、形成及/或具有关于装置实施例所描述的属性中的任一个。
在一个实施例中，集成电路包括具有导电通孔(例如，36)的导电线结构(例如，30)，所述导电通孔横向地处于紧邻的导电线结构之间且沿着所述导电线结构纵向间隔开。导电通孔包括在导电线结构上方的最上导电材料(例如，51)。第一绝缘材料(例如，31)横向地处于紧邻的导电通孔之间。第二绝缘材料(例如，33)直接在第一绝缘材料上方且直接在导电通孔的最上导电材料上方。第二绝缘材料包括硅、碳、氮及氢。隔绝材料(例如，45)直接在第二绝缘材料上方。隔绝材料与第二绝缘材料包括相对彼此不同的组成。多个电子组件(例如，85)在隔绝材料上方，且通过隔绝材料及第二绝缘材料个别地直接电耦合到个别导电通孔。可使用如本文中关于其它实施例示出及/或描述的任何其它属性或方面。
在一个实施例中，DRAM电路(例如，10)包括衬底(例如，11)，所述衬底包括晶体管(例如，25)，所述晶体管个别地包括：一对源极/漏极区(例如，24、26)、在所述对源极/漏极区之间的沟道区(例如，27)，及以操作方式接近沟道区的导电栅极(例如，材料22)。数字线结构(例如，30)个别地直接电耦合到多个晶体管的所述对源极/漏极区中的一个(例如，26)。导电通孔(例如，36)个别地直接电耦合到多个晶体管的其它(例如，24)源极/漏极区中的一个。第一绝缘材料(例如，31)横向地处于紧邻的导电通孔之间。第二绝缘材料(例如，33)直接在第一绝缘材料上方且直接在导电通孔的最上导电材料上方。第二绝缘材料包括硅、碳、氮及氢。隔绝材料(例如，45)直接在第二绝缘材料上方。隔绝材料与第二绝缘材料包括相对彼此不同的组成。多个电子组件(例如，85)在隔绝材料上方，且通过隔绝材料及第二绝缘材料个别地直接电耦合到个别导电通孔。其它源极/漏极区的最上部分包括氢。可使用如本文中关于其它实施例示出及/或描述的任何其它属性或方面。
至少在源极/漏极区24及/或26的最上部分中提供氢可改进DRAM中称为行字锤的不利现象且可减少DRAM中的刷新时间。
上文处理或构造可被视为与组件阵列相关，所述组件阵列形成为下伏基底衬底上方或作为下伏基底衬底的部分的此类组件的单个堆叠或单个叠组或在所述单个堆叠或单个叠组内(但所述单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制及/或其它外围电路还可作为成品构造的部分形成于任何位置，且在一些实施例中可在阵列下(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可设置或制造于图中所示或上文所描述的堆叠/叠组上方及/或下方。此外，组件的阵列在不同堆叠/叠组中可相对彼此相同或不同，且不同堆叠/叠组可相对彼此具有相同的厚度或不同厚度。介入结构可设置于竖直紧邻的堆叠/叠组之间(例如，额外电路及/或电介质层)。并且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可基本上同时制造。
上文所论述的组合件及结构可用于集成电路中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及应用专用模块中，且可包含多层、多芯片模块。电子系统可为以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
在本文件中，除非另外指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在…下”、“在…之下”、“向上”及“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的大体方向(即，在10度内)，且可相对于在制造期间处理的衬底，且竖直是大体上与其正交的方向。提及“恰好水平”是指沿着主衬底表面(即，与所述表面不形成度数)且在制造期间处理衬底可相对的方向。此外，如本文中所使用的“竖直”及“水平”是相对彼此的大体上垂直方向，且与三维空间中衬底的定向无关。另外，“竖向延伸”及“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸”、“水平地延伸”、“水平延伸”等参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征及/或区竖直地或在竖直的10°内延伸。
此外，“直接在上方”、“直接在下方”及“直接在……下”要求两个所陈述区/材料/组件相对彼此存在至少一些橫向重叠(即，水平地)。并且，使用前面没有“直接”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“直接”的“下方”及“在……下”仅要求在另一所陈述区/材料/组件下方/下的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向内侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区及结构中的任一个可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多种实例组合物时，所述材料可包括此一或多种组成、主要由此一或多种组合物组成或由此一或多种组合物组成。此外，除非另外陈述，否则可使用任何合适的现有或未来开发的技术形成每个材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入为实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有大体上恒定的厚度或具有可变的厚度。如果具有可变厚度，则除非另外指示，否则厚度是指平均厚度，且此类材料或区将由于厚度可变而具有某一最小厚度及某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可直接抵靠彼此的那些部分在化学上及/或在物理上不同，例如在此类材料或区非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，则在此类材料或区并不均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上及/或在物理上不同。在此文件中，当所陈述材料、区或结构相对彼此存在至少某一物理触碰接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“直接”的“上方”、“上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构导致所陈述材料、区或结构相对彼此无物理触碰接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充分地产生亚原子正及/或负电荷时主要通过所述亚原子正及/或负电荷的移动来进行所述流动，则所述区-材料-组件相对彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有介入的电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
在此文件中使用“行”及“列”是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”及“列”形成。“行”及“列”相对于任何系列的区、组件及/或特征同义地使用，与功能无关。无论如何，行可以是相对彼此直的及/或弯曲及/或平行及/或不平行的，列可同样如此。此外，行及列可相对彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一个的组成可以是金属材料及/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电金属化合物中的任一个或组合。
在本文中，关于蚀刻、去除、沉积及/或形成而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以至少2:1的体积比率进行的此类动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另外指示，否则本文中“或”的使用涵盖任一个及两者。
结论
在一些实施例中，一种用于形成集成电路的方法包括形成具有导电通孔的导电线结构，所述导电通孔横向地处于紧邻的导电线结构之间且沿着所述导电线结构纵向间隔开。第一绝缘材料横向地形成于紧邻的导电通孔之间。第二绝缘材料直接形成于第一绝缘材料上方且直接形成于导电通孔上方。第二绝缘材料包括硅、碳、氮及氢。第三材料直接形成于第二绝缘材料上方。第三材料与第二绝缘材料包括相对彼此不同的组成。直接从第二绝缘材料上方去除第三材料，且此后第二绝缘材料的厚度被减小。第四绝缘材料直接形成于厚度减小的第二绝缘材料上方。多个电子组件形成于第四绝缘材料上方，且通过第四及第二绝缘材料个别地直接电耦合到个别导电通孔。
在一些实施例中，一种用于形成存储器电路的方法包括形成晶体管，晶体管个别地包括一对源极/漏极区、在所述对源极/漏极区之间的沟道区，及以操作方式接近沟道区的导电栅极。形成个别地直接电耦合到多个晶体管的源极/漏极区中的一个的数字线结构。形成横向地处于数字线结构之间且沿着数字线结构纵向间隔开的导电通孔。个别导电通孔直接电耦合到多个晶体管的其它源极/漏极区中的一个。导电通孔包括具有重布层的最上导电材料。最上导电材料在数字线结构上方。第一绝缘材料横向地形成于紧邻的导电通孔的最上导电材料之间。第二绝缘材料直接形成在第一绝缘材料上方且直接形成在导电通孔的最上导电材料上方。第二绝缘材料包括硅、碳、氮及氢。第三材料直接形成于第二绝缘材料上方。第三材料与第二绝缘材料包括相对彼此不同的组成。对第二绝缘材料进行退火以使其中的氢朝下移动穿过导电通孔并进入多个晶体管的其它源极/漏极区。第三材料限制氢在所述退火期间从第二绝缘材料朝上移动。在退火之后，形成通过第二绝缘材料个别地直接电耦合到个别导电通孔的多个存储元件。
在一些实施例中，一种集成电路包括具有导电通孔的导电线结构，所述导电通孔横向地处于紧邻的导电线结构之间且沿着所述导电线结构纵向间隔开。导电通孔包括在导电线结构上方的最上导电材料。第一绝缘材料横向地处于紧邻的导电通孔之间。第二绝缘材料直接在第一绝缘材料上方且直接在导电通孔的最上导电材料上方。第二绝缘材料包括硅、碳、氮及氢。隔绝材料直接在第二绝缘材料上方且包括相对彼此不同的组成。多个电子组件在隔绝材料上方，且通过隔绝材料及第二绝缘材料个别地直接电耦合到个别导电通孔。
在一些实施例中，一种DRAM电路包括衬底，所述衬底包括晶体管，晶体管个别地包括一对源极/漏极区、在所述对源极/漏极区之间的沟道区，及以操作方式接近沟道区的导电栅极。数字线结构个别地直接电耦合到多个晶体管的所述对源极/漏极区中的一个。导电通孔个别地直接电耦合到多个晶体管的其它源极/漏极区中的一个。第一绝缘材料横向地处于紧邻的导电通孔之间。第二绝缘材料直接在第一绝缘材料上方且直接在导电通孔的最上导电材料上方。第二绝缘材料包括硅、碳、氮及氢。隔绝材料直接在第二绝缘材料上方且包括相对彼此不同的组成。多个电子组件在隔绝材料上方，且通过隔绝材料及第二绝缘材料个别地直接电耦合到个别导电通孔。其它源极/漏极区的最上部分包括氢。
根据规定，已经以就结构及方法特征来说更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所示出及描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (36)

1.一种用于形成集成电路的方法，其包括：
形成具有导电通孔的导电线结构，所述导电通孔横向地处于紧邻的所述导电线结构之间且沿着所述导电线结构纵向间隔开；
形成横向地处于紧邻的所述导电通孔之间的第一绝缘材料；
形成直接在所述第一绝缘材料上方且直接在所述导电通孔上方的第二绝缘材料；所述第二绝缘材料包括硅、碳、氮及氢；
形成直接在所述第二绝缘材料上方的第三材料，所述第三材料与所述第二绝缘材料包括相对彼此不同的组成；
直接从所述第二绝缘材料上方去除所述第三材料且此后减小所述第二绝缘材料的厚度；
直接在厚度减小的所述第二绝缘材料上方形成第四绝缘材料；及
在所述第四绝缘材料上方形成通过所述第四绝缘材料及所述第二绝缘材料单独地直接电耦合到个别所述导电通孔的多个电子组件。
2.根据权利要求1所述的方法，其包括在去除所述第三材料之前对所述第二绝缘材料进行退火，以使所述第二绝缘材料中的氢朝下移动到所述导电通孔中，所述第三材料限制氢在所述退火期间从所述第二绝缘材料朝上移动。
3.根据权利要求2所述的方法，其中所述退火使所述氢移动穿过所述导电通孔到所述导电通孔下方。
4.根据权利要求1所述的方法，其中所述第二绝缘材料包括氧。
5.根据权利要求1所述的方法，其中所述第一绝缘材料与所述第二绝缘材料具有相对彼此不同的组成。
6.根据权利要求5所述的方法，其中所述第一绝缘材料包括氮化硅。
7.根据权利要求5所述的方法，其中所述第一绝缘材料包括隔绝氧化物。
8.根据权利要求1所述的方法，其中所述第一绝缘材料与所述第二绝缘材料具有相对彼此相同的组成。
9.根据权利要求1所述的方法，其中所述第二绝缘材料由硅、碳、氮及氢组成或主要由硅、碳、氮及氢组成。
10.根据权利要求1所述的方法，其中所述第二绝缘材料为包含氢的碳氮化硅。
11.根据权利要求1所述的方法，其中所述第一绝缘材料与所述第四绝缘材料的组成相对彼此相同。
12.根据权利要求1所述的方法，其中第一隔绝材料与所述第三材料的组成相对彼此相同。
13.根据权利要求1所述的方法，其中所述第三材料为绝缘材料。
14.根据权利要求13所述的方法，其中所述第一绝缘材料、第三绝缘材料及所述第四绝缘材料的组成相对彼此相同。
15.根据权利要求1所述的方法，其中所述第一绝缘材料与所述第四绝缘材料的组成相对彼此不同。
16.根据权利要求1所述的方法，其中所述第四绝缘材料为氮化硅。
17.根据权利要求1所述的方法，其中所述第一绝缘材料及所述第四绝缘材料为氮化硅且所述第二绝缘材料为包含氢的碳氮化硅。
18.根据权利要求1所述的方法，其中所述第四绝缘材料在成品构造中薄于所述第二绝缘材料。
19.根据权利要求1所述的方法，其中所述第二绝缘材料直接抵靠所述导电通孔的顶部表面。
20.根据权利要求1所述的方法，其中所述第一绝缘材料及所述导电通孔具有单独地成平面且共同地共面的顶部表面。
21.一种用于形成存储器电路的方法，其包括：
形成晶体管，所述晶体管单独地包括：
一对源极/漏极区；
沟道区，其在所述一对源极/漏极区之间；及
导电栅极，其以操作方式接近所述沟道区；
形成单独地直接电耦合到多个所述晶体管的所述源极/漏极区中的一个的数字线结构；
形成横向处于所述数字线结构之间且沿着所述数字线结构纵向间隔开的导电通孔，个别所述导电通孔直接电耦合到所述多个晶体管的其它源极/漏极区中的一个，所述导电通孔包括具有重布层的最上导电材料，所述最上导电材料在所述数字线结构上方；
形成横向地处于紧邻的所述导电通孔的所述最上导电材料之间的第一绝缘材料；
形成直接在所述第一绝缘材料上方且直接在所述导电通孔的所述最上导电材料上方的第二绝缘材料；所述第二绝缘材料包括硅、碳、氮及氢；
形成直接在所述第二绝缘材料上方的第三材料，所述第三材料与所述第二绝缘材料包括相对彼此不同的组成；
对所述第二绝缘材料进行退火以使其中的氢朝下移动穿过所述导电通孔并进入所述多个晶体管的所述其它源极/漏极区，所述第三材料限制氢在所述退火期间从所述第二绝缘材料朝上移动；及
在所述退火之后，形成通过所述第二绝缘材料单独地直接电耦合到个别所述导电通孔的多个存储元件。
22.根据权利要求21所述的方法，其包括：
在所述退火之后，直接从所述第二绝缘材料上方去除所述第三材料且此后减小所述第二绝缘材料的厚度；
直接在厚度减小的所述第二绝缘材料上方形成第四绝缘材料；及
形成通过所述第四绝缘材料及所述第二绝缘材料单独地直接电耦合到所述个别导电通孔的所述多个存储元件。
23.一种集成电路，其包括：
导电线结构，其具有横向地处于紧邻的所述导电线结构之间且沿着所述导电线结构纵向间隔开的导电通孔，所述导电通孔包括在所述导电线结构上方的最上导电材料；
第一绝缘材料，其横向地处于紧邻的所述导电通孔之间；
第二绝缘材料，其直接在所述第一绝缘材料上方且直接在所述导电通孔的所述最上导电材料上方；所述第二绝缘材料包括硅、碳、氮及氢；
隔绝材料，其直接在所述第二绝缘材料上方，所述隔绝材料与所述第二绝缘材料包括相对彼此不同的组成；及
多个电子组件，其在所述隔绝材料上方，且通过所述隔绝材料及所述第二绝缘材料单独地直接电耦合到个别所述导电通孔。
24.根据权利要求23所述的集成电路，其中所述第一绝缘材料与所述第二绝缘材料具有相对彼此不同的组成。
25.根据权利要求24所述的集成电路，其中所述第一绝缘材料包括氮化硅。
26.根据权利要求24所述的集成电路，其中所述第一绝缘材料包括隔绝氧化物。
27.根据权利要求23所述的集成电路，其中所述第一绝缘材料与所述第二绝缘材料具有相对彼此相同的组成。
28.根据权利要求23所述的集成电路，其中所述第二绝缘材料包括氧。
29.根据权利要求23所述的集成电路，其中所述第二绝缘材料为包含氢的碳氮化硅。
30.根据权利要求23所述的集成电路，其中所述第一绝缘材料与所述隔绝材料的组成相对彼此相同。
31.根据权利要求30所述的集成电路，其中所述组成为氮化硅。
32.根据权利要求23所述的集成电路，其中所述第一绝缘材料及所述隔绝材料为氮化硅且所述第二绝缘材料为包含氢的碳氮化硅。
33.根据权利要求23所述的集成电路，其中所述隔绝材料薄于所述第二绝缘材料。
34.根据权利要求23所述的集成电路，其中所述第二绝缘材料直接抵靠所述导电通孔的顶部表面。
35.根据权利要求23所述的集成电路，其中所述第一绝缘材料及所述导电通孔具有单独地成平面且共同地共面的顶部表面。
36.一种DRAM电路，其包括：
衬底，其包括晶体管，所述晶体管单独地包括：
一对源极/漏极区；
沟道区，其在所述一对源极/漏极区之间；及
导电栅极，其以操作方式接近所述沟道区；
数字线结构，其单独地直接电耦合到多个所述晶体管的所述一对源极/漏极区中的一个；
导电通孔，其单独地直接电耦合到所述多个晶体管的其它源极/漏极区中的一个；
第一绝缘材料，其横向地处于紧邻的所述导电通孔之间；
第二绝缘材料，其直接在所述第一绝缘材料上方且直接在所述导电通孔的最上导电材料上方；所述第二绝缘材料包括硅、碳、氮及氢；
隔绝材料，其直接在所述第二绝缘材料上方，所述隔绝材料与所述第二绝缘材料包括相对彼此不同的组成；
多个电子组件，其在所述隔绝材料上方，且通过所述隔绝材料及所述第二绝缘材料单独地直接电耦合到个别所述导电通孔；及
所述其它源极/漏极区的最上部分，其包括氢。
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