CN101271892A - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明可以提高在最下层配线中含有埋入配线的半导体装置的可靠性。在半导体基板1的主面上形成MISFETQn、Qp，并在此主面上形成着绝缘膜10、11。在绝缘膜10、11中形成接触孔12并埋入着插塞13。在埋入了插塞13的绝缘膜11上形成绝缘膜14、15、16，在绝缘膜14、15、16中形成开口部17并埋入着配线20。绝缘膜15是对绝缘膜16进行蚀刻以形成开口部17时的蚀刻终止膜，且含有硅和碳。绝缘膜11的吸湿性高，绝缘膜15的耐湿性低，但在绝缘膜11与绝缘膜15之间插入绝缘膜14，通过将绝缘膜14设为Si(硅)原子的数密度大于绝缘膜11的膜来防止形成弱电性界面。
Description
技术领域
本发明涉及一种半导体装置及其制造技术，特别涉及一种有效地适用于含有埋入配线的半导体装置及其制造方法的技术。
背景技术
在半导体装置的元件之间，例如利用多层配线构造加以连接而构成电路。伴随着半导体装置的微细化，对于配线构造而言，现正在开发埋入式配线构造。埋入式配线构造例如是由下述方式形成的：在如形成于绝缘膜中的配线槽或孔等配线开口部内，利用镶嵌(Damascene)技术(单镶嵌(Single-Damascene)技术和双镶嵌(Dual-Damascene)技术)来埋入配线材料。
在日本专利特开2005-136152号公报(专利文献1)中，揭示了在下述三种绝缘膜的三层构造中形成镶嵌铜配线的技术，所述三种绝缘膜是指由氮化硅膜、氮氧化硅膜、碳化硅膜或者炭氮化硅膜构成的绝缘膜；此绝缘膜上的由有机聚合物系低介电常数绝缘材料构成的绝缘膜；和此绝缘膜上的由氮化硅膜、碳化硅膜或者炭氮化硅膜构成的绝缘膜。
在日本专利特开2005-223021号公报(专利文献2)中，揭示了对形成镶嵌铜配线的SiOC膜的碳组成进行控制的技术。
[专利文献1]
日本专利特开2005-136152号公报
[专利文献2]
日本专利特开2005-223021号公报
发明内容
根据本发明人的研究，了解到下述内容。
在半导体基板的主面上形成如MISFET(Metal Insulation Semiconductor Field EffectTransistor，金属绝缘半导体场效应晶体管)的半导体元件之后，在半导体基板的主面上形成层间绝缘膜。近年来，伴随着半导体装置的微细化，MISFET的栅电极间的间隔变窄，因此，较理想的是使用埋入到栅电极间等的埋入性良好的绝缘膜作为所述层间绝缘膜。
利用等离子体CVD(Chemical Vapor Deposition，化学气相沉积)法形成的绝缘膜，埋入性低，有可能无法完全地填埋狭窄的栅电极间的间隙而会产生空隙，与此相对，如O3-TEOS氧化膜般利用热CVD法形成的绝缘膜、或如SOG(Spin-On Glass，旋涂玻璃)膜般利用涂布法形成的绝缘膜，其埋入到栅电极间的间隙等的埋入性良好。
然而，此种埋入性优良的绝缘膜与利用等离子体CVD法形成的绝缘膜相比，吸湿性变高(容易吸收水分)，因此，水分含量在成膜的阶段容易变高。
因此可知：在埋入性优良但水分含量容易变高的层间绝缘膜中形成接触孔并埋入插塞之后，如果在此层间绝缘膜的上层进一步形成绝缘膜并利用金属镶嵌技术来形成配线，则由于所述层间绝缘膜的水分含量高，因而配线的可靠性有可能会下降。即，根据本发明人的研究可知，当在水分含量容易变多的层间绝缘膜上形成了耐湿性低的绝缘膜时，其界面变为弱电性，即使铜配线中的铜(Cu)不扩散，也容易经由此界面而发生介质击穿。
本发明的目的在于提供一种可以提高半导体装置的可靠性的技术。
本发明的所述及其他目的和新颖特征可以根据本说明书的记述和附图而变得明确。
如果对本申请案所揭示的发明中的代表性发明的概要作简单说明，则如下述。
本发明包含：第1绝缘膜，其形成在半导体基板的形成着半导体元件的主面上，且具有接触孔和埋入到此接触孔内的插塞；从下方开始依次形成在所述第1绝缘膜上的第2、第3及第4绝缘膜；和第1配线，其埋入到形成在所述第2、第3及第4绝缘膜中的配线开口部内；且所述第2绝缘膜是Si原子的数密度大于所述第1绝缘膜的膜。
另外，本发明包含：第1绝缘膜，其形成在半导体基板的形成着半导体元件的主面上，且具有接触孔和埋入到此接触孔内的插塞；从下方开始依次形成在所述第1绝缘膜上的第2、第3及第4绝缘膜；和第1配线，其埋入到形成在所述第2、第3及第4绝缘膜中的配线开口部内；且利用等离子体CVD法来形成所述第2绝缘膜，利用涂布法或者热CVD法来形成所述第1绝缘膜。
另外，本发明中，在半导体基板的形成着半导体元件的主面上形成第1绝缘膜，在所述第1绝缘膜中形成接触孔并将插塞埋入到此接触孔内，在埋入了所述插塞的所述第1绝缘膜上形成Si原子的数密度大于所述第1绝缘膜的第2绝缘膜，在所述第2绝缘膜上依次形成第3和第4绝缘膜。然后，将所述第3绝缘膜作为蚀刻终止层来对所述第4绝缘膜进行蚀刻后，对所述第3和第2绝缘膜进行蚀刻，在所述第2、第3和第4绝缘膜中形成配线开口部，在所述配线开口部内形成第1配线。
另外，本发明中，利用涂布法或者热CVD法，在半导体基板的形成着半导体元件的主面上形成第1绝缘膜，在所述第1绝缘膜中形成接触孔并将插塞埋入到此接触孔内，利用等离子体CVD法，在埋入了所述插塞的所述第1绝缘膜上形成第2绝缘膜，在所述第2绝缘膜上依次形成第3和第4绝缘膜。然后，将所述第3绝缘膜作为蚀刻终止层来对所述第4绝缘膜进行蚀刻后，对所述第3和第2绝缘膜进行蚀刻，在所述第2、第3和第4绝缘膜中形成配线开口部，在所述配线开口部内形成第1配线。
[发明的效果]
如果对利用本申请案所揭示的发明中的代表性发明所获得的效果作简单说明，则如下述。
本发明可以提高半导体装置的可靠性。
附图说明
图1是作为本发明一实施方式的半导体装置的制造步骤中的要部截面图。
图2是接着图1的半导体装置的制造步骤中的要部截面图。
图3是接着图2的半导体装置的制造步骤中的要部截面图。
图4是接着图3的半导体装置的制造步骤中的要部截面图。
图5是接着图4的半导体装置的制造步骤中的要部截面图。
图6是接着图5的半导体装置的制造步骤中的要部截面图。
图7是接着图6的半导体装置的制造步骤中的要部截面图。
图8是接着图7的半导体装置的制造步骤中的要部截面图。
图9是接着图8的半导体装置的制造步骤中的要部截面图。
图10是接着图9的半导体装置的制造步骤中的要部截面图。
图11是接着图10的半导体装置的制造步骤中的要部截面图。
图12是接着图11的半导体装置的制造步骤中的要部截面图。
图13是接着图12的半导体装置的制造步骤中的要部截面图。
图14是接着图13的半导体装置的制造步骤中的要部截面图。
图15是第1比较例的半导体装置的制造步骤中的要部截面图。
图16是第2比较例的半导体装置的制造步骤中的要部截面图。
图17是接着图16的第2比较例的半导体装置的制造步骤中的要部截面图。
图18是接着图17的第2比较例的半导体装置的制造步骤中的要部截面图。
图19是作为本发明的其他实施方式的半导体装置的制造步骤中的要部截面图。
图20是接着图19的半导体装置的制造步骤中的要部截面图。
图21是接着图20的半导体装置的制造步骤中的要部截面图。
图22是接着图21的半导体装置的制造步骤中的要部截面图。
图23是接着图22的半导体装置的制造步骤中的要部截面图。
[符号的说明]
1 半导体基板
2 元件分离区域
3a p型井
3b n型井
4 栅极绝缘膜
5a、5b 栅电极
6a n-型半导体区域
6b p-型半导体区域
7 侧墙
8a n+型半导体区域
8b p+型半导体区域
9 金属硅化物层
10、11、11a 绝缘膜
11b 积层膜
12 接触孔
13、13c、13d 插塞
13a 导电性阻障膜
13b 主导体膜
14、15、16 绝缘膜
17 开口部
18 导电性阻障膜
19 主导体膜
20 配线
21、22、23、24 绝缘膜
30、31 开口部
32 导电性阻障膜
33 主导体膜
34 配线
101 部分
112 接触孔
113 插塞
114 绝缘膜
Qn、Qp MISFET
具体实施方式
为方便起见且有必要时，将以下的实施方式分割成多个部分或者多个实施方式来进行说明，但除了特别说明的情况以外，所述多个部分或者多个实施方式并非彼此无关，而是具有其中一个部分或实施方式是另一个部分或实施方式的一部分或者全部的变形例、详细说明、补充说明等的关系。另外，在以下的实施方式中，当涉及要素的数等(包括个数、数值、量、范围等)时，除了特别说明的情况和理论上明确限定为规定的数的情况等以外，不限定于此规定的数，可以等于或大于规定的数，也可以等于或小于规定的数。当然，在以下的实施方式中，除了特别说明的情况和理论上明确认为是必须的情况等以外，以下实施方式的构成要素(也包括要素步骤等)不一定是必须的。同样，在以下的实施方式中，当涉及构成要素等的形状、位置关系等时，除了特别说明的情况和理论上明确认为并非如此的情况等以外，也包含实质上近似或者类似于此形状等的形状等。此事项对于所述数值和范围来说也相同。
以下，根据附图对本发明的实施方式进行详细说明。再者，在用来说明实施方式的所有图中，对具有相同功能的构件标注相同符号，并省略其重复说明。另外，在以下实施方式中，除了有特别必要时以外，原则上不对相同或者同样的部分进行重复说明。
另外，在实施方式所使用的附图中，即使是截面图，有时也会为了使附图易懂而省略影线。另外，即使是平面图，有时也会为了使附图易懂而标注影线。
(实施方式1)
参照附图，对本实施方式的半导体装置及其制造步骤进行说明。图1～图14是作为本发明的一实施方式的半导体装置、例如具有MISFET(Metal Insulator SemiconductorField Effect Transistor)的半导体装置的制造步骤中的要部截面图。
制造本实施方式的半导体装置时，首先，如图1所示，预备(准备)例如由电阻率为1～10Ωcm程度的p型单晶硅等构成的半导体基板(半导体晶圆)1。接着，在半导体基板1的主面上形成元件分离区域2。元件分离区域2由氧化硅等构成，且可以利用例如STI(Shallow Trench Isolation，浅槽隔离)法或者LOCOS(Local Oxidization of Silicon，硅的局部氧化)法等来形成。
其次，在半导体基板1的形成n通道型MISFET的区域中形成p型井3a，在半导体基板1的形成p通道型MISFET的区域中形成n型井3b。例如可以通过离子注入硼(B)等p型杂质来形成p型井3a，且例如可以通过离子注入磷(P)或者砷(As)等n型杂质来形成n型井3b。
接着，在半导体基板1的主面(即p型井3a和n型井3b的表面)上形成栅极绝缘膜4。栅极绝缘膜4例如由较薄的氧化硅膜等构成，且例如可以利用热氧化法等来形成。
接着，如图2所示，在p型井3a的栅极绝缘膜4上形成栅电极5a，在n型井3b的栅极绝缘膜4上形成栅电极5b。栅电极5a、5b例如由多晶硅膜(掺杂多晶硅膜)等构成。形成栅电极5a、5b时，例如，首先在半导体基板1上形成多晶硅膜。然后，使用光阻膜(未图示)作为遮罩，在所述多晶硅膜的形成n通道型MISFET的区域中离子注入磷(P)或者砷(As)等n型杂质，形成低电阻的n型半导体膜，并使用其他光阻膜(未图示)作为遮罩，在所述多晶硅膜的形成p通道型MISFET的区域中离子注入硼(B)等p型杂质，形成低电阻的p型半导体膜。接着，可以使用光刻法和干式蚀刻法来使所述多晶硅膜图案化，由此形成栅电极5a、5b。
接着，在p型井3a的栅电极5a两侧的区域中离子注入磷(P)等n型杂质，形成低杂质浓度的n-型半导体区域6a，另外，在n型井3b的栅电极5b两侧的区域中离子注入硼(B)等p型杂质，形成低杂质浓度的p-型半导体区域6b。
接着，在栅电极5a、5b的侧壁上，形成例如由氧化硅等构成的侧墙(侧墙隔板、侧壁绝缘膜)7。例如可以在半导体基板1上堆积氧化硅膜，并对此氧化硅膜进行各向异性蚀刻(回蚀)，由此形成侧墙7。
接着，在p型井3a的栅电极5a和侧墙7两侧的区域中离子注入磷(P)等n型杂质，以此形成n+型半导体区域8a(源极、漏极)。另外，在n型井3b的栅电极5b和侧墙7两侧的区域中离子注入硼(B)等p型杂质，以此形成p+型半导体区域(源极、漏极)8b。N+型半导体区域8a的杂质浓度高于n-型半导体区域6a，p+型半导体区域8b的杂质浓度高于p-型半导体区域6b。
接着，使栅电极5a、5b、n+型半导体区域8a和p+型半导体区域8b的表面露出，堆积例如镍(Ni)膜的金属膜并进行热处理，由此如图3所示，在栅电极5a、5b、n+型半导体区域8a和p+型半导体区域8b的表面上，分别形成金属硅化物层9。由此，可以降低n+型半导体区域8a和p+型半导体区域8b的扩散电阻或接触电阻等。此后，去除未反应的金属膜(镍膜)。
在本实施方式中，根据与微细化对应的低电阻化的要求，金属硅化物层9优选由硅化镍构成，而并非由硅化钴构成。使金属硅化物层9为硅化镍层，以此可以进一步降低金属硅化物层9的电阻，从而可以进一步降低n+型半导体区域8a和p+型半导体区域8b的扩散电阻或接触电阻等。但是，硅化镍与硅化钴等相比，其耐热性低，在约500℃时会产生相变。因此，在形成金属硅化物层9后，仅允许进行约500℃以下的热处理。
由此，在半导体基板1的p型井3a上形成n通道型的MISFET(Metal InsulatorSemiconductor Field Effect Transistor)Qn，在半导体基板1的n型井3b上形成p通道型的MISFET(Metal Insulator Semiconductor Field Effect Transistor)Qp。
接着，如图4所示，在半导体基板1上，以覆盖栅电极5a、5b和侧墙7的方式，从下方依次形成(堆积)由氮化硅等构成的绝缘膜(蚀刻终止膜、第5绝缘膜)10和由氧化硅等构成的绝缘膜(层间绝缘膜、第1绝缘膜)11。此时，在形成了MISFETQn、Qp的半导体基板1的主面上形成绝缘膜10后，在绝缘膜10上形成绝缘膜11，但以由绝缘膜11填埋栅电极5a、5b间(的间隙)的方式形成绝缘膜11。绝缘膜10的膜厚(堆积膜厚、与半导体基板1的主面垂直的方向上的膜厚)小于绝缘膜11的膜厚(堆积膜厚、与半导体基板1的主面垂直的方向上的膜厚)。绝缘膜11是作为层间绝缘膜而发挥作用的绝缘膜，绝缘膜10是作为在绝缘膜11中形成接触孔时的蚀刻终止膜而发挥作用的绝缘膜。绝缘膜10和绝缘膜11是由可以使此两种绝缘膜的蚀刻速度不同的材料所形成的，绝缘膜10是由材料与绝缘膜11不同的绝缘膜(优选氮化硅膜)形成的。
在本实施方式中，绝缘膜11是含有硅(Si)和氧(O)(作为构成元素)的绝缘体膜，优选以硅(Si)和氧(O)为主成分，更优选氧化硅(SiOx)膜。再者，典型的氧化硅膜是二氧化硅(SiO2)膜，但本实施方式中的氧化硅膜也包含Si(硅)与O(氧)的原子比(原子数比)偏离化学计量比(SiO2)的氧化硅膜。
绝缘膜11的Si(硅)与O(氧)的组成比，即绝缘膜11的Si(硅)与O(氧)的原子数比(O原子数/Si原子数)，优选等于或大于1.5。此时，绝缘膜11中，以原子数比计，氧(O)含量为硅(Si)含量的1.5倍以上。另外，如果用SiOx来表示绝缘膜11的组成，则此SiOx中的x等于或大于1.5(x≥1.5)。
另外，绝缘膜11也可以进一步含有微量的碳(C)，但绝缘膜11的Si(硅)与C(碳)的组成比，即绝缘膜11的Si(硅)与C(碳)的原子数比(C原子数/Si原子数)优选等于或小于0.05。此时，绝缘膜11中，以原子数比计，碳(C)含量为硅(Si)含量的5％以下。另外，如果用SiOxCy来表示绝缘膜11的组成，则此SiOxCy中的x等于或大于1.5(x≥1.5)，y等于或小于0.05(y≤0.05)。
另外，绝缘膜11也可以进一步含有氢(H)。
近年来，伴随着半导体装置的微细化，MISFET的栅电极间的间隔变窄，较理想的是使用埋入性良好的绝缘膜作为须以填埋栅电极间的间隙的方式而形成的绝缘膜11。利用等离子体CVD(CVD：Chemical Vapor Deposition)法形成的绝缘膜的埋入性低，有可能无法完全地填埋栅电极间的间隙而产生空隙，所以在本实施方式中，不使用利用等离子体CVD法形成的绝缘膜来作为绝缘膜11。与此相对，对于如O3-TEOS氧化膜的利用热CVD法形成的绝缘膜、或如SOG膜的利用涂布法形成的绝缘膜而言，埋入到栅电极间的间隙等的埋入性良好，所以在本实施方式中，使用这些埋入性良好的绝缘膜来作为绝缘膜11。即，在本实施方式中，绝缘膜11由可以埋入到栅电极间的狭窄间隙中的绝缘膜(埋入性高的绝缘膜，回流性高的绝缘膜)构成，且优选使用热CVD法或者涂布法来形成，而并非使用等离子体CVD法来形成，更优选设为O3-TEOS氧化膜或者SOG(Spin OnGlass)膜。作为用作绝缘膜11的SOG膜，例如，可以使用聚硅氮烷系的SOG膜。在涂布后对SOG膜进行退火(热处理)，所述涂布后的退火温度为400℃～500℃。为了使聚硅氮烷系SOG膜中的N(氮)成分氧化，在氧化环境下进行退火。
再者，所谓O3-TEOS氧化膜，是指使用O3(臭氧)和TEOS(Tetra ethoxy silane：四乙氧基硅烷)作为原料气体(源极气体)并利用热CVD法而形成的氧化硅膜。成膜时的基板温度为400℃～500℃。
如上文所述，在本实施方式中，金属硅化物层9优选硅化镍层。因此，如上文所述，存在构成金属硅化物层9的硅化镍的耐热性(约500℃)的限制。因此，当利用热CVD法来形成绝缘膜11时，优选使成膜温度(基板温度)等于或小于500℃(即构成金属硅化物层9的硅化镍的相变温度)，当利用涂布法来形成绝缘膜11时，优选使涂布后的退火温度(用来使涂布膜硬化的热处理温度)等于或小于500℃(即为构成金属硅化物层9的硅化镍的相变温度)。
接着，如图5所示，使用CMP(Chemical Mechanical Polishing，化学机械研磨)法等来使绝缘膜11的上表面平坦化。再者，如果在形成绝缘膜11的阶段中，绝缘膜11的平坦性高，则也可以省略此使绝缘膜11平坦化的处理。
接着，如图6所示，使用形成在绝缘膜11上的光阻图案(未图示)作为蚀刻遮罩，来依次对绝缘膜11和绝缘膜10进行干式蚀刻，由此在绝缘膜10、11中形成接触孔(第1开口部、开口部、孔、贯通孔)12。接触孔12形成在由绝缘膜10和绝缘膜11构成的积层膜中，且形成在栅电极5a、b、n+型半导体区域8a和+型半导体区域8b的上部等。在接触孔12的底部，露出了半导体基板1的主面的一部分，例如露出了n+型半导体区域8a和p+型半导体区域8b的一部分或栅电极5a、5b的一部分等。
在用来形成接触孔12的干式蚀刻步骤中，首先，在与绝缘膜10相比更容易对绝缘膜11进行干式蚀刻的蚀刻条件下，对绝缘膜11进行蚀刻并使绝缘膜10作为蚀刻终止层而发挥作用，接着，在与绝缘膜11相比更容易对绝缘膜10进行干式蚀刻的蚀刻条件下，对绝缘膜10进行蚀刻而形成贯通绝缘膜10、11的接触孔12。在对绝缘膜11进行蚀刻以形成接触孔12时，使用绝缘膜10来作为蚀刻终止层，由此可以避免由于所述蚀刻过深而损伤基板区域、或者加工尺寸精度变差。因此，优选形成绝缘膜10，但如无必要，也可以不形成绝缘膜10。当形成了绝缘膜10时，接触孔12形成在由绝缘膜10和绝缘膜11构成的积层膜中，但当不形成绝缘膜10时，接触孔12形成在绝缘膜11中。
接着，如图7所示，在接触孔12内形成由钨(W)膜或者铜(Cu)膜等导电体构成的插塞(导体部、第1导体部)13。插塞13是埋入到形成在绝缘膜10、11中的接触孔12内的导体部(第1导体部)。插塞13例如可以利用如下方式来形成：在包括接触孔12的内部(侧壁及底部)的绝缘膜11上形成导电性阻障膜(阻障导体膜)13a后，在导电性阻障膜13a上以填埋接触孔12内的方式形成主导体膜13b，利用CMP法或者回蚀法等去除绝缘膜11上的多余的主导体膜13b和导电性阻障膜13a。当对主导体膜13b和导电性阻障膜13a进行研磨时，研磨的选择性较差，有时会将绝缘膜11的上部也一起削去。导电性阻障膜13a由钛膜、氮化钛膜或者这些膜的积层膜等构成，主导体膜13b例如由钨(W)膜或者铜(Cu)膜等构成。这样，插塞13包括主导体膜13b和导电性阻障膜13a，所述主导体膜13b以铜(Cu)或者钨(W)为主成分，所述导电性阻障膜13a覆盖主导体膜13b的侧壁和底部。
接着，如图8所示，在埋入了插塞13的绝缘膜11上形成绝缘膜(第2绝缘膜)14。
如上文所述，不使用利用等离子体CVD法形成的绝缘膜作为绝缘膜11，而使用如利用热CVD法形成的绝缘膜(O3-TEOS氧化膜)或利用涂布法形成的绝缘膜(SOG膜)的埋入性高的绝缘膜作为绝缘膜11。然而，此种埋入性高的绝缘膜与利用等离子体CVD法形成的绝缘膜相比，致密性低而使Si(硅)原子的数密度变小，吸湿性变高，因此，会在成膜的阶段中吸湿，从而水分含量容易变高。在绝缘膜11的成膜步骤之后，如果与本实施方式不同，例如以等于或大于800℃的高温进行退火，则绝缘膜11变致密，Si原子的数密度变大，不易吸湿，但由于存在构成金属硅化物层9的硅化镍的耐热性(约500℃)的限制，因而无法实现。因此，如果在绝缘膜11上以与绝缘膜11接触的方式形成耐湿性低的膜，则此膜与绝缘膜11的界面会变为弱电性而成为介质击穿路径，抗介质击穿性有可能会下降。
因此，在本实施方式中，虽然在埋入了插塞13的绝缘膜11上形成绝缘膜14，但是为了使此绝缘膜14为电气特性和耐湿性优良的膜，优选利用等离子体CVD法来形成此绝缘膜14。
绝缘膜14是含有硅(Si)和氧(O)(作为构成元素)的绝缘体膜，但优选以硅(Si)和氧(O)为主成分，更优选氧化硅(SiOx)膜或者氮氧化硅(SiON)膜。此处，氮氧化硅膜(SiON)膜是以硅(Si)和氧(O)为主成分且在硅和氧中导入了氮(N)的绝缘体膜。
绝缘膜14中的Si(硅)与O(氧)的组成比，即绝缘膜14中的Si(硅)与O(氧)的原子数比(O原子数/Si原子数)优选等于或大于1.5。此时，绝缘膜14中，以原子数比计，氧(O)含量为硅(Si)含量的1.5倍以上。另外，如果用SiOx(对应于绝缘膜14为氧化硅膜的情况)或者SiOxNy(对应于绝缘膜14为氮氧化硅膜的情况)来表示绝缘膜14的组成，则此SiOx或者SiOxNy中的x等于或大于1.5(x≥1.5)。
如果使绝缘膜14为不含有氮(N)的氧化硅(SiOx)膜，则可以降低绝缘膜14的介电常数，从而可以减小下述配线20间的寄生电容。另外，当使绝缘膜14为含有硅(Si)、氧(O)和氮(N)的氮氧化硅(SiON)膜时，绝缘膜14中的Si(硅)与N(氮)的组成比，即绝缘膜14中的Si(硅)与N(氮)的原子数比(N原子数/Si原子数)优选等于或小于0.2。此时，绝缘膜14中，以原子数比计，氮(N)含量为硅(Si)含量的20％以下。另外，如果用SiOxNy来表示绝缘膜14的组成，则此SiOxNy中的x等于或大于1.5(x≥1.5)，y等于或小于0.2(y≤0.2)。使绝缘膜14的Si(硅)与N(氮)的原子数比(N原子数/Si原子数)等于或小于0.2，由此可以抑制由于导入氮(N)而引起的绝缘膜14的介电常数的增加，从而可以减小下述配线20间的寄生电容。
另外，绝缘膜14也可以进一步含有微量的碳(C)，但绝缘膜14中的Si(硅)与C(碳)的组成比，即绝缘膜14中的Si(硅)与C(碳)的原子数比(C原子数/Si原子数)优选等于或小于0.05。此时，绝缘膜14中，以原子数比计，碳(C)含量为硅(Si)含量的5％以下。另外，如果用SiOxCy来表示绝缘膜14的组成，则此SiOxCy中的x等于或大于1.5(x≥1.5)，y等于或小于0.05(y≤0.05)。
另外，绝缘膜14也可以进一步含有氢(H)。
如上文所述，利用等离子体CVD法形成的绝缘膜(此处为绝缘膜14)，与利用热CVD法或者涂布法形成的绝缘膜(此处为绝缘膜11)相比，埋入到狭窄间隙中的埋入性较差，但较致密且膜中的Si(硅)原子的数密度较大，由此吸湿性低而耐湿性高。绝缘膜14形成在绝缘膜11的平坦的上表面上，因而埋入性不成问题，可以利用与绝缘膜11相比Si(硅)原子的数密度大且耐湿性优良的绝缘膜14，来覆盖在水分含量容易变高的绝缘膜11上。因此，绝缘膜11与绝缘膜14的界面不会变为弱电性，可以防止产生介质击穿路径，从而可以提高抗介质击穿性。
另外，如果绝缘膜14的膜厚过小，则通过设置绝缘膜14来提高抗介质击穿性的效果会变小。因此，绝缘膜14的膜厚(堆积膜厚、与半导体基板1的主面垂直的方向上的膜厚)更优选等于或大于10nm，由此，可以可靠地获得通过设置绝缘膜14来提高抗介质击穿性的效果。另外，如果绝缘膜14的膜厚过大，则下述配线20的厚度容易变动。因此，绝缘膜14的膜厚(堆积膜厚、与半导体基板1的主面垂直的方向上的膜厚)更优选等于或小于下述配线20的厚度(与半导体基板1的主面垂直的方向上的膜厚)的1/3，由此，可以可靠地防止下述配线20的厚度的变动。另外，虽然绝缘膜14的膜厚(堆积膜厚)也取决于将要形成的配线(下述配线20)的厚度，但可以使绝缘膜14的膜厚(堆积膜厚)为例如10～50nm左右。
这样，在本实施方式中，绝缘膜14(第2绝缘膜)是Si(硅)原子的数密度大于绝缘膜11(第1绝缘膜)的膜。此处，所谓Si(硅)原子的数密度，对应于每单位体积的Si(硅)原子的数量。因此，也可以说绝缘膜14与绝缘膜11相比，每单位体积的Si(硅)原子的数量更多。
在如绝缘膜11、14的以硅(Si)和氧(O)为主成分的绝缘膜的情况下，Si(硅)原子的数密度越小，则膜的致密性越低，吸湿性(水分的易吸收性)越高。此Si(硅)原子的数密度越小则吸湿性(水分的易吸收性)越高的关系，在由硅(Si)和氧(O)构成的氧化硅(SiOx)膜的情况下是理所当然的，而在由硅(Si)、氧(O)和氮(N)构成的氮氧化硅(SiON)膜的情况下，如果膜中的Si(硅)与N(氮)的原子数比(N原子数/Si原子数)等于或小于0.2，则所述关系也成立。另外，在对氧化硅膜彼此进行比较、对氮氧化硅膜彼此进行比较、或者对氧化硅膜与氮氧化硅膜进行比较的任一情况下，只要氮氧化硅膜中的Si(硅)与N(氮)的原子数比(N原子数/Si原子数)等于或小于0.2，则所述的Si(硅)原子的数密度越小则吸湿性(水分的易吸收性)越高的关系成立。另外，即使在绝缘膜11、14的一方或者两方进一步含有微量(膜中的Si(硅)与C(碳)的原子数比(C原子数/Si原子数)等于或小于0.05的程度)的碳(C)时，所述的Si(硅)原子的数密度越小则吸湿性(水分的易吸收性)越高的关系也成立。因此，在本实施方式中，绝缘膜14是Si(硅)原子的数密度大于绝缘膜11的膜，且绝缘膜14是吸湿性低于绝缘膜11的膜。
另外，如绝缘膜11、14的以硅(Si)和氧(O)为主成分的绝缘膜，可以利用氢氟酸(H F)进行蚀刻而获得，但Si(硅)原子的数密度越小(因而吸湿性越高)，则氢氟酸的蚀刻速度越大(容易进行湿式蚀刻)。因此，在如绝缘膜11、14的以硅(Si)和氧(O)为主成分的绝缘膜的情况下，氢氟酸的蚀刻速度越大(越快)，则越可以判断绝缘膜是Si(硅)原子的数密度小且吸湿性高的膜。因此，通过比较氢氟酸的蚀刻速度，可以判别绝缘膜11和绝缘膜14中哪一个是Si(硅)原子的数密度大且吸湿性低的膜。在本实施方式中，由于绝缘膜14(第2绝缘膜)是与绝缘膜11(第1绝缘膜)相比Si(硅)原子的数密度大且吸湿性低的膜，因此当利用氢氟酸来进行蚀刻时，绝缘膜14(第2绝缘膜)的氢氟酸蚀刻速度小于(慢于)绝缘膜11(第1绝缘膜)的氢氟酸蚀刻速度。即，与O3-TEOS氧化膜或SOG膜(绝缘膜11)相比，利用等离子体CVD法形成的氧化硅膜或者氮氧化硅膜(绝缘膜14)是Si(硅)原子的数密度大、氢氟酸的蚀刻速度小的膜，其吸湿性低。
接着，在绝缘膜14上形成绝缘膜(第3绝缘膜、蚀刻终止膜)15。然后，在绝缘膜15上形成绝缘膜16(第4绝缘膜、层间绝缘膜)。
形成绝缘膜15，以当通过蚀刻来在此绝缘膜15上层的绝缘膜16中形成配线形成用的槽或孔(下述开口部17)时，避免所述蚀刻过深而损伤下层，或者避免使加工尺寸精度变差。即，绝缘膜15可以在对其上层的绝缘膜16进行蚀刻时作为蚀刻终止层(蚀刻终止膜)而发挥作用。因此，绝缘膜15和绝缘膜16由互不相同的材料膜构成，且由蚀刻速度可以不相同的材料膜构成。
为了在对绝缘膜16进行蚀刻时，使绝缘膜15作为蚀刻终止层而发挥作用，优选使用相对于绝缘膜16的蚀刻选择比高的(例如，蚀刻选择比等于或大于3的)绝缘膜作为绝缘膜15。作为此种蚀刻选择比高的材料，一般考虑氮化硅(SiN)和碳化硅(SiC)系材料，但氮化硅的介电常数高(例如，相对介电常数k＝7～8)，会增大配线间的寄生电容，因此，使用介电常数较低于氮化硅的(例如，相对介电常数k＝3.5～5左右的)碳化硅(SiC)系材料作为绝缘膜15，可以实现高蚀刻选择比和低介电常数，因此较佳。
然而，碳化硅系材料膜与氧化硅膜相比，除了泄漏电流大而绝缘耐压低以外，还具有耐湿性弱(低)且容易因吸湿而使电气特性变差的性质。因此，如果碳化硅系材料膜与水分含量容易变多的绝缘膜11直接接触，则所述碳化硅系材料膜与所述绝缘膜11的界面会变为弱电性，从而有可能成为介质击穿路径。
因此，在本实施方式中，在水分含量容易变多的绝缘膜11上，形成与绝缘膜11相比Si(硅)原子的数密度大、吸湿性低且耐湿性优良的绝缘膜14，并在此绝缘膜14上形成绝缘膜15，由此，即使在绝缘膜15中使用耐湿性弱的碳化硅系材料，绝缘膜15也不与水分含量容易变多的绝缘膜11直接接触。因此，即使在绝缘膜15中使用碳化硅系材料膜，也可以防止产生因耐湿性较弱而引起的问题。
因此，在本实施方式中，绝缘膜15是碳化硅(SiC)系材料膜，即是含有硅(Si)和碳(C)(作为构成元素)的绝缘体膜。构成绝缘膜15的碳化硅(SiC)系材料优选以硅(Si)和碳(C)为主成分，但除了硅(Si)和碳(C)以外，也可以含有氢(H)、氮(N)、氧(O)。因此，可以使用由Si(硅)和碳(C)构成的SiC膜(碳化硅膜)，由Si(硅)、碳(C)和氮(N)构成的SiCN膜(炭氮化硅膜)，或者由Si(硅)、碳(C)和氧(O)构成的SiCO膜来作为绝缘膜15。此处，SiCN膜是以硅(Si)和碳(C)为主成分且在硅和碳中导入了氮(N)的绝缘体膜，SiCO膜是以硅(Si)和碳(C)为主成分且在硅和碳中导入了氧(O)的绝缘体膜。这样，在绝缘膜15中使用碳化硅(SiC)系材料，由此可以使绝缘膜15的介电常数(相对介电常数)低于氮化硅的介电常数(相对介电常数)。
绝缘膜16是作为层间绝缘膜而发挥作用的含有硅(Si)和氧(O)(作为构成元素)的绝缘体膜。如果绝缘膜16是由低介电常数材料(所谓的Low-K绝缘膜、Low-K材料)构成的低介电常数绝缘膜，则可以减小邻接配线间的寄生电容，因此更佳。再者，所谓低介电常数绝缘膜(Low-K绝缘膜)，可以例示介电常数低于钝化膜所包含的氧化硅膜(例如，TEOS(Tetra ethoxy silane)氧化膜)的介电常数的绝缘膜。一般来说，将相对介电常数低于TEOS氧化膜的相对介电常数(ε＝4.1～4.2左右)的绝缘膜(绝缘材料)称为低介电常数绝缘膜(低介电常数材料)。
作为所述低介电常数材料，存在有机聚合物系材料和二氧化硅系材料。其中，不含有Si作为主成分的有机聚合物容易变形，因而存在如下缺点，即，应力会集中不易变形的配线部而容易使配线断裂。因此，主要是使用以Si(硅)和O(氧)为主成分的二氧化硅系材料。在本实施方式中，当在绝缘膜16中使用低介电常数材料时，使用此二氧化硅系材料(二氧化硅系低介电常数材料)。
作为所述二氧化硅系低介电常数材料，例如，存在含有Si-F、Si-CH3的材料。Si-F系材料一般被称为SiOF或者FSG(Fluorinated Silica Glass，掺氟硅玻璃)，Si-CH3系材料一般被称为SiOC或者OSG(Organo Silica Glass，有机硅酸盐玻璃)，相对介电常数分别为3.5～3.8、2.1～3.3左右。以下对一般的成膜方法进行说明。Si-F系材料是利用等离子体CVD法形成的。原料气体的主成分是含Si的成分(SiH4、TEOS(Tetra ethoxy silane)等)、氧化剂(O2、N2O等)和含F的成分(SiF4、CF4等)，基板温度为350～400℃。既可以利用CVD法来形成Si-CH3系材料，也可以利用旋涂法来形成Si-CH3系材料。旋涂法中使用的是由含Si-O的成分(TEOS等)与含Si-CH3的成分(MTES(Monomethyl triethoxysilane，单甲基三乙氧基硅烷)或DMDES(Dimethyl diethoxy silane，二甲基二乙氧基硅烷)等)的醇溶液等所合成的低聚物溶液。将此低聚物溶液旋涂在基板上，以400～450℃进行加热硬化。当利用CVD法来形成Si-CH3系材料时，原料气体的主成分是含Si-CH3的成分(3MS(Trimethyl silane，三甲基硅烷)、TMCTS(Tetramethyl cyclo-tetrasiloxanes，四甲基环四硅氧烷)等)、氧化剂(O2、CO2等)等，基板温度为350～400℃。
另外，如果在绝缘膜16中使用如上所述的低介电常数材料(即，使绝缘膜16为介电常数低于氧化硅膜的绝缘膜)，则可以减小邻接配线间的寄生电容，但也可以使用由Si(硅)和O(氧)构成的氧化硅(SiOx)膜，或者由Si(硅)、O(氧)和N(氮)构成的氮氧化硅(SiON)膜来作为绝缘膜16。此处，氮氧化硅膜(SiON)膜是以硅(Si)和氧(O)为主成分且在硅和氧中导入了氮(N)的绝缘体膜。因此，绝缘膜16虽然是含有硅(Si)和氧(O)的绝缘膜，但除了硅(Si)和氧(O)以外，也可以含有氮(N)、碳(C)、氟(F)、氢(H)。
这样，绝缘膜16是含有硅(Si)和氧(O)的绝缘膜，优选的是以硅(Si)和氧(O)为主成分的绝缘膜，更优选的是氧化硅膜、氮氧化硅膜、或者介电常数低于氧化硅膜的绝缘膜(低介电常数绝缘膜)。当使用低介电常数绝缘膜作为绝缘膜16时，如上文所述，使用以Si(硅)和O(氧)为主成分的二氧化硅系低介电常数材料。
绝缘膜16中的Si(硅)与O(氧)的组成比，即绝缘膜16中的Si(硅)与O(氧)的原子数比(O原子数/Si原子数)优选等于或大于1.0。此时，绝缘膜16中，以原子数比计，氧(O)含量为硅(Si)含量的1.0倍以上，换句话说，绝缘膜16中，氧(O)含量等于或大于硅(Si)含量。另外，如果用SiOx(对应于绝缘膜16是氧化硅膜的情况)、SiOxFy(对应于绝缘膜16是含有氟的二氧化硅系低介电常数材料膜的情况)或者SiOxCy(对应于绝缘膜16是含有碳的二氧化硅系低介电常数材料膜的情况)来表示绝缘膜16的组成，则此SiOx、SiOxFy或者SiOxCy中的x等于或大于1.0(x≥1.0)。另外，为了降低相对介电常数(例如，降到3.3以下)，优选使所述SiOxCy中的y等于或大于0.5(y≥0.5)。
另外，在本实施方式中，如上文所述，在对绝缘膜16进行蚀刻时，使用由碳化硅(SiC)系材料构成的绝缘膜15作为蚀刻终止层。因此，必须提高绝缘膜15的蚀刻选择比(在将绝缘膜15作为蚀刻终止层来对绝缘膜16进行蚀刻时的蚀刻条件下，用绝缘膜16的蚀刻速度除以绝缘膜15的蚀刻速度所得的值)。由于绝缘膜16以硅(Si)和氧(O)为主成分，所以当绝缘膜15不含有氧(O)时，即，当使用SiC膜(碳化硅膜)或者SiCN膜(炭氮化硅膜)来作为绝缘膜15时，可以提高绝缘膜15的蚀刻选择比，从而确保蚀刻终止层的充分的蚀刻选择比。因此，可以在对绝缘膜16进行蚀刻时使绝缘膜15作为蚀刻终止层而充分地发挥作用。
另一方面，当绝缘膜15含有氧(O)时，即，当使用SiCO膜作为绝缘膜15时，如果氧(O)的含有率过大，则有可能无法获得蚀刻终止层的充分的蚀刻选择比，因而优选使绝缘膜15中的Si(硅)与O(氧)的组成比、即绝缘膜15中的Si(硅)与O(氧)的原子数比(O原子数/Si原子数)小于1.0。此时，绝缘膜15中，以原子数比计，氧(O)含量不足硅(Si)含量的1.0倍，换句话说，绝缘膜15中，氧(O)含量小于硅(Si)含量。另外，如果用SiCxOy来表示含有氧时的绝缘膜15的组成，则此SiCxOy中的y小于1.0(y＜1.0)。因此，即使在绝缘膜15含有的氧(O)的情况下，绝缘膜15中的Si(硅)与O(氧)的原子数比(O原子数/Si原子数)也小于绝缘膜16中的Si(硅)与O(氧)的原子数比(O原子数/Si原子数)。由此，可以提高绝缘膜15的蚀刻选择比，从而可以确保蚀刻终止层所必需的蚀刻选择比，在对绝缘膜16进行蚀刻时，可以使绝缘膜15作为蚀刻终止层而发挥作用。
因此，虽然绝缘膜15必含有硅(Si)和碳(C)作为主成分，但是也可以不含有氮(N)或氧(O)，所以，绝缘膜15中的Si(硅)与O(氧)的组成比，即绝缘膜15中的Si(硅)与O(氧)的原子数比(O原子数/Si原子数)等于或大于零且小于1.0。即，绝缘膜15中，以原子数比计，氧(O)含量为硅(Si)含量的零倍以上且小于1.0倍，换句话说，绝缘膜15中，氧(O)含量小于硅(Si)含量。另外，如果用SiCxNyOz来表示绝缘膜15的组成，则此SiCxNyOz中的z等于或大于零且小于1.0(0≤z＜1.0)。
另外，如上文所述，绝缘膜11、14不含有碳(C)，或即使含有碳(C)，此碳(C)也为微量的碳(C)(绝缘膜11、14的Si(硅)与C(碳)的原子数比(C原子数/Si原子数)等于或小于0.05)，与此相对，绝缘膜15含有碳(C)作为主成分。因此，如果对绝缘膜11、14与绝缘膜15比较碳(C)含量，则即使在绝缘膜11、14含有碳(C)的情况下，绝缘膜11、14中的Si(硅)与C(碳)的原子数比(C原子数/Si原子数)也小于绝缘膜15中的Si(硅)与C(碳)的原子数比(C原子数/Si原子数)。另外，如果对绝缘膜11、14与绝缘膜15比较氧(O)含量，则即使在绝缘膜15含有氧(O)的情况(绝缘膜15是SiCO膜的情况)下，绝缘膜15中的Si(硅)与O(氧)的原子数比(O原子数/Si原子数)也小于绝缘膜11、14中的Si(硅)与O(氧)的原子数比(O原子数/Si原子数)。
另外，考虑到绝缘膜15的作为蚀刻终止层的功能、和介电常数(相对介电常数)低于氮化硅的碳化硅(SiC)系材料的优点，优选使绝缘膜15中的Si(硅)与C(碳)的组成比、即绝缘膜15中的Si(硅)与C(碳)的原子数比(C原子数/Si原子数)等于或大于0.5。此时，绝缘膜15中，以原子数比计，碳(C)含量为硅(Si)含量的0.5倍以上。另外，如果用SiCx(对应于绝缘膜15是SiC膜的情况)、SiCxNy(对应于绝缘膜15是SiCN膜的情况)或者SiCxOy(对应于绝缘膜15是SiCO膜的情况)来表示绝缘膜15的组成，则此SiCx、SiCxNy或者SiCxOy中的x等于或大于0.5(x≥0.5)。
另外，在绝缘膜16为氧化硅膜或者氮氧化硅膜的情况下，此绝缘膜16不含有碳(C)，或即使含有碳(C)，此碳(C)也为微量的碳(C)(例如，膜中的Si(硅)与C(碳)的原子数比(C原子数/Si原子数)等于或小于0.05程度)，而在绝缘膜16为含有碳(C)的二氧化硅系低介电常数材料膜的情况(绝缘膜16为SiOC膜的情况)下，此绝缘膜16可以含有某程度的量(例如，与硅原子等量的程度)的碳(C)。然而，当对绝缘膜15与绝缘膜16比较氧(O)含量时，即使在绝缘膜15含有着氧(O)的情况(绝缘膜15为SiCO膜的情况)下，绝缘膜15中的Si(硅)与O(氧)的原子数比(O原子数/Si原子数)也小于绝缘膜16中的Si(硅)与O(氧)的原子数比(O原子数/Si原子数)。由此，在对绝缘膜16进行蚀刻时，可以使绝缘膜15作为蚀刻终止层而发挥作用。
另外，虽然绝缘膜15的膜厚和绝缘膜16的膜厚也取决于将要形成的配线(下述配线20)的厚度，但可以使绝缘膜15的膜厚(堆积膜厚)例如为10～60nm左右，且可以使绝缘膜16的膜厚(堆积膜厚)例如为50～150nm左右。
接着，使用光刻法来在绝缘膜16上形成抗蚀剂图案(光阻图案)RP1。
其次，如图9所示，使用抗蚀剂图案RP1作为蚀刻遮罩，对绝缘膜16进行蚀刻(干式蚀刻)，由此选择性地去除绝缘膜16以在绝缘膜16中形成开口部(配线开口部)17。此时，在与绝缘膜15相比更容易对绝缘膜16进行干式蚀刻的蚀刻条件下，对绝缘膜16进行蚀刻，并使下层的绝缘膜15作为蚀刻终止层(蚀刻终止膜)而发挥作用。在开口部17的底部露出绝缘膜15。
接着，使用抗蚀剂图案RP1作为蚀刻遮罩，对绝缘膜16的开口部17底部的绝缘膜15、14进行蚀刻(干式蚀刻)并选择性地去除所述绝缘膜15、14。此时，在与绝缘膜16相比更容易对绝缘膜14、15进行干式蚀刻的蚀刻条件下，对绝缘膜15和绝缘膜14进行蚀刻。由此，在绝缘膜14、15、16中形成开口部(配线开口部)17。在开口部17的底部露出插塞13的上表面(的至少一部分)。然后，去除抗蚀剂图案RP1。由此获得图10的构造。
另外，在设计上，以使插塞13的上表面全部包含在开口部17的平面内的方式，在绝缘膜14、15、16中形成开口部17。然而，实际上，由于光刻法的对准误差等，有可能会产生开口部17与插塞13的对准偏差。即使存在此对准偏差，为了使插塞13的上表面全部在开口部17的底部露出，只要估算偏差量后将开口部17的尺寸预先设计得较大即可，但是问题在于半导体装置的芯片尺寸也会相应地变大。因此，一般以获得充分的实现电连接的接触面积为条件，允许插塞13的上表面的一部分不露出到开口部17内，而是在平面观察时露出到外侧。在图10中，插塞13中的插塞13d的上表面全部在开口部17的底部露出，而插塞13c仅上表面的一部分在开口部17的底部露出。
接着，如图11所示，在半导体基板1的整个主面上(即包含开口部17的底部和侧壁的绝缘膜16上)，形成例如由钽(Ta)膜、氮化钽(TaN)膜或者这些膜的积层膜等所构成的厚度为50nm左右的较薄的导电性阻障膜(阻障导体膜)18。可以使用溅镀法或者CVD法等来形成导电性阻障膜18。导电性阻障膜18例如具有抑制或防止下述主导体膜19的铜扩散的功能和提高主导体膜19与绝缘膜(绝缘膜14～16)的密着性的功能等。也可以使用几乎不与铜反应的如氮化钨(WN)或者氮化钛(TiN)等的高融点金属氮化物来取代所述钽系材料，以作为所述导电性阻障膜18的材料。另外，也可以使用在高融点金属氮化物中添加了硅(Si)的材料，或者难以与铜反应的如钛(Ti)、钨(W)、钛钨(TiW)合金等的高融点金属来作为导电性阻障膜18的材料。另外，不仅可以使用所述材料膜的单体膜来作为导电性阻障膜18，也可以使用所述材料膜的积层膜来作为导电性阻障膜18。
接着，在导电性阻障膜18上，以填埋(填满)开口部17内的方式，形成例如厚度为800～1600nm左右的相对较厚的由铜构成的主导体膜19。例如可以使用溅镀法或者电镀法等来形成主导体膜19。另外，主导体膜19是以铜为主成分的导体膜，例如，可以利用铜或者铜合金(以Cu为主成分，例如含有Mg、Ag、Pd、Ti、Ta、A1、Nb、Zr或者Zn等)来形成。另外，可以在导电性阻障膜18上，利用溅镀法等来形成相对较薄的由铜(或者铜合金)等构成的籽晶膜，然后，在籽晶膜上，利用电镀法等来形成相对较厚的由铜(或者铜合金)等构成的主导体膜19。然后，例如在非氧化性环境(例如氢环境)中，通过对半导体基板1实施热处理来使主导体膜19的结晶粒成长。
其次，如图12所示，利用例如CMP法来对主导体膜19和导电性阻障膜18进行研磨，直至绝缘膜16的上表面露出为止。去除绝缘膜16上多余的导电性阻障膜18和主导体膜19，在作为配线开口部的开口部17内残留导电性阻障膜18和主导体膜19，由此，如图5所示，在开口部17内形成由相对较薄的导电性阻障膜18与相对较厚的主导体膜19构成的配线(第1层配线、最下层配线、第1配线)20。配线20是埋入到绝缘膜14、15、16的开口部17内的配线(埋入配线)，此配线20底部的一部分与插塞13(的上表面)接触，由此与插塞13电连接。配线20经由插塞13与n+型半导体区域(源极、漏极)8a、p+型半导体区域(源极、漏极)8b或者栅电极5a、5b等电连接。也可以利用蚀刻(电解蚀刻等)取代CMP法，来去除多余的导电性阻障膜18和主导体膜19。
另外，在本实施方式中，如参照所述图10所作的说明，允许开口部17与插塞13的对准偏差，只要插塞13的上表面的至少一部分从开口部17露出并与配线20接触即可。因此，插塞13中的插塞13d的上表面全部从开口部17露出并与配线20接触，而插塞13中的插塞13c仅上表面的一部分在开口部17的底部露出并与配线20接触，上表面的其他部分上覆盖着绝缘膜14(绝缘膜14、15、16的积层膜)。即，插塞13c的上表面中，一部分与配线20平面重合地与配线20接触，其他一部上覆盖着绝缘膜14(绝缘膜14、15、16的积层膜)。在此种情况下，此插塞13c与和连接于此插塞13c的配线20a邻接的配线20b之间的距离，小于配线20a与配线20b的间隔(配线20的最接近间隔)，从而容易在相接近的插塞13c与配线20b之间发生介质击穿。然而，在本实施方式中，在水分含量容易变多的绝缘膜11与耐湿性弱的绝缘膜15之间插入了绝缘膜14，由此，可以防止在插塞13c与配线20b之间形成电性弱的介质击穿路径，因此，即使插塞13c与配线20b相接近，也可以防止在插塞13c与配线20b之间发生介质击穿。
另外，插塞13具有以铜(Cu)或者钨(W)等为主成分的主导体膜13b，绝缘膜14由含有硅(Si)和氧(O)的绝缘膜(优选氧化硅膜或者氮氧化硅(SiON)膜)构成，但在插塞13含有铜(Cu)的情况(主导体膜13b以铜(Cu)为主成分的情况)下，绝缘膜14优选氮氧化硅(SiON)膜。其原因在于，当由于开口部17与插塞13的对准偏差而使插塞13c的上表面的一部分覆盖着绝缘膜14(绝缘膜14、15、16的积层膜)时，如果插塞13含有铜(Cu)(如果主导体膜13b以铜(Cu)为主成分)，则插塞13(的主导体膜13b)中的铜(Cu)有可能会扩散到绝缘膜14中。含有硅(Si)、氧(O)和氮(N)的氮氧化硅(SiON)膜具有针对铜的阻障性(抑制或者防止铜扩散的功能)。因此，在插塞13含有铜(Cu)的情况下，如果使绝缘膜14为氮氧化硅(SiON)膜，则即使由于开口部17与插塞13的对准偏差而使插塞13c的上表面的一部分覆盖着绝缘膜14(绝缘膜14、15、16的积层膜)，也可以抑制或者防止插塞13中的铜(Cu)扩散到绝缘膜14中。由此，可以可靠地防止在插塞13c与配线20b之间发生介质击穿。
另外，在插塞13含有铜(Cu)，且使绝缘膜14为氮氧化硅(SiON)膜的情况下，绝缘膜14中的Si(硅)与N(氮)的组成比，即绝缘膜14中的Si(硅)与N(氮)的原子数比(N原子数/Si原子数)优选等于或大于0.01。此时，绝缘膜14中，以原子数比计，氮(N)含量为硅(Si)含量的1％以上。另外，如果用SiOxNy来表示绝缘膜14的组成，则此SiOxNy中的y等于或大于0.01(y≥0.01)。由此，可以提高绝缘膜14对铜的阻障性，从而可以更可靠地防止在插塞13c与配线20b之间发生介质击穿。
另外，如果绝缘膜14中的氮(N)含有率过高，则绝缘膜14的介电常数变高，配线20间的寄生电容增大。因此，在插塞13含有铜(Cu)，且使绝缘膜14为氮氧化硅(SiON)膜的情况下，绝缘膜14中的Si(硅)与N(氮)的组成比，即绝缘膜14中的Si(硅)与N(氮)的原子数比(N原子数/Si原子数)更优等于或大于0.01且等于或小于0.2。此时，绝缘膜14中，以原子数比计，氮(N)含量为硅(Si)含量的1％以上、20％以下。另外，如果用SiOxNy来表示绝缘膜14的组成，则此SiOxNy中的y等于或大于0.01且等于或小于0.2(0.01≤y≤0.2)。由此，可以实现由绝缘膜14对铜的阻障性提高所带来的提高插塞13c与配线20b之间的抗介质击穿性的效果，同时可以实现减小配线20间的寄生电容的效果。
另外，在插塞13不含有铜(Cu)的情况下，例如，当构成插塞13的主导体膜13b以钨(W)为主成分时，无需在意来自插塞13的铜的扩散，因此可以使用氧化硅(SiOx)膜和氮氧化硅(SiON)膜中的任一个来作为绝缘膜14，但考虑到介电常数，更优选使用氧化硅(SiOx)膜。由于氧化硅(SiOx)膜的介电常数低于氮氧化硅(SiON)膜的介电常数，因此，通过使用氧化硅(SiOx)膜作为绝缘膜14，可以进一步减小配线20间的寄生电容。
接着，将半导体基板1配置在等离子体CVD装置的处理室内，导入氨气并施加等离子电源，由此对半导体基板1(特别是露出配线20的CMP面)实施氨(NH3)等离子处理。或者，导入N2气体和H2气体，实施N2/H2等离子处理。利用此种还原性等离子处理，将由于CMP而被氧化的铜配线表面的氧化铜(CuO、Cu2O、CuO2)还原为铜(Cu)，然后，在配线20的表面(极薄的区域)上形成氮化铜(CuN)层。
然后，如图13所示，在半导体基板1的整个主面上(即包含配线20的上表面的绝缘膜16上)形成绝缘膜21。绝缘膜21作为铜配线的阻障绝缘膜而发挥作用。因此，绝缘膜21抑制或者防止配线20的主导体膜19中的铜扩散到此后形成的绝缘膜(层间绝缘膜)22中。绝缘膜21优选使用对铜的阻障性优良的(抑制或者防止铜扩散的功能较强的)材料膜，例如，优选使用氮化硅(SiN)膜、碳化硅(SiC)膜或者炭氮化硅(SiCN)膜，可以利用例如等离子体CVD法等来形成此绝缘膜21。
另外，氮氧化硅(SiON)膜也具有抑制或者防止铜(Cu)扩散的功能。因此，如果使用氮氧化硅(SiON)膜作为绝缘膜16，即如果绝缘膜16含有硅(Si)、氧(O)和氮(N)，则不仅可以使绝缘膜22具有抑制或者防止铜(Cu)扩散的功能，而且可以使绝缘膜16具有抑制或者防止铜(Cu)扩散的功能，从而可以进一步抑制或者防止在邻接配线20间的绝缘膜16与绝缘膜21的界面上形成介质击穿路径。由此，可以进一步提高配线的可靠性。
接着，在绝缘膜21上依次形成绝缘膜(层间绝缘膜)22、绝缘膜(蚀刻终止膜)23和绝缘膜(层间绝缘膜)24。绝缘膜(层间绝缘膜)22、24可以利用与所述绝缘膜16同样的材料来形成，绝缘膜(蚀刻终止膜)23可以利用与所述绝缘膜15同样的材料来形成。
接着，如图14所示，例如使用光刻法和干式蚀刻法等来对绝缘膜21～24进行干式蚀刻，由此形成配线开口部，即形成到达配线20的开口部(通路)30和开口部(配线槽)31。开口部31是通过选择性地去除绝缘膜24和绝缘膜23而形成的。开口部30是通过在开口部31的底部选择性地去除绝缘膜22和绝缘膜21而形成的。在开口部30的底部，露出配线20的上表面。
接着，进行如下处理：去除在开口部30的底部露出的配线20(下层铜配线)的表面上所形成的氧化铜，以净化(清洁)配线20露出的上表面。此处理可以通过如下方式来进行：例如，通过如氢(H2)等离子处理的还原性等离子处理，将铜配线表面的氧化铜(CuO、Cu2O、CuO2)还原为铜(Cu)。
接着，在半导体基板1的整个主面上(即，包含开口部30、开口部31的底面和侧壁的绝缘膜24上)，使用同样的方法来形成由与导电性阻障膜18相同的材料(例如氮化钛)构成的较薄的导电性阻障膜(阻障导体膜)32。导电性阻障膜32具有与导电性阻障膜18相同的功能，例如，具有抑制或者防止下述主导体膜33的铜的扩散的功能、和提高主导体膜33与绝缘膜(绝缘膜21～24)的密着性的功能等。
接着，在导电性阻障膜32上，以填埋(填满)开口部30和开口部31内的方式，使用同样的方法来形成由与所述主导体膜19相同的材料(铜)构成的主导体膜33。然后，例如在非氧化性环境(例如氢环境)中对半导体基板1实施热处理，由此使主导体膜33的结晶粒成长。
其次，例如通过CMP法来对主导体膜33和导电性阻障膜32进行研磨，直至绝缘膜24的上表面露出为止。去除绝缘膜24上多余的导电性阻障膜32和主导体膜33，于作为配线开口部的开口部30、31内残留导电性阻障膜32和主导体膜33，由此在由开口部(配线槽)31和开口部(通路)30构成的配线开口部内，形成由相对较薄的导电性阻障膜32和相对较厚的主导体膜33构成的配线(第2层配线)34。配线34具有配线部和通路部，所述配线部是由埋入到开口部(配线槽)31内的导电性阻障膜32和主导体膜33构成的，所述通路部是由埋入到开口部(通路)31内的导电性阻障膜32和主导体膜33构成的，配线34的配线部经过配线34的通路部，与作为下层配线的配线20电连接。
然后，可以视需要，重复与图13和图14的步骤相同的步骤，来形成第3层配线以后的上层配线，但此处省略此步骤的图不和说明。
在本实施方式的半导体装置中，如图15等所示，在半导体基板1的主面上，形成着包括如MISFETQn、Qp的MISFET的半导体元件，在形成了半导体元件(MISFETQn、Qp等)的半导体基板1的主面上，形成着绝缘膜10、11(第1绝缘膜)。此绝缘膜11(第1绝缘膜)以填埋MISFET的栅电极间(此处为栅电极5a、5b间)的方式，形成在形成了如MISFET的半导体元件的半导体基板1的主面上。在绝缘膜10、11中形成着接触孔12(第1开口部)，在接触孔12内埋入着插塞13(第1导体部)。插塞13的底部与MISFET的源极区域、漏极区域或者栅电极电连接。在绝缘膜11上形成着绝缘膜14，在绝缘膜14上形成着绝缘膜15，在绝缘膜15上形成着绝缘膜16。绝缘膜14是Si(硅)原子的数密度大于绝缘膜11的膜，其吸湿性低于绝缘膜11的吸湿性。绝缘膜11与绝缘膜15并不直接接触，在绝缘膜11与绝缘膜15之间插入着绝缘膜14。在绝缘膜14、15、16中形成着开口部17(配线开口部)，在开口部17内埋入着配线20(第1配线)。在开口部17的底部露出插塞13(的上表面)的至少一部分，配线20与插塞13接触而电连接。配线20由形成在半导体基板1上的多个配线层中的最下层的配线层构成。由于已对构成各绝缘膜10、11、14、15、16的材料作出了说明，所以此处省略此说明。
另外，绝缘膜15是对绝缘膜16进行蚀刻以形成开口部17(配线开口部)时的蚀刻终止膜，优选能够提高蚀刻选择比的材料膜，绝缘膜16作为层间绝缘膜而发挥作用，因此优选能够降低介电常数的材料膜。因此，优选绝缘膜16的介电常数低于绝缘膜15的介电常数。另外，在所制造的半导体装置中，优选绝缘膜16的膜厚大于绝缘膜15的膜厚，且大于绝缘膜14的膜厚。使绝缘膜14、15、16中容易实现低介电常数化的绝缘膜16最厚，由此可以有效地减小邻接配线20间的寄生电容。此处，绝缘膜14、15、16的各膜厚对应于与半导体基板1的主面垂直的方向上的膜厚。
其次，对本实施方式的效果进行更详细的说明。
图15是本发明人所研究的第1比较例的半导体装置的制造步骤中的要部截面图，其相当于本实施方式的图12。图16～图18是本发明人所研究的第2比较例的半导体装置的制造步骤中的要部截面图，分别相当于本实施方式的图6、图7和图12。
图15的第1比较例与本实施方式不同，省略了绝缘膜14的形成，而在埋入了插塞13的绝缘膜11上形成作为蚀刻终止膜的绝缘膜15和作为层间绝缘膜的绝缘膜16，在绝缘膜15、16中形成开口部17和填埋此开口部17的配线20。除此以外，以与本实施方式同样的方式制造。
本实施方式、第1比较例和第2比较例中，在半导体基板1的主面上形成如MISFETQn、Qp的半导体元件后，在半导体基板1的主面上形成绝缘膜11来作为层间绝缘膜。如上文所述，较理想的是，使用埋入性良好的绝缘膜，来作为应以填埋栅电极间的间隙的方式形成的绝缘膜11。因此，使用埋入性良好的如O3-TEOS氧化膜的利用热CVD法形成的绝缘膜、或如SOG膜的利用涂布法形成的绝缘膜来作为绝缘膜11。然而，埋入性高的绝缘膜与利用等离子体CVD法形成的绝缘膜相比，致密性低而使Si(硅)原子的数密度变小，吸湿性变高，因此，水分含量容易在成膜阶段中变高。特别是在使金属硅化物层9为硅化镍层的情况下，由于硅化镍的耐热性(约500℃)的限制，无法在形成绝缘膜11后进行高温(例如等于或大于800℃)的退火(热处理)，难以利用退火来改善绝缘膜11的吸湿性(使吸湿性降低)。因此，保持绝缘膜11的吸湿性的高状态而进行后续步骤，在绝缘膜11上形成其他绝缘膜。
在图15的第1比较例中，与本实施方式不同，在埋入了插塞13的绝缘膜11上形成作为蚀刻终止膜的绝缘膜15，而不形成绝缘膜14，但如上文所述，如果在绝缘膜15中使用碳化硅(SiC)系材料，则虽然可以实现高蚀刻选择比和低介电常数，但绝缘膜15的耐湿性变弱，容易由于吸湿而使电气特性变差。
根据本发明人的研究可知，如图15的第1比较例所示，如果耐湿性低的绝缘膜15直接与水分含量容易变多的绝缘膜11接触，则其界面(第1比较例中的绝缘膜11与绝缘膜15的界面)变为弱电性，即使铜配线中的铜(Cu)不扩散，也容易经由此界面而发生介质击穿。即，可知，在图15的以虚线包围的部分101的绝缘膜11与绝缘膜15的界面上容易发生介质击穿。
另外，在图15的第1比较例中，也与本实施方式同样地允许开口部17与插塞13的对准偏差，对于插塞13中的插塞13c而言，仅上表面的一部分在开口部17的底部露出并与配线20接触，上表面的其他部分上覆盖着绝缘膜15、16的积层膜。在此种情况下，此插塞13c与和连接于此插塞13c的配线20a邻接的配线20b之间的距离，小于配线20a与配线20b的间隔(配线20的最接近间隔)，从而容易在相接近的插塞13c与配线20b之间发生介质击穿。因此，根据本发明人的研究可知，在图15的第1比较例中，在相接近的插塞13c与配线20b之间，容易经由图15的以虚线包围的部分101的绝缘膜11与绝缘膜15的界面而发生介质击穿。
因此，与第1比较例和本实施方式不同，也考虑对作为蚀刻终止膜的绝缘膜15使用耐湿性优良的氮化硅膜，但此时，绝缘膜的介电常数变高，会增大邻接配线20间的寄生电容。
另外，与第1比较例和本实施方式不同，也考虑省略形成作为蚀刻终止膜的绝缘膜15。然而，如果不形成作为蚀刻终止膜的绝缘膜15，则可能会由于蚀刻量的变动或配线槽的图案依存性而使配线形成用的槽(开口部17)的深度产生变动，导致配线电阻或配线间容量的不均增大、或插塞13与配线20的电连接的可靠性下降，从而半导体装置的制造合格率下降。因此，较理想的是，在绝缘膜16下形成作为蚀刻终止膜的绝缘膜15。
因此，考虑到如图16的第2比较例所示，在形成了水分含量容易变多的绝缘膜11后，在此绝缘膜11上，利用等离子体CVD法形成例如氧化硅膜的耐湿性高的绝缘膜114，然后，在绝缘膜114、11、10中形成接触孔112(相当于本实施方式的接触孔12)。然后，在第2比较例中，如图17所示，形成埋入到接触孔112中的插塞113(相当于本实施方式的插塞13)后，如图18所示，在埋入了插塞113的绝缘膜114上形成绝缘膜15、16，而不形成绝缘膜14，在绝缘膜15、16中形成开口部17和配线20。因此，在本实施方式中，如图12等所示，在绝缘膜14、15、16中形成(开口)埋入了配线20的开口部17，与此相对，在第2比较例中，如图18所示，埋入了配线20的开口部17形成在绝缘膜15、16中，而不形成(开口)在绝缘膜114中。
在图16～图18的第2比较例中，在水分含量容易变多的绝缘膜11与耐湿性低的绝缘膜15之间，插入着耐湿性高的绝缘膜114，因而绝缘膜11不直接与绝缘膜15接触。即，耐湿性低的绝缘膜15不与水分含量容易变多的绝缘膜11接触。因此，可以防止如所述图15的第1比较例所示，绝缘膜11与绝缘膜15的界面变为弱电性而经由此界面发生介质击穿。
然而，在图16～图18的第2比较例中，必须在绝缘膜10、11、114中形成接触孔112并埋入插塞113。在本实施方式和图15的第1比较例中，只要在绝缘膜10、11中形成接触孔12即可，与此相比，在图16～图18的第2比较例中，由于在绝缘膜10、11、114中形成接触孔112，所以接触孔112的深度变深，变深程度与绝缘膜114的膜厚相当。而且，在形成插塞113时的插塞113用导体膜(相当于本实施方式的主导体膜13b和导电性阻障膜13a)的研磨(CMP)步骤中，在由于研磨的选择性较差而将绝缘膜114的上部一起削去的情况下，为了如图17所示，在绝缘膜11的整个面上残留绝缘膜114，如图16所示，必须预先使形成接触孔112时的绝缘膜114的膜厚相当厚。另外，即使考虑研磨的均匀性，为了如图17所示，绝对不露出绝缘膜11的上表面，如图16所示，必须预先使形成接触孔112时的绝缘膜114的膜厚相当厚。
因此，与本实施方式和图15的第1比较例的接触孔12相比，第2比较例的接触孔112的深度更深，且纵横比更大。当在绝缘膜中形成接触孔和插塞时，绝缘膜的膜厚越厚，接触孔的深度越深(接触孔的纵横比越大)，则越有可能产生接触孔的加工不良或向接触孔内埋入插塞用导体膜的埋入不良。因此，与本实施方式或图15的第1比较例相比，在形成接触孔和插塞的绝缘膜的膜厚较大的图16～图18的第2比较例中，半导体装置的制造合格率下降。
与此相对，在本实施方式中，在绝缘膜10、11中形成接触孔12，并在此接触孔12内埋入插塞13。即，在本实施方式中，接触孔12形成在绝缘膜10、11中，而在绝缘膜14中并不形成接触孔12。因此，与在绝缘膜10、11、114中形成接触孔112的图16～图18的第2比较例相比，在本实施方式中，无需绝缘膜114，从而可以使形成接触孔12的绝缘膜的厚度(本实施方式中对应于绝缘膜10、11的总膜厚)变薄。因此，在本实施方式中，在用来形成接触孔12的干式蚀刻步骤中，可以防止产生接触孔12的形成不良，而且可以防止产生向接触孔12内埋入插塞用导体膜(导电性阻障膜13a和主导体膜13b)的埋入不良，从而可以提高半导体装置的制造合格率。
另外，在本实施方式中，在埋入了插塞13的绝缘膜11上形成绝缘膜14，在绝缘膜14上形成绝缘膜15、16，在所述绝缘膜14、15、16中形成配线开口部(开口部17)并埋入配线20。如上文所述，绝缘膜11的水分含量容易变多，绝缘膜15的耐湿性低，而在本实施方式中，在绝缘膜11与绝缘膜15之间插入着绝缘膜14，使绝缘膜11不与绝缘膜15接触，因此，可以防止水分含量容易变多的绝缘膜11直接与耐湿性低的绝缘膜15接触。
而且，在本实施方式中，将插入到绝缘膜11与绝缘膜15之间的绝缘膜14，设为利用等离子体CVD法形成的Si(硅)原子的数密度大于绝缘膜11的膜，由此，使绝缘膜14成为吸湿性低且耐湿性优良的绝缘膜。因此，利用与绝缘膜11相比Si(硅)原子的数密度大且耐湿性优良的绝缘膜14，来覆盖在水分含量容易变高的绝缘膜11上，由此，绝缘膜11与绝缘膜14的界面不会变为弱电性，可以防止经由绝缘膜11与绝缘膜14的界面而发生介质击穿。另外，在与绝缘膜11相比Si(硅)原子的数密度大且吸湿性低的绝缘膜14上，形成耐湿性低的绝缘膜15，由此，绝缘膜15与绝缘膜14的界面不会变为弱电性，可以防止经由绝缘膜15与绝缘膜14的界面而发生介质击穿。即，可以防止形成变为弱电性而成为介质击穿路径的界面(绝缘膜界面)。因此，可以提高配线20间的抗介质击穿性，从而可以提高配线的可靠性，并提高半导体装置的可靠性。
另外，本实施方式中，如上文所述，即使由于开口部17与插塞13的对准偏差而使插塞13c与配线20b之间小于配线20的最接近间隔(配线20a与配线20b的间隔)，也可以通过在绝缘膜11与绝缘膜15之间设置绝缘膜14，来防止在相接近的插塞13c与配线20b之间形成弱电性的介质击穿路径，从而可以提高插塞13c与配线20b之间的抗介质击穿性。因此，可以提高具有插塞和配线的半导体装置的可靠性。另外，因为可以降低开口部17与插塞13的对准余量，所以可以实现半导体装置的微细化或小型化。因此，如果将本实施方式用于如下的半导体装置，则效果更大，此半导体装置如图12等所示，允许开口部17与插塞13的对准偏差，且具有插塞13c，此插塞13c处于仅上表面的一部分在开口部17的底部露出并与配线20接触，而上表面的其他部分上由绝缘膜14(绝缘膜14、15、16的积层膜)所覆盖着的状态。此事项对于下述的实施方式2来说也相同。
另外，因为本实施方式可以提高插塞13与配线20之间的介质击穿强度(耐性)，所以如果将本实施方式用于在最下层配线(第1层配线)中具有埋入配线(此处为配线20)的半导体装置中，则效果较大。此事项对于下述的实施方式2来说也相同。
另外，本实施方式中，在绝缘膜11与绝缘膜15之间插入比绝缘膜11更致密且Si(硅)原子的数密度更大的绝缘膜14，由此，即使绝缘膜11中的Si(硅)原子的数密度小、吸湿性高，也可以防止产生由此引起的不良状况，因此，当绝缘膜11是Si(硅)原子的数密度小的膜时，如果使用本实施方式，则效果较大。因此，在利用热CVD法形成绝缘膜11的情况(特别是绝缘膜11为O3-TEOS氧化膜的情况)和利用涂布法形成绝缘膜11的情况(特别是绝缘膜11为SOG膜的情况)中的任一个情况下，绝缘膜11的埋入性高，但Si(硅)原子的数密度小而容易使吸湿性变高，因而使用本实施方式(在绝缘膜11与绝缘膜15之间形成绝缘膜14)的效果较大。特别是，与如O3-TEOS氧化膜的利用热CVD法形成的绝缘膜(氧化硅膜)相比，如SOG膜的利用涂布法形成的绝缘膜(氧化硅膜)的Si(硅)原子的数密度小而容易使吸湿性变高，因而如果在使用如SOG膜的利用涂布法形成的绝缘膜作为对绝缘膜11时，使用本实施方式(如果在绝缘膜11与绝缘膜15之间形成绝缘膜14)，则所述效果极大。
另外，在利用硅化镍来构成金属硅化物层9的情况下，由于硅化镍的耐热性(约500℃)的限制，无法在形成绝缘膜11后进行温度更高的退火(热处理)，因而难以利用退火来改善绝缘膜11的吸湿性(使吸湿性降低)。然而，在本实施方式中，即使不利用高温退火来改善绝缘膜11的吸湿性改善(使吸湿性降低)，也可以通过在绝缘膜11与绝缘膜15之间插入绝缘膜14，来防止产生由于绝缘膜11的吸湿性高而引起的不良状况。因此，如果本实施方式用在利用硅化镍来构成金属硅化物层9的情况下，则效果较大。此事项对于下述的实施方式2来说也相同。
另外，在本实施方式和下述的实施方式2中，对金属硅化物层9形成在构成MISFET的源极或者漏极用的半导体区域的表面(上表面、上部)和栅电极的表面(上表面、上部)上的两种情况进行说明，但也可以用于金属硅化物层9形成在所述两个表面的其中一个上的情况。即，如果本实施方式和下述的实施方式2用于硅化镍层(即由硅化镍构成的金属硅化物层9)形成在构成MISFET的源极或者漏极用的半导体区域的上表面上(表层部、上层部、上部)、或者栅电极的上表面上(表层部、上层部、上部)的情况，则效果较大。
(实施方式2)
图19～图23是本实施方式的半导体装置的制造步骤中的要部截面图。到所述图4的步骤为止，与所述实施方式1大致相同，因而此处省略其说明，现对接着所述图4的步骤进行说明。
以与所述实施方式1同样的方式进行到绝缘膜11的成膜步骤为止，获得与所述图4大致同样的构造后，在本实施方式中，如图19所示，在绝缘膜(第1绝缘膜)11上形成绝缘膜(第6绝缘膜)11a。绝缘膜11a由利用等离子体CVD法形成的氧化硅膜构成。栅电极5a、5b间由绝缘膜11埋入，因此，即使利用等离子体CVD法来形成绝缘膜11a，埋入性也不成问题。
其次，如图20所示，使用CMP法等，对绝缘膜11、11a的积层膜(第1积层膜)11b的上表面进行研磨而使之平坦化。此时，对绝缘膜11a进行CMP处理，直到绝缘膜11的一部分露出为止。由此，研磨面(经研磨的积层膜11b的上表面)经平坦化而成为部分地露出绝缘膜11的状态，即，成为绝缘膜11与绝缘膜11a均露出的状态。
在经研磨而变平坦的积层膜11b的上表面中，部分地露出了绝缘膜11，其原因在于，在如图4所示的形成绝缘膜11的阶段中，反映底层形状(栅电极5a、5b和侧墙7的凸形状)，绝缘膜11的上表面并不平坦，在栅电极5a、5b附近的区域向上突起成凸状。因此，在如图20所示对绝缘膜11a、11进行CMP处理的阶段中，研磨面成为如下状态：在栅电极5a、5b附近的区域露出绝缘膜11，在其周围(栅电极间的区域)露出绝缘膜11a。
接着，以与所述实施方式1大致相同的方式，如图21(对应于所述实施方式1的图7)所示，在绝缘膜10、11、11a(绝缘膜10和积层膜11b)中形成接触孔12后，在接触孔12内形成插塞13。另外，在本实施方式中，根据图21也可知，在与经研磨而变平坦的积层膜11b上表面的露出了绝缘膜11的部分重合的位置，也形成了接触孔12和填埋此接触孔12的插塞13。对于形成在与积层膜11b上表面的露出了绝缘膜11的部分重合位置的插塞13，其上表面的至少一部分与绝缘膜11邻接(接触)。
此后的步骤和所述实施方式1相同。即，以与所述实施方式1相同的方式，如图22(对应于所述实施方式1的图8)所示，在埋入了插塞13的积层膜11b(绝缘膜11、11a)的上表面上形成绝缘膜14，在绝缘膜14上形成绝缘膜15，在绝缘膜15上形成绝缘膜16，在绝缘膜16上形成抗蚀剂图案RP1。关于绝缘膜14、15、16，因为与所述实施方式1相同，所以此处省略其说明。然后，以与所述实施方式1相同的方式，如图23(对应于所述实施方式1的图12)所示，在绝缘膜14、15、16中形成开口部17。此时，与所述实施方式1同样地，首先对绝缘膜16进行蚀刻并使下层的绝缘膜15作为蚀刻终止层而发挥作用，然后，对绝缘膜15、14进行蚀刻，在绝缘膜14、15、16中形成开口部17。接着，与所述实施方式1同样地，在开口部17内形成配线20。
然后，与所述实施方式1同样地，形成绝缘膜22、23、24，开口部30、31和配线34，但此处省略其图示和说明。
在所述实施方式1中，在绝缘膜11(或者绝缘膜10、11的积层膜)中形成接触孔12和插塞13，在埋入了插塞13的绝缘膜11的整个上表面上形成绝缘膜14。
与此相对，在本实施方式中，形成上表面不平坦的绝缘膜11后，在绝缘膜11上形成绝缘膜11a，对由绝缘膜11和绝缘膜11a构成的积层膜(第1积层膜)11b的上表面进行研磨而使之平坦化，在经平坦化的积层膜11b的上表面，使绝缘膜11部分地露出。然后，在绝缘膜10和积层膜11b中形成接触孔12并埋入插塞13，在埋入了插塞13的积层膜11b上形成绝缘膜14。
因此，在所制造的本实施方式的半导体装置中，如图23所示，在半导体基板1的主面上形成着积层膜11b，此积层膜11b由绝缘膜11和部分地形成在绝缘膜11的上部的绝缘膜11a构成，使积层膜11b的上表面平坦化，成为在积层膜11b的经平坦化的上表面部分地露出绝缘膜11的状态，在此种积层膜11b中形成接触孔12和插塞13。绝缘膜14形成在积层膜11b上。在(至少一部分)与积层膜11b上表面的露出了绝缘膜11的部分重合的位置，形成接触孔12和填埋此接触孔12的插塞13，此插塞13的上表面(的至少一部分)邻接并接触于绝缘膜11(即积层膜11b上表面的露出了绝缘膜11的部分)。
在本实施方式中，在经研磨而变平坦的积层膜11b的上表面中部分地露出了绝缘膜11，积层膜11b的上表面由绝缘膜11的上表面和绝缘膜11a的上表面构成，因此，形成在积层膜11b的上表面上的绝缘膜14的下表面，包括与绝缘膜11的上表面接触的区域、和与绝缘膜11a的上表面接触的区域。与本实施方式不同，在省略了绝缘膜14的形成的情况下，绝缘膜15的下表面与积层膜11b的上表面接触，由此，绝缘膜15的下表面产生与绝缘膜11的上表面接触的区域、和与绝缘膜11a的上表面接触的区域。如所述实施方式1中所作的说明，如果绝缘膜15与绝缘膜11接触，则其接触界面会变为弱电性，容易经由此界面而发生介质击穿，但在本实施方式中，因为在积层膜11b的上表面与绝缘膜15之间形成着绝缘膜14，所以使绝缘膜15不与绝缘膜11接触，从而可以防止经由绝缘膜11与绝缘膜15的界面而发生介质击穿。因此，可以提高配线20间的抗介质击穿性，从而可以提高配线的可靠性，并提高半导体装置的可靠性。
另外，在形成绝缘膜11、11a后，当对由绝缘膜11、11a构成的积层膜11b的上表面进行研磨而使之平坦化时，与本实施方式不同，也考虑到：在绝缘膜11露出之前结束CMP处理，不在经平坦化的积层膜11b的上表面中使绝缘膜11露出。然而，此时，绝缘膜11的上表面由绝缘膜11a所覆盖，因此，虽然可以防止由于绝缘膜11的水分含量容易变多而引起的不良状况，但与所述图16～图18的第2比较例相同，将要形成接触孔12的积层膜11b的厚度会变厚，其变厚程度与残留在绝缘膜11的整个上表面上的绝缘膜11a的厚度相当。因此，接触孔12的深度变深，接触孔12的纵横比变大，产生接触孔12的加工不良或向接触孔12内埋入插塞13用导体膜的埋入不良的可能性会变高。
与此相对，在本实施方式中，在形成绝缘膜11、11a后，当对由绝缘膜11、11a构成的积层膜11b的上表面进行研磨而使之平坦化时，进行CMP处理直到从研磨面部分地露出绝缘膜11为止，在经研磨而变平坦的积层膜11b的上表面中使绝缘膜11部分地露出。因此，与在绝缘膜11的整个上表面上残留绝缘膜11a的情况相比，可以减小将要形成接触孔12的积层膜11b的厚度，因此，可以使接触孔12变浅并减小纵横比，从而可以防止产生接触孔12的加工不良或向接触孔12内埋入插塞13用导体膜的埋入不良。因此，可以提高半导体装置的制造合格率。而且，与所述实施方式1同样地，在本实施方式中，在埋入了插塞13的积层膜11b上形成绝缘膜14，由此，可以防止在经研磨而变平坦的积层膜11b的上表面中部分地露出绝缘膜11的不良状况。
另外，在形成绝缘膜11a前的绝缘膜11的上表面平坦，且在绝缘膜11的平坦面上形成了绝缘膜11a的情况下，当对由绝缘膜11、11a构成的积层膜11b的上表面进行研磨而使之平坦化时，容易成为在绝缘膜11的整个上表面上残存着绝缘膜11a而使绝缘膜11完全未从研磨面露出的状态、或者绝缘膜11a被全部去除而在整个面上露出了绝缘膜11的状态。因此，如果将本实施方式用于形成绝缘膜11a之前的绝缘膜11上表面的平坦度较低的情况(例如，反映栅电极5a、5b等的凹凸产生在绝缘膜11的上表面上的情况)，则效果较大，此时，如果在绝缘膜11的不平坦的上表面上形成绝缘膜11a后，对由绝缘膜11、11a构成的积层膜11b的上表面进行研磨而使之平坦化，则如所述图20，绝缘膜11会部分地从研磨面露出。因此，本实施方式可以用于利用热CVD法来形成绝缘膜11的情况(例如，绝缘膜11为O3-TEOS氧化膜的情况)、和利用涂布法来形成绝缘膜11的情况(例如，绝缘膜11为SOG膜的情况)中的任一个情况，特别是，如果将本实施方式用于利用形成绝缘膜11a前的绝缘膜11上表面的平坦度容易变低的热CVD法来形成绝缘膜11的情况(例如，绝缘膜11为O3-TEOS氧化膜的情况)下使用，则效果更大。
另外，如所述实施方式1和第1比较例中所作的说明，当由于开口部17与插塞13的对准偏差而使插塞13c与配线20b之间变近时，在相接近的插塞13c与配线20b之间形成电性弱的介质击穿路径的可能性较高。因此，当接触孔12和填埋此接触孔12的插塞13仅形成在积层膜11b上表面的露出了绝缘膜11a的部分时(即，当不存在上表面与绝缘膜11接触的插塞13时)，插塞13的上部(上表面)的周围由绝缘膜11a所包围而并非由绝缘膜11包围，因此不易在插塞13c与配线20b之间产生绝缘破坏。然而，如图21等所示，如果在与积层膜11b上表面的露出了绝缘膜11的部分重合的位置，形成接触孔12和插塞13，则此插塞13的上表面的至少一部分邻接并接触于绝缘膜11，有可能会由于邻接于此插塞13的绝缘膜11，在插塞13c与配线20b之间形成电性弱的介质击穿路径。
与此相对，在本实施方式中，即使如图21所示，在与积层膜11b上表面的露出了绝缘膜11的部分重合的位置形成接触孔12和插塞13，由此使绝缘膜11邻接于此插塞13的上表面，也会如图22、图23所示，在邻接于此插塞13的绝缘膜11上形成绝缘膜14，以不使绝缘膜15与绝缘膜11接触。通过设置绝缘膜14，可以防止由于邻接于插塞13c的绝缘膜11而在插塞13c与配线20b之间形成电性弱的介质击穿路径。因此，在半导体装置的制造步骤中，如果将本实施方式用于如下情况，则效果更大，所述情况是指在与经研磨而变平坦的积层膜11b上表面的露出了绝缘膜11的部分重合的位置，形成接触孔12和填埋此接触孔12的插塞13的情况，即，在半导体装置中，绝缘膜11(即积层膜11b上表面的露出了绝缘膜11的部分)邻接(接触)于插塞13的上表面(的至少一部分)的情况。
以上，根据实施方式，对本发明人的发明进行了具体说明，当然本发明并不限定于所述实施方式，可以在不偏离其宗旨的范围内实施各种变更。
[产业上的可利用性]
本发明有效地适用于具有埋入配线的半导体装置及其制造技术。
Claims (32)
1.一种半导体装置，其特征在于包含：
半导体基板；
半导体元件，其形成在所述半导体基板的主面上；
第1绝缘膜，其形成在所述半导体基板的形成着所述半导体元件的所述主面上，且含有硅和氧；
第1开口部，其形成在所述第1绝缘膜中；
第1导体部，其埋入到所述第1开口部内；
第2绝缘膜，其形成在所述第1绝缘膜上，且含有硅和氧；
第3绝缘膜，其形成在所述第2绝缘膜上，且含有硅和碳；
第4绝缘膜，其形成在所述第3绝缘膜上，且含有硅和氧；
配线开口部，其形成在所述第2、第3和第4绝缘膜中，且在底部露出所述第1导体部的至少一部分；和
第1配线，其埋入到所述配线开口部内，且与所述第1导体部电连接；且
所述第2绝缘膜是Si原子的数密度大于所述第1绝缘膜的膜。
2.根据权利要求1所述的半导体装置，其特征在于，所述第2绝缘膜是利用等离子体CVD法形成的绝缘膜，所述第1绝缘膜并非利用等离子体CVD法形成的绝缘膜。
3.根据权利要求2所述的半导体装置，其特征在于，所述第1绝缘膜是利用热CVD法或者涂布法形成的绝缘膜。
4.根据权利要求1所述的半导体装置，其特征在于，所述第1绝缘膜和第2绝缘膜以硅和氧为主成分。
5.根据权利要求1所述的半导体装置，其特征在于，所述第1绝缘膜是氧化硅膜，所述第2绝缘膜是氧化硅膜或者氮氧化硅膜。
6.根据权利要求1所述的半导体装置，其特征在于，所述第1绝缘膜是O3-TEOS氧化膜或者SOG膜。
7.根据权利要求1所述的半导体装置，其特征在于，所述第2绝缘膜的利用氢氟酸来进行蚀刻的蚀刻速度小于所述第1绝缘膜的蚀刻速度。
8.根据权利要求1所述的半导体装置，其特征在于，所述第3绝缘膜是对所述第4绝缘膜进行蚀刻以形成所述配线开口部时的蚀刻终止膜。
9.根据权利要求1所述的半导体装置，其特征在于，所述第3绝缘膜是SiC膜、SiCN膜或者SiCO膜。
10.根据权利要求1所述的半导体装置，其特征在于，所述第4绝缘膜是氧化硅膜、氮氧化硅膜、或者介电常数低于氧化硅膜的绝缘膜。
11.根据权利要求1所述的半导体装置，其特征在于，所述第3绝缘膜的氧含量小于硅含量。
12.根据权利要求11所述的半导体装置，其特征在于，所述第4绝缘膜的氧含量等于或大于硅含量。
13.根据权利要求1所述的半导体装置，其特征在于，所述第4绝缘膜的介电常数低于所述第3绝缘膜的介电常数。
14.根据权利要求1所述的半导体装置，其特征在于，所述第4绝缘膜含有着硅、氧和氮。
15.根据权利要求1所述的半导体装置，其特征在于，所述第4绝缘膜的膜厚大于所述第2绝缘膜的膜厚，且大于所述第3绝缘膜的膜厚。
16.根据权利要求1所述的半导体装置，其特征在于，所述第1开口部形成在所述第1绝缘膜中，而不形成在所述第2绝缘膜中。
17.根据权利要求1所述的半导体装置，其特征在于，所述半导体元件包含MISFET，在所述半导体基板的所述主面上，以填埋所述MISFET的栅电极间的方式形成着所述第1绝缘膜。
18.根据权利要求1所述的半导体装置，其特征在于，所述半导体元件包含MISFET，在构成所述MISFET的源极或漏极用的半导体区域的上表面上或者栅电极的上表面上，形成硅化镍层。
19.根据权利要求1所述的半导体装置，其特征在于，在所述半导体基板上形成着多个配线层，所述第1配线包含所述多个配线层中的最下层的配线层。
20.根据权利要求1所述的半导体装置，其特征在于，所述第1导体部不含铜，所述第2绝缘膜包含氧化硅膜。
21.根据权利要求1所述的半导体装置，其特征在于，所述第1导体部含有铜，所述第2绝缘膜包含氮氧化硅膜。
22.根据权利要求1所述的半导体装置，其特征在于，所述第1导体部的上表面的一部分与所述第1配线接触，其他的一部分上由所述第2绝缘膜所覆盖。
23.根据权利要求1所述的半导体装置，其特征在于进一步包含第5绝缘膜，所述第5绝缘膜在所述半导体基板的形成有所述半导体元件的所述主面上形成，且包含与所述第1绝缘膜不同的材料，所述第1绝缘膜形成在所述第5绝缘膜上，所述第1开口部形成在包含所述第1绝缘膜和第5绝缘膜的积层膜中。
24.根据权利要求1所述的半导体装置，其特征在于，在所述半导体基板的所述主面上，形成有包含所述第1绝缘膜和部分地形成在所述第1绝缘膜上部的第6绝缘膜的第1积层膜，使所述第1积层膜的上表面平坦化，在所述第1积层膜的经平坦化的所述上表面中，部分地露出所述第1绝缘膜，所述第1开口部形成在所述第1积层膜中，所述第2绝缘膜形成在所述第1积层膜上。
25.根据权利要求24所述的半导体装置，其特征在于，所述第1绝缘膜邻接到所述第1导体部的上表面。
26.一种半导体装置的制造方法，其特征在于包含下述步骤：
(a)准备半导体基板；
(b)在所述半导体基板的主面上形成半导体元件；
(c)在所述半导体基板的形成有所述半导体元件的所述主面上，形成含有硅和氧的第1绝缘膜；
(d)在所述第1绝缘膜中形成第1开口部；
(e)形成埋入到所述第1开口部内的第1导体部；
(f)在埋入了所述第1导体部的所述第1绝缘膜上，形成含有硅和氧的第2绝缘膜；
(g)在所述第2绝缘膜上，形成含有硅和碳的第3绝缘膜；
(h)在所述第3绝缘膜上，形成含有硅和氧的第4绝缘膜；
(i)对所述第4绝缘膜进行蚀刻，在所述第4绝缘膜中形成配线开口部；
(j)对所述配线开口部底部的所述第3绝缘膜和所述第2绝缘膜进行蚀刻，在所述配线开口部的底部使所述第1导体部的上表面的至少一部分露出；和
(k)形成埋入到所述配线开口部内且与所述第1导体部电连接的第1配线；且
所述第2绝缘膜是Si原子的数密度大于所述第1绝缘膜的膜。
27.根据权利要求26所述的半导体装置的制造方法，其特征在于，在所述(i)步骤中，将所述第3绝缘膜作为蚀刻终止层来对所述第4绝缘膜进行蚀刻，在所述第4绝缘膜中形成配线开口部。
28.根据权利要求27所述的半导体装置的制造方法，其特征在于，在所述(c)步骤中，使用热CVD法或者涂布法来形成所述第1绝缘膜，在所述(f)步骤中，使用等离子体CVD法来形成所述第2绝缘膜。
29.根据权利要求28所述的半导体装置的制造方法，其特征在于，所述第1绝缘膜是O3-TEOS氧化膜或者SOG膜，所述第2绝缘膜是氧化硅膜或者氮氧化硅膜，所述第3绝缘膜是SiC膜、SiCN膜或者SiCO膜，所述第4绝缘膜是氧化硅膜、氮氧化硅膜、或者介电常数低于氧化硅膜的绝缘膜。
30.根据权利要求28所述的半导体装置的制造方法，其特征在于，所述第1配线是形成在所述半导体基板上的多个配线层中的最下层的配线层。
31.根据权利要求28所述的半导体装置的制造方法，其特征在于，在所述(c)步骤中形成的所述第1绝缘膜的上表面并不平坦，在所述(c)步骤之后、所述(d)步骤之前，进一步包含下述步骤：(c1)在所述第1绝缘膜上形成第6绝缘膜；和(c2)对包含所述第1绝缘膜和第6绝缘膜的第1积层膜的上表面进行研磨，使所述第1积层膜的上表面平坦化，在经平坦化的所述第1积层膜的上表面中使所述第1绝缘膜部分地露出；在所述(d)步骤中，在所述第1积层膜中形成所述第1开口部，在所述(f)步骤中，在埋入了所述第1导体部的所述第1积层膜上形成所述第2绝缘膜。
32.根据权利要求31所述的半导体装置的制造方法，其特征在于，在所述(d)步骤中，在与所述第1积层膜的上表面的露出所述第1绝缘膜的部分相重合的位置，形成所述第1开口部。
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