TWI809521B - 半導體記憶體裝置 - Google Patents

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TWI809521B
TWI809521B TW110136900A TW110136900A TWI809521B TW I809521 B TWI809521 B TW I809521B TW 110136900 A TW110136900 A TW 110136900A TW 110136900 A TW110136900 A TW 110136900A TW I809521 B TWI809521 B TW I809521B
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李基碩
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南韓商三星電子股份有限公司
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Abstract

一種半導體記憶體裝置包括：位元線，在基板上在垂直方向上延伸；電晶體本體部分，包括在第一水平方向上依序排列的第一源極汲極區、單晶通道層及第二源極汲極區且連接至位元線；閘極電極層，在與第一水平方向正交的第二水平方向上延伸，其中閘極介電層位於閘極電極層與單晶通道層之間，且覆蓋單晶通道層的上表面及下表面；以及單元電容器，包括下部電極層、電容器介電層及上部電極層，位於電晶體本體的在第一水平方向上與位元線相對的一側處且連接至第二源極汲極區。

Description

半導體記憶體裝置 [相關申請案的交叉參考]
本申請案基於且主張2020年12月02日於韓國智慧財產局提出申請的韓國專利申請案第10-2020-0166970號的優先權，上述韓國專利申請案的揭露內容全部併入本案供參考。
本發明概念是有關於一種半導體記憶體裝置，且確切而言是有關於一種三維半導體記憶體裝置。
對小型化、多功能及/或高效能的電子產品的需求/期望帶來了對高容量半導體記憶體裝置的需求。為了提供高容量半導體記憶體裝置，需要/期望增大整合程度。由於現有二維半導體記憶體裝置的整合程度可主要是由單位記憶體單元佔據的面積決定，因此已增大二維半導體記憶體裝置的整合程度，但仍是有限的。因此，已提出三維半導體記憶體裝置以藉由在垂直方向上將多個記憶體單元堆疊於基板上來增大記憶體容量。
本發明概念提供一種整合程度得以提高的三維半導體記 憶體裝置。
為此，本發明概念提供以下半導體記憶體裝置。
根據本發明概念的一些示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：位元線，位於基板上，所述位元線在垂直方向上延伸；電晶體本體，包括第一源極汲極區、單晶通道層及第二源極汲極區，所述第一源極汲極區、所述單晶通道層及所述第二源極汲極區在第一水平方向上依序排列，所述電晶體本體連接至所述位元線；閘極電極層，在第二水平方向上延伸，所述第二水平方向與所述第一水平方向正交，其中閘極介電層位於所述閘極電極層與所述電晶體本體的一部分之間，所述閘極介電層覆蓋所述單晶通道層的上表面及下表面；以及單元電容器，位於所述電晶體本體的在所述第一水平方向上與所述位元線相對的一側處，所述單元電容器連接至所述第二源極汲極區，所述單元電容器包括下部電極層、電容器介電層及上部電極層。
根據本發明概念的一些示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：多個電晶體本體，在基板上在垂直方向上彼此間隔開，所述多個電晶體本體在第一水平方向上彼此平行地延伸，所述多個電晶體本體包括在所述第一水平方向上依序排列的第一源極汲極區、單晶通道層及第二源極汲極區，所述多個電晶體本體具有平坦形狀的延伸部，平坦形狀的所述延伸部在與所述第一水平方向正交的第二水平方向上凸形 地突出；多條位元線，在所述基板上在所述第二水平方向上彼此間隔開，所述多條位元線在所述垂直方向上彼此平行地延伸，所述多條位元線連接至所述多個電晶體本體的所述第一源極汲極區；多個閘極電極層，在所述垂直方向上彼此間隔開，在所述第二水平方向上彼此平行地延伸，閘極介電層位於所述多個閘極電極層與所述單晶通道層之間，所述閘極介電層至少覆蓋所述多個電晶體本體的所述單晶通道層的上表面及下表面；以及多個單元電容器，連接至所述多個電晶體本體的所述第二源極汲極區且包括下部電極層、電容器介電層及上部電極層。
根據本發明概念的一些示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：多個電晶體本體，位於基板上，在垂直方向上彼此間隔開，在第一水平方向上彼此平行地延伸，所述多個電晶體本體包括第一源極汲極區、包含單晶矽(Si)的單晶通道層及第二源極汲極區，所述第一源極汲極區、所述單晶通道層及所述第二源極汲極區在所述第一水平方向上依序排列，所述多個電晶體本體具有延伸部分，所述延伸部分具有在與所述第一水平方向正交的第二水平方向上凸形地突出的平坦形狀，所述延伸部分的一部分包括所述單晶通道層的一部分；多條位元線，在所述基板上在所述第二水平方向上彼此間隔開，在所述垂直方向上彼此平行地延伸，且連接至所述多個電晶體本體的所述第一源極汲極區；多個閘極電極層，在所述垂直方向上彼此間隔開，在所述第二水平方向上彼此平行地延伸，閘極介電層 位於所述多個閘極電極層與所述單晶通道層之間，所述閘極介電層分別至少覆蓋所述單晶通道層的上表面及下表面；以及多個單元電容器，連接至所述多個電晶體本體的所述第二源極汲極區且包括：多個下部電極層，在所述第一水平方向上具有中空圓柱形狀，其中所述中空圓柱形狀的閉合部分面向所述第二源極汲極區且所述中空圓柱形狀的敞開部分面向與所述第二源極汲極區相反的方向；上部電極層，覆蓋所述多個下部電極層；以及電容器介電層，位於所述多個下部電極層與所述上部電極層之間。
1、1a、1b、1c、10:半導體記憶體裝置
102:基板
104:雜質區
110:犧牲/寄生層
110G:第一間隙
110GE:第一延伸間隙
120:單晶半導體層
120a:第一半導體層
120b:第二半導體層
120BD、120BDa、120BDb:電晶體本體部分
120G:第二間隙
120S:單晶狹縫
120SC:延伸部分
120SR:單晶條
122、122a:第一源極汲極區
122s:第一縫隙
124、124b:單晶通道層
126、126a、126b:第二源極汲極區
126s:第二縫隙
132:第一遮罩層
134:第一隱埋絕緣層
136:第二遮罩層
140:隱埋結構
142:襯墊層
144:隱埋層
146:頂蓋層
152:支撐絕緣層
152P:支撐圖案
152PB1:第一支撐延伸部分
152PB2:第二支撐延伸部分
152PM:主支撐部分
152R:移除空間
154:分隔絕緣層
154P:分隔絕緣圖案
162:第二隱埋絕緣層
164:第三遮罩層
172:間隔件襯墊層
174:間隔件隱埋層
182、182a、182b:閘極介電層
184、184a、184b:閘極電極層
185a、185b:功函數控制層
186a、186b:閘極本體層
192:間隔件頂蓋層
194、BL:位元線
196:第三隱埋絕緣層
200、200a、CAP:單元電容器
210:下部電極層
220、220a:電容器介電層
230、230a:上部電極層
B-B'、C-C'、D-D'、X-X'、Y-Y':線
BC:單元接觸件/隱埋接觸件
BLS:位元線捆紮線
DC:數位接觸件/位元線接觸件/直接接觸件
D1、D2、D3:方向
ENL:區
HH、HL:高度
LH、LL:長度
MC:記憶體單元
MS:多層結構
PLATE:上部電極
SCA:子單元陣列
STH1、STH1E、STH1Ea:第一堆疊穿孔
STH2、STH2E、STH2Ea:第二堆疊穿孔
STR1:第一凹口
STR2:第二凹口
T1:第一厚度
T2:第二厚度
T3:第三厚度
TR、TRa、TRb、TRc:單元電晶體
w1:第一寬度
w2:第二寬度
w3:第三寬度
w4:第四寬度
WL:字元線
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中：
圖1A至圖15B是根據本發明概念的一些示例性實施例的製造半導體記憶體裝置的方法的製程次序的示意圖。
圖16A及圖16B是根據本發明概念的一些示例性實施例的半導體記憶體裝置的示意圖。
圖17A至圖17C分別是根據本發明概念的一些示例性實施例的半導體記憶體裝置的一些部分的放大剖視圖。
圖18A至圖18C分別是根據本發明概念的一些示例性實施例的半導體記憶體裝置的一些部分的放大剖視圖及俯視圖。
圖19A及圖19B分別是根據本發明概念的一些示例性實施例的半導體記憶體裝置的一些部分的放大剖視圖及俯視圖。
圖20是根據本發明概念的一些示例性實施例的半導體記憶 體裝置中的單元陣列的等效電路圖。
圖1A至圖15B是根據本發明概念的一些示例性實施例的製造/製作半導體記憶體裝置的方法的製程次序的示意圖。舉例而言，圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖10A、圖11A、圖12A、圖13A、圖14A及圖15A是俯視圖，圖1B、圖2B、圖3B、圖4B、圖5B、圖6B及圖10B是分別沿著圖1A、圖2A、圖3A、圖4A、圖5A、圖6A及圖10A的線B-B'截取的剖視圖，圖7A、圖8A及圖9A是沿著與圖6A的線B-B'對應的一部分截取的剖視圖，圖3C、圖4C、圖5C、圖6C、圖10C、圖11B、圖12B、圖13B、圖14B及圖15B是分別沿著圖3A、圖4A、圖5A、圖6A、圖10A、圖11A、圖12A、圖13A、圖14A及圖15A的線C-C'截取的剖視圖，圖6D及圖10D是分別沿著圖6A及圖10A的線D-D'截取的剖視圖，且圖7B、圖8B及圖9B是沿著與圖6A的線D-D'對應的一部分截取的剖視圖。
參考圖1A及圖1B，形成多層結構MS，在所述多層結構MS中多個犧牲層/寄生層110以及多個單晶半導體層120交替地堆疊於基板102上。
基板102可包含單晶(single crystalline/monocrystalline)半導體材料。舉例而言，基板102可包含半導體材料，例如矽(Si)或鍺(Ge)。作為另外一種選擇或另外，基板102可包含呈單晶相的第III-V族半導體材料。作為另外一種選擇或另外，舉例而言， 基板102可包括絕緣體上矽(silicon-on-insulator，SOI)基板或絕緣體上鍺(germanium-on-insulator，GeOI)基板。
所述多個犧牲層110及所述多個單晶半導體層120中的每一者可包含單晶半導體材料。寄生層110可包含相對於單晶半導體層120具有選擇性蝕刻速率的半導體材料，例如可較單晶半導體層120蝕刻得慢或快。在一些示例性實施例中，寄生層110可相對於基板102具有選擇性蝕刻速率。在一些示例性實施例中，單晶半導體層120可包含具有與基板102的蝕刻特性相同或類似的蝕刻特性的材料，及/或包含與基板102相同的材料或者由與基板102相同的材料製成。
在一些示例性實施例中，所述多個犧牲層110中的每一者可包含SiGe，且所述多個單晶半導體層120中的每一者可包含Si。舉例而言，所述多個犧牲層110中的每一者可包含單晶(monocrystalline/single crystal)SiGe，且所述多個單晶半導體層120中的每一者可包含單晶Si。在一些示例性實施例中，所述多個單晶半導體層120中的每一者可包含單晶二維(two-dimensional，2D)材料半導體及/或單晶氧化物半導體材料。舉例而言，2D材料半導體可包括二硫化鉬(MoS2)、二硒化鎢(WSe2)、石墨烯、碳奈米管或其組合。舉例而言，氧化物半導體材料可包括氧化銦鎵鋅(InxGayZnzO)、氧化銦鎵矽(InxGaySizO)、氧化銦錫鋅(InxSnyZnzO)、氧化銦鋅(InxZnyO)、氧化鋅(ZnxO)、氧化鋅錫(ZnxSnyO)、氮氧化鋅(ZnxOyN)、氧化鋯鋅錫 (ZrxZnySnzO)、氧化錫(SnxO)、氧化鉿銦鋅(HfxInyZnzO)、氧化鎵鋅錫(GaxZnySnzO)、氧化鋁鋅錫(AlxZnySnzO)、氧化鐿鎵鋅(YbxGayZnzO)、氧化銦鎵(InxGayO)或其任何組合。舉例而言，所述多個單晶半導體層120中的每一者可包括單層或多層氧化物半導體材料。在一些示例性實施例中，所述多個單晶半導體層120中的每一者可包含能帶間隙能量大於Si的能帶間隙能量的材料。舉例而言，所述多個單晶半導體層120中的每一者可包含能帶間隙能量為大約1.5電子伏特至大約5.6電子伏特的材料。舉例而言，所述多個單晶半導體層120中的每一者可包含當能帶間隙能量為大約2.0電子伏特至大約4.0電子伏特時可具有最佳通道效能的材料。
可藉由化學氣相沈積(chemical vapor deposition，CVD)、電漿增強CVD(plasma enhanced CVD，PECVD)或原子層沈積(atomic layer deposition，ALD)中的至少一者來形成所述多個犧牲層110及所述多個單晶半導體層120。在一些示例性實施例中，可藉由使用與多個犧牲層110及所述多個單晶半導體層120接觸的層作為晶種層自底部開始將所述多個犧牲層110及所述多個單晶半導體層120中的每一者形成為單晶狀態，及/或藉由退火形成為單晶狀態。
在一些示例性實施例中，所述多個單晶半導體層120可包括具有不同厚度的多個第一半導體層120a及多個第二半導體層120b。所述多個第一半導體層120a及所述多個第二半導體層120b 可在垂直方向上(例如，在D3方向上)交替地排列。舉例而言，第一半導體層120a及第二半導體層120b可交替地位於在垂直方向(D3方向)上彼此間隔開的所述多個犧牲層110中的每一者上。
所述多個犧牲層110及所述多個單晶半導體層120中的每一者可具有數十奈米(nm)的厚度。第一半導體層120a、第二半導體層120b及寄生層110可分別具有第一厚度T1、第二厚度T2及第三厚度T3。第一厚度T1可大於第二厚度T2。在一些示例性實施例中，第一厚度T1可較第二厚度T2大10奈米或大得更多。在一些示例性實施例中，第三厚度T3可小於第一厚度T1及第二厚度T2中的每一者。
在一些示例性實施例中，所述多個單晶半導體層120中的每一者可被形成為具有幾乎相同的厚度。
參考圖2A及圖2B，可在多層結構MS上形成第一遮罩層132，且然後藉由使用第一遮罩層132作為蝕刻遮罩來形成多個第一堆疊穿孔STH1及多個第二堆疊穿孔STH2，所述多個第一堆疊穿孔STH1及所述多個第二堆疊穿孔STH2穿過多層結構MS暴露出基板102。第一遮罩層132可具有與所述多個第一堆疊穿孔STH1及所述多個第二堆疊穿孔STH2對應的多個開口。在一些示例性實施例中，第一遮罩層132可包含硬遮罩材料，例如氮化矽。在一些示例性實施例中，所述多個第一堆疊穿孔STH1及所述多個第二堆疊穿孔STH2中的每一者可具有水平寬度朝向基板102逐漸減小的漸縮形狀。
所述多個第二堆疊穿孔STH2可具有在第一水平方向(D1方向)上具有長軸且在第二水平方向(D2方向)上具有短軸的卵形平坦形狀，或可具有在第一水平方向(D1方向)上具有長軸且在第二水平方向(D2方向)上具有短軸並且具有修圓隅角的矩形平坦形狀。
在一些示例性實施例中，所述多個第一堆疊穿孔STH1可具有圓形、卵形、帶修圓隅角的正方形或帶修圓隅角的矩形的平坦形狀。在一些示例性實施例中，所述多個第一堆疊穿孔STH1在第一水平方向(D1方向)上的寬度可小於所述多個第二堆疊穿孔STH2在第一水平方向(D1方向)上的寬度，且所述多個第一堆疊穿孔STH1在第二水平方向(D2方向)上的寬度可與所述多個第二堆疊穿孔STH2在第二水平方向(D2方向)上的寬度實質上相同。
第一堆疊穿孔STH1及第二堆疊穿孔STH2可在第一水平方向(D1方向)上彼此間隔開。在一些示例性實施例中，所述多個第一堆疊穿孔STH1中的一者及所述多個第二堆疊穿孔STH2中的另一者可分別間隔於所述多個第二堆疊穿孔STH2中的一者在第一水平方向(D1方向)上的兩側處。
所述多個第一堆疊穿孔STH1可在第二水平方向(D2方向)上彼此間隔開地排列於一條線上，所述第二水平方向與第一水平方向(例如，D1方向)正交，且所述多個第二堆疊穿孔STH2可在第二水平方向(例如，D2方向)上彼此間隔開地排列於一條 線上。
在第二水平方向(D2方向)上彼此間隔開地排列於一條線上的所述多個第一堆疊穿孔STH1中的每一者在第一水平方向(D1方向)上的兩端中的一端可面向所述多個第二堆疊穿孔STH2中的每一者，且其另一端可面向與所述多個第二堆疊穿孔STH2中的每一者相對的一側。
第一寬度W1(是小寬度，例如在第一水平方向(D1方向)上彼此相鄰的第一堆疊穿孔STH1與第二堆疊穿孔STH2之間的最小寬度)可小於第二寬度W2(是小寬度，例如在第二水平方向(D2方向)上彼此相鄰的兩個第一堆疊穿孔STH1之間的最小寬度、或在第二水平方向(D2方向)上彼此相鄰的兩個第二堆疊穿孔STH2之間的小寬度/最小寬度)。
參考在第二水平方向(D2方向)上沿著在第一水平方向(D1方向)上彼此相鄰的兩個第二堆疊穿孔STH2之間延伸的虛擬線，所述多個第一堆疊穿孔STH1與所述多個第二堆疊穿孔STH2可鏡像對稱。舉例而言，一個第一堆疊穿孔STH1、一個第二堆疊穿孔STH2、另一第二堆疊穿孔STH2及另一第一堆疊穿孔STH1可在第一水平方向(D1方向)上彼此間隔開。
現在參考圖3A至圖3C，形成第一隱埋絕緣層134，所述第一隱埋絕緣層134填充所述多個第一堆疊穿孔STH1及所述多個第二堆疊穿孔STH2。在一些示例性實施例中，第一隱埋絕緣層134可包括氧化矽、氮氧化矽層、含碳氧化矽層、含碳氮化矽層及含 碳氮氧化矽層中的任一者或至少一者。
可形成覆蓋多層結構MS及第一隱埋絕緣層134的第二遮罩層136，且然後可使用第二遮罩層136作為蝕刻遮罩來形成第一凹口STR1及第二凹口STR2，所述第一凹口STR1及所述第二凹口STR2穿過多層結構MS及第一隱埋絕緣層134暴露出基板102。第二遮罩層136可具有與第一凹口STR1及第二凹口STR2對應的多個開口。在一些示例性實施例中，第二遮罩層136可包含氮化矽。
第一凹口STR1及第二凹口STR2中的每一者可具有在第二水平方向(D2方向)上延伸的形狀。在一些示例性實施例中，第一凹口STR1及第二凹口STR2中的每一者可具有水平寬度朝向基板102逐漸減小的漸縮形狀。
第一凹口STR1可在第二水平方向(例如，D2方向)上延伸越過多個第一堆疊穿孔STH1在第一水平方向(D1方向)上的兩端中的另一端，所述另一端與多個第二堆疊穿孔STH2相對。填充所述多個第一堆疊穿孔STH1的第一隱埋絕緣層134的一部分可在第一凹口STR1的內側表面上暴露出。
第二凹口STR2可在第二水平方向(D2方向)上延伸越過在第一水平方向(D1方向)上彼此相鄰的兩個第二堆疊穿孔STH2的面向端。填充所述多個第二堆疊穿孔STH2的第一隱埋絕緣層134的一部分可在第二凹口STR2的內側表面上暴露出。
參考圖4A至圖4C，形成填充第一凹口STR1的隱埋結 構140，然後移除第二遮罩層136，且移除填充所述多個第一堆疊穿孔STH1及所述多個第二堆疊穿孔STH2的第一隱埋絕緣層134。
在一些示例性實施例中，隱埋結構140可包括襯墊層142、隱埋層144及頂蓋層146。襯墊層142可共形地覆蓋第一凹口STR1的底表面及側表面。隱埋層144可覆蓋襯墊層142且填充第一凹口STR1。頂蓋層146可覆蓋襯墊層142的頂表面及隱埋層144的頂表面。在一些示例性實施例中，襯墊層142及頂蓋層146可包含氮化矽。在一些示例性實施例中，隱埋層144可包括氧化矽、氮氧化矽層、含碳氧化矽層、含碳氮化矽層及含碳氮氧化矽層中的任一者或至少一者。
參考圖5A至圖5C，可藉由穿過所述多個第一堆疊穿孔STH1及所述多個第二堆疊穿孔STH2移除所述多個犧牲層110來在所述多個單晶半導體層120之間形成多個第一間隙110G。可藉由相對於基板102、所述多個單晶半導體層120、襯墊層142及頂蓋層146具有選擇性蝕刻速率的等向性蝕刻移除所述多個犧牲層110來形成所述多個第一間隙110G。
參考圖6A至圖6D，可藉由移除所述多個單晶半導體層120的一部分來形成多個單晶狹縫120S，所述多個單晶半導體層120由圖5A至圖5C中所示的所述多個第一堆疊穿孔STH1、所述多個第二堆疊穿孔STH2及所述多個第一間隙110G暴露出。在一些示例性實施例中，所述多個單晶狹縫120S中的每一者可具有大約5奈米至大約15奈米的厚度。舉例而言，所述多個單晶狹縫120S 中的每一者可具有大約10奈米的厚度。所述多個單晶狹縫120S中的每一者的水平寬度可小於所述多個單晶半導體層120的水平寬度。
可藉由相對於襯墊層142及頂蓋層146具有選擇性蝕刻速率的等向性蝕刻(例如，藉由濕式蝕刻)移除所述多個單晶半導體層120的一部分來形成所述多個單晶狹縫120S。在一些示例性實施例中，在形成所述多個單晶狹縫120S的製程中，亦可移除基板102的在所述多個第一堆疊穿孔STH1的底表面及所述多個第二堆疊穿孔STH2的底表面上暴露出的一部分。
在一些示例性實施例中，當所述多個單晶半導體層120包括具有不同/可變厚度的所述多個第一半導體層120a及所述多個第二半導體層120b時，可充分地移除具有相對小的厚度的所述多個第二半導體層120b，且僅所述多個第一半導體層120a的一部分可保留下來以作為所述多個單晶狹縫120S。在一些示例性實施例中，當所述多個單晶半導體層120中的每一者具有幾乎相同的厚度時，所述多個單晶半導體層120的一部分可保留下來以作為所述多個單晶狹縫120S。
藉由移除所述多個單晶半導體層120的一部分，圖5A至圖5C中所示的所述多個第一堆疊穿孔STH1及所述多個第二堆疊穿孔STH2可以是或可對應於圖6A至圖6D中所示的多個第一堆疊穿孔STH1E及多個第二堆疊穿孔STH2E，所述多個第一堆疊穿孔STH1E及所述多個第二堆疊穿孔STH2E在水平方向上延伸， 且藉由移除所述多個單晶半導體層120的一部分，所述多個第一間隙110G可以是在垂直方向(例如，D3方向)上延伸的多個第一延伸間隙110GE。
參考圖7A及圖7B，可形成多個支撐絕緣層152及分隔絕緣層154，所述多個支撐絕緣層152覆蓋所述多個單晶狹縫120S的表面，所述分隔絕緣層154覆蓋所述多個支撐絕緣層152的表面。分隔絕緣層154可在覆蓋所述多個支撐絕緣層152的表面的同時形成為一個整體。
所述多個支撐絕緣層152中的每一者可被形成為具有如下厚度：使得分別覆蓋所述多個單晶狹縫120S的所述多個支撐絕緣層152的一些部分在垂直方向(例如，D3方向)上彼此間隔開而不彼此接觸。分隔絕緣層154可被形成為具有如下厚度：使得分隔絕緣層154覆蓋每一支撐絕緣層152的表面且填充於在垂直方向(D3方向)上彼此相鄰且間隔開的兩個支撐絕緣層152的一些部分之間。可藉由考量每一第一延伸間隙110GE的垂直高度來確定每一支撐絕緣層152的厚度及分隔絕緣層154的厚度。
在一些示例性實施例中，儘管未示出，但支撐絕緣層152及分隔絕緣層154亦可形成於基板102的暴露表面上，或形成於基板102的暴露表面及隱埋結構140的暴露表面中的每一者上。可在形成分隔絕緣圖案154P的製程中充分地(例如，完全地及/或乾淨地)移除形成於基板102的暴露表面及/或隱埋結構140的暴露表面上的分隔絕緣層154的一部分，所述分隔絕緣圖案154P 將參考圖8A及圖8B加以闡述；且可在形成支撐圖案152P的製程中充分地移除形成於基板102的暴露表面及/或隱埋結構140的暴露表面上的支撐絕緣層152的一部分，所述支撐圖案152P將參考圖9A及圖9B加以闡述。
參考圖8A至圖8B，移除分隔絕緣層154的一部分以形成多個分隔絕緣圖案154P，所述多個分隔絕緣圖案154P是分隔絕緣層154的一些部分，在垂直方向(D3方向)上的一條線上對齊且排列於所述多個支撐絕緣層152的一些部分之間。每一分隔絕緣圖案154P可被形成為使得其在第一水平方向(D1方向)上的寬度小於每一支撐絕緣層152的寬度。
可藉由如下方式形成所述多個分隔絕緣圖案154P：調整分隔絕緣層154的移除量以使得充分地(例如完全地及/或乾淨地)移除分隔絕緣圖案154P的覆蓋所述多個支撐絕緣層152的側表面的部分，且不充分地移除分隔絕緣層154的填充於在垂直方向(D3方向)上彼此相鄰的兩個支撐絕緣層152的一些部分之間的部分。
參考圖9A至圖9B，藉由移除所述多個支撐絕緣層152的一部分來在所述多個分隔絕緣圖案154P與所述多個單晶狹縫120S之間形成多個支撐圖案152P，所述多個支撐圖案152P是所述多個支撐絕緣層152的一些部分。
可藉由移除除所述多個支撐絕緣層152的位於所述多個分隔絕緣圖案154P與所述多個單晶狹縫120S之間的部分之外的其餘部分來形成所述多個支撐圖案152P。
參考圖10A至圖10D，藉由移除所述多個單晶狹縫120S的一部分來形成多個單晶條120SR，所述多個單晶條120SR各自在垂直方向(例如D3方向)上排列於位於兩個分隔絕緣圖案154P之間的彼此相鄰的兩個支撐圖案152P的一些部分之間。所述多個單晶條120SR可具有在第一水平方向(例如D1方向)上延伸且在垂直方向(例如D3方向)上具有幾乎相同的厚度的條形狀。
由圖9A及圖9B中所示的所述多個單晶狹縫120S限制的所述多個第一堆疊穿孔STH1E及所述多個第二堆疊穿孔STH2E可變成或可對應於圖10A至圖10D中所示的多個第一堆疊穿孔STH1Ea及多個第二堆疊穿孔STH2Ea，所述多個第一堆疊穿孔STH1Ea及所述多個第二堆疊穿孔STH2Ea由所述多個支撐圖案152P限制且具有稍加修改的形狀。
於在第二水平方向(例如D2方向)上彼此相鄰的兩個第一堆疊穿孔STH1Ea和在第一水平方向(例如D1方向)上與所述兩個第一堆疊穿孔STH1Ea相鄰且在第二水平方向(例如D2方向)上彼此相鄰兩個第二堆疊穿孔STH2Ea中間，每一支撐圖案152P可具有主支撐部分152PM，所述主支撐部分152PM在第一水平方向(D1方向)及第二水平方向(例如D2方向)中的每一者上皆具有相對大的寬度。
在相同的垂直水準上/在相同平面處，多個支撐圖案152P可具有多個主支撐部分152PM以及多個第一支撐延伸部分152PB1及多個第二支撐延伸部分152PB2，所述多個第一支撐延 伸部分152PB1及所述多個第二支撐延伸部分152PB2連接於所述多個主支撐部分152PM之間。所述多個第一支撐延伸部分152PB1中的每一者可位於在第一水平方向(D1方向)上彼此相鄰的第一堆疊穿孔STH1Ea與第二堆疊穿孔STH2Ea之間。所述多個第二支撐延伸部分152PB2中的每一者可位於在第二水平方向(D2方向)上彼此相鄰的兩個第一堆疊穿孔STH1Ea及/或在第二水平方向(D2方向)上彼此相鄰的兩個第二堆疊穿孔STH2Ea之間。第三寬度W3是所述多個第一支撐延伸部分152PB1中的每一者在第一水平方向(D1方向)上的最小寬度，所述第三寬度W3可小於第四寬度W4，所述第四寬度W4是所述多個第二支撐延伸部分152PB2中的每一者在第二水平方向(D2方向)上的最小寬度。第三寬度W3可小於圖2A中所示的第一寬度W1，且第四寬度W4可小於圖2A中所示的第二寬度W2。
所述多個單晶條120SR中的每一者可具有延伸部分120SC，所述延伸部分120SC在第二水平方向(例如D2方向)上在兩個主支撐部分152PM之間具有相對大的寬度，所述兩個主支撐部分152PM在垂直方向(例如D3方向)上在兩個分隔絕緣圖案154P之間彼此相鄰。所述多個單晶條120SR中的每一者的除延伸部分120SC之外的其餘部分可在第二水平方向(D2方向)上具有幾乎相同的寬度。可在垂直方向(D3方向)上在兩個分隔絕緣圖案154P之間彼此相鄰的兩個支撐圖案152P之間形成第二間隙120G，第二間隙120G是從中移除所述多個單晶狹縫120S中的每 一者的一部分的空間。
於在垂直方向(D3方向)上在兩個分隔絕緣圖案154P之間彼此相鄰的兩個支撐圖案152P中的第一支撐延伸部分152PB1之間可未排列有所述多個單晶條120SR中的每一者，且可僅形成第二間隙120G。於在垂直方向(D3方向)上在兩個分隔絕緣圖案154P之間彼此相鄰的兩個支撐圖案152P中的第二支撐延伸部分152PB2之間可形成有單晶條120SR及第二間隙120G兩者。於在垂直方向(D3方向)上在兩個分隔絕緣圖案154P之間彼此相鄰的兩個支撐圖案152P中的第二支撐延伸部分152PB2之間，第二間隙120G可位於單晶條120SR在第二水平方向(D2方向)上的兩側處且在第一水平方向(D1方向)上延伸。
現在參考圖11A及圖11B，形成第二隱埋絕緣層162，第二隱埋絕緣層162覆蓋所述多個單晶條120SR、所述多個支撐圖案152P及所述多個分隔絕緣圖案154P的多層結構且填充所述多個第一堆疊穿孔STH1Ea、所述多個第二堆疊穿孔STH2Ea及多個第二間隙120G；且然後形成第三遮罩層164，所述第三遮罩層164覆蓋第二隱埋絕緣層162且暴露出隱埋結構140的上表面的至少一部分。在一些示例性實施例中，第二隱埋絕緣層162可包括氧化矽、氮氧化矽層、含碳氧化矽層、含碳氮化矽層及含碳氮氧化矽層中的任一者或至少一者，且第三遮罩層164可包含氮化矽。
參考圖12A至圖12B，移除填充第一凹口STR1的隱埋結構140，且然後穿過第一凹口STR1移除所述多個支撐圖案152P 的一部分。
在移除所述多個支撐圖案152P的所述部分的製程中，所述多個單晶條120SR的一部分及所述多個分隔絕緣圖案154P的一部分可不被移除且介於所述多個支撐圖案152P的其餘部分之間，並且已從中移除所述多個支撐圖案152P的所述部分的空間中可暴露出所述多個單晶條120SR的其餘部分及所述多個分隔絕緣圖案154P的其餘部分。
舉例而言，所述多個單晶條120SR的所述部分及所述多個分隔絕緣圖案154P的所述部分可隱埋於所述多個支撐圖案152P的其餘部分中，且所述多個單晶條120SR的其餘部分及所述多個分隔絕緣圖案154P的其餘部分可在第一水平方向(D1方向)上自所述多個支撐圖案152P的其餘部分朝向第一凹口STR1突出。
在移除所述多個支撐圖案152P的所述部分的製程中，亦可移除所述多個分隔絕緣圖案154P的一部分。舉例而言，在所述多個分隔絕緣圖案154P中的每一者在第一水平方向(D1方向)上的兩端當中，可移除遠離第二凹口STR2的一端的一部分，以使得在第一水平方向(D1方向)上自所述多個支撐圖案152P突出的所述多個分隔絕緣圖案154P的延伸長度小於所述多個單晶條120SR的延伸長度。
在移除隱埋結構140且移除所述多個支撐圖案152P的所述部分的製程中，亦可移除第三遮罩層164中的一部分，藉此減小第三遮罩層164的高度及寬度。
參考圖13A及圖13B，在圖12A及圖12B的暴露表面上形成間隔件襯墊材料層，形成覆蓋所述間隔件襯墊材料層的間隔件隱埋材料層，且然後移除間隔件襯墊材料層的一部分及間隔件隱埋材料層的一部分，以使得形成間隔件襯墊層172及間隔件隱埋層174，間隔件襯墊層172覆蓋在垂直方向(D3方向)上相鄰的所述多個單晶條120SR與所述多個分隔絕緣圖案154P之間的空間的一部分的內表面，間隔件隱埋層174填充所述空間的所述部分。在一些示例性實施例中，間隔件襯墊層172可包含氮化矽，且間隔件隱埋層174可包括氧化矽、氮氧化矽層、含碳氧化矽層、含碳氮化矽層及含碳氮氧化矽層中的任一者。
在形成間隔件襯墊層172及間隔件隱埋層174之後，形成閘極介電層182及閘極電極層184，閘極介電層182覆蓋在形成間隔件襯墊層172及間隔件隱埋層174之後仍暴露出的表面，閘極電極層184覆蓋閘極介電層182且填充所述多個單晶條120SR與所述多個分隔絕緣圖案154P之間的空間的其餘部分的內側中的一部分。可藉由如下方式形成閘極電極層184：形成覆蓋閘極介電層182且填充第一凹口STR1的閘極電極材料層，且然後移除所述閘極電極材料層的一部分，以使得閘極電極材料層的其餘部分僅保留於所述多個單晶條120SR與所述多個分隔絕緣圖案154P之間的空間的其餘部分的內側中的所述部分中。
閘極介電層182可包含自氧化矽以及介電常數高於氧化矽的高介電常數(high-k)介電材料及鐵電材料當中選擇的至少一 種。在一些示例性實施例中，閘極介電層182可具有第一介電層及第二介電層的多層結構，所述第一介電層包含氧化矽，所述第二介電層包含自高介電常數介電材料及鐵電材料選擇的至少一種。舉例而言，高介電常數介電材料及鐵電材料可包括自以下當中選擇的至少一者：氧化鉿(HfO)、矽酸鉿(HfSiO)、氮氧化鉿(HfON)、氮氧化鉿矽(HfSiON)、氧化鑭(LaO)、氧化鑭鋁(LaAlO)、氧化鋯(ZrO)、矽酸鋯(ZrSiO)、氮氧化鋯(ZrON)、氮氧化鋯矽(ZrSiON)、氧化鉭(TaO)、氧化鈦(TiO)、氧化鋇鍶鈦(BaSrTiO)、氧化鋇鈦(BaTiO)、鋯鈦酸鉛(PbZrTi)、鉭酸鍶鉍(SrBiTa)、氧化鉍鐵(BiFeO)、氧化鍶鈦(SrTiO)、氧化釔(YO)、氧化鋁(AlO)及氧化鉛鈧鉭(PbScTaO)。
在一些示例性實施例中，閘極電極層184可包括：導電阻障層，覆蓋閘極介電層182；及導電填充層，覆蓋所述導電阻障層。導電阻障層可包含例如金屬、導電金屬氮化物、導電金屬矽化物或其組合。舉例而言，導電阻障層可包含氮化鈦(TiN)。導電填充層可包含例如經摻雜的矽、釕(Ru)、氧化釕(RuO)、鉑(Pt)、氧化鉑(PtO)、銥(Ir)、氧化銥(Ir)、氧化鍶釕(SrRuO)、氧化鋇鍶釕((Ba,Sr)RuO)、氧化鈣釕(CaRuO)、氧化鋇釕(BaRuO)、氧化鑭鍶鈷(La(Sr,Co)O)、鈦(Ti)、TiN、鎢(W)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、氮化鈦鋁(TiAlN)、氮化鈦矽(TiSiN)、氮化鉭鋁(TaAlN)、氮化鉭矽(TaSiN)或其組合。在一些示例性實施例中，導電填充層可包含W。
儘管圖13A及圖13B示出閘極介電層182覆蓋基板102、第二隱埋絕緣層162及第三遮罩層164中的每一者的表面，但本發明概念並不僅限於此。在一些示例性實施例中，閘極介電層182可不覆蓋基板102、第二隱埋絕緣層162及第三遮罩層164中的每一者的表面的至少一部分。
參考圖14A及圖14B，形成多個間隔件頂蓋層192，所述多個間隔件頂蓋層192填充所述多個單晶條120SR與所述多個分隔絕緣圖案154P在垂直方向(D3方向)上的空間，且移除所述多個單晶條120SR的一部分及閘極介電層182的一部分，所述多個單晶條120SR的所述部分在第一水平方向(D1方向)上自所述多個支撐圖案152P較所述多個分隔絕緣圖案154P更為突出，閘極介電層182的所述部分覆蓋所述更為突出部分。可暴露出所述多個單晶條120SR的面向第一凹口STR1的端部。在一些示例性實施例中，所述多個間隔件頂蓋層192中的每一者可包含氮化矽。在一些示例性實施例中，所述多個間隔件頂蓋層192的一部分可覆蓋基板102的表面，基板102的表面是由第一凹口STR1的底表面暴露出。
在一些示例性實施例中，可藉由將雜質注入至所述多個單晶條120SR的由第一凹口STR1暴露出的端部中來形成多個第一源極汲極區122。
此後，形成多條位元線194，所述多條位元線194與所述多個第一源極汲極區122接觸且填充第二隱埋絕緣層162之間的 空間，所述第二隱埋絕緣層162填充所述多個第一堆疊穿孔STH1Ea。所述多條位元線194可在垂直方向(D3方向)上沿著填充所述多個第一堆疊穿孔STH1Ea的第二隱埋絕緣層162之間延伸且分別與在垂直方向(D3方向)上對齊的所述多個第一源極汲極區122接觸。舉例而言，所述多條位元線194中的每一者可包含經摻雜的半導體材料(例如，摻雜有雜質的矽或摻雜有雜質的鍺)、導電金屬氮化物(例如TiN或TaN)、金屬(例如W、Ti或Ta)及金屬半導體化合物(例如，矽化鎢、矽化鈷或矽化鈦)中的任一種。
在一些示例性實施例中，所述多條位元線194中的每一者可包括導電阻障層及導電填充層，所述導電阻障層與第一源極汲極區122接觸，所述導電填充層覆蓋所述導電阻障層。導電阻障層可包含例如金屬、導電金屬氮化物、導電金屬矽化物或其組合。舉例而言，導電阻障層可包含TiN。導電填充層可包含例如經摻雜的矽、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合。在一些示例性實施例中，導電填充層可包含W。
參考圖14A至圖15B，形成填充第一凹口STR1的第三隱埋絕緣層196，移除第三遮罩層164，且移除填充第二凹口STR2的隱埋結構140。在一些示例性實施例中，第三隱埋絕緣層196可包含氧化矽。在移除填充第二凹口STR2的隱埋結構140之後， 藉由穿過第二凹口STR2移除所述多個支撐圖案152P來形成移除空間152R，所述移除空間152R與第二凹口STR2連通。
在形成移除空間152R的製程中，可不移除所述多個單晶條120SR及所述多個分隔絕緣圖案154P，以使得在移除空間152R中暴露出所述多個單晶條120SR的一部分及所述多個分隔絕緣圖案154P的一部分。
即，所述多個單晶條120SR的一部分及所述多個分隔絕緣圖案154P的一部分可被間隔件襯墊層172及間隔件隱埋層174環繞，且所述多個單晶條120SR的其餘部分及所述多個分隔絕緣圖案154P的其餘部分可在第一水平方向(D1方向)上自間隔件襯墊層172及間隔件隱埋層174朝向第二凹口STR2突出。
在移除所述多個支撐圖案152P的製程中，亦可移除所述多個分隔絕緣圖案154P的一部分。舉例而言，由於所述多個分隔絕緣圖案154P中的每一者在第一水平方向(D1方向)上的兩端當中面向第二凹口STR2的另一端的一部分被移除，因此在第一水平方向(D1方向)上自間隔件襯墊層172及間隔件隱埋層174朝向第二凹口STR2突出的所述多個分隔絕緣圖案154P的延伸長度可小於所述多個單晶條120SR的延伸長度。
圖16A及圖16B是根據本發明概念的一些示例性實施例的半導體記憶體裝置1的示意圖。確切而言，圖16A是半導體記憶體裝置1的俯視圖，且圖16B是沿著圖16A的線C-C'截取的剖視圖。
參考圖16A至圖16B，移除所述多個單晶條120SR的在第一水平方向(D1方向)上自間隔件襯墊層172及間隔件隱埋層174朝向第二凹口STR2突出的所述部分。在一些示例性實施例中，可藉由將雜質注入至所述多個單晶條120SR的由第二凹口STR2暴露出的另一端中來形成多個第二源極汲極區126。所述多個單晶條120SR的因形成所述多個第二源極汲極區126而保留下來的一部分可被稱為多個單晶通道層124。第一源極汲極區122、單晶通道層124及第二源極汲極區126可被稱為電晶體本體部分120BD。電晶體本體部分120BD可完全包含單晶半導體材料。舉例而言，第一源極汲極區122、單晶通道層124及第二源極汲極區126中的每一者可包含單晶半導體材料。電晶體本體部分120BD、閘極介電層182及閘極電極層184可形成或對應於單元電晶體TR。
半導體記憶體裝置1可包括連接至第二源極汲極區126的資訊儲存元件。資訊儲存元件可以是可儲存資料的記憶體元件。在一些示例性實施例中，資訊儲存元件可以是或可包括單元電容器；然而，例示性實施例並不僅限於此。舉例而言，資訊儲存元件可以是或包括例如具有遲滯性質的憶阻器及/或非線性儲存元件等儲存元件。
可藉由穿過第二凹口STR2將雜質注入至基板102的一部分中來形成雜質區104。形成下部電極材料層，所述下部電極材料層共形地覆蓋第二凹口STR2中的暴露表面。下部電極材料層可覆 蓋(例如，共形地覆蓋)第二源極汲極區126的表面、間隔件襯墊層172的表面、間隔件隱埋層174的表面及分隔絕緣圖案154P的表面。此後，可藉由移除下部電極材料層的一部分形成多個下部電極層210，所述多個下部電極層210具有中空圓柱形狀，中空圓柱形狀的敞開部分在第一水平方向(D1方向)上面向第二凹口STR2且閉合部分在第一水平方向(D1方向)上面向第二源極汲極區126，所述下部電極材料層的所述部分覆蓋所述多個分隔絕緣圖案154P的面向第二凹口STR2的另一端。
在一些示例性實施例中，可暴露出所述多個分隔絕緣圖案154P的另一端的表面，且然後可移除所述多個分隔絕緣圖案154P的另一端的一部分。在一些示例性實施例中，可不移除所述多個分隔絕緣圖案154P的一部分。
可形成共形地覆蓋所述多個下部電極層210的電容器介電層220及覆蓋電容器介電層220且填充第二凹口STR2的上部電極層230來形成半導體記憶體裝置1，半導體記憶體裝置1包括單元電容器200，單元電容器200包括下部電極層210、電容器介電層220及上部電極層230。電容器介電層220可覆蓋雜質區104的至少一部分。
在一些示例性實施例中，半導體記憶體裝置1中所包括的資訊儲存元件可包括使用磁性穿隧接面圖案的記憶體元件或使用包含相變材料的可變電阻器的記憶體元件。磁性穿隧接面圖案可包括：固定層，具有固定至一個方向的磁化方向；自由層，具 有與固定層的磁化方向平行或半平行的可改變磁化方向；及隧道阻障層，位於所述固定層與所述自由層之間。可變電阻器可包含可根據溫度在晶體結構與非晶質結構之間發生可逆相變的材料。舉例而言，可變電阻器可包含化合物，在所述化合物中作為硫屬元素的碲(Te)及硒(Se)中的至少一者與銻(Sb)、鉍(Bi)、鉛(Pb)、錫(Sn)、銀(Ag)、砷(As)、硫(S)、Si、銦(In)、Ti、鎵(Ga)、磷(P)、氧(O)及碳(C)中的至少一者組合。在一些示例性實施例中，可變電阻器可包含GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe及InSbTe中的至少一者或具有交替地堆疊有包含Ge的層與不包含Ge的層的超晶格結構(例如，交替地堆疊有GeTe層與SbTe層的結構)。
電容器介電層220可覆蓋所述多個圓柱形下部電極層210中的每一者的內表面及外表面的至少一部分。在一些示例性實施例中，電容器介電層220可完全覆蓋所述多個圓柱形下部電極層210中的每一者的內表面且覆蓋所述多個圓柱形下部電極層210中的每一者的外表面的一部分。在一些示例性實施例中，電容器介電層220可完全覆蓋所述多個圓柱形下部電極層210中的每一者的內表面及外表面。上部電極層230可填充所述多個圓柱形下部電極層210中的每一者的內部。舉例而言，所述多個圓柱形下部電極層210中的每一者可具有90度旋轉的U形垂直橫截面，其中90度旋轉的U形垂直橫截面的敞開部分面向與第二源極汲極 區126相反的方向，例如敞開部分面向上部電極層230。
下部電極層210可包含金屬、導電金屬氮化物、導電金屬矽化物或其組合。舉例而言，下部電極層210可包括高熔點金屬層，例如鈷(Co)、Ti、鎳(Ni)、W或鉬(Mo)中的至少一者。舉例而言，下部電極層210可包含金屬氮化物層，例如TiN層、TiSiN層、TiAlN層、TaN層、TaSiN層、TaAlN層或WN層中的至少一者。
電容器介電層220可包含自介電常數高於氧化矽的高介電常數介電材料及鐵電材料中選擇的至少一種。舉例而言，電容器介電層220可包含金屬氧化物及鈣鈦礦結構的介電材料中的至少一種。在一些示例性實施例中，電容器介電層220可包含自以下當中選擇的至少一種材料：HfO、HfSiO、HfON、HfSiON、LaO、LaAlO、ZrO、ZrSiO、ZrON、ZrSiON、TaO、TiO、BaSrTiO、BaTiO、PbZrTi、SrBiTa、BiFeO、SrTiO、YO、AlO及PbScTaO。
上部電極層230可包含例如經摻雜的矽、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其任一者的組合。在一些示例性實施例中，上部電極層230可包含W。
第一凹口STR1及第二凹口STR2中的每一者可具有寬度朝向基板102逐漸減小的漸縮形狀。因此，在垂直方向(D3方向)上彼此間隔開的多個電晶體本體部分120BD的面向第一凹口 STR1的端部可在除垂直方向(D3方向)之外的傾斜方向上對齊。所述多個電晶體本體部分120BD中的每一者與多個單元電容器200中的每一者之間的邊界可對應於已被移除一部分的所述多個支撐圖案152P中的每一者的一端，所述一端面向第一凹口STR1且參考圖12A及圖12B加以闡述。由於所述多個支撐圖案152P是穿過第一凹口STR1被移除，因此所述多個電晶體本體部分120BD中的每一者與所述多個單元電容器200中的每一者之間的邊界亦可對應於第一凹口STR1的內壁的斜坡。因此，所述多個電晶體本體部分120BD中的每一者在第一水平方向(D1方向)上的兩端之間的長度可具有幾乎相同的值。舉例而言，遠離基板102的電晶體本體部分120BD的長度LH可與靠近基板102的電晶體本體部分120BD的長度LL幾乎相同。因此，由半導體記憶體裝置1中所包括的所述多個電晶體本體部分120BD形成的多個單元電晶體TR可具有幾乎均勻的操作特性。
由於所述多個單元電容器200中的所述多個下部電極層210在第一水平方向(D1方向)上的長度(即，所述多個單元電容器200中的所述多個下部電極層210以所述多個電晶體本體部分120BD為參考的高度)是基於第一凹口STR1的內壁的斜坡及第二凹口STR2的內壁的斜坡確定，因此單元電容器200中遠離基板102的下部電極層210的高度HH可小於單元電容器200中靠近基板102的下部電極層210的高度HL。
半導體記憶體裝置1可具有所述多條位元線194，所述多 條位元線194在第一水平方向(D1方向)及第二水平方向(D2方向)中的每一者上彼此間隔開且在垂直方向(D3方向)上彼此平行地延伸。所述多個電晶體本體部分120BD可在第二水平方向(D2方向)及垂直方向(D3方向)中的每一者上彼此間隔開且在第一水平方向(D1方向)上彼此平行地延伸。所述多個電晶體本體部分120BD中的每一者可包括在第一水平方向(D1方向)上依序排列的第一源極汲極區122、單晶通道層124及第二源極汲極區126，且第一源極汲極區122可連接至所述多條位元線194中的任一者。所述多個電晶體本體部分120BD中的每一者可自連接至第一源極汲極區122的位元線194排列於第一水平方向(D1方向)側處。所述多個單元電容器200可分別連接至所述多個電晶體本體部分120BD中的所述多個第二源極汲極區126。彼此連接的電晶體本體部分120BD與單元電容器200可自連接至電晶體本體部分120BD中的第一源極汲極區122的位元線194依序排列於第一水平方向(D1方向)上。舉例而言，位元線194與單元電容器200可自電晶體本體部分120BD在第一水平方向(D1方向)上排列於相對側處，電晶體本體部分120BD連接至位元線194及單元電容器200。
閘極電極層184可在第一水平方向(D1方向)及垂直方向(D3方向)中的每一者彼此間隔開，且在第二水平方向(D2方向)上彼此平行地延伸。在一些示例性實施例中，閘極電極層184可具有分別覆蓋單晶通道層124的上表面及下表面的雙閘極 形狀。在一些示例性實施例中，閘極電極層184可具有一體地覆蓋單晶通道層124的上表面及下表面以及單晶通道層124在第二水平方向(D2方向)上的兩個側表面的閘極全環繞形狀。閘極介電層182可位於閘極電極層184與單晶通道層124之間。當閘極電極層184具有雙閘極形狀時，閘極介電層182可覆蓋單晶通道層124的上表面及下表面；當閘極電極層184具有閘極全環繞形狀時，閘極介電層182可一體地覆蓋單晶通道層124的上表面及下表面以及單晶通道層124在第二水平方向(D2方向)上的兩個側表面。
所述多個電晶體本體部分120BD中的每一者可在第一水平方向(D1方向)上在其中間部分處具有延伸部分120SC，延伸部分120SC具有在第二水平方向(D2方向)上凸形地突出的平坦形狀。延伸部分120SC在第二水平方向(D2方向)上的寬度可相對大於電晶體本體部分120BD的其餘部分。單晶通道層124的一部分可以是延伸部分120SC的至少一部分。延伸部分120SC可以是單晶通道層124的至少一部分或可以是單晶通道層124的至少一部分及第二源極汲極區126的一部分。藉由使延伸部分120SC在第二水平方向(D2方向)上具有相對較大寬度，包括電晶體本體部分120BD、閘極介電層182及閘極電極層184的單元電晶體TR可具有通道寬度實質上增大的效果。
所述多個單元電容器200中的每一者可包括下部電極層210、電容器介電層220及上部電極層230。下部電極層210可連 接至第二源極汲極區126。下部電極層210可具有中空圓柱形狀，其中所述中空圓柱形狀的閉合部分面向第二源極汲極區126且敞開部分面向與第二源極汲極區126相反的方向。下部電極層210可具有90度旋轉的U形垂直橫截面，其中所述90度旋轉的U形垂直橫截面的敞開部分面向上部電極層230且閉合部分面向第二源極汲極區126。
電晶體本體部分120BD及單元電容器200可自位元線BL依序排列於第一水平方向(D1方向)上。包括電晶體本體部分120BD、閘極介電層182及閘極電極層184的單元電晶體TR與包括下部電極層210、電容器介電層220及上部電極層230的單元電容器200可形成一個記憶體單元。
根據本發明概念的半導體記憶體裝置1中所包括的所述多個電晶體本體部分120BD中的所述多個單晶通道層124是參考圖1A及圖1B所述的所述多個單晶半導體層120的一部分。如參考圖1A及圖1B所述，由於所述多個單晶半導體層120交替地堆疊且在包含單晶半導體材料的基板102上形成有包含單晶半導體材料的所述多個犧牲層110，因此所述多個單晶半導體層120可在形成操作中具有良好(例如得以改善)的單晶特性，且因此單晶通道層124亦可具有良好(例如得以改善)的單晶特性。
因此，根據本發明概念的半導體記憶體裝置1中所包括的多個電晶體可具有提高及/或均勻的操作特性。
圖17A至圖17C分別是根據本發明概念的一些示例性實 施例的半導體記憶體裝置的一些部分的放大剖視圖。確切而言，圖17A至圖17C是圖16B所示區ENL的放大剖視圖。
參考圖17A，半導體記憶體裝置1a可具有電晶體本體部分120BDa，而非圖16A及圖16B所示半導體記憶體裝置1中所包括的電晶體本體部分120BD。電晶體本體部分120BDa可包括第一源極汲極區122a、單晶通道層124及第二源極汲極區126a。第一源極汲極區122a及第二源極汲極區126a中的每一者可包含摻雜有雜質的多晶半導體材料。
第一源極汲極區122a可藉由如下方式形成：移除所述多個單晶條120SR中的每一者的一端的一部分，所述多個單晶條120SR中的每一者的一端由圖14A及圖14B中的第一凹口STR1暴露出；且然後在移除空間中填充半導體材料。舉例而言，第一源極汲極區122a可包含摻雜有雜質的多晶矽。第一源極汲極區122a可具有第一縫隙122s，所述第一縫隙122s在第一水平方向(D1方向)上自位元線194朝向第一源極汲極區122a的內部延伸。
第二源極汲極區126a可藉由如下方式形成：移除所述多個單晶條120SR中的每一者的一端的一部分，所述多個單晶條120SR中的每一者的一端是由圖16A及圖16B中的第二凹口STR2暴露出；且然後在移除空間中填充半導體材料。舉例而言，第二源極汲極區126a可包含摻雜有雜質的多晶矽。第二源極汲極區126a可具有第二縫隙126s，所述第二縫隙126s在第一水平方向 (D1方向)上自下部電極層210朝向第二源極汲極區126a的內 部延伸。
參考圖17B，半導體記憶體裝置1b可具有閘極電極層184a，而非參考圖16A及圖16B所述的半導體記憶體裝置1中所包括的閘極電極層184。閘極電極層184a可包括功函數控制層185a及閘極本體層186a。功函數控制層185a可被排列成遠離位元線194，且閘極本體層186a可被排列成靠近位元線194。
可藉由依序形成功函數控制層185a及閘極本體層186a而非形成圖13A及圖13B中的閘極電極層184來形成閘極電極層184a。舉例而言，功函數控制層185a可包含摻雜有雜質的多晶矽。舉例而言，閘極本體層186a可包含Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合。在一些示例性實施例中，閘極本體層186a可包含W。
參考圖17C，半導體記憶體裝置1c可具有閘極電極層184b，而非參考圖16A及圖16B所述的半導體記憶體裝置1中所包括的閘極電極層184。閘極電極層184b可包括功函數控制層185b及閘極本體層186b。功函數控制層185b可被排列成自遠離位元線194的一部分環繞閘極本體層186b的一個端部。閘極本體層186b的遠離位元線194的所述一個端部可具有較閘極本體層186b的其餘部分小的寬度及高度。
可藉由依序形成功函數控制層185b及閘極本體層186b而非形成圖13A及圖13B中的閘極電極層184來形成閘極電極層184b。
圖18A至圖18C分別是根據本發明概念的一些示例性實施例的半導體記憶體裝置的一些部分的放大剖視圖及俯視圖。確切而言，圖16B中所示的單元電晶體TR可以是圖18A至圖18C中所示的單元電晶體TRa、TRb及TRc中的一者。
參考圖18A，單元電晶體TRa可包括電晶體本體部分120BD、閘極介電層182及閘極電極層184。分隔絕緣圖案154P可排列於電晶體本體部分120BD中的單晶通道層124在第二水平方向(D2方向)上的兩側處，且閘極電極層184可具有雙閘極形狀，所述雙閘極形狀覆蓋單晶通道層124的上表面及下表面且覆蓋位於單晶通道層124的兩側處的分隔絕緣圖案154P的上表面及下表面。在平面圖中，閘極電極層184可具有T形狀。舉例而言，在其中上部水平線被定向至第二源極汲極區126且垂直線被定向至第一源極汲極區122的平面上，閘極電極層184可具有T形狀。在一些示例性實施例中，閘極電極層184在平面圖中可具有在上部水平線與垂直線之間呈凹圓形的T形狀。閘極介電層182可位於單晶通道層124與閘極電極層184之間，閘極電極層184覆蓋單晶通道層124的上表面及下表面。
電晶體本體部分120BD可包括第一源極汲極區122、單晶通道層124及第二源極汲極區126。電晶體本體部分120BD可 具有延伸部分120SC，所述延伸部分120SC在第二水平方向(D2方向)上具有相對大的寬度。延伸部分120SC可包括單晶通道層124的一部分及第二源極汲極區126的一部分。
參考圖18B，單元電晶體TRb可包括電晶體本體部分120BD、閘極介電層182a及閘極電極層184a。閘極電極層184a可具有閘極全環繞形狀，所述閘極全環繞形狀覆蓋電晶體本體部分120BD中的單晶通道層124的上表面及下表面且覆蓋單晶通道層124在第二水平方向(D2方向)上的兩個側表面。在平面圖中，閘極電極層184a可具有T形狀。閘極介電層182a可位於單晶通道層124與閘極電極層184a之間，閘極電極層184a覆蓋單晶通道層124的上表面及下表面且覆蓋單晶通道層124在第二水平方向(D2方向)上的兩個側表面。
電晶體本體部分120BD可包括第一源極汲極區122、單晶通道層124及第二源極汲極區126。電晶體本體部分120BD可具有延伸部分120SC，延伸部分120SC在第二水平方向(D2方向)上具有相對大的寬度。延伸部分120SC可包括單晶通道層124的一部分及第二源極汲極區126的一部分。即，延伸部分120SC的一部分可以是單晶通道層124的所述部分，且延伸部分120SC的其餘部分可以是第二源極汲極區126的所述部分。
參考圖18C，單元電晶體TRc可包括電晶體本體部分120BDb、閘極介電層182b及閘極電極層184b。閘極電極層184b可具有閘極全環繞形狀，所述閘極全環繞形狀覆蓋電晶體本體部 分120BD中的單晶通道層124b的上表面及下表面且覆蓋單晶通道層124b在第二水平方向(D2方向)上的兩個側表面。在平面圖中，閘極電極層184b可具有帶四個凹陷隅角的矩形形狀。閘極介電層182b可位於單晶通道層124b與閘極電極層184b之間，閘極電極層184b覆蓋單晶通道層124b的上表面及下表面且覆蓋單晶通道層124b在第二水平方向(D2方向)上的兩個側表面。
電晶體本體部分120BDb可包括第一源極汲極區122、單晶通道層124b及第二源極汲極區126b。電晶體本體部分120BDb可具有延伸部分120SC，延伸部分120SC在第二水平方向(D2方向)上具有相對大的寬度。延伸部分120SC可完全是單晶通道層124b的一部分。
圖19A及圖19B分別是根據本發明概念的一些示例性實施例的半導體記憶體裝置的一些部分的放大剖視圖及俯視圖。圖19A及圖19B示出圖18B中所示的單元電晶體TRb作為實例，但可使用圖18A的單元電晶體TRa或圖18C的單元電晶體TRc來替代單元電晶體TRb，且本發明概念並不僅限於此。
參考圖19A，記憶體單元可包括單元電晶體TRb及單元電容器200。剖視圖示出單元電容器200，所述剖視圖是在立體圖中沿著第一水平方向(例如，D1方向)上的線X-X'在垂直方向截取。
單元電晶體TRb可包括電晶體本體部分120BD、閘極介電層182a及閘極電極層184a。第一源極汲極區122可連接至位元 線194，且第二源極汲極區126可連接至下部電極層210。
單元電容器200可包括下部電極層210、電容器介電層220及上部電極層230。電容器介電層220及上部電極層230可覆蓋下部電極層210的整個內表面，例如所有內側表面及內底表面、以及外側表面的至少一部分。下部電極層210的內底表面可指示一側閉合的中空圓柱形狀的閉合部分的內表面。舉例而言，當下部電極層210具有中空六面體或六邊形圓柱形狀時，單元電容器200可具有六邊單圓柱堆疊(one cylinder stacked，OCS)形狀。舉例而言，電容器介電層220可覆蓋下部電極層210的四個內側表面及所述內底表面且覆蓋下部電極層210在第二水平方向(D2方向)上彼此相對的兩個外側表面，且上部電極層230之間可具有電容器介電層220，並且上部電極層230覆蓋下部電極層210的四個內側表面及所述內底表面且覆蓋下部電極層210在第二水平方向(D2方向)上彼此相對的兩個外側表面。單元電容器200可具有六邊OCS形狀。
參考圖19B，記憶體單元可包括單元電晶體TRb及單元電容器200a。剖視圖示出單元電容器200a，所述剖視圖是在立體圖中沿著第一水平方向(D1方向)上的線Y-Y'在垂直方向截取。
單元電晶體TRb可包括電晶體本體部分120BD、閘極介電層182a及閘極電極層184a。第一源極汲極區122可連接至位元線194，且第二源極汲極區126可連接至下部電極層210。
單元電容器200a可包括下部電極層210、電容器介電層 220a、上部電極層230a。電容器介電層220a及上部電極層230a可覆蓋下部電極層210的整個內表面，例如所有內側表面及內底表面以及所有外側表面。舉例而言，當下部電極層210具有中空六邊形圓柱形狀時，單元電容器200a可具有八邊OCS形狀。舉例而言，電容器介電層220a可覆蓋下部電極層210的四個內側表面及四個外側表面，且上部電極層230a之間可具有電容器介電層220a且上部電極層230a覆蓋下部電極層210的四個內側表面及四個外側表面。
圖20是根據本發明概念的一些示例性實施例的半導體記憶體裝置10中的單元陣列的等效電路圖。
參考圖20，半導體記憶體裝置10可包括多個記憶體單元MC，所述多個記憶體單元MC各自包括單元電晶體TR(例如，存取單元電晶體)及單元電容器CAP，所述單元電晶體TR與單元電容器CAP彼此連接且排列於第一水平方向(例如D1方向)上。所述多個記憶體單元MC可藉由排列於一條線上且在第一水平方向(D1方向)及垂直方向(D3方向)中的每一者上彼此間隔開而形成或對應於子單元陣列SCA。作為另外一種選擇或另外，半導體記憶體裝置10可包括在第二水平方向(D2方向)上彼此間隔開的多個子單元陣列SCA。
多個列(例如，字元線WL)可在第二水平方向(D2方向)上延伸且在第一水平方向(D1方向)及垂直方向(D3方向)上彼此間隔開。多個行(例如，位元線BL)可在垂直方向(D3 方向)上延伸且在第一水平方向(D1方向)及第二水平方向(D2方向)中的每一者上彼此間隔開。
在一些示例性實施例中，所述多條位元線BL中的一些可藉由在第一水平方向(D1方向)上延伸的位元線捆紮線BLS彼此連接。舉例而言，位元線捆紮線BLS可將所述多條位元線BL當中排列於第一水平方向(D1方向)上的位元線BL彼此連接。
多個單元電容器CAP可共同連接至在第二水平方向(D2方向)及垂直方向(D3方向)上延伸的上部電極PLATE。儘管圖20為繪圖方便示出上部電極PLATE在垂直方向(D3方向)上延伸，但例示性實施例並不僅限於此，且排列於第二水平方向(D2方向)上的上部電極PLATE可形成於一個本體中。
排列於第一水平方向(D1方向)上的單元電晶體TR及單元電容器CAP可被排列成關於在第二水平方向(D2方向)及垂直方向(D3方向)上延伸的平面鏡像對稱，所述平面上排列有上部電極PLATE。
單元電晶體TR可經由數位接觸件/位元線接觸件/直接接觸件DC連接至位元線BL，且經由單元接觸件/隱埋接觸件BC連接至單元電容器CAP。直接接觸件DC可以是或指示第一源極汲極區122或第一源極汲極區122與位元線194之間的界面，此在圖16A及圖16B中示出。隱埋接觸件BC可指示第二源極汲極區126或第二源極汲極區126與下部電極層210之間的界面，此在圖16A及圖16B中示出。
半導體記憶體裝置10可以是圖16A及圖16B中所示的半導體記憶體裝置1、圖17A中所示的半導體記憶體裝置1a、圖17B中所示的半導體記憶體裝置1b及圖17C中所示的半導體記憶體裝置1c中的任一者。單元電晶體TR可以是或對應於圖18A至圖18C中所示的單元電晶體TRa、TRb及TRc中的任一者。單元電容器CAP可以是或對應於圖19A及圖19B中所示的單元電容器200及200a中的任一者。字元線WL可以是或對應於圖16A及圖16B中所示的閘極電極層184。位元線BL可以是或對應於圖16A及圖16B中所示的位元線194。
例示性實施例並不僅限於上述實施例。此外，以上實施例皆不必彼此相互排斥。舉例而言，一些實施例可包括參考一個圖所述的特徵，且亦可包括參考另一圖所述的其他特徵。
雖然已參考本發明概念的一些例示性實施例確切地示出及闡述本發明概念，但將理解可對所述例示性實施例做出形式及細節上的各種改變，而此並不背離以下申請專利範圍的精神及範疇。
10:半導體記憶體裝置
BC:單元接觸件/隱埋接觸件
BL:位元線
BLS:位元線捆紮線
CAP:單元電容器
D1、D2、D3:方向
DC:數位接觸件/位元線接觸件/直接接觸件
MC:記憶體單元
PLATE:上部電極
SCA:子單元陣列
TR:單元電晶體
WL:字元線

Claims (20)

  1. 一種半導體記憶體裝置，包括：位元線，位於基板上，所述位元線在垂直方向上延伸；電晶體本體，包括第一源極汲極區、單晶通道層及第二源極汲極區，所述第一源極汲極區、所述單晶通道層及所述第二源極汲極區在第一水平方向上依序排列，所述電晶體本體連接至所述位元線；閘極電極層，在第二水平方向上延伸，所述第二水平方向與所述第一水平方向正交；其中閘極介電層位於所述閘極電極層與所述電晶體本體的一部分之間，所述閘極介電層覆蓋所述單晶通道層的上表面及下表面；以及單元電容器，位於所述電晶體本體的在所述第一水平方向上與所述位元線相對的一側處，所述單元電容器連接至所述第二源極汲極區，所述單元電容器包括下部電極層、電容器介電層及上部電極層。
  2. 如請求項1所述的半導體記憶體裝置，其中所述電晶體本體具有延伸部，所述延伸部具有在所述第二水平方向上凸形地突出的平坦形狀，且所述延伸部的一部分包括所述單晶通道層的一部分。
  3. 如請求項2所述的半導體記憶體裝置，其中所述延伸部的其餘部分包括所述第二源極汲極區的一部分。
  4. 如請求項1所述的半導體記憶體裝置，其中在所述 第二水平方向上，所述閘極電極層具有一體地覆蓋所述單晶通道層的所述上表面及所述下表面以及所述單晶通道層的側表面的閘極全環繞形狀。
  5. 如請求項1所述的半導體記憶體裝置，其中所述閘極電極層在其中上部水平線與所述第二源極汲極區對齊的平面上具有T形狀，且垂直線與所述第一源極汲極區對齊。
  6. 如請求項1所述的半導體記憶體裝置，其中所述閘極電極層在平面圖中具有矩形形狀，所述矩形形狀具有四個凹陷隅角。
  7. 如請求項1所述的半導體記憶體裝置，其中所述第一源極汲極區、所述單晶通道層及所述第二源極汲極區中的每一者包含單晶半導體材料。
  8. 如請求項1所述的半導體記憶體裝置，其中所述單晶通道層包含單晶半導體材料，且所述第一源極汲極區及所述第二源極汲極區中的每一者包含摻雜有雜質的多晶半導體材料。
  9. 如請求項1所述的半導體記憶體裝置，其中在所述第一水平方向上，所述下部電極層具有中空圓柱形狀，所述中空圓柱形狀的閉合部分面向所述第二源極汲極區，且所述中空圓柱形狀的敞開部分面向與所述第二源極汲極區相反的方向，且所述電容器介電層位於所述上部電極層與所述下部電極層之間，所述上部電極層填充所述下部電極層的所述中空圓柱形狀的 內部。
  10. 如請求項9所述的半導體記憶體裝置，其中所述電容器介電層及所述上部電極層覆蓋所述下部電極層的所有內側表面、所述下部電極層的內底表面及所述下部電極層的外側表面的至少一部分。
  11. 一種半導體記憶體裝置，包括：多個電晶體本體，在基板上在垂直方向上彼此間隔開，所述多個電晶體本體在第一水平方向上彼此平行地延伸，所述多個電晶體本體包括在所述第一水平方向上依序排列的第一源極汲極區、單晶通道層及第二源極汲極區，所述多個電晶體本體具有平坦形狀的延伸部，所述延伸部在與所述第一水平方向正交的第二水平方向上凸形地突出；多條位元線，在所述基板上在所述第二水平方向上彼此間隔開，所述多條位元線在所述垂直方向上彼此平行地延伸，所述多條位元線連接至所述多個電晶體本體的所述第一源極汲極區；多個閘極電極層，在所述垂直方向上彼此間隔開，所述多個閘極電極在所述第二水平方向上彼此平行地延伸，閘極介電層位於所述多個閘極電極層與所述單晶通道層之間，所述閘極介電層至少覆蓋所述多個電晶體本體的所述單晶通道層的上表面及下表面；以及多個單元電容器，連接至所述多個電晶體本體的所述第二源極汲極區且包括下部電極層、電容器介電層及上部電極層。
  12. 如請求項11所述的半導體記憶體裝置，其中所述多個電晶體本體中的每一者中的所述延伸部包括所述單晶通道層的一部分及所述第二源極汲極區的一部分。
  13. 如請求項12所述的半導體記憶體裝置，其中所述多個閘極電極層中的每一者在平面圖中具有在上部水平線與垂直線之間呈凹圓形的T形狀。
  14. 如請求項11所述的半導體記憶體裝置，其中所述多個電晶體本體中的每一者中的整個所述延伸部包括所述單晶通道層的一部分。
  15. 如請求項11所述的半導體記憶體裝置，其中在所述多個電晶體本體當中，在所述垂直方向上靠近所述基板的第一電晶體本體在所述第一水平方向上的長度與在所述垂直方向上遠離所述基板的第二電晶體本體在所述第一水平方向上的長度實質上相同。
  16. 如請求項11所述的半導體記憶體裝置，其中在所述多個單元電容器中的所述下部電極層當中，在所述垂直方向上遠離所述基板的第一下部電極層在所述第一水平方向上的長度小於在所述垂直方向上靠近所述基板的第二下部電極層在所述第一水平方向上的長度。
  17. 如請求項11所述的半導體記憶體裝置，其中所述多個單元電容器中的所述下部電極層中的每一者具有90度旋轉的U形垂直橫截面，在所述90度旋轉的U形垂直橫截面中敞開 部分面向與所述第二源極汲極區相反的方向。
  18. 一種半導體記憶體裝置，包括：多個電晶體本體，在基板上在垂直方向上彼此間隔開，所述多個電晶體本體在第一水平方向上彼此平行地延伸，所述多個電晶體本體包括第一源極汲極區、包含單晶矽(Si)的單晶通道層及第二源極汲極區，所述第一源極汲極區、所述單晶通道層及所述第二源極汲極區在所述第一水平方向上依序排列，所述多個電晶體本體具有延伸部分，所述延伸部分具有在與所述第一水平方向正交的第二水平方向上凸形地突出的平坦形狀，所述延伸部分的一部分包括所述單晶通道層的一部分；多條位元線，在所述基板上在所述第二水平方向上彼此間隔開，所述多條位元線在所述垂直方向上彼此平行地延伸，且連接至所述多個電晶體本體的所述第一源極汲極區；多個閘極電極層，在所述垂直方向上彼此間隔開，所述多個閘極電極層在所述第二水平方向上彼此平行地延伸，閘極介電層位於所述多個閘極電極層與所述單晶通道層之間，所述閘極介電層分別至少覆蓋所述單晶通道層的上表面及下表面；以及多個單元電容器，連接至所述多個電晶體本體的所述第二源極汲極區且包括：多個下部電極層，在所述第一水平方向上具有中空圓柱形狀，其中所述中空圓柱形狀的閉合部分面向所述第二源極汲極區且所述中空圓柱形狀的敞開部分面向與所述第二源極汲極區相反的方向；上部電極層，覆蓋所述多個下部電極層；以 及電容器介電層，位於所述多個下部電極層與所述上部電極層之間。
  19. 如請求項18所述的半導體記憶體裝置，其中所述上部電極層覆蓋所述下部電極層的所有內側表面、所述下部電極層的內底表面及所述下部電極層的外側表面的至少一部分，且所述上部電極層填充所述下部電極層的所述中空圓柱形狀的內部。
  20. 如請求項18所述的半導體記憶體裝置，其中所述第一源極汲極區及所述第二源極汲極區中的每一者包括摻雜有雜質的多晶矽，所述第一源極汲極區界定自所述位元線朝向所述第一源極汲極區的內部延伸的第一縫隙，且所述單晶通道層界定自所述下部電極層朝向所述第二源極汲極區的內部延伸的第二縫隙。
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