TWI839990B

TWI839990B - 半導體記憶體裝置

Info

Publication number: TWI839990B
Application number: TW111146363A
Authority: TW
Inventors: 鄭義撤; 李基碩; 盧元基; 崔賢根
Original assignee: 南韓商三星電子股份有限公司
Priority date: 2021-12-03
Filing date: 2022-12-02
Publication date: 2024-04-21

Abstract

半導體記憶體裝置包含：電晶體主體，在第一水平方向上延伸且包含在第一水平方向上依序配置的第一源極/汲極區、單晶通道層及第二源極/汲極區；閘極電極層，在與第一水平方向正交的第二水平方向上延伸且覆蓋單晶通道層的上部及下部表面；位元線，連接至第一源極/汲極區，在垂直方向上延伸且在第二水平方向上具有第一寬度；間隔件，覆蓋第一源極/汲極區的上部表面及下部表面且具有大於第一寬度的第二寬度；及單元電容器，在第一水平方向上相對於電晶體主體位於與位元線相對的側上且包含上部電極層及下部電極層及位於其間的電容器介電層。

Description

半導體記憶體裝置

[相關申請案的交叉參考]

本申請案基於且主張2021年12月3日在韓國智慧財產局申請的韓國專利申請案第10-2021-0172266號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。

本發明概念是關於半導體記憶體裝置，且更特定言之，是關於三維半導體記憶體裝置。

隨著要求電子產品的小型化、多功能性以及高效能，要求高容量半導體記憶體裝置且要求增加的整合度以提供高容量半導體記憶體裝置。由於習知2維（2-dimensional；2D）半導體記憶體裝置的密度主要由單元記憶體單元所佔據的面積判定，因此習知2D半導體記憶體裝置在增加密度方面存在限制。因此，已提出一種藉由在垂直方向上將多個記憶體單元堆疊在基底上來增加記憶體容量的三維半導體記憶體裝置。

本發明概念提供具有改良的整合度的三維半導體記憶體裝置。

根據本發明概念的實例實施例，一種半導體記憶體裝置包含：電晶體主體，在基底上在第一水平方向上延伸，電晶體主體包含在第一水平方向上依序配置的第一源極/汲極區、單晶通道層以及第二源極/汲極區；閘極電極層，在與第一水平方向正交的第二水平方向上延伸，閘極電極層覆蓋單晶通道層的上部表面及下部表面；位元線，連接至第一源極/汲極區且在垂直方向上延伸，位元線在第二水平方向上具有第一寬度；間隔件，覆蓋第一源極/汲極區的上部表面及下部表面且在第二水平方向上具有大於第一寬度的第二寬度；以及單元電容器，在第一水平方向上相對於電晶體主體位於與位元線相對的側上，單元電容器包含連接至第二源極/汲極區的下部電極層、電容器介電層以及上部電極層。

根據本發明概念的實例實施例，一種半導體記憶體裝置包含：多個電晶體主體，在基底上在垂直方向上彼此間隔開且在第一水平方向上彼此平行地延伸，多個電晶體主體中的各者包含在第一水平方向上依序配置的第一源極/汲極區、單晶通道層以及第二源極/汲極區，多個電晶體主體中的各者具有在與第一水平方向正交的第二水平方向上凸面地突出的突起；多個位元線，在基底上在第二水平方向上彼此間隔開，在垂直方向上彼此平行地延伸，且多個位元線中的各者連接至多個電晶體主體中的對應一者的第一源極/汲極區；多個字元線，在垂直方向上彼此間隔開，在第二水平方向上彼此平行地延伸，多個字元線之間具有閘極絕緣層，且多個字元線中的各者至少覆蓋多個電晶體主體中的對應一者的單晶通道層的上部表面及下部表面；多個間隔件，各自位於第一源極/汲極區中的對應一者的上部表面及下部表面上，且多個間隔件中的各者包含與多個位元線中的對應一者接觸的第一側壁；以及多個單元電容器，各自連接至多個電晶體主體中的對應一者的第二源極/汲極區，多個單元電容器中的各者包含第一電極、電容器介電層以及第二電極，其中多個位元線中的各者在第二水平方向上具有第一寬度，且多個間隔件中的各者在第二水平方向上具有大於多個位元線中的各者的第一寬度的第二寬度。

根據本發明概念的實例實施例，一種半導體記憶體裝置包含：多個電晶體主體，在基底上在垂直方向上彼此間隔開且在第一水平方向上彼此平行地延伸，多個電晶體主體中的各者包含在第一水平方向上依序配置的第一源極/汲極區、包含單晶矽的單晶通道層以及第二源極/汲極區，多個電晶體主體中的各者具有在與第一水平方向正交的第二水平方向上凸面地突出的具有平面形狀的突起，多個電晶體主體中的各者的一部分為單晶通道層的一部分；多個位元線，在基底上在第二水平方向上彼此間隔開且在垂直方向上彼此平行地延伸，多個位元線中的各者連接至多個電晶體主體中的對應一者的第一源極/汲極區，多個位元線中的各者在第二水平方向上具有第一寬度；多個字元線，沿著垂直方向彼此間隔開且在第二水平方向上彼此平行地延伸，多個字元線之間具有閘極絕緣層，且多個字元線中的各者至少覆蓋多個電晶體主體中的對應一者的單晶通道層的上部表面或多個電晶體主體中的對應一者的單晶通道層的下部表面；間隔件，覆蓋第一源極/汲極區的上部表面及下部表面且在第二水平方向上具有大於第一寬度的第二寬度；以及多個單元電容器，各自包含連接至多個電晶體主體中的對應一者的第二源極/汲極區的第一電極、覆蓋第一電極的第二電極以及在第一電極與第二電極之間的電容器介電層。

雖然在實例實施例的描述中使用術語「相同（same）」、「相等」或「相同（identical）」，但應理解，可能存在一些不精確。因此，當一個元件被稱為與另一元件相同時，應理解，在所要製造或操作容限範圍（例如，±10%）內，元件或值與另一元件相同。

當術語「約」或「實質上」在本說明書中結合數值使用時，意欲相關聯數值包含所陳述數值周圍的製造或操作容限（例如，±10%）。此外，當字組「約」及「實質上」與幾何形狀結合使用時，意欲不要求幾何形狀的精確度，但形狀的寬容度在本揭露的範疇內。此外，無論數值或形狀是否修飾為「約」或「實質上」，應理解，此等值及形狀應解釋為包含所陳述數值或形狀周圍的製造或操作容限（例如，±10%）。

在下文中，將參考隨附圖式詳細描述本發明概念的技術想法的一些實例實施例。

圖1為示出根據實例實施例的半導體記憶體裝置的單元陣列的等效電路圖。

參考圖1，半導體記憶體裝置10可包含由在第一水平方向X上配置且彼此連接的單元電晶體TR及單元電容器CAP組態的多個記憶體單元MC。多個記憶體單元MC可在第一水平方向X及垂直方向Z中的各者上彼此間隔開且配置成行以組態子單元陣列SCA。此外，在半導體記憶體裝置10中，多個子單元陣列SCA可安置為在第二水平方向Y上彼此間隔開。

多個字元線WL可在第二水平方向Y上延伸，且可在第一水平方向X及垂直方向Z上彼此間隔開。多個位元線BL可在垂直方向Z上延伸且可分別在第一水平方向X及第二水平方向Y上彼此間隔開。

在一些實例實施例中，多個位元線BL中的一些可藉由在第一水平方向X上延伸的位元線跨接線BLS彼此連接。舉例而言，位元線跨接線BLS可將多個位元線BL當中在第一水平方向X上配置的位元線BL彼此連接。

多個單元電容器CAP可共同連接至在第二水平方向Y及垂直方向Z上延伸的上部電極PLATE。在圖2中，為便於說明，上部電極PLATE示出為在垂直方向Z上延伸，但在第二水平方向Y上配置的上部電極PLATE可形成完整主體。

圖2為示出根據實例實施例的半導體記憶體裝置100的透視圖。圖3為圖2的第一垂直層級LV1處的平面圖。圖4為沿著圖3的線B-B'截取的橫截面圖。圖5為圖3的部分CX1的放大圖。

參考圖2至圖5，半導體記憶體裝置100可包含安置於基底110上的多個單元電晶體CTR及多個單元電容器CAP。

多個單元電晶體CTR中的各者可包含電晶體主體120、字元線130、閘極絕緣層140以及位元線150，且多個單元電容器CAP可包含第一電極EL1、第二電極EL2以及電容器介電層DL。

基底110可包含矽（Si）、鍺（Ge）或矽鍺（SiGe）。在一些實例實施例中，舉例而言，基底110可包含絕緣層上矽（silicon-on-insulator；SOI）基底或絕緣層上鍺（germanium-on-insulator；GeOI）基底。

儘管圖式中未繪示，但周邊電路（未繪示）及連接至周邊電路的配線層（未繪示）可進一步形成於基底110的部分區上。舉例而言，周邊電路可包含構成子字元線驅動器、感測放大器以及類似者的平面金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor；MOSFET），但不限於此。儘管圖式中未繪示，但安置為覆蓋周邊電路及配線層的下部絕緣層（未繪示）可進一步形成於基底110上。

多個電晶體主體120可在第一水平方向X上延伸且可安置為在基底110上在垂直方向Z上彼此間隔開。多個電晶體主體120可由例如未摻雜半導體材料或摻雜半導體材料形成。在一些實例實施例中，多個電晶體主體120可由多晶矽製成。在一些實例實施例中，多個電晶體主體120可包含非晶形金屬氧化物、多晶金屬氧化物或非晶形金屬氧化物與多晶金屬氧化物的組合以及類似者，且例如可包含In-Ga系氧化物（In-Ga-based oxide；IGO）、In-Zn系氧化物（In-Zn-based oxide；IZO）以及In-Ga-Zn系氧化物（In-Ga-Zn-based oxide；IGZO）中的至少一者。

多個電晶體主體120可包含在第一水平方向X上依序配置的第一源極/汲極區122、單晶通道層124以及第二源極/汲極區126。舉例而言，第一源極/汲極區122可連接至位元線150且第二源極/汲極區126可連接至單元電容器CAP的第一電極EL1。第一源極/汲極區122及第二源極/汲極區126可包含摻雜有高濃度n型雜質的半導體材料。

如由圖5中的虛線所示出，多個電晶體主體120可具有包含自中心部分朝外延伸的突起120EX的平面形狀。舉例而言，突起120EX可由第二源極/汲極區126的側壁的一部分及單晶通道層124的側壁限定。換言之，電晶體主體120具有在第二水平方向（Y方向）上具有凸面地突出的平面形狀的突起120EX。突起120EX的一部分為單晶通道層124的一部分，且突起120EX的剩餘部分為第二源極/汲極區126的一部分。

然而，在其他實例實施例中，多個電晶體主體120可具有沒有朝外延伸的突起的線形狀或桿形狀。多個電晶體主體120的上部表面及底部表面可具有在第一水平方向X上延伸的平坦形狀。

多個字元線130可鄰近於多個電晶體主體120而安置以在第二水平方向Y上延伸。半導體記憶體裝置100可具有雙閘極電晶體結構，且如圖2中所繪示，多個字元線130中的各者可安置於多個電晶體主體120的上部表面及底部表面上。換言之，多個字元線130中的各者至少覆蓋多個電晶體主體120中的對應一者的單晶通道層124的上部表面或多個電晶體主體120中的對應一者的單晶通道層124的下部表面。如圖5中所繪示，平面圖中的各字元線130在鄰近於位元線150的區域中可具有彎曲側壁130RC，且彎曲側壁130RC可具有橢圓形狀或圓弧形狀。

在一些實例實施例中，多個字元線130可包含導電障壁膜及覆蓋導電障壁膜的導電填充層。導電障壁膜可包含例如金屬、導電金屬氮化物、導電金屬矽化物或其組合。舉例而言，導電障壁膜可由TiN製成。導電填充層可包含例如摻雜矽、Ru、RuO、Pt、PtO、Ir、IrO、SRO（SrRuO）、BSRO（(Ba,Sr)RuO）、CRO（CaRuO）、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合。在一些實例實施例中，導電填充層可包含鎢（W）。

間隔件132可安置於多個位元線150中的各者與鄰近於其的字元線130中的對應一者之間。間隔件132可安置於與字元線130相同的垂直層級處，間隔件132的第一側壁132S1可接觸位元線150，且間隔件132的第二側壁132S2可接觸字元線130。間隔件132與第一源極/汲極區122垂直地交疊。如圖5中所繪示，間隔件132的側壁及字元線130的彎曲側壁130RC可彼此一起形成圓弧或橢圓弧。

在一些實例實施例中，間隔件132的與最下部字元線130接觸的部分可延伸至基底110的上部表面上且可具有比剩餘間隔件132更大的厚度。在基底110的上部表面上延伸的間隔件132可稱為底部間隔件層132L。間隔件132及底部間隔件層132L可包含氮化矽、氮氧化矽或氧化矽。

字元線埋入絕緣層134可鄰近於字元線130的彎曲側壁130RC及間隔件132的側壁而安置以在垂直方向Z上延伸。如圖5中所繪示，字元線埋入絕緣層134可具有四分之一圓形或四分之一橢圓形水平橫截面，且間隔件132的側壁及字元線130的彎曲側壁130RC可彼此一起形成圓弧或橢圓弧且包圍字元線埋入絕緣層134的側壁。

圖5作為實例繪示字元線130的彎曲側壁130RC靠近位元線150而安置且與字元線130的彎曲側壁130RC相對的平面側壁遠離位元線150而安置。然而，在其他實例實施例中，字元線130的彎曲側壁130RC可遠離位元線150而安置且與字元線130的彎曲側壁130RC相對的平面側壁可靠近位元線150而安置。

閘極絕緣層140可配置於多個字元線130與電晶體主體120之間。舉例而言，閘極絕緣層140可共形地覆蓋多個字元線130中的各者的上部表面、底部表面以及側表面。

在一些實例實施例中，閘極絕緣層140可由自鐵電材料及具有比氧化矽的介電常數高的介電常數的高k介電材料中選出的至少一者形成。在一些實例實施例中，閘極絕緣層140可包含由氧化鉿（HfO）、矽酸鉿（HfSiO）、氮氧化鉿（HfON）、氮氧化鉿矽（HfSiON）、氧化鑭（LaO）、氧化鑭鋁（LaAlO）、氧化鋯（ZrO）、矽酸鋯（ZrSiO）、氮化氧化鋯（ZrON）、氮化氧化鋯矽（ZrSiON）、氧化鉭（TaO）、氧化鈦（TiO）、氧化鋇鍶鈦（BaSrTiO）、氧化鋇鈦（BaTiO）、鋯鈦酸鉛（PZT）、鉭酸鍶鉍（STB）、氧化鉍鐵（BFO）、氧化鍶鈦（SrTiO）、氧化釔（YO）、氧化鋁（AlO）以及氧化鉛鈧鉭（PbScTaO）中選出的至少一者。

間隔件埋入層162可安置於多個電晶體主體120中的各者之間，且可安置於與多個字元線130相同的垂直層級處。間隔件襯裡層164可安置於間隔件埋入層162的上部表面及底部表面上，且分離絕緣層166可安置於兩個鄰近間隔件埋入層162之間及兩個鄰近字元線130之間。舉例而言，閘極絕緣層140可配置於分離絕緣層166與字元線130之間，且間隔件襯裡層164可安置於分離絕緣層166與間隔件埋入層162之間。

多個位元線150可在基底110上在垂直方向Z上延伸且可安置為在第二水平方向Y上彼此間隔開。多個位元線150可為摻雜半導體材料（諸如摻雜有雜質的矽及摻雜有雜質的鍺）、導電金屬氮化物（諸如氮化鈦及氮化鉭）、金屬（諸如鎢、鈦以及鉭）以及金屬半導體化合物（諸如矽化鎢、矽化鈷以及矽化鈦）中的任一者。

在一些實例實施例中，多個位元線150可具有比間隔件132的寬度小的寬度。舉例而言，位元線150可在第二水平方向Y上具有第一寬度W11，且間隔件132可在第二水平方向Y上具有大於第一寬度W11的第二寬度W12。舉例而言，位元線150可藉由形成導電層（未繪示）且隨後在導電層上執行用於減小第二水平方向Y上的第一寬度W11及第一水平方向X上的寬度（未繪示）的修整製程來形成。因此，位元線150可具有相對較小的面積，且兩個鄰近位元線150之間的距離D11可相對較大。

在垂直方向Z上延伸的位元線絕緣層152可安置於位元線150周圍。位元線絕緣層152的底部部分可接觸底部間隔件層132L的上部表面。

單元電容器CAP可包含第一電極EL1、第二電極EL2以及電容器介電層DL。第一電極EL1可具有連接至第二源極/汲極區126且在第一水平方向X上延伸的杯形狀。舉例而言，如圖4中所示出，第一電極EL1可具有旋轉90度的U形水平橫截面。

電容器介電層DL可共形地覆蓋第一電極EL1的表面，且第二電極EL2可安置於電容器介電層DL上以覆蓋第一電極EL1。

在一些實例實施例中，第一電極EL1及第二電極EL2可包含：摻雜半導體材料；導電金屬氮化物，諸如氮化鈦、氮化鉭、氮化鈮或氮化鎢；金屬，諸如鎢、釕、銥、鈦或鉭；以及導電金屬氧化物，諸如氧化銥或氧化鈮。

一般而言，隨著DRAM裝置的整合度增加，形成具有增加的表面積的電容器的製程的難度顯著增加。為解決此問題且獲得高記憶體容量，已提出一種三維半導體記憶體裝置，其中由單元電晶體CTR及單元電容器CAP構成的多個記憶體單元垂直地堆疊。然而，由於位元線的寬度由形成於三維結構的製造製程中的垂直通孔的大小判定，因此寄生電容可歸因於位元線具有相對較大的大小而產生或增加，且因此，在最佳化或改良半導體記憶體裝置的電特性方面存在困難。

然而，根據本發明概念的一些實例實施例，位元線150可藉由在經由垂直通孔暴露的空間中形成導電層且接著進一步執行修整製程以減小導電層的寬度來形成，且因此，位元線150可具有減小的第一寬度W11，且兩個鄰近位元線150之間的距離D11亦可相對較大。因此，可減小由位元線150引起的寄生電容，且半導體記憶體裝置100可具有改良的電特性。

圖6為示出根據一些實例實施例的半導體記憶體裝置100A的平面圖。圖6為對應於圖3的部分CX1的放大平面圖的平面圖。

參考圖6，在位元線150A中，面向間隔件132的第一側壁132S1的第一側壁在第二水平方向Y上具有第一寬度W11，且第一寬度W11可小於間隔件132的第二寬度W12。在平面圖中，位元線150A可具有梯形形狀，其中位元線150A在第二水平方向Y上的寬度在遠離間隔件132的第一側壁132S1的方向上減小。

舉例而言，形成導電層（未繪示）以形成位元線150A；且其後，在對導電層執行修整製程的製程中，位元線150A的安置為更遠離間隔件132的一部分可更多地暴露於蝕刻氛圍，且因此位元線150A可形成為在平面圖中具有梯形形狀。

圖7為示出根據一些實例實施例的半導體記憶體裝置100B的平面圖。圖7為對應於圖3的部分CX1的放大平面圖的平面圖。

參考圖7，在位元線150B中，面向間隔件132的第一側壁132S1的第一側壁在第二水平方向Y上具有第一寬度W11，且第一寬度W11可小於間隔件132的第二寬度W12。位元線150B的第二側壁可面向面向間隔件132的第一側壁132S1的第一側壁，且可為彎曲側壁。在平面圖中，位元線150B可具有半圓形狀或半橢圓形狀，其中位元線150B在第二水平方向Y上的寬度在遠離間隔件132的第一側壁132S1的方向上減小。

舉例而言，形成導電層（未繪示）以形成位元線150B；且其後，在對導電層執行修整製程的製程中，位元線150B的安置為更遠離間隔件132的一部分可更多地暴露於蝕刻氛圍，且因此位元線150B可形成為在平面圖中具有半圓形狀。

圖8為示出根據一些實例實施例的半導體記憶體裝置100C的平面圖。

參考圖8，屏蔽層180可在兩個鄰近位元線150之間在垂直方向Z上延伸。屏蔽層180可由位元線絕緣層152包圍。屏蔽層180可包含空氣或低k材料。當屏蔽層180安置於兩個鄰近位元線150之間時，可減小由位元線150引起的寄生電容，且半導體記憶體裝置100C可具有改良的電特性。

圖9為示出根據一些實例實施例的半導體記憶體裝置100D的平面圖。圖10為圖9的部分CX1的放大圖。

參考圖9及圖10，在垂直方向Z上延伸的位元線埋入絕緣層154可安置於位元線150D的一個側壁上，且位元線150D可安置於位元線埋入絕緣層154與間隔件132之間。位元線埋入絕緣層154在第二水平方向Y上的寬度可大於位元線150D的寬度，且間隔件132在第二水平方向Y上的寬度可大於位元線150D在第二水平方向Y上的寬度。因此，凹部區150R可限定於位元線埋入絕緣層154、間隔件132以及位元線150D之間的空間中。舉例而言，位元線150D的側壁可相對於位元線埋入絕緣層154的側壁及間隔件132的側壁在第二水平方向Y上凹入。

在一些實例實施例中，凹部區150R可為藉由經由修整製程移除形成於位元線埋入絕緣層154與間隔件132之間的空間中的位元線150D的側壁部分而形成的區。位元線絕緣層152的一部分可延伸至凹部區150R中以填充凹部區150R。

圖11為示出根據實例實施例的半導體記憶體裝置100E的平面圖。

參考圖11，在垂直方向Z上延伸的位元線埋入絕緣層154可安置於位元線150D的一個側壁上，且位元線150D可安置於位元線埋入絕緣層154與間隔件132之間。位元線埋入絕緣層154在第二水平方向Y上的寬度及間隔件132在第二水平方向Y上的寬度可大於位元線150D的寬度，且凹部區150R可限定於位元線埋入絕緣層154、間隔件132以及位元線150D之間的空間中。

屏蔽層180可在兩個鄰近位元線150D之間在垂直方向Z上延伸且可由位元線絕緣層152包圍。屏蔽層180可包含空氣或低k材料。

圖12A至圖19為示出根據實例實施例的製造半導體記憶體裝置100的方法的示意圖。圖12A、圖13A以及圖14A為圖2的第一垂直層級LV1處的平面圖，圖12B為沿著圖12A的線B-B'截取的橫截面圖，且圖13B為沿著圖13A的線C-C'截取的橫截面圖。圖14B為沿著圖14A的線B-B'截取的橫截面圖，且圖14C為沿著圖14A的線C-C'截取的橫截面圖。圖15至圖19為對應於沿著圖14A的線B-B'截取的橫截面的橫截面圖。

參考圖12A及圖12B，形成層壓結構MS，其中多個犧牲層210及多個單晶半導體層120P彼此交替地堆疊在基底110上。

基底110可包含單晶半導體材料。舉例而言，基底110可包含半導體材料，諸如Si或Ge。在一些實例實施例中，舉例而言，基底110可包含SOI基底或GeOI基底。

多個犧牲層210及多個單晶半導體層120P中的各者可由單晶半導體材料形成。犧牲層210可由相對於單晶半導體層120P具有蝕刻選擇性的半導體材料製成。在一些實例實施例中，犧牲層210可相對於基底110具有蝕刻選擇性。在一些實例實施例中，單晶半導體層120P可由具有與基底110的蝕刻特性相同或實質上類似的蝕刻特性的材料製成，或可由相同材料製成。

在一些實例實施例中，多個犧牲層210中的各者可由SiGe製成，且多個單晶半導體層120P中的各者可由Si製成。舉例而言，多個犧牲層210中的各者可由單晶SiGe製成，且多個單晶半導體層120P中的各者可由單晶Si製成。在一些其他實例實施例中，多個單晶半導體層120P中的各者可包含單晶2D半導體材料或單晶氧化物半導體材料。舉例而言，2D半導體材料可包含MoS ₂、WSe ₂、石墨烯、碳奈米管或其組合。舉例而言，氧化物半導體材料可包含In _xGa _yZn _zO、In _xGa _ySi _zO、In _xSn _yZn _zO、In _xZn _yO、Zn _xO、Zn _xSn _yO、Zn _xO _yN、Zr _xZn _ySn _zO、Sn _xO、Hf _xIn _yZn _zO、Ga _xZn _ySn _zO、In _xGa _yO _xGa _ySn _zO、Y _xGa _yO或其組合。舉例而言，多個單晶半導體層120P中的各者可包含單層或多層氧化物半導體材料。在一些實例實施例中，多個單晶半導體層120P中的各者可由具有大於矽的帶隙能量的帶隙能量的材料形成。舉例而言，多個單晶半導體層120P中的各者可由具有約1.5電子伏至約5.6電子伏的帶隙能量的材料形成。舉例而言，當帶隙能量為約2.0電子伏至約4.0電子伏時，多個單晶半導體層120P中的各者可由具有所要通道效能的材料形成。

多個犧牲層210及多個單晶半導體層120P可由化學氣相沈積（chemical vapor deposition；CVD）製程、電漿增強CVD（plasma-enhanced CVD；PECVD）製程或原子層沈積（atomic layer deposition；ALD）製程形成。在一些實例實施例中，多個犧牲層210及多個單晶半導體層120P中的各者可藉由使用與其接觸的層作為晶種層而形成為單晶狀態，或可經由熱處理製程形成為單晶狀態。多個犧牲層210及多個單晶半導體層120P中的各者可具有幾十奈米（nm）的厚度。

參考圖13A及圖13B，在層壓結構MS上形成第一遮罩層220之後，藉由使用第一遮罩層220作為蝕刻遮罩，形成穿過層壓結構MS以暴露基底110的多個第一通孔STH1及多個第二通孔STH2。第一遮罩層220可具有對應於多個第一通孔STH1及多個第二通孔STH2的多個開口。在一些實例實施例中，第一遮罩層220可由氮化矽形成。

多個第二通孔STH2可具有：橢圓平面形狀，其具有在第一水平方向（X方向）上的長軸及在第二水平方向（Y方向）上的短軸（或替代地，短軸）；或矩形平面形狀，其具有在第一水平方向（X方向）上的長軸及在第二水平方向（Y方向）上的短軸但帶有圓角。在一些實例實施例中，多個第一通孔STH1可具有圓形或帶有圓角的正方形的平面形狀。

第一通孔STH1及第二通孔STH2可在第一水平方向（X方向）上彼此隔開。在一些實例實施例中，多個第一通孔STH1中的一者及多個第二通孔STH2中的一者可在多個第二通孔STH2中的另一者的第一水平方向（X方向）上的兩側上彼此隔開。

一起參考圖14A及圖14B，形成填充多個第一通孔STH1及多個第二通孔STH2的第一埋入絕緣層222。在一些實例實施例中，第一埋入絕緣層222可包含氧化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜以及含碳氮氧化矽膜中的任一者。

在形成覆蓋層壓結構MS及第一埋入絕緣層222的上部部分的第二遮罩層224之後，藉由使用第二遮罩層224作為蝕刻遮罩，經由層壓結構MS及第一埋入絕緣層222形成暴露基底110的第一凹部STR1及第二凹部STR2。第二遮罩層224可具有分別對應於第一凹部STR1及第二凹部STR2的多個開口。在一些實例實施例中，第二遮罩層224可由氮化矽形成。

第一凹部STR1及第二凹部STR2中的各者可具有在第二水平方向（Y方向）上延伸的形狀。第一凹部STR1可與多個第一通孔STH1的一部分垂直地交疊，且填充多個第一通孔STH1的第一埋入絕緣層222的一部分可暴露於第一凹部STR1的內部表面上。

第二凹部STR2可與多個第二通孔STH2的一部分垂直地交疊，且填充多個第二通孔STH2的第一埋入絕緣層222的一部分可暴露於第二凹部STR2的內部表面上。

參考圖15，在形成填充第二凹部STR2的埋入結構230之後，移除第二遮罩層224，且移除填充多個第一通孔STH1及多個第二通孔STH2的第一埋入絕緣層222。

在一些實例實施例中，埋入結構230可包含襯裡層232及埋入層234。襯裡層232可共形地覆蓋第二凹部STR2的底部表面及側表面。埋入層234可覆蓋襯裡層232且填充第二凹部STR2。在一些實例實施例中，襯裡層232可由氮化矽製成。在一些實例實施例中，埋入層234可包含氧化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜以及含碳氮氧化矽膜中的任一者。

其後，經由多個第一通孔STH1移除多個犧牲層210，使得多個第一間隙210G形成於多個單晶半導體層120P之間。多個第一間隙210G可藉由經由相對於基底110、多個單晶半導體層120P以及襯裡層232具有蝕刻選擇性的等向性蝕刻製程移除多個犧牲層210來形成。

在一些實例實施例中，經由相對於襯裡層232具有蝕刻選擇性的等向性蝕刻製程移除多個單晶半導體層120P的一部分，使得可進一步執行用於擴大多個第一間隙210G的等向性蝕刻製程，且因此，可進一步減小多個單晶半導體層120P的水平寬度及垂直厚度。

其後，形成覆蓋多個單晶半導體層120P的表面的多個支撐絕緣層242及覆蓋支撐絕緣層242的表面的分離絕緣層166。可形成分離絕緣層166以覆蓋多個支撐絕緣層242的表面且形成完整主體。可形成多個支撐絕緣層242及分離絕緣層166以完全填充多個第一間隙210G。

上部絕緣層246可形成於最上部支撐絕緣層242上。上部絕緣層246包含氧化矽且可安置於與埋入結構230的上部表面相同的層級上。

此後，藉由移除支撐絕緣層242的一部分，支撐絕緣層242在第一水平方向X上的寬度可形成為小於多個單晶半導體層120P的寬度。因此，多個第一間隙210G可再次暴露。在一些實例實施例中，可藉由使用包含磷酸的蝕刻劑的回拉製程來執行移除支撐絕緣層242的一部分的製程，但實例實施例不限於此。

隨著移除支撐絕緣層242的部分，分離絕緣層166的一部分及多個單晶半導體層120P的一部分可安置為自支撐絕緣層242朝外突出。

參考圖16，在圖15的暴露表面上形成間隔件襯裡材料層及形成覆蓋間隔件襯裡材料層的間隔件埋入材料層之後，藉由移除間隔件襯裡材料層的一部分及間隔件埋入材料層，形成覆蓋在垂直方向（Z方向）上鄰近的多個單晶半導體層120P與多個分離絕緣層166之間的空間的一部分的內部表面的間隔件襯裡層164及填充間隔件襯裡層164的一部分的間隔件埋入層162。在一些實例實施例中，間隔件襯裡層164可由氮化矽形成，且間隔件埋入層162可包含氧化矽膜、氮氧化矽膜、含碳氧化矽膜、含碳氮化矽膜及含碳氮氧化矽膜中的任一者。

在形成間隔件襯裡層164及間隔件埋入層162之後，形成覆蓋暴露表面的閘極絕緣層140及字元線130。在形成覆蓋閘極絕緣層140且填充第一凹部STR1的閘極電極材料層之後，藉由移除閘極電極材料層的一部分，可形成字元線130，使得閘極電極材料層的剩餘部分僅保留在多個單晶半導體層120P與分離絕緣層166之間的空間的剩餘部分的內部部分中。

閘極絕緣層140可由自氧化矽、鐵電材料及具有比氧化矽的介電常數高的介電常數的高k介電材料中選出的至少一者形成。在一些實例實施例中，閘極絕緣層140可具有由氧化矽製成的第一介電層及由自高k介電材料及鐵電材料中選出的至少一者製成的第二介電層的層壓結構。舉例而言，高k介電材料及鐵電材料可包含由氧化鉿（HfO）、矽酸鉿（HfSiO）、氮氧化鉿（HfON）、氮氧化鉿矽（HfSiON）、氧化鑭（LaO）、氧化鑭鋁（LaAlO）、氧化鋯（ZrO）、矽酸鋯（ZrSiO）、氮化氧化鋯（ZrON）、氮氧化鋯矽（ZrSiON）、氧化鉭（TaO）、氧化鈦（TiO）、氧化鋇鍶鈦（BaSrTiO）、氧化鋇鈦（BaTiO）、鋯鈦酸鉛（PZT）、鉭酸鍶鉍（STB）、氧化鉍鐵（BFO）、氧化鍶鈦（SrTiO）、氧化釔（YO）、氧化鋁（AlO）以及氧化鉛鈧鉭（PbScTaO）中選出的至少一者。

在一些實例實施例中，字元線130可包含覆蓋閘極絕緣層140的導電障壁膜及覆蓋導電障壁膜的導電填充層。導電障壁膜可包含例如金屬、導電金屬氮化物、導電金屬矽化物或其組合。舉例而言，導電障壁膜可由TiN製成。導電填充層可包含例如摻雜矽、Ru、RuO、Pt、PtO、Ir、IrO、SRO（SrRuO）、BSRO（(Ba,Sr)RuO）、CRO（CaRuO）、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合。在一些實例實施例中，導電填充層可包含W。

參考圖17，可形成在垂直方向Z上配置且填充彼此鄰近的單晶半導體層120P與分離絕緣層166之間的空間的多個間隔件132。在一些實例實施例中，多個間隔件132中的各者可由氮化矽形成。在一些實例實施例中，多個間隔件132中的一些可覆蓋暴露於第一凹部STR1的底部表面上的基底110的表面。另外，安置於基底110上的多個間隔件132的一部分被稱為底部間隔件層132L且可具有相對較大的厚度。

參考圖18，移除暴露於第一凹部STR1中的多個單晶半導體層120P的一部分及覆蓋多個單晶半導體層120P的閘極絕緣層140的一部分。可暴露面向第一凹部STR1的多個單晶半導體層120P的一個末端。

在一些實例實施例中，可將雜質植入至經由第一凹部STR1暴露的多個單晶半導體層120P的一個末端中以形成多個第一源極/汲極區122。

其後，形成接觸多個第一源極/汲極區122且在多個第一通孔STH1中在垂直方向上延伸的多個位元線150。多個位元線150中的各者可為摻雜半導體材料（諸如摻雜有雜質的矽及摻雜有雜質的鍺）、導電金屬氮化物（諸如氮化鈦及氮化鉭）、金屬（諸如鎢、鈦以及鉭）以及金屬半導體化合物（諸如矽化鎢、矽化鈷以及矽化鈦）中的任一者。

在一些實例實施例中，多個位元線150中的各者可包含與第一源極/汲極區122接觸的導電障壁膜及覆蓋導電障壁膜的導電填充層。導電障壁膜可包含例如金屬、導電金屬氮化物、導電金屬矽化物或其組合。舉例而言，導電障壁膜可由TiN製成。導電填充層可包含例如摻雜矽、Ru、RuO、Pt、PtO、Ir、IrO、SRO（SrRuO）、BSRO（(Ba,Sr)RuO）、CRO（CaRuO）、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合。在一些實例實施例中，導電填充層可包含W。

參考圖19，對多個位元線150執行修整製程，使得可減小多個位元線150在第一水平方向X及第二水平方向Y上的寬度（例如，第二水平方向Y上的第一寬度W11（參看圖5））。在修整製程中，亦可移除多個位元線150的上部部分以降低多個位元線150的高度。此外，隨著位元線150的寬度減小，亦可增加兩個鄰近位元線150之間的距離D11（參看圖3）。

在修整製程中，安置為更遠離間隔件132的位元線150的側壁部分可更多地暴露於蝕刻氛圍，且因此，可形成參考圖6及圖7描述的半導體記憶體裝置100A及半導體記憶體裝置100B。

返回參考圖3，形成填充第一凹部STR1的位元線絕緣層152，且移除填充第二凹部STR2的埋入結構230。在一些實例實施例中，位元線絕緣層152可由氧化矽製成。在移除填充第二凹部STR2的埋入結構230之後，經由第二凹部STR2移除多個支撐絕緣層242以形成與第二凹部STR2連通的移除空間（未繪示）。

舉例而言，在由多個分離絕緣層166限定的移除空間的部分中共形地形成第一電極EL1之後，移除多個分離絕緣層166中的各者的在第一水平方向（X方向）上的兩個末端當中的面向第二凹部STR2的另一末端的一部分，使得在第一水平方向（X方向）上自間隔件襯裡層164及間隔件埋入層162朝向第二凹部STR2突出的多個分離絕緣層166的延伸長度可短於多個單晶半導體層120P的延伸長度。

其後，電容器介電層DL可共形地形成於移除空間中的第一電極EL1上，且接著第二電極EL2可形成於電容器介電層DL上以填充移除空間。

可使用上文所描述的製程形成半導體記憶體裝置100。

根據一些實例實施例，關於半導體記憶體裝置100，在形成位元線150之後，可對位元線150執行修整製程。因此，可減少由位元線150引起的寄生電容，且因此可獲得改良的操作特性。

雖然本發明概念已參考其一些實例實施例具體地繪示及描述，但應理解，可在不脫離申請專利範圍的精神及範疇的情況下在其中作出形式及細節的各種改變。

10、100、100A、100B、100C、100D、100E:半導體記憶體裝置 110:基底 120:電晶體主體 120EX:突起 120P:單晶半導體層 122:第一源極/汲極區 124:單晶通道層 126:第二源極/汲極區 130、WL:字元線 130RC:彎曲側壁 132:間隔件 132L:底部間隔件層 132S1:第一側壁 132S2:第二側壁 134:字元線埋入絕緣層 140:閘極絕緣層 150、150A、150B、150D、BL:位元線 150R:凹部區 152:位元線絕緣層 154:位元線埋入絕緣層 162:間隔件埋入層 164:間隔件襯裡層 166:分離絕緣層 180:屏蔽層 210:犧牲層 210G:第一間隙 220:第一遮罩層 222:第一埋入絕緣層 224:第二遮罩層 230:埋入結構 232:襯裡層 234:埋入層 242:支撐絕緣層 246:上部絕緣層 B-B'、C-C':線 BLS:位元線跨接線 CAP:單元電容器 CTR、TR:單元電晶體 CX1:部分 D11:距離 DL:電容器介電層 EL1:第一電極 EL2:第二電極 LV1:第一層級 MC:記憶體單元 MS:層壓結構 PLATE:上部電極 SCA:子單元陣列 STH1:第一通孔 STH2:第二通孔 STR1:第一凹部 STR2:第二凹部 W11:第一寬度 W12:第二寬度 X:第一水平方向 Y:第二水平方向 Z:垂直方向

將自結合隨附圖式進行的以下詳細描述更清晰地理解本發明概念的一些實例實施例，在隨附圖式中：圖1為示出根據實例實施例的半導體記憶體裝置的單元陣列的等效電路圖。圖2為示出根據實例實施例的半導體記憶體裝置的透視圖。圖3為圖2的第一垂直層級處的平面圖。圖4為沿著圖3的線B-B'截取的橫截面圖。圖5為圖3的部分CX1的放大圖。圖6為示出根據實例實施例的半導體記憶體裝置的平面圖。圖7為示出根據實例實施例的半導體記憶體裝置的平面圖。圖8為示出根據實例實施例的半導體記憶體裝置的平面圖。圖9為示出根據實例實施例的半導體記憶體裝置的平面圖。圖10為圖9的部分CX1的放大圖。圖11為示出根據實例實施例的半導體記憶體裝置的平面圖。圖12A至圖19為示出根據實例實施例的製造半導體記憶體裝置的方法的示意圖；圖12A、圖13A以及圖14A為圖2的第一垂直層級LV1處的平面圖，圖12B為沿著圖12A的線B-B'截取的橫截面圖，且圖13B為沿著圖13A的線C-C'截取的橫截面圖；圖14B為沿著圖14A的線B-B'截取的橫截面圖，且圖14C為沿著圖14A的線C-C'截取的橫截面圖；且圖15至圖19為對應於沿著圖14A的線B-B'截取的橫截面的橫截面圖。

100:半導體記憶體裝置

120:電晶體主體

130:字元線

132:間隔件

134:字元線埋入絕緣層

140:閘極絕緣層

150:位元線

152:位元線絕緣層

162:間隔件埋入層

164:間隔件襯裡層

166:分離絕緣層

B-B':線

CAP:單元電容器

CX1:部分

D11:距離

DL:電容器介電層

EL1:第一電極

EL2:第二電極

LV1:第一層級

X:第一水平方向

Y:第二水平方向

Z:垂直方向

Claims

一種半導體記憶體裝置，包括：電晶體主體，在基底上在第一水平方向上延伸，所述電晶體主體包含在所述第一水平方向上依序配置的第一源極/汲極區、單晶通道層以及第二源極/汲極區；閘極電極層，在與所述第一水平方向正交的第二水平方向上延伸，所述閘極電極層覆蓋所述單晶通道層的上部表面及下部表面；位元線，連接至所述第一源極/汲極區且在垂直方向上延伸，所述位元線在所述第二水平方向上具有第一寬度；間隔件，覆蓋所述第一源極/汲極區的上部表面及下部表面且在所述第二水平方向上具有大於所述第一寬度的第二寬度；以及單元電容器，在所述第一水平方向上相對於所述電晶體主體位於與所述位元線相對的側上，所述單元電容器包含連接至所述第二源極/汲極區的下部電極層、電容器介電層以及上部電極層。
如請求項1所述的半導體記憶體裝置，其中所述電晶體主體具有突起，所述突起具有在所述第二水平方向上凸面地突出的平面形狀，且所述突起的一部分為所述單晶通道層的一部分。
如請求項2所述的半導體記憶體裝置，其中所述突起的剩餘部分為所述第二源極/汲極區的一部分。
如請求項1所述的半導體記憶體裝置，其中所述間隔件與所述第一源極/汲極區垂直地交疊且與所述位元線接觸。
如請求項1所述的半導體記憶體裝置，其中所述第一源極/汲極區、所述單晶通道層以及所述第二源極/汲極區中的各者包含單晶半導體材料。
如請求項1所述的半導體記憶體裝置，其中所述單晶通道層包含單晶半導體材料，以及所述第一源極/汲極區及所述第二源極/汲極區中的各者包含摻雜有雜質的多晶半導體材料。
如請求項1所述的半導體記憶體裝置，其中所述位元線具有梯形水平橫截面形狀。
如請求項7所述的半導體記憶體裝置，其中所述間隔件具有與所述位元線接觸的第一側壁及與所述第一側壁相對的第二側壁，以及所述位元線在所述第二水平方向上的所述第一寬度在遠離所述間隔件的所述第一側壁的方向上減小。
如請求項1所述的半導體記憶體裝置，其中所述位元線具有半圓形狀的水平橫截面，所述間隔件具有與所述位元線接觸的第一側壁及與所述第一側壁相對的第二側壁，以及其中所述位元線在所述第二水平方向上的所述第一寬度在遠離所述間隔件的所述第一側壁的方向上減小。
如請求項1所述的半導體記憶體裝置，其中所述間隔件具有與所述位元線接觸的第一側壁及與所述第一側壁相對的第二側壁，以及在所述垂直方向上延伸的位元線埋入絕緣層隔著所述位元線與所述間隔件的所述第一側壁相鄰。