CN118019322A - 半导体结构及其制造方法 - Google Patents

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CN118019322A CN202211351058.1A CN202211351058A CN118019322A CN 118019322 A CN118019322 A CN 118019322A CN 202211351058 A CN202211351058 A CN 202211351058A CN 118019322 A CN118019322 A CN 118019322A
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Abstract

本公开实施例涉及半导体技术领域，提供一种半导体结构及其制造方法，半导体结构包括：沿第一方向延伸的半导体通道，沿第一方向上，半导体通道具有相对的第一端和第二端，半导体通道沿第二方向和第三方向间隔设置，半导体通道为晶体管的组成部分，第一方向、第二方向和第三方向两两相交；下电极层，与第二端接触连接，沿垂直于第三方向的平面上，下电极层的截面形状为U形；电容介电层，覆盖下电极层未与第二端接触的表面；上电极层，覆盖电容介电层远离下电极层的一侧，下电极层、电容介电层和上电极层构成存储电容。本公开实施例至少有利于在提高半导体结构的集成密度的同时，提高下电极层、电容介电层和上电极层三者构成的存储电容的电容量。

Description

半导体结构及其制造方法
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
随着半导体结构的不断发展，其关键尺寸不断减小，但由于光刻机的限制，其关键尺寸的缩小存在极限，因此如何在一片晶圆上做出更高存储密度的芯片，是众多科研工作者和半导体从业人员的研究方向。二维或平面半导体器件中，存储单元均是水平方向上排列，因此，二维或平面半导体器件的集成密度可以由单位存储单元所占据的面积决定，则二维或平面半导体器件的集成密度极大地受到形成精细图案的技术影响，使得二维或平面半导体器件的集成密度的持续增大存在极限。因而，半导体器件的发展走向三维半导体器件。
然而，随着对电容量大的存储电容的需求增加，在提高半导体结构的集成密度的同时难以控制存储电容的尺寸，从而难以在存储电容在半导体结构中占用的布局空间和存储电容的电容量之间实现平衡。
发明内容
本公开实施例提供一种半导体结构及其制造方法，至少有利于在提高半导体结构的集成密度的同时，提高下电极层、电容介电层和上电极层三者构成的存储电容的电容量。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：沿第一方向延伸的半导体通道，沿所述第一方向上，所述半导体通道具有相对的第一端和第二端，所述半导体通道沿第二方向和第三方向均间隔设置，所述半导体通道为晶体管的组成部分，所述第一方向、所述第二方向和所述第三方向两两相交；下电极层，与所述第二端接触连接，沿垂直于所述第三方向的平面上，所述下电极层的截面形状为U形；电容介电层，覆盖所述下电极层未与所述第二端接触的表面；上电极层，覆盖所述电容介电层远离所述下电极层的一侧，所述下电极层、所述电容介电层和所述上电极层构成存储电容。
在一些实施例中，所述下电极层包括第一子下电极层和第二子下电极层，所述第一子下电极层与所述半导体通道共同构成半导体层，所述半导体层为一体成型结构，所述半导体层包括第一开口，所述第一开口沿所述第三方向贯穿所述半导体层；其中，所述第一子下电极层与所述第二端接触连接，所述第二子下电极层至少位于所述第一子下电极层未与所述第二端接触的部分表面。
在一些实施例中，所述半导体结构还包括：位线，沿所述第二方向延伸且与所述第一端接触连接；和/或，栅极结构，沿所述第三方向延伸，且与所述半导体通道沿所述第三方向延伸的部分侧壁正对。
在一些实施例中，沿垂直于所述第三方向的平面上，所述半导体层的截面形状为环形；沿所述第一端指向所述第二端的方向上，所述第一开口包括第一U形开口和第二U形开口，构成所述第一U形开口的所述半导体层作为所述半导体通道，构成所述第二U形开口的所述半导体层作为所述第一子下电极层；沿所述第一端指向所述第二端的方向上，所述第一U形开口包括依次排列的第一区和第二区，所述栅极结构填充满所述第一区；所述半导体结构还包括：第一隔离层，所述第一隔离层沿所述第三方向延伸且填充满所述第二区。
在一些实施例中，所述第一U形开口还包括第三区，所述第三区位于所述第二区远离所述第一区的一侧；所述半导体结构还包括：第二隔离层，所述第二隔离层沿所述第三方向延伸且填充满所述第三区。
在一些实施例中，所述栅极结构包括栅介质层和栅极，所述栅介质层覆盖所述第一区沿所述第三方向上延伸的侧壁，所述栅介质层沿所述第三方向延伸的侧壁构成第三U形开口；所述栅极填充满所述第三U形开口。
在一些实施例中，所述栅极结构包括栅介质层和栅极，所述栅介质层覆盖所述第一区沿所述第三方向上延伸的侧壁，且所述栅极介质层覆盖所述和第一隔离层靠近所述第一端的侧壁，所述栅介质层沿所述第三方向延伸的侧壁构成凹槽；所述栅极填充满所述凹槽。
在一些实施例中，沿所述第一端指向所述第二端的方向上，所述半导体通道包括依次排列的第四区、沟道区和第五区，沿所述第二方向上，所述沟道区包括相对的第一子沟道区和第二子沟道区，所述第五区包括相对的第一子第五区和第二子第五区，所述第四区远离所述位线的侧壁、所述沟道区沿所述第三方向延伸的侧壁以及所述第五区沿所述第三方向延伸的侧壁共同围成所述第一U形开口。
在一些实施例中，所述半导体层还包括第二开口，所述第二开口位于所述位线和所述第一开口之间；沿所述第一端指向所述第二端的方向上，所述第二开口包括依次排列的第六区和第七区，所述栅极结构填充满所述第六区；所述半导体结构还包括：第一隔离层，所述第一隔离层沿所述第三方向延伸且填充满所述第七区。
在一些实施例中，沿所述第一端指向所述第二端的方向上，所述半导体通道包括依次排列的第四区、沟道区和第五区，沿所述第二方向上，所述沟道区包括相对的第一子沟道区和第二子沟道区，所述第四区远离所述位线的侧壁、所述沟道区沿所述第三方向延伸的侧壁以及所述第五区靠近所述位线的侧壁共同围成所述第二开口。
在一些实施例中，沿所述第一端指向所述第二端的方向上，所述半导体通道包括依次排列的第四区、沟道区和第五区，所述栅极结构环绕所述沟道区沿所述第一延伸的所有侧壁；所述第一子下电极层和所述第五区围成所述第一开口。
在一些实施例中，所述半导体结构还包括：基底，所述半导体通道和所述存储电容均位于所述基底的一侧；垂直于所述基底的一侧的方向为所述第三方向；或者，垂直于所述基底的一侧的方向为所述第二方向。
在一些实施例中，所述第五区的材料包括金属半导体化合物。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：形成沿第一方向延伸的半导体通道，且沿所述第一方向上，所述半导体通道具有相对的第一端和第二端，所述半导体通道沿第二方向和第三方向均间隔设置，所述半导体通道为晶体管的组成部分，所述第一方向、所述第二方向和所述第三方向两两相交；形成下电极层，所述下电极层与所述第二端接触连接，沿垂直于所述第三方向的平面上，所述下电极层的截面形状为U形；形成电容介电层，所述电容介电层覆盖所述下电极层未与所述第二端接触的表面；形成上电极层，所述上电极层覆盖所述电容介电层远离所述下电极层的一侧，所述下电极层、所述电容介电层和所述上电极层构成存储电容。
在一些实施例中，形成所述半导体通道的步骤包括：提供基底；在所述基底上形成沿所述第三方向上堆叠的多层堆叠结构，沿所述第三方向上，所述堆叠结构包括依次堆叠的第一半导体层和第二半导体层；对所述堆叠结构进行图形化处理，以形成沿所述第二方向交替排列的第三开口和第四开口，所述第三开口沿所述第三方向贯穿所述堆叠结构，沿垂直于所述第三方向的平面上，所述第四开口的截面形状为U形；剩余所述堆叠结构包括沿所述第一方向依次排列的第一部分和第二部分，所述第三开口和所述第四开口均位于所述第二部分，刻蚀所述第一部分，剩余所述第二半导体层的部分区域作为所述半导体通道。
在一些实施例中，沿所述第一端指向所述第二端的方向上，所述第三开口包括第四U形开口和第五U形开口，构成所述第四U形开口的所述第二半导体层作为所述半导体通道，构成所述第五U形开口的所述第二半导体层作为第一子下电极层；沿所述第一端指向所述第二端的方向上，所述第四U形开口包括依次排列的第一区和第二区；形成填充满所述第一区的栅极结构；所述制造方法还包括：形成沿所述第三方向延伸且填充满所述第二区的第一隔离层。
在一些实施例中，所述第四U形开口还包括第三区，所述第三区位于所述第二区远离所述第一区的一侧；所述制造方法还包括：形成沿所述第三方向延伸且填充满所述第三区的第一介质层，所述第一介质层沿所述第二方向延伸。
在一些实施例中，形成所述下电极层的步骤包括：去除用于形成所述第五U形开口的所述第一半导体层，以露出所述第一子下电极层；形成第二子下电极层，所述第二子下电极层覆盖所述第一子下电极层露出的表面，所述第一子下电极层和所述第二子下电极层共同构成所述下电极层。
在一些实施例中，在形成所述第二子下电极层的步骤中，还包括：去除所述第一介质层，以形成第一空穴并露出围成所述第三区的所述第二半导体层；对露出的所述第二半导体层进行金属化处理，以将露出的所述第二半导体层转化为金属半导体化合物；形成第二介质层，所述第二介质层填充满所述第一空穴。
在一些实施例中，对所述堆叠结构进行图形化处理的步骤中，还形成与所述第三开口沿所述第一方向排列的第五开口，所述第五开口位于所述第一部分和所述第三开口之间；形成填充满所述第五开口的栅极结构。
在一些实施例中，刻蚀所述第一部分的步骤包括：刻蚀所述第一部分中的所述第一半导体层，以形成第二空穴；形成填充满所述第二空穴的第三介质层；刻蚀所述第一部分中的所述第二半导体层，以形成第三空穴；形成填充满所述第三空穴的位线。
本公开实施例提供的技术方案至少具有以下优点：
沿垂直于第三方向的平面上，下电极层的截面形状为U形，有利于在减小下电极层整体在半导体结构中占用的布局空间的同时，提高下电极层未与第二端接触的表面的表面积，后续电容介电层和上电极层依次覆盖下电极层未与第二端接触的表面，从而有利于增大下电极层和上电极层之间的正对面积，以提高下电极层、电容介电层和上电极层三者构成的存储电容的电容量，从而有利于在保证半导体结构较高的集成密度的同时，提高存储电容的电容量。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的半导体结构的一种局部立体示意图；
图2为本公开一实施例提供的半导体结构的一种俯视示意图；
图3为图2所示结构沿第一截面方向AA1的剖面示意图；
图4为图2所示结构沿第二截面方向BB1的剖面示意图；
图5为本公开一实施例提供的半导体结构中半导体层和半导体通道的一种俯视示意图；
图6为本公开一实施例提供的半导体结构中半导体层和半导体通道的另一种俯视示意图；
图7为本公开一实施例提供的半导体结构的两种局部俯视示意图；
图8为本公开一实施例提供的半导体结构中半导体层的又一种俯视示意图；
图9至图27为本公开另一实施例提供的半导体结构的制造方法各步骤对应的局部示意图。
具体实施方式
由背景技术可知，半导体结构中存储电容的电容量以及集成密度均有待提高。
本公开实施提供一种半导体结构及其制造方法，半导体结构中，沿垂直于第三方向的平面上，下电极层的截面形状为U形，有利于在减小下电极层整体在半导体结构中占用的布局空间的同时，提高下电极层未与第二端接触的表面的表面积，后续电容介电层和上电极层依次覆盖下电极层未与第二端接触的表面，从而有利于增大下电极层和上电极层之间的正对面积，以提高下电极层、电容介电层和上电极层三者构成的存储电容的电容量，从而有利于在保证半导体结构较高的集成密度的同时，提高存储电容的电容量。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
本公开一实施例提供一种半导体结构，以下将结合附图对本公开一实施例提供的半导体结构进行详细说明。图1为本公开一实施例提供的半导体结构的一种局部立体示意图；图2为本公开一实施例提供的半导体结构的一种俯视示意图；图3为图2所示结构沿第一截面方向AA1的剖面示意图；图4为图2所示结构沿第二截面方向BB1的剖面示意图；图5为本公开一实施例提供的半导体结构中半导体层和半导体通道的一种俯视示意图；图6为本公开一实施例提供的半导体结构中半导体层和半导体通道的另一种俯视示意图；图7为本公开一实施例提供的半导体结构的两种局部俯视示意图；图8为本公开一实施例提供的半导体结构中半导体层的又一种俯视示意图。
参考图1至图8，半导体结构包括：沿第一方向X延伸的半导体通道100，沿第一方向X上，半导体通道100具有相对的第一端110和第二端120，半导体通道100沿第二方向Y和第三方向Z均间隔设置，半导体通道100为晶体管的组成部分，第一方向X、第二方向Y和第三方向Z两两相交；下电极层103，与第二端120接触连接，沿垂直于第三方向Z的平面上，下电极层103的截面形状为U形；电容介电层104，覆盖下电极层103未与第二端120接触的表面；上电极层105，覆盖电容介电层104远离下电极层103的一侧，下电极层103、电容介电层104和上电极层105构成存储电容。
在一些实施例中，半导体结构还可以包括：位线101，沿第二方向Y延伸且与第一端110接触连接。
在一些实施例中，半导体结构还可以包括：栅极结构102，沿第三方向Z延伸，且与半导体通道100沿第三方向Z延伸的部分侧壁正对。
在一些实施例中，半导体通道100和栅极结构102共同构成晶体管，第一端110可以作为晶体管中源极或漏极中的一者，第二端120可以作为晶体管中源极或漏极中的另一者。可以理解的是，参考图1，多个半导体通道100可以沿第二方向Y和第三方向Z阵列排布，半导体通道100与下电极层103一一对应，位线101可以与沿第二方向Y上间隔排布的多个半导体通道100对应，栅极结构102可以与沿第三方向Z上间隔排布的多个半导体通道100对应，如此，有利于使得半导体通道100、位线101、栅极结构102和下电极层103呈现3D堆叠的布局形貌，有利于提高半导体结构整体的集成密度。
需要说明的是，图1至图4中均以沿第二方向Y上间隔排布的2个半导体通道100与同一位线101对应，沿第三方向Z上间隔排布的2个半导体通道100与同一栅极结构102对应，实际应用中，对沿第二方向Y上与同一位线101对应的半导体通道100的数量不做限制，对沿第三方向Z上与同一栅极结构102对应的半导体通道100的数量也不做限制。
以下将结合附图对本公开实施例进行更为详细的说明。
在一些实施例中，参考图3和图4，半导体结构还可以包括：基底180，半导体通道100、位线101、栅极结构102、下电极层103、电容介电层104和上电极层105均位于基底180的一侧。
以下对第二方向Y和第三方向Z与基底180之间的关系进行详细说明。
在一些实施例中，垂直于基底180的一侧的方向为第三方向Z，即栅极结构102沿垂直于基底180的一侧的方向为延伸。在一个例子中，基底180的一侧为基底180的表面，第一方向X、第二方向Y和第三方向Z两两垂直，则位线101和半导体通道100均平行于基底180的表面。
在另一些实施例中，垂直于基底180的一侧的方向为第二方向Y，即位线101沿垂直于基底180的一侧的方向为延伸。在一个例子中，基底180的一侧为基底180的表面，第一方向X、第二方向Y和第三方向Z两两垂直，则栅极结构102和半导体通道100均平行于基底180的表面。
此外，为了便于说明以及图示，图1中第一方向X、第二方向Y和第三方向Z两两垂直为示例，实际应用中，第一方向X、第二方向Y和第三方向Z两两之间具有夹角即可。
在一些实施例中，参考图1，下电极层103可以为单膜层结构，下电极层103靠近半导体通道100的侧面均与第二端120接触连接。在一个例子中，下电极层103的材料与半导体通道100的材料不同。
在另一些实施例中，参考图2至图4，下电极层103可以为双膜层结构，下电极层103包括第一子下电极层113和第二子下电极层123，第一子下电极层113与半导体通道100共同构成半导体层106，半导体层106为一体成型结构，半导体层106包括第一开口107，第一开口107沿第三方向Z贯穿半导体层106；其中，第一子下电极层113与第二端120接触连接，第二子下电极层123至少位于第一子下电极层113未与第二端120接触的部分表面。
可以理解的是，第一子下电极层113与半导体通道100为一体成型结构，有利于降低第一子下电极层113与第二端120之间的界面态缺陷，以降低第一子下电极层113与第二端120之间的接触电阻，此外，下电极层103还包括覆盖第一子下电极层113未与第二端120接触的表面的第二子下电极层123，有利于在不降低下电极层103整体未与第二端120接触的表面的表面积的同时，提高下电极层103整体的导电性能。
而且，电容介电层104和上电极层105依次覆盖下电极层103未与第二端120接触的表面，则下电极层103与上电极层105之间的正对面积的大小主要取决于下电极层103未与第二端120接触的表面，如此，不降低下电极层103整体未与第二端120接触的表面的表面积，即不降低下电极层103与上电极层105之间的正对面积，从而有利于在不影响下电极层103、电容介电层104和上电极层105三者构成的存储电容的电容量的同时，利用第二子下电极层123提高下电极层103整体的导电性能。
在一些实施例中，所有半导体通道100的上电极层105均连接在一起，使得与多个半导体通道100哟一对应的下电极层103均与同一个上电极层105，即一个存储电容包括上电极层105的局部区域与一个下电极层103。
在一个例子中，半导体层106的材料可以为硅、碳、锗、砷、镓、铟等半导体材料中的至少一种，第二子下电极层123的材料可以为氮化钛等导电材料。
以下对半导体层106和栅极结构102进行详细说明。
在一些实施例中，结合参考图5和图6，沿垂直于第三方向Z的平面上，半导体层106的截面形状为环形；沿第一端110指向第二端120的方向上，第一开口107包括第一U形开口117和第二U形开口127，构成第一U形开口117的半导体层106作为半导体通道100，构成第二U形开口127的半导体层106作为第一子下电极层113；沿第一端110指向第二端120的方向上，第一U形开口117包括依次排列的第一区I和第二区II，栅极结构102填充满第一区I；半导体结构还包括：第一隔离层108，第一隔离层108沿第三方向Z延伸且填充满第二区II。
其中，栅极结构102可以理解为被半导体通道100和第一隔离层108共同包围。
如此，栅极结构102与围成第一U形开口117的半导体通道100均正对，即栅极结构102与第一端110正对，且与和第一区I正对的半导体通道100正对，使得栅极结构102沿第三方向Z上延伸的三个侧壁均与半导体通道100正对，有利于在降低半导体通道100在半导体结构中的布局空间的同时，提高栅极结构102与半导体通道100的正对面积，以提高栅极结构102对半导体通道100的控制能力。此外，第一隔离层108用于实现栅极结构102与下电极层103之间的电隔离。
而且，栅极结构102自身为规则的柱形结构，有利于降低与半导体通道100不同区域正对的栅极结构102之间的尺寸差异，从而有利于降低不同区域的栅极结构102对半导体通道100的控制能力的差异，从而有利于提高栅极结构102整体对半导体通道100的控制能力。
在一些实施例中，参考图5中的5b，沿第一端110指向第二端120的方向上，半导体通道100包括依次排列的第四区IV、沟道区130和第五区V，沿第二方向Y上，沟道区130包括相对的第一子沟道区140和第二子沟道区150，第五区V包括相对的第一子第五区160和第二子第五区170，第四区IV远离位线101的侧壁、沟道区130沿第三方向Z延伸的侧壁以及第五区V沿第三方向Z延伸的侧壁共同围成第一U形开口117。
可以理解的是，第四区IV可以作为半导体通道100的第一端110；沟道区130在第一方向X上的长度与栅极结构102在第一方向X上的长度一致，即沟道区130可以与第一U形开口117中的第一区I正对；第五区V可以作为半导体通道100的第二端120，即第二端120分为两部分，该两部分沿第二方向Y上正对，其该两部分分别与截面形状为U形的第一子下电极层113接触连接。
以下通过两种实施例对第一U形开口117中的分区进行详细说明。
在一些实施例中，沿第一端110指向第二端120的方向上，第一U形开口117可以仅包括依次排列的第一区I和第二区II，则半导体通道100的第五区V与第一U形开口117的第二区II正对，即半导体通道100的第五区V在第一方向X上的长度与第一U形开口117的第二区II在第一方向X上的长度相等。
在另一些实施例中，继续参考图5和图6，第一U形开口117还可以包括第三区III，第三区III位于第二区II远离第一区I的一侧；半导体结构还可以包括：第二隔离层118，第二隔离层118沿第三方向Z延伸且填充满第三区III。
如此，半导体通道100的第五区V与第一U形开口117的第二区II和第三区III两者正对，即半导体通道100的第五区V在第一方向X上的长度与第一U形开口117的第二区II和第三区III在第一方向X上的长度之和相等。
需要说明的是，与第一隔离层108和第二隔离层118接触连接的半导体通道100均作为晶体管的源极或漏极，且与第二隔离层118接触连接的半导体通道100可以经过金属化处理，转化为金属半导体化合物121(参考图4)。可以理解的是，金属半导体化合物121是在半导体通道100的基础上形成的，则金属半导体化合物121中的半导体元素与半导体通道100中的半导体元素相同，即金属半导体化合物121和剩余半导体通道100为一体成型结构，图4中为了示意出金属半导体化合物121与未被金属化处理的半导体通道100的区别，对金属半导体化合物121和未被金属化处理的半导体通道100采用不同的填充方式。
以下通过两种实施例对栅极结构102进行详细说明。
在一些实施例中，参考图6中的6a，栅极结构102包括栅介质层112和栅极122(参考图2)，栅介质层112覆盖第一区I沿第三方向Z上延伸的侧壁，栅介质层112沿第三方向Z延伸的侧壁构成第三U形开口137；栅极122填充满第三U形开口137。
需要说明的是，图6中的6a为示意出第三U形开口137，未绘制栅极122。
在另一些实施例中，参考图6中的6b，栅极结构102包括栅介质层112和栅极122，栅介质层112覆盖第一区I沿第三方向Z上延伸的侧壁，且栅介质层112覆盖第一隔离层108靠近第一端110的侧壁，栅介质层112沿第三方向Z延伸的侧壁构成凹槽147；栅极122填充满凹槽147。
需要说明的是，图6中的6b为示意出凹槽147，未绘制栅极122。此外，图6中为以虚线对半导体通道100和第一子下电极层113进行区分，未绘制出金属半导体化合物121。此外，在实际应用中，半导体通道100中的第二端120(参考图2)也可以不被金属化处理，第二端120中不包含金属半导体化合物。
需要说明的是，参考图6，第二子下电极层123覆盖第一子下电极层113未与半导体通道100接触连接的大部分表面，但第二子下电极层123与第二隔离层118之间具有间隔，该间隔中填充满电容介电层104，可以理解的是，通过位于该间隔中的电容介电层104将沿第三方向Z上排布的第二子下电极层123间隔开，使得一个半导体通道100对应一个下电极层103。参考图7和图8，第二子下电极层123和电容介电层104共同覆盖第一子下电极层113未与半导体通道100接触连接的表面，且电容介电层104还位于第二子下电极层123和上电极层105之间。
在另一些实施例中，参考图7，在半导体层106包括第一开口107的基础上，半导体层106还可以包括第二开口157，第二开口157位于位线101(参考图2)和第一开口107之间；沿第一端110指向第二端120的方向上，第二开口157包括依次排列的第六区VI和第七区VII，栅极结构(图中未示出)填充满第六区VI；半导体结构还可以包括：第一隔离层(图中未示出)，第一隔离层沿第三方向Z延伸且填充满第七区VII。
栅极结构102与围成第二开口157的半导体通道100均正对，即栅极结构102与第一端110正对，且与和第六区VI正对的半导体通道100正对，使得栅极结构102沿第三方向Z上延伸的三个侧壁均与半导体通道100正对，有利于在降低半导体通道100在半导体结构中的布局空间的同时，提高栅极结构102对半导体通道100的控制能力。而且，栅极结构102自身为规则的柱形结构，有利于降低与半导体通道100不同区域正对的栅极结构102之间的尺寸差异，从而有利于降低不同区域的栅极结构102对半导体通道100的控制能力的差异。
可以理解的是，参考图7，栅极结构和第一隔离层共同填充满第二开口157。在实际应用中，也利用是栅极结构自身填充满第二开口，如此有利于使得栅极结构102沿第三方向Z上延伸的四个侧壁均与半导体通道100正对，以进一步提高栅极结构102对半导体通道100的控制能力。此外，参考图7，第二开口157和第一开口107之间具有半导体通道100，该部分半导体通道100可以作为晶体管的源极或漏极。栅极结构102可以理解为被半导体通道100包围。
需要说明的是，继续参考图7中的7a，第一子下电极层113与半导体通道100接触连接，位于第一子下电极层113表面的第二子下电极层123(参考图2)与半导体通道100之间可以具有间隔，电容介电层可以填充满该间隔。
在一些实施例中，参考图7中的7b，沿第一端110(参考图2)指向第二端120(参考图2)的方向上，半导体通道100包括依次排列的第四区IV、沟道区130和第五区V，沿第二方向Y上，沟道区130包括相对的第一子沟道区140和第二子沟道区150，第四区IV远离位线101(参考图2)的侧壁、沟道区130沿第三方向Z延伸的侧壁以及第五区V靠近位线101的侧壁共同围成第二开口157。
可以理解的是，第四区IV可以作为半导体通道100的第一端110；沟道区130在第一方向X上的长度与栅极结构102(参考图2)在第一方向X上的长度一致，即沟道区130可以与第二开口157的第六区VI和第七区VII正对；第五区V可以作为半导体通道100的第二端120，即第二端120为一个整体，有利于增大第二端120自身的体积，以降低第二端120自身的电阻以及降低第二端120与第一子下电极层113之间的接触电阻。
在又一些实施例中，参考图8，沿第一端110指向第二端120的方向上，半导体通道100包括依次排列的第四区IV、沟道区130和第五区V，栅极结构102(参考图2)环绕沟道区130沿第一方向X延伸的所有侧壁；第一子下电极层113和第五区V围成第一开口107。可以理解的是，第一开口107仅与第一子下电极层113正对，第四区IV可以作为半导体通道100的第一端110；第五区V可以作为半导体通道100的第二端120，即第二端120为一个整体，有利于增大第二端120自身的体积，以降低第二端120自身的电阻以及降低第二端120与第一子下电极层113之间的接触电阻。此外，沟道区130在第一方向X上的长度与栅极结构102在第一方向X上的长度一致，即栅极结构102可以环绕沟道区130沿第一方向X延伸的四个外侧壁。
在上述实施例中，参考图5、图7和图8，第五区V的材料包括金属半导体化合物121(参考图4)。可以理解的是，第五区V可以作为半导体通道100的第二端120，即第二端120的材料包括金属半导体化合物121，金属半导体化合物121相较于未金属化的半导体材料而言，具有相对较小的电阻率，因此，相较于未被金属化处理的半导体通道100而言，第二端120的电阻率更小，从而有利于降低第二端120的电阻，且降低第二端120与第一子下电极层113之间的接触电阻，进一步改善半导体结构的电学性能。
需要说明的是，图5至图8中，为了示意出半导体层106或半导体通道100中各区域的划分，没有绘制金属半导体化合物，金属半导体化合物121在第二端120中的布局参考图4。
在一些实施例中，参考图2，半导体结构还可以包括：第四介质层158，位于沿第二方向Y上相邻的半导体通道100之间。在一个例子中，第四介质层158位于沿第二方向Y上相邻的第一端110之间，以及位于沿第二方向Y上相邻的沟道区130之间，且第四介质层158沿第三方向Z延伸。
需要说明的是，参考图2至图5，半导体结构还可以包括：第三隔离层168，位于栅极结构102远离基底180的顶面，以及位于相邻位线101的间隔中，以及位于沿第三方向Z上相邻的第一端110的间隔中。图3和图4中未区分第三隔离层168是否为一体成型结构，实际应用中，基于制造方法的不同，第三隔离层168可以为单膜层结构，也可以是多膜层结构。
综上所述，半导体通道100、位线101和栅极结构102三者的延伸方向不同，且位线101和下电极层103分别位于半导体通道100的两端，如此有利于形成3D堆叠的半导体结构。此外，沿垂直于第三方向Z的平面上，下电极层103的截面形状为U形，有利于在减小下电极层103整体在半导体结构中占用的布局空间的同时，提高下电极层103未与第二端120接触的表面的表面积，后续电容介电层104和上电极层105依次覆盖下电极层103未与第二端120接触的表面，从而有利于增大下电极层103和上电极层105之间的正对面积，以提高下电极层103、电容介电层104和上电极层105三者构成的存储电容的电容量，从而有利于在保证半导体结构较高的集成密度的同时，提高存储电容的电容量。
本公开另一实施例还提供一种半导体结构的制造方法，用于制备前述实施例提供的半导体结构。以下将结合图1至图27对本公开另一实施例提供的半导体结构的制造方法进行详细说明。图9至图27为本公开另一实施例提供的半导体结构的制造方法各步骤对应的局部示意图。
需要说明的是，与前述实施例相同或相应的部分在此不再赘述。此外，图9至图27中部分附图是半导体结构的制造方法各步骤对应的局部俯视示意图；图9至图27中剩余附图是局部俯视示意图沿第一截面方向AA1和/或第二截面方向BB1的局部剖面示意图。
参考图1至图27，半导体结构的制造方法包括：形成沿第一方向X延伸的半导体通道100，且沿第一方向X上，半导体通道100具有相对的第一端110和第二端120，半导体通道100沿第二方向Y和第三方向Z均间隔设置，半导体通道100为晶体管的组成部分，第一方向X、第二方向Y和第三方向Z两两相交；形成下电极层103，下电极层103与第二端120接触连接，沿垂直于第三方向Z的平面上，下电极层103的截面形状为U形；形成电容介电层104，电容介电层104覆盖下电极层103未与第二端120接触的表面；形成上电极层105，上电极层105覆盖电容介电层104远离下电极层103的一侧，下电极层103、电容介电层104和上电极层105构成存储电容。
以下对半导体结构的形成步骤进行详细说明。需要说明的是，为了便于描述，后续主要以图5和图6所示的半导体结构为示例进行阐述。
在一些实施例中，形成半导体通道100包括如下步骤：
参考图9和图10，提供基底180；在基底180上形成沿第三方向Z上堆叠的多层堆叠结构190，沿第三方向Z上，堆叠结构190包括依次堆叠的第一半导体层191和第二半导体层192；对堆叠结构190进行图形化处理，以形成沿第二方向Y交替排列的第三开口167和第四开口177，第三开口167沿第三方向Z贯穿堆叠结构190，沿垂直于第三方向Z的平面上，第四开口177的截面形状为U形。
需要说明的是，第三开口167和第四开口177贯穿堆叠结构190在第三方向Z上的厚度。
在一个例子中，第一半导体层191的材料可以为锗化硅，第二半导体层192的材料可以为硅。
在一些实施例中，制造方法还可以包括：形成沿第二方向Y延伸的位线101，且位线101与第一端110接触连接。
在一些实施例中，制造方法还可以包括：形成沿第三方向Z延伸的栅极结构102，且栅极结构102与半导体通道100沿第三方向Z延伸的部分侧壁正对。
对堆叠结构190进行图形化处理，以及后续形成栅极结构至少包括以下三种实施例：
在一些实施例中，参考图9，剩余堆叠结构190包括沿第一方向X依次排列的第一部分193和第二部分194，第三开口167和第四开口177均位于第二部分194，第一部分193中的第二半导体层192所占据的空间后续用于形成位线101，且将沿第二方向Y上的半导体通道100间隔开来，使得位线101与沿第二方向Y上间隔排布的多个半导体通道100对应。此外，第二部分194中的第二半导体层192作为半导体层106(参考图5)，第三开口167与后续形成的半导体通道100中的第一开口107对应，即第三开口167在基底180上的正投影与第一开口107在基底180上的正投影重合。
可以理解的是，继续参考图9，第二部分194后续经过其他的工艺步骤后，被划分为：第一端110、沟道区130、第二端120和第一子下电极层113，由本公开一实施例的描述内容可知，第一端110与后续形成的位线101接触连接；沟道区130与后续形成的栅极结构102接触连接，且沟道区130包括沿第二方向Y上相对的第一子沟道区140和第二子沟道区150；第二端120位于沟道区130远离第一端110的一侧，且第二端120包括沿第二方向Y上相对的第一子第五区160和第二子第五区170；沿垂直于第三方向Z的平面上，第一子下电极层113的截面形状为U形。
在一些实施例中，在形成第三开口167和第四开口177之后，在形成栅极结构102之前，制造方法可以包括如下步骤：
参考图11和图12，形成初始第四介质层178，初始第四介质层178填充满第三开口167和第四开口177，且初始第四介质层178还覆盖堆叠结构190远离基底180的顶面。在一个例子中，初始第四介质层178的材料可以为氧化硅。
继续参考图11和图12，去除第一部分193中的第一半导体层191，以及去除部分用于围成第三开口167的第一半导体层191，两者共同在沿第三方向Z上相邻的部分第二半导体层192中形成第一间隔；形成填充满第一间隔的初始第三隔离层188，剩余初始第四介质层178仍然填充满第三开口167和第四开口177。在一个例子中，去除部分用于围成第三开口167的第一半导体层191可以包括：去除与第一端110、沟道区130和在第一方向X上部分长度的第二端120三者正对的第一半导体层191。
需要说明的是，为了示意出初始第三隔离层188和初始第四介质层178的相对位置关系，图11中以透视的绘制方式绘制初始第三隔离层188和初始第四介质层178。
在一些实施例中，结合参考图11、图12和图5，沿第一端110指向第二端120的方向上，第三开口167包括第四U形开口187和第五U形开口197，构成第四U形开口187的第二半导体层192作为半导体通道100，构成第五U形开口197的第二半导体层192作为第一子下电极层113；沿第一端110指向第二端120的方向上，第四U形开口187包括依次排列的第一区I和第二区II。
参考图13和图14，制造方法还可以包括：形成沿第三方向Z延伸且填充满第二区II的第一隔离层108。
需要说明的是，第三开口167和第一开口107对应，即第三开口167的第四U形开口187与第一开口107的第一U形开口117对应，第三开口167中的第一区I和第二区II即为第一开口107中的第一区I和第二区II。
在一些实施例中，形成第一隔离层108的步骤可以包括：结合参考图11至图14，去除填充满第二区II的初始第四介质层178以形成多个沿第三方向Z延伸的第一通孔，形成填充满第一通孔的第一隔离层108。可以理解的是，在去除填充满第二区II的初始第四介质层178的步骤中，也可以去除第四开口177(参考图9)中与第二区II正对的初始第四介质层178，以形成第一通孔，可以理解的是，第一隔离层108不仅位于第二区II中，还位于沿第二方向Y上相邻的半导体通道100之间。
参考图13和图16，形成栅极结构102的步骤可以包括：去除填充满第一区I的初始第四介质层178以形成第二通孔，形成填充满第一区I，即第二通孔的栅极结构102。
在一些实施例中，参考图15和图16，形成栅极结构102的步骤包括：用于围成第二通孔的半导体通道100(参考图9)的侧壁形成栅介质层112，栅介质层112覆盖第二通孔的三个侧壁；形成填充满剩余第二通孔的栅极122。在另一些实施例中，不仅在用于围成第二通孔的半导体通道100(参考图9)的侧壁形成栅介质层112，还在用于围成第二通孔的第一隔离层108的侧壁形成栅介质层112，即栅介质层112覆盖第二通孔的四个侧壁；形成填充满剩余第二通孔的栅极122。
在一些实施例中，继续参考图15和图16，在形成栅极结构102之后，制造方法还可以包括：形成第四隔离层198，第四隔离层198覆盖栅极结构102远离基底180的顶面，以及覆盖初始第三隔离层188远离基底180的顶面和初始第四介质层178远离基底180的顶面。需要说明的是，图15中为便于示意出栅极结构102，未绘制第四隔离层198，且采用透视的绘制方式示意出初始第三隔离层188。
在一些实施例中，在形成第四隔离层198之后，制造方法还可以包括：参考图15至图17，去除剩余的第一半导体层191，以及去除位于第一隔离层108远离栅极结构102的一侧的第四隔离层198和初始第四介质层178，露出部分第一半导体层191；形成第五介质层139，第五介质层139填充满沿第二方向Y和/或第三方向Z相邻的露出的第一半导体层191的间隔中。在一个例子中，第五介质层139远离基底180的顶面不低于栅极结构102远离基底180的顶面。
在一些实施例中，继续参考图13至图16，第四U形开口187还包括第三区III，第三区III位于第二区II远离第一区I的一侧。
制造方法还可以包括：去除填充满第三区III的第五介质层139以形成第四空穴，第四空穴露出部分第二半导体层192，形成沿第三方向Z延伸且填充满第三区III的第一介质层128，第一介质层128沿第二方向Y延伸。可以理解的是，沿第二方向Y延伸的第一介质层128环绕部分第二半导体层192沿第一方向X延伸的侧壁，与栅极结构102接触连接的第二半导体层192作为半导体通道100(参考图9)的沟道区130(参考图9)，与第一隔离层108和第一介质层128接触连接的第二半导体层192作为半导体通道100的第二端120(参考图9)。
需要说明的是，后续第一介质层128会被去除，第一介质层128所处的空间用于制备第二隔离层118(参考图2)。
在一些实施例中，形成下电极层103的步骤可以包括：参考图16至图19，去除用于形成第五U形开口197(参考图13)的第一半导体层191，以露出第一子下电极层113。
在一些实施例中，在去除用于形成第五U形开口197的第一半导体层191之后，还形成有第五介质层139；在形成第一介质层128之后，去除剩余第五介质层139以露出第一子下电极层113。
参考图20至图22，形成第二子下电极层123，第二子下电极层123覆盖第一子下电极层113露出的表面，第一子下电极层113和第二子下电极层123共同构成下电极层103。
在一些实施例中，形成第二子下电极层123包括：参考图20，形成初始第二子下电极层133，初始第二子下电极层133保形覆盖第一介质层128和第一子下电极层113暴露出的表面；形成第六介质层149，第六介质层149位于初始第二子下电极层133远离第一子下电极层113的表面，且第六介质层149远离基底180的顶面不低于第四隔离层198远离基底180的顶面。结合参考图20至图22，对第一介质层128、初始第二子下电极层133和第六介质层149进行图形化处理，以形成第二子下电极层123。
在一些实施例中，在形成第二子下电极层123的步骤中，制造方法还可以包括：去除第一介质层128，可以理解的是，对第一介质层128、初始第二子下电极层133和第六介质层149进行图形化处理的步骤中，即去除了第一介质层128，形成第一空穴119；第一空穴119露出围成第三区III(参考图13)的第二半导体层192。
可以理解的是，在对第一介质层128、初始第二子下电极层133和第六介质层149进行图形化处理的步骤中，将初始第二子下电极层133转变为沿第三方向Z上间隔排布的多个第二子下电极层123。
参考图23，对露出的第二半导体层192进行金属化处理，以将露出的第二半导体层192转化为金属半导体化合物121。
参考图24和图25，形成第二介质层138，第二介质层138填充满第一空穴119。
参考图26和图27，刻蚀部分第二介质层138，以露出下电极层103和部分金属半导体化合物121；形成电容介电层104，电容介电层104覆盖第二子下电极层123远离第一子下电极层113的表面，以及位于剩余第二介质层138沿第三方向Z上延伸的侧壁；形成上电极层105，上电极层105覆盖电容介电层104远离下电极层103的一侧。在一个例子中，上电极层105远离基底180的顶面不低于第四隔离层198远离基底180的顶面。
可以理解的是，剩余第二介质层138即为第二隔离层118。
继续参考图26和图27，刻蚀第一部分193，剩余第二半导体层192的部分区域作为半导体通道100。
在一些实施例中，刻蚀第一部分193的步骤包括：刻蚀第一部分193中的第一半导体层191，以形成第二空穴；形成填充满第二空穴的第三介质层，可以理解的是，上述实施例中，在去除第一部分193中的第一半导体层191，以及去除部分用于围成第三开口167的第一半导体层191，两者共同在沿第三方向Z上相邻的部分第二半导体层192中形成第一间隔的步骤中，第一间隔即包括第二空穴，则填充满第二空穴的初始第三隔离层188即为第三介质层。在实际应用中，在前述形成初始第三隔离层188的步骤中，也可以不去除位于第二空穴中的第二半导体层，后续基于需求再去除。
继续参考图26和图27，刻蚀第一部分中的第二半导体层192，以形成第三空穴129；结合参考图26、图27以及图2至图4，形成填充满第三空穴129的位线101。
可以理解的是，图26和图27中所示的初始第三隔离层188和第四隔离层198共同构成图3中所示的第三隔离层168。
需要说明的是，上述描述中仅是形成如图2至图4所示的半导体结构的一种示例，本公开另一实施例并不局限于上述示例。此外，图18、图21、图23、图24以及图26中示出的俯视图中，以透视的绘制方式示意出第四隔离层198。
在另一些实施例中，参考图9，对堆叠结构190行图形化处理的步骤中，还形成与第三开口167沿第一方向X排列的第五开口(图中未示出)，第五开口位于第一部分193和第三开口167(参考图9)之间。可以理解的是，剩余堆叠结构190与图7中7a所示的半导体层106类似，第三开口167与图7中7a所示的第一开口107正对，第五开口与图7中7a所示的第二开口157正对。形成栅极结构102(参考图2)的步骤包括：形成填充满第五开口的栅极结构102。
需要说明的是，形成栅极结构102、下电极层103、电容介电层104以及上电极层105的步骤与前述实施例类似，在此不做赘述。
在又一些实施例中，对堆叠结构190行图形化处理的步骤中形成的第三开口1677与图8中所示的第一开口107正对。形成栅极结构102(参考图2)的步骤包括：形成环绕图8中所示的沟道区130沿第一方向X延伸的所有侧壁。
需要说明的是，形成下电极层103、电容介电层104以及上电极层105的步骤与前述实施例类似，在此不做赘述。
此外，图9至图27中均是以垂直于基底180的一侧的方向为第三方向Z，即栅极结构102沿垂直于基底180的一侧的方向为延伸为示例，对半导体结构的制造方法进行说明。在一个例子中，基底180的一侧为基底180的表面，第一方向X、第二方向Y和第三方向Z两两垂直，则位线101和半导体通道100均平行于基底180的表面。
在实际应用是，垂直于基底180的一侧的方向也可以为第二方向Y，即位线101沿垂直于基底180的一侧的方向为延伸。在一个例子中，基底180的一侧为基底180的表面，第一方向X、第二方向Y和第三方向Z两两垂直，则栅极结构102和半导体通道100均平行于基底180的表面。可以理解的是，本公开另一实施例对第二方向Y为垂直于基底180的一侧的方向时半导体结构的具体形成工艺不做限制，只需半导体结构中各部件的特点以及各部件之间的关系满足前述描述即可。
综上所述，本公开另一实施例提供的制造方法形成的半导体结构中，半导体通道100、位线101和栅极结构102三者的延伸方向不同，且位线101和下电极层103分别位于半导体通道100的两端，如此有利于形成3D堆叠的半导体结构。此外，沿垂直于第三方向Z的平面上，下电极层103的截面形状为U形，有利于在减小下电极层103整体在半导体结构中占用的布局空间的同时，提高下电极层103未与第二端120接触的表面的表面积，后续电容介电层104和上电极层105依次覆盖下电极层103未与第二端120接触的表面，从而有利于增大下电极层103和上电极层105之间的正对面积，以提高下电极层103、电容介电层104和上电极层105三者构成的存储电容的电容量，从而有利于在保证半导体结构较高的集成密度的同时，提高存储电容的电容量。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (21)

1.一种半导体结构，其特征在于，包括：
沿第一方向延伸的半导体通道，沿所述第一方向上，所述半导体通道具有相对的第一端和第二端，所述半导体通道沿第二方向和第三方向均间隔设置，所述半导体通道为晶体管的组成部分，所述第一方向、所述第二方向和所述第三方向两两相交；
下电极层，与所述第二端接触连接，沿垂直于所述第三方向的平面上，所述下电极层的截面形状为U形；
电容介电层，覆盖所述下电极层未与所述第二端接触的表面；
上电极层，覆盖所述电容介电层远离所述下电极层的一侧，所述下电极层、所述电容介电层和所述上电极层构成存储电容。
2.如权利要求1所述的半导体结构，其特征在于，所述下电极层包括第一子下电极层和第二子下电极层，所述第一子下电极层与所述半导体通道共同构成半导体层，所述半导体层为一体成型结构，所述半导体层包括第一开口，所述第一开口沿所述第三方向贯穿所述半导体层；
其中，所述第一子下电极层与所述第二端接触连接，所述第二子下电极层至少位于所述第一子下电极层未与所述第二端接触的部分表面。
3.如权利要求2所述的半导体结构，其特征在于，还包括：位线，沿所述第二方向延伸且与所述第一端接触连接；和/或，
栅极结构，沿所述第三方向延伸，且与所述半导体通道沿所述第三方向延伸的部分侧壁正对。
4.如权利要求3所述的半导体结构，其特征在于，沿垂直于所述第三方向的平面上，所述半导体层的截面形状为环形；
沿所述第一端指向所述第二端的方向上，所述第一开口包括第一U形开口和第二U形开口，构成所述第一U形开口的所述半导体层作为所述半导体通道，构成所述第二U形开口的所述半导体层作为所述第一子下电极层；
沿所述第一端指向所述第二端的方向上，所述第一U形开口包括依次排列的第一区和第二区，所述栅极结构填充满所述第一区；
所述半导体结构还包括：第一隔离层，所述第一隔离层沿所述第三方向延伸且填充满所述第二区。
5.如权利要求4所述的半导体结构，其特征在于，所述第一U形开口还包括第三区，所述第三区位于所述第二区远离所述第一区的一侧；
所述半导体结构还包括：第二隔离层，所述第二隔离层沿所述第三方向延伸且填充满所述第三区。
6.如权利要求4或5任一项所述的半导体结构，其特征在于，所述栅极结构包括栅介质层和栅极，所述栅介质层覆盖所述第一区沿所述第三方向上延伸的侧壁，所述栅介质层沿所述第三方向延伸的侧壁构成第三U形开口；所述栅极填充满所述第三U形开口。
7.如权利要求4或5任一项所述的半导体结构，其特征在于，所述栅极结构包括栅介质层和栅极，所述栅介质层覆盖所述第一区沿所述第三方向上延伸的侧壁，且所述栅极介质层覆盖所述第一隔离层靠近所述第一端的侧壁，所述栅介质层沿所述第三方向延伸的侧壁构成凹槽；所述栅极填充满所述凹槽。
8.如权利要求4项所述的半导体结构，其特征在于，沿所述第一端指向所述第二端的方向上，所述半导体通道包括依次排列的第四区、沟道区和第五区，沿所述第二方向上，所述沟道区包括相对的第一子沟道区和第二子沟道区，所述第五区包括相对的第一子第五区和第二子第五区，所述第四区远离所述位线的侧壁、所述沟道区沿所述第三方向延伸的侧壁以及所述第五区沿所述第三方向延伸的侧壁共同围成所述第一U形开口。
9.如权利要求3所述的半导体结构，其特征在于，所述半导体层还包括第二开口，所述第二开口位于所述位线和所述第一开口之间；
沿所述第一端指向所述第二端的方向上，所述第二开口包括依次排列的第六区和第七区，所述栅极结构填充满所述第六区；
所述半导体结构还包括：第一隔离层，所述第一隔离层沿所述第三方向延伸且填充满所述第七区。
10.如权利要求9所述的半导体结构，其特征在于，沿所述第一端指向所述第二端的方向上，所述半导体通道包括依次排列的第四区、沟道区和第五区，沿所述第二方向上，所述沟道区包括相对的第一子沟道区和第二子沟道区，所述第四区远离所述位线的侧壁、所述沟道区沿所述第三方向延伸的侧壁以及所述第五区靠近所述位线的侧壁共同围成所述第二开口。
11.如权利要求3所述的半导体结构，其特征在于，
沿所述第一端指向所述第二端的方向上，所述半导体通道包括依次排列的第四区、沟道区和第五区，所述栅极结构环绕所述沟道区沿所述第一方向延伸的所有侧壁；
所述第一子下电极层和所述第五区围成所述第一开口。
12.如权利要求8、10或11任一项所述的半导体结构，其特征在于，所述第五区的材料包括金属半导体化合物。
13.如权利要求1所述的半导体结构，其特征在于，还包括：基底，所述半导体通道和所述存储电容均位于所述基底的一侧；
垂直于所述基底的一侧的方向为所述第三方向；或者，垂直于所述基底的一侧的方向为所述第二方向。
14.一种半导体结构的制造方法，其特征在于，包括：
形成沿第一方向延伸的半导体通道，且沿所述第一方向上，所述半导体通道具有相对的第一端和第二端，所述半导体通道沿第二方向和第三方向均间隔设置，所述半导体通道为晶体管的组成部分，所述第一方向、所述第二方向和所述第三方向两两相交；
形成下电极层，所述下电极层与所述第二端接触连接，沿垂直于所述第三方向的平面上，所述下电极层的截面形状为U形；
形成电容介电层，所述电容介电层覆盖所述下电极层未与所述第二端接触的表面；
形成上电极层，所述上电极层覆盖所述电容介电层远离所述下电极层的一侧，所述下电极层、所述电容介电层和所述上电极层构成存储电容。
15.如权利要求14所述的制造方法，其特征在于，形成所述半导体通道的步骤包括：
提供基底；
在所述基底上形成沿所述第三方向上堆叠的多层堆叠结构，沿所述第三方向上，所述堆叠结构包括依次堆叠的第一半导体层和第二半导体层；
对所述堆叠结构进行图形化处理，以形成沿所述第二方向交替排列的第三开口和第四开口，所述第三开口沿所述第三方向贯穿所述堆叠结构，沿垂直于所述第三方向的平面上，所述第四开口的截面形状为U形；
剩余所述堆叠结构包括沿所述第一方向依次排列的第一部分和第二部分，所述第三开口和所述第四开口均位于所述第二部分，刻蚀所述第一部分，剩余所述第二半导体层的部分区域作为所述半导体通道。
16.如权利要求15所述的制造方法，其特征在于，沿所述第一端指向所述第二端的方向上，所述第三开口包括第四U形开口和第五U形开口，构成所述第四U形开口的所述第二半导体层作为所述半导体通道，构成所述第五U形开口的所述第二半导体层作为第一子下电极层；
沿所述第一端指向所述第二端的方向上，所述第四U形开口包括依次排列的第一区和第二区；形成填充满所述第一区的栅极结构；
所述制造方法还包括：形成沿所述第三方向延伸且填充满所述第二区的第一隔离层。
17.如权利要求16所述的制造方法，其特征在于，所述第四U形开口还包括第三区，所述第三区位于所述第二区远离所述第一区的一侧；
所述制造方法还包括：形成沿所述第三方向延伸且填充满所述第三区的第一介质层，所述第一介质层沿所述第二方向延伸。
18.如权利要求17所述的制造方法，其特征在于，形成所述下电极层的步骤包括：
去除用于形成所述第五U形开口的所述第一半导体层，以露出所述第一子下电极层；
形成第二子下电极层，所述第二子下电极层覆盖所述第一子下电极层露出的表面，所述第一子下电极层和所述第二子下电极层共同构成所述下电极层。
19.如权利要求18所述的制造方法，其特征在于，在形成所述第二子下电极层的步骤中，还包括：
去除所述第一介质层，以形成第一空穴并露出围成所述第三区的所述第二半导体层；
对露出的所述第二半导体层进行金属化处理，以将露出的所述第二半导体层转化为金属半导体化合物；
形成第二介质层，所述第二介质层填充满所述第一空穴。
20.如权利要求15所述的制造方法，其特征在于，对所述堆叠结构进行图形化处理的步骤中，还形成与所述第三开口沿所述第一方向排列的第五开口，所述第五开口位于所述第一部分和所述第三开口之间；
形成填充满所述第五开口的栅极结构。
21.如权利要求15所述的制造方法，其特征在于，刻蚀所述第一部分的步骤包括：
刻蚀所述第一部分中的所述第一半导体层，以形成第二空穴；
形成填充满所述第二空穴的第三介质层；
刻蚀所述第一部分中的所述第二半导体层，以形成第三空穴；
形成填充满所述第三空穴的位线。
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