CN117177559A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置及其制造方法。半导体装置包括：横向层，其与下部结构间隔开并且在与下部结构平行的方向延伸；垂直导电线，其垂直于下部结构方向延伸并耦接至横向层的第一侧端；数据储存元件，耦接至横向层第二侧端；以及横向导电线，其在与横向层交叉的方向上延伸，其中，所述横向导电线包括：第一功函数电极；第二功函数电极，其设置为与垂直导电线相邻并且具有比第一功函数电极低的功函数；以及第三功函数电极，其设置为数据储存元件相邻并且具有比第一功函数电极低的功函数。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2022年6月2日提交的韩国专利申请第10-2022-0067332的优先权，其全部内容通过引用合并于本文中。
技术领域
本发明的实施例涉及一种包括三维存储单元的半导体装置及其制造方法。
背景技术
存储单元的尺寸正在不断缩小，以增加存储装置的净裸片。随着存储单元的尺寸微型化，因此需要降低寄生电容Cb并增加电容。然而，由于存储单元的结构限制，很难增大净裸片。
最近，正在考虑包括按三维布置的存储单元的三维半导体存储装置。
发明内容
本发明的实施例涉及一种包括高度集成的存储单元的半导体装置以及制造该半导体装置的方法。
根据本发明的一个实施例，一种半导体装置包括：横向层，其与下部结构间隔开并且在平行于所述下部结构的方向上延伸；垂直导电线，其在垂直于所述下部结构的方向上延伸并且耦接至所述横向层的第一侧端；数据储存元件，其耦接至所述横向层的第二侧端；以及横向导电线，其在与所述横向层交叉的方向上延伸，其中，所述横向导电线包括：第一功函数电极；第二功函数电极，其设置为与所述垂直导电线相邻并且具有比所述第一功函数电极低的功函数；以及第三功函数电极，其设置为与所述数据储存元件相邻并且具有比所述第一功函数电极低的功函数。
根据本发明的另一个实施例，一种制造半导体装置的方法，其包括：形成堆叠体，其中电介质层、第一牺牲层、半导体层和第二牺牲层交替地堆叠在下部结构之上；通过刻蚀所述堆叠体来形成垂直开口；通过从所述垂直开口凹陷所述第一牺牲层和第二牺牲层来形成横向凹陷；以及在所述横向凹陷中形成包括不同功函数电极的组合的横向导电线；其中，所述横向导电线的形成包括：形成第一低功函数电极；形成与第一低功函数电极平行但具有比所述第一低功函数电极高的功函数的高功函数电极；以及形成与所述高功函数电极平行但具有比所述高功函数电极低的功函数的第二低功函数电极。
根据本发明的又另一个实施例，一种半导体装置包括：半导体层，其与下部结构间隔开并且在平行于所述下部结构的方向上延伸；垂直导电线，其在垂直于所述衬底的方向上延伸并且耦接至所述半导体层的第一侧端；数据储存元件，其耦接至所述半导体层的第二侧端；以及字线，其在与所述半导体层交叉的方向上延伸，其中，所述字线包括：金属电极；第一多晶硅电极，其设置为与所述垂直导电线相邻并且具有比所述金属电极低的功函数；以及第二多晶硅电极，其设置为与所述数据储存元件相邻并且具有比所述金属电极低的功函数。
根据本发明的又另一个实施例，一种半导体装置包括：下部结构；三维阵列，其包括垂直堆叠在所述下部结构之上的晶体管的列阵列；垂直导电线，其垂直定向于下部结构之上，并且共同耦接至三维阵列的每个晶体管的第一侧；以及数据储存元件，其耦接至三维阵列的每个晶体管的第二侧，其中，所述三维阵列的每个列阵列的晶体管包括：横向层；以及横向导电线，该横向导电线具有在与横向层交叉的方向上横向延伸的三功函数电极结构。三功函数电极结构的横向导电线可以包括：第一低功函数电极、第二低功函数电极以及在第一低功函数电极与第二低功函数电极之间的高功函数电极。根据本发明的又另一个实施例，一种半导体装置包括：下部结构；晶体管，其设置在所述下部结构之上，所述晶体管包括横向层和与所述横向层交叉的横向字线；垂直位线，其从所述下部结构垂直延伸并且耦接至所述横向层的第一侧端；以及数据储存元件，其耦接至所述横向层的第二侧端，其中，所述横向字线包括：第一功函数电极，其设置在所述横向层之上；第二功函数电极，其具有比第一功函数电极低的功函数并且设置为与所述垂直位线相邻；以及第三功函数电极，其设置为与所述数据储存元件相邻并且具有比所述第一功函数电极低的功函数。
附图说明
图1A是图示根据本发明的一个实施例的存储单元的示意性立体图。
图1B是图示图1A中所示的存储单元的示意性截面图。
图1C是图示存储单元的开关元件TR的放大视图。
图2A是图示根据本发明的一个实施例的半导体装置的示意性平面图。
图2B是沿着图2A的线A-A’截取的截面图。
图3是图示根据本发明的另一个实施例的半导体装置的示意性截面图。
图4至图20是图示根据本发明的又另一个实施例的用于制造半导体装置的方法的示例的截面图。
图21是图示根据本发明的又另一个实施例的半导体装置的示意性截面图。
图22是图示根据本发明的另一个实施例的半导体装置的示意性截面图。
具体实施方式
以下将参照所附附图来详细地描述本发明的实施例。然而，本发明可以以不同形式实施，而不应解释为限制于本文中阐述的实施例。确切地说，提供这些实施例使得本公开将全面和完整，并将本发明的范围充分地传达给本领域的技术人员。在整个公开中，相同的附图标记在本发明的各种附图和实施例中指示相同的部件。
附图不一定必须是按比例的，并且在某些情况下，为了清楚地图示实施例的特点，可以对比例进行夸大处理。当第一层称为在第二层“上”或在衬底“上”时，其不仅指第一层直接形成在第二层或衬底上的情况，还指在第一层与第二层或衬底之间存在第三层的情况。
根据本发明的以下实施例，通过垂直地堆叠存储单元可以增加存储单元的密度并可以降低寄生电容。
本发明的以下实施例涉及三维存储单元，其中，横向导电线(例如，字线或栅电极)可以包括低功函数电极和高功函数电极。低功函数电极可以设置为与数据储存元件(例如，电容器)和垂直导电线(或位线)相邻，并且高功函数电极可以与横向层的沟道重叠。
利用低功函数电极的低功函数，可以在横向导电线与数据储存元件之间形成低电场，从而减少泄漏电流。
高功函数电极的高功函数不仅可以形成开关元件的高阈值电压，还可以通过形成低电场来降低存储单元的高度，这在高密度器件集成方面是有利的。
图1A是图示根据本发明的一个实施例的存储单元的示意性立体图。图1B是图示图1A中所示的存储单元的示意性截面图。图1C是图示存储单元的开关元件TR的放大视图。
参见图1A至图1C，存储单元MC可以包括：垂直导电线BL、开关元件TR和数据储存元件CAP。开关元件TR可以包括横向层ACT、栅电介质层GD以及横向导电线DWL。数据储存元件CAP可以包括存储器元件，例如电容器。垂直导电线BL可以包括位线。横向导电线DWL可以包括字线，并且横向层ACT可以包括有源层。数据储存元件CAP可以包括第一电极SN、电介质层DE和第二电极PN。开关元件TR可以包括晶体管，并且在这种情况下，横向导电线DWL可以用作栅电极。开关元件TR也可以称为存取元件或选择元件。
垂直导电线BL可以在第一方向D1上垂直延伸。横向层ACT可以在与第一方向D1交叉的第二方向D2上延伸。横向导电线DWL可以在与第一方向D1和第二方向D2交叉的第三方向D3上延伸。
垂直导电线BL可以垂直定向于第一方向D1。垂直导电线BL可以称为垂直定向位线、垂直扩展位线或柱形位线。垂直导电线BL可以包括导电材料。垂直导电线BL可以包括基于硅的材料、基于金属的材料或其组合。垂直导电线BL可以包括多晶硅、金属、金属氮化物、金属硅化物或其组合。垂直导电线BL可以包括多晶硅、氮化钛、钨或其组合。例如，垂直导电线BL可以包括掺杂有N型杂质的多晶硅或氮化钛(TiN)。垂直导电线BL可以包括TiN/W堆叠，其中包括氮化钛和钨。
开关元件TR可以包括晶体管。因此，横向导电线DWL可以称为横向栅线或横向字线。在横向导电线DWL中，第一横向导电线WL1和第二横向导电线WL2可以具有相同的电位。例如，第一横向导电线WL1和第二横向导电线WL2可以形成一对，并且可以耦接至一个存储单元MC。可以将相同的驱动电压施加至第一横向导电线WL1和第二横向导电线WL2。
横向导电线DWL可以在第三方向D3上延伸，横向层ACT可以在第二方向D2上延伸。横向层ACT可以从垂直导电线BL横向布置在第二方向D2上。横向导电线DWL可以具有双重结构。例如，横向导电线DWL可以包括第一横向导电线WL1和第二横向导电线WL2，它们彼此面对，横向层ACT插置在第一横向导电线WL1和第二横向导电线WL2之间。栅电介质层GD可以形成在横向层ACT的上表面和下表面上。第一横向导电线WL1可以设置在横向层ACT的上部，第二横向导电线WL2可以设置在横向层ACT的下部。横向导电线DWL可以包括一对第一横向导电线WL1和第二横向导电线WL2。
横向层ACT可以在第二方向D2上延伸。横向层ACT可以包括半导体材料。例如，横向层ACT可以包括多晶硅、单晶硅、锗或锗硅。根据本发明的另一个实施例，横向层ACT可以包括氧化物半导体材料。例如，氧化物半导体材料可以包括氧化铟镓锌(IGZO)。
横向层ACT的上表面和下表面可以具有平坦的表面。换句话说，横向层ACT的上表面和下表面可以在第二方向D2上彼此平行。
如图1B所示，横向层ACT可以包括：沟道CH，沟道CH与垂直导电线BL之间的第一掺杂区域SR，以及沟道CH与数据储存元件CAP之间的第二掺杂区域DR。当横向层ACT由氧化物半导体材料形成时，沟道CH可以由氧化物半导体材料形成，并且第一掺杂区域SR和第二掺杂区域DR可以被省略。横向层ACT也可以称为有源层或薄体。
第一掺杂区域SR和第二掺杂区域DR可以掺杂有相同电导类型的杂质。第一掺杂区域SR和第二掺杂区域DR可以掺杂有N型杂质或P型杂质。第一掺杂区域SR和第二掺杂区域DR可以包括选自砷(As)、磷(P)、硼(B)、铟(In)及其组合中的至少一种杂质。第一掺杂区域SR可以耦接至垂直导电线BL，第二掺杂区域DR可以耦接至数据储存元件CAP的第一电极SN。
栅电介质层GD可以包括氧化硅、氮化硅、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、抗铁电材料或其组合。栅电介质层GD可以包括SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON或其组合。
横向导电线DWL可以包括金属、金属混合物、金属合金或半导体材料。横向导电线DWL可以包括氮化钛、钨、多晶硅或其组合。例如，横向导电线DWL可以包括TiN/W堆叠，其中氮化钛和钨顺序堆叠。横向导电线DWL可以包括N型功函数材料或P型功函数材料。N型功函数材料可以具有约为4.5eV或更小的低功函数，并且P型功函数材料可以具有约为4.5eV或更大的高功函数。
第一横向导电线WL1和第二横向导电线WL2中的每个可以包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。第一功函数电极G1、第二功函数电极G2和第三功函数电极G3可以横向设置在第二方向D2。第一功函数电极G1、第二功函数电极G2和第三功函数电极G3在彼此直接接触时可以彼此平行。第二功函数电极G2可以与垂直导电线BL相邻，第三功函数电极G3可以与数据储存元件CAP相邻。横向层ACT可以具有小于第一功函数电极G1、第二功函数电极G2和第三功函数电极G3的厚度的厚度。
第一功函数电极G1、第二功函数电极G2和第三功函数电极G3可以由不同的功函数材料组成。第一功函数电极G1可以具有比第二功函数电极G2和第三功函数电极G3高的功函数。第一功函数电极G1可以包括高功函数材料。第一功函数电极G1可以具有比硅的中间间隙功函数高的功函数。第二功函数电极G2和第三功函数电极G3可以包括低功函数材料。第二功函数电极G2和第三功函数电极G3可以具有比硅的中间间隙功函数低的功函数。换句话说，高功函数材料可以具有比约4.5eV更高的功函数，低功函数材料可以具有比约4.5eV更低的功函数。第一功函数电极G1可以包括基于金属的材料，第二功函数电极G2和第三功函数电极G3可以包括半导体材料。
第二功函数电极G2和第三功函数电极G3可以包括掺杂有N型掺杂剂的掺杂的多晶硅(N型掺杂剂掺杂的多晶硅)。第一功函数电极G1可以包括金属、金属氮化物或其组合。第一功函数电极G1可以包括钨、氮化钛或其组合。可以在第二功函数电极G2及第三功函数电极G3与第一功函数电极G1之间进一步形成阻挡材料。
根据本发明的一个实施例，横向导电线DWL的第一横向导电线WL1和第二横向导电线WL2中的每个可以具有在诸如图1B所示的第二方向D2横向顺序设置的第二功函数电极G2-第一功函数电极G1-第三功函数电极G3。第一功函数电极G1可以包括金属，第二功函数电极G2和第三功函数电极G3可以包括多晶硅。
横向导电线DWL的第一横向导电线WL1和第二横向导电线WL2中的每一个可以具有多晶硅-金属-多晶硅PMP(Poly Si-Metal-Poly Si)结构，其中多晶硅、金属和多晶硅横向设置在第二方向D2上。在PMP结构中，第一功函数电极G1可以是基于金属的材料，第二功函数电极G2和第三功函数电极G3可以是掺杂的多晶硅，其掺杂有N型掺杂剂(N型掺杂剂掺杂的多晶硅)。N型掺杂剂可以包括磷或砷。
根据本发明的另一个实施例，参见图1C，第一功函数电极G1可以包括堆叠，其中金属氮化物内衬G1L和金属体层G1B按图1C所示的顺序堆叠。根据本发明的另一个实施例，金属氮化物内衬G1L可以包括氮化钛、氮化钽、氮化钨或氮化钼。金属体层G1B可以包括钨、钼或铝。例如，第一功函数电极G1可以包括“氮化钛/钨(TiN/W)堆叠”，并且氮化钛(TiN)可以对应于金属氮化物内衬G1L，钨(W)可以对应于金属体层G1B。
第一功函数电极G1的体积可以具有比第二功函数电极G2和第三功函数电极G3大的体积，因此横向导电线DWL可以具有低电阻。第一横向导电线WL1和第二横向导电线WL2的第一功函数电极G1可以在第一方向D1上垂直重叠，横向层ACT插置在它们之间。第一横向导电线WL1的第二功函数电极G2和第三功函数电极G3与第二横向导电线WL2第二功函数电极G2和第三功函数电极G3可以在第一方向D1上垂直重叠，横向层ACT插置在它们之间。第一功函数电极G1和横向层ACT之间的重叠面积可以大于第二功函数电极G2和第三功函数电极G3与横向层ACT之间的重叠面积。第二功函数电极G2和第三功函数电极G3以及第一功函数电极G1可以在第三方向D3上延伸，并且第二功函数电极G2和第三功函数电极G3以及第一功函数电极G1可以直接接触。
如上所述，第一横向导电线WL1和第二横向导电线WL2中的每个可以具有三电极结构，其包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。横向导电线DWL可以包括一对第一功函数电极G1、一对第二功函数电极G2以及一对第三功函数电极G3，它们在与横向层ACT交叉的第三方向D3上延伸，横向层ACT插置在它们之间。如图1C所示，横向导电线DWL的第一功函数电极G1可以与沟道CH垂直重叠，横向导电线DWL的第二功函数电极G2可以与横向层ACT的第一掺杂区域SR垂直重叠，横向导电线DWL的第三功函数电极G3可以与横向层ACT的第二掺杂区域DR垂直重叠。
如图1B所示，具有高功函数的第一功函数电极G1可以设置在横向导电线DWL的中心，并且具有低功函数的第二功函数电极G2和第三功函数电极G3可以设置在横向导电线DWL的两端。通过这种方式，可以减少泄漏电流，例如栅致漏极泄漏(GIDL)。
随着具有高功函数的第一功函数电极G1设置在横向导电线DWL的中心，开关元件TR的阈值电压可能会增大。由于横向导电线DWL的第二功函数电极G2具有低功函数，因此在垂直导电线BL与横向导电线DWL之间可能会形成低电场。由于横向导电线DWL的第三功函数电极G3具有低功函数，因此可以在数据储存元件CAP与横向导电线DWL之间形成低电场。
数据储存元件CAP可以在第二方向D2上开关元件TR起横向设置。数据储存元件CAP可以包括第一电极SN，第一电极SN在第二方向D2上从横向层ACT起横向延伸。数据储存元件CAP还可以包括在第一电极SN之上的第二电极PN以及在第一电极SN与第二电极PN之间的电介质层DE。第一电极SN、电介质层DE和第二电极PN可以在第二方向D2上横向布置。第一电极SN可以具有横向定向的筒形。电介质层DE可以共形地覆盖第一电极SN的筒形内壁和筒形外壁。第二电极PN可以在电介质层DE上覆盖第一电极SN的筒形内壁和筒形外壁。第一电极SN可以电连接到第二掺杂区域DR。
第一电极SN可以具有三维结构，并且三维结构的第一电极SN可以具有定向在第二方向D2上的横向三维结构。作为三维结构的一个示例，第一电极SN可以具有筒形。根据本发明的另一个实施例，第一电极SN可以具有柱形或柱筒形(pylinder shape)。柱筒形可以指柱形和筒形合并的结构。
第一电极SN和第二电极PN可以包括金属、贵金属、金属氮化物、导电金属氧化物、导电贵金属氧化物、金属碳化物、金属硅化物或其组合。例如，第一电极SN和第二电极PN可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、氧化钌(RuO2)、铱(Ir)、氧化铱(IrO2)、铂(Pt)、钼(Mo)、氧化钼(MoO)、氮化钛/钨(TiN/W)堆叠、氮化钨(WN/W)堆叠。第二电极PN可以包括基于金属的材料和基于硅的材料的组合。例如，第二电极PN可以是氮化钛/硅锗/氮化钨(TiN/SiGe/WN)的堆叠。在氮化钛/硅锗/氮化钨(TiN/SiGe/WN)堆叠中，锗硅可以是填充第一电极SN圆柱内部的间隙填充材料，氮化钛(TiN)可以用作数据储存元件CAP的第二电极PN，以及氮化钨可以是低电阻材料。
电介质层DE可以称为电容器电介质层或存储层。电介质层DE可以包括氧化硅、氮化硅、高k材料或其组合。高k材料可以具有比氧化硅高的介电常数。氧化硅(SiO2)可以具有约为3.9的介电常数，并且电介质层DE可以包括具有约为4或更大介电常数的高k材料。高k材料可以具有约为20或更大的介电常数。高k材料可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铌(Nb2O5)或氧化锶钛(SrTiO3)。根据本发明的另一个实施例，电介质层DE可以由复合层组成，复合层包括上述高k材料的两层或多层。
电介质层DE可以由基于锆(Zr)的氧化物形成。电介质层DE可以具有至少包括氧化锆(ZrO2)的堆叠结构。包括氧化锆(ZrO2)的堆叠结构可以包括ZA(ZrO2/Al2O3)堆叠或ZAZ(ZrO2/Al2O3/ZrO2)堆叠。ZA堆叠可以具有氧化铝(Al2O3)堆叠在氧化锆(ZrO2)上的结构。ZAZ堆叠可以具有氧化锆(ZrO2)、氧化铝(Al2O3)和氧化锆(ZrO2)顺序堆叠的结构。ZA堆叠和ZAZ堆叠可以称为基于氧化锆(ZrO2)的层。根据本发明的另一个实施例，电介质层DE可以由基于铪(Hf)的氧化物形成。电介质层DE可以具有包括氧化铪(HfO2)的堆叠结构。包括氧化铪(HfO2)的堆叠结构可以包括HA(HfO2/Al2O3)堆叠或HAH(HfO2/Al2O3/HfO2)堆叠。HA堆叠可以具有氧化铝(Al2O3)堆叠在氧化铪(HfO2)之上的结构。HAH堆叠可以具有氧化铪(HfO2)、氧化铝(Al2O3)和氧化铪(HfO2)顺序堆叠的结构。HA堆叠和HAH堆叠可以称为基于氧化铪(HfO2)的层。在ZA堆叠、ZAZ堆叠、HA堆叠和HAH堆叠中，氧化铝(Al2O3)可能比氧化锆(ZrO2)和氧化铪(HfO2)具有更大的带隙能量(在下文中将简称为带隙)。氧化铝(Al2O3)可以具有比氧化锆(ZrO2)和氧化铪(HfO2)低的介电常数。因此，电介质层DE可以包括高k材料和高带隙材料(其具有比高k材料大的带隙)的堆叠。电介质层DE可以包括除了氧化铝(Al2O3)以外的氧化硅(SiO2)作为高带隙材料。由于电介质层DE包括高带隙材料，所以可以抑制泄漏电流。高带隙材料可能比高k材料薄。根据本发明的另一个实施例，电介质层DE可以包括高k材料和高带隙材料交替堆叠的层压结构。例如，它可以包括：ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)堆叠、ZAZAZ(ZrO2/Al2O3/ZrO2/Al2O3/ZrO2)堆叠、HAHA(HfO2/Al2O3/HfO2/Al2O3)堆叠或HAHAH(HfO2/Al2O3/HfO2/Al2O3/HfO2)堆叠。在上述层压结构中，氧化铝(Al2O3)可以比氧化锆(ZrO2)和/或氧化铪(HfO2)薄。
根据本发明的另一个实施例，电介质层DE可以包括包含氧化锆、氧化铪和氧化铝的堆叠结构、层压结构或混合结构。
根据本发明的另一个实施例，用于减少泄漏电流的界面控制层可以进一步形成在第一电极SN与电介质层DE之间。界面控制层可以包括氧化钛(TiO2)、氧化钽(Ta2O5)或氧化铌(Nb2O5)。界面控制层也可以形成在第二电极PN与电介质层DE之间。
数据储存元件CAP可以包括金属-绝缘体-金属(metal-insulator-metal，MIM)电容器。第一电极SN和第二电极PN可以包括基于金属的材料。
数据储存元件CAP可以被另一种数据存储材料代替。例如，数据存储材料可以是相变材料、磁隧道结(MTJ)或可变电阻材料。
如上所述，存储单元MC可以包括具有三功函数电极结构的横向导电线DWL。横向导电线DWL的第一横向导电线WL1和第二横向导电线WL中的每个可以包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。第一功函数电极G1可以与沟道CH重叠，第二功函数电极G2可以设置为与垂直导电线BL和第一掺杂区域SR相邻。第三功函数电极G3可以设置为与数据储存元件CAP和第二掺杂区域DR相邻。由于第二功函数电极G2的功函数低，所以可以在横向导电线DWL与垂直导电线BL之间形成低电场，以减少泄漏电流。由于第三功函数电极G3的功函数低，所以可以在横向导电线DWL与数据储存元件CAP之间形成低电场，以减少泄漏电流。由于第一功函数电极G1的功函数高，所以不仅可以形成开关元件TR的高阈值电压，还可以通过形成低电场来降低存储单元MC的高度，这在高密度器件集成方面是有利的。
作为比较示例1，当第一横向导电线WL1和第二横向导电线WL2仅由基于金属的材料组成时，由于基于金属的材料的高功函数，可以在第一横向导电线WL1与第二横向导电线WL2与数据储存元件CAP之间可能会形成高电场。第一横向导电线WL1和第二横向导电线WL2与数据储存元件CAP之间形成的高电场增加了存储单元MC的泄漏电流。随着沟道CH变薄，源自高电场的增加的泄漏电流可能会变得更糟。
作为比较示例2，当第一横向导电线WL1和第二横向导电线WL2仅由低功函数材料组成时，由于低功函数，开关元件TR的阈值电压可能会降低，从而也会导致泄漏电流。
根据本发明的一个实施例，由于横向导电线DWL的第一横向导电线WL1和第二横向导电线WL2都具有三电极结构，泄漏电流会降低，因此存储单元MC可能会获得刷新特性。这也可能降低功耗。
此外，根据本发明的一个实施例，由于横向导电线DWL的第一横向导电线WL1和第二横向导电线WL2都具有三电极结构，即使沟道CH的厚度因高密度器件集成而减小，但是在沟道CH的减少厚度中可能相对有利于增加电场。因此，可以实现大量的堆叠阶数(stage)。
图2A是图示根据本发明的一个实施例的半导体装置的示意性平面图。图2B是沿着图2A的线A-A’截取的截面图。
参见图2A和2B，半导体装置100可以包括下部结构LS和存储单元阵列MCA。存储单元阵列MCA可以包括存储单元MC的三维阵列。存储单元MC的三维阵列可以包括存储单元MC的列阵列和存储单元MC的行阵列。多个存储单元MC可以在第一方向D1上堆叠在存储单元MC的列阵列中，多个存储单元MC可以在第三方向D3上堆叠在存储单元MC的行阵列中。存储单元MC可以横向设置。根据本发明的各种实施例，单元电介质层可以在第一方向D1设置在堆叠的存储单元MC之间。
单个存储单元MC可以包括垂直导电线BL、开关元件TR和数据储存元件CAP。单个开关元件TR可以是晶体管，并且可以包括横向层ACT、栅电介质层GD和横向导电线DWL。每个横向层ACT可以包括第一掺杂区域SR、第二掺杂区域DR以及在第一掺杂区域SR与第二掺杂区域DR之间的沟道CH。横向导电线DWL可以包括一对第一横向导电线WL1和第二横向导电线WL2。第一横向导电线WL1和第二横向导电线WL2中的每个可以包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。数据储存元件CAP可以包括第一电极SN、第二电极PN以及第一电极SN和第二电极PN之间的电介质层DE。
存储单元MC的列阵列可以包括堆叠在第一方向D1上的多个开关元件TR，存储单元MC的行阵列可以包括横向布置在第三方向D3上的多个开关元件TR。
横向层ACT可以在第一方向D1堆叠在下部结构LS之上，横向层ACT可以与下部结构LS间隔开，以在第二方向D2(例如其为与下部结构LS的表面平行)上延伸。
垂直导电线BL可以在第一方向D1(例如其为垂直于下部结构LS的表面)上延伸到下部结构LS上方，并且可以耦接至横向层ACT的第一侧端。
数据储存元件CAP可以分别耦接至横向层ACT的第二侧端。
横向导电线DWL可以在第一方向D1上堆叠在下部结构LS之上，并且横向导电线DWL可以与下部结构LS间隔开，以在第三方向D3(其平行于下部结构LS的表面)上延伸。
如图2A所示，数据储存元件CAP的第二电极PN可以耦接至公共板PL。横向布置在第三方向D3上的开关元件TR的横向层ACT可以共享一个横向导电线DWL。横向布置在第三方向D3上的开关元件TR的横向层ACT可以耦接至不同的垂直导电线BL。在第一方向D1上堆叠的开关元件TR可以共享一个垂直导电线BL。横向布置在第三方向D3上的开关元件TR可以共享一个横向导电线DWL。
如图2B所示，下部结构LS可以包括半导体衬底或外围电路部分。下部结构的LS可以设置在比存储单元阵列MCA低的水平处。这可以称为外围上单元COP(Cell over PERI)结构。外围电路部分可以包括用于驱动存储单元阵列MCA的至少一个控制电路。外围电路部分的至少一个控制电路可以包括N沟道晶体管、P沟道晶体管、CMOS电路或其组合。外围电路部分的至少一个控制电路可以包括地址解码器电路、读取电路、写入电路等。外围电路部分的至少一个控制电路可以包括平面沟道晶体管、凹槽沟道晶体管、掩埋栅晶体管、鳍沟道晶体管(FinFET)等。
例如，外围电路部分可以包括子字行驱动器和感测放大器。横向导电线DWL可以耦接至子字行驱动器。垂直导电线BL可以耦接至感测放大器。
根据本发明的另一个实施例，外围电路部分可以设置在比存储单元阵列MCA高的水平处。这可以称为单元上外围POC(PERI over Cell)结构。
存储单元阵列MCA可以包括堆叠在第一方向D1上的横向导电线DWL。单个横向导电线DWL可以包括一对第一横向导电线WL1和第二横向导电线WL2。
第一横向导电线WL1和第二横向导电线WL2的每个可以包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。第一功函数电极G1、第二功函数电极G2和第三功函数电极G3可以横向设置在第二方向D2上。第一功函数电极G1、第二功函数电极G2和第三功函数电极G3可以在彼此直接接触的情况下彼此平行。第二功函数电极G2可以与垂直导电线BL相邻，第三功函数电极G3可以与数据储存元件CAP相邻。第一功函数电极G1、第二功函数电极G2和第三功函数电极G3可以由不同的功函数材料形成。第一功函数电极G1可以具有比第二功函数电极G2和第三功函数电极G3高的功函数。第一功函数电极G1可以包括高功函数材料。第一功函数电极G1可以具有比硅的中间间隙功函数高的功函数。第二功函数电极G2和第三功函数电极G3可以包括低功函数材料。第二功函数电极G2和第三功函数电极G3可以具有低于硅的中间间隙功函数的功函数。换句话说，高功函数材料可以具有比约4.5eV更高的功函数，而低功函数材料可以具有比约4.5eV更低的功函数。
第一功函数电极G1可以包括基于金属的材料，第二功函数电极G2和第三功函数电极G3可以包括半导体材料。第二功函数电极G2和第三功函数电极G3可以包括掺杂有N型掺杂剂的掺杂的多晶硅(N型掺杂剂-掺杂的多晶硅)。第一功函数电极G1可以包括金属、金属氮化物或其组合。第一功函数电极G1可以包括钨、氮化钛或其组合。阻挡材料。
第一功函数电极G1可以具有比第二功函数电极G2和第三功函数电极G3大的体积，因此横向导电线DWL可以具有低电阻。第一横向导电线WL1和第二横向导电线WL2的第一功函数电极G1可以在第一方向D1上垂直重叠，横向层ACT插置在第一横向导电线WL1和第二横向导电线WL2的第一功函数电极G1之间。第一横向导电线WL1和第二横向导电线WL2的第二功函数电极G2和第三功函数电极G3可以在第一方向D1上垂直重叠，横向层ACT插置在第一横向导电线WL1的第二功函数电极G2和第三功函数电极G3与第二横向导电线WL2第二功函数电极G2和第三功函数电极G3之间。第一功函数电极G1与横向层ACT之间的重叠面积可以大于第二功函数电极G2和第三功函数电极G3与横向层ACT之间的重叠面积。第二功函数电极G2和第三功函数电极G3以及第一功函数电极G1可以在第三方向D3上延伸，第二功函数电极G2和第三功函数电极G3以及第一功函数电极G1可以直接接触。
横向导电线DWL的第一横向导电线WL1和第二横向导电线WL2的每个可以具有多晶硅-金属-多晶硅PMP(Poly Si-Metal-Poly Si)结构，其中多晶硅、金属和多晶硅横向设置在第二方向D2上。在PMP结构中，第一功函数电极G1可以是“TiN/W堆叠”，第二功函数电极G2和第三功函数电极G3可以是掺杂有N型掺杂剂的掺杂的多晶硅(N型掺杂剂-掺杂的多晶硅)。
如上所述，第一横向导电线WL1和第二横向导电线WL2的每个可以具有三电极结构，该电极结构包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。横向导电线DWL可以包括一对第一功函数电极G1、一对第二功函数电极G2和一对第三功函数电极G3，它们在与横向层ACT交叉的第三方向D3上延伸，横向层ACT插置在它们之间。
图3是图示根据本发明的另一个实施例的半导体装置的示意性截面图。在图3中，对构成元件的详细说明也出现在图1A和图1B中，图2A和图2B将被省略。
参见图3，半导体装置200可以包括：存储单元阵列MCA1，存储单元阵列MCA1可以具有共享垂直导电线BL的镜面类型结构。本文中图示存储单元阵列MCA1是包括四个存储单元MC的三维存储单元阵列的示例。每个存储单元MC可以包括开关元件TR(其包括横向层ACT和横向导电线DWL)、垂直导电线BL和数据储存元件CAP。横向导电线DWL可以包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。数据储存元件CAP可以包括第一电极SN、电介质层DE和第二电极PN。栅电介质层GD可以设置在横向导电线DWL与横向层ACT之间。类似于图1C和图2B中所示的，图3中的横向层ACT可以包括第一掺杂区域SR、沟道CH和第二掺杂区域DR。横向导电线DWL的第一功函数电极G1可以包括高功函数材料，第二功函数电极G2和第三功函数电极G3可以包括低功函数材料。第一功函数电极G1可以包括基于金属的材料，第二功函数电极G2和第三功函数电极G3可以包括半导体材料。类似于图1C中所示的，图3中横向导电线DWL的第一功函数电极G1可以包括金属氮化物内衬G1L和金属体层G1B。
在第一方向D1上彼此相邻设置的存储单元MC的横向层ACT可以接触一个垂直导电线BL。数据储存元件CAP可以分别耦接至横向层ACT。
如图3所示，半导体装置200还可以包括在存储单元阵列MCA1之下的下部结构LS，并且下部结构LS可以包括外围电路部分。外围电路部分可以设置在比存储单元阵列MCA1低的水平处。这可以称为外围上单元COP(Cell over PERI)结构。外围电路部分可以包括用于驱动存储单元阵列MCA1的至少一个控制电路。
根据本发明的另一个实施例，外围电路部分可以设置在比存储单元阵列MCA1高的水平处。这可以被称为单元上外围POC(PERI over Cell)结构。
图4至图20是图示根据本发明的一个实施例的制造半导体装置的方法的示例的截面图。
参见图4，可以在下部结构11之上形成堆叠体SB。多个子堆叠可以交替地堆叠在堆叠体SB中。每个子堆叠可以包括以图4所示的次序堆叠的电介质层12’、第一牺牲层13’、半导体层14’和第二牺牲层15’。电介质层12’可以包括氧化硅，第一牺牲层13’和第二牺牲层15’可以包括氮化硅。半导体层14’可以包括半导体材料或氧化物半导体材料。半导体层14'可以包括单晶硅、多晶硅或氧化铟镓锌(IGZO)。如上述实施例所述的，当存储单元堆叠时，堆叠体SB可以堆叠若干次。
参见图5，可以刻蚀堆叠体SB的一部分以形成第一开口16。第一开口16可以从下部结构11的表面起垂直延伸。在第一开口16形成之前，如图2A和图2B所示，堆叠体SB可以在存储单元的基础上进行模式化。
参见图6，通过第一开口16可以选择性地刻蚀第一牺牲层13’和第二牺牲层15’，以形成凹陷17。半导体层14’的一部分可以由凹陷17暴露出。凹陷17可以设置在电介质层12’之间。
参见图7，可以在半导体层14’的暴露出的部分之上形成栅电介质层18。栅电介质层18可以包括氧化硅、氮化硅、金属氧化物、金属氮氧化物、金属硅酸盐、高k材料、铁电材料、反铁电材料或其组合。栅电介质层18可以包括SiO2、Si3N4、HfO2、Al2O3、ZrO2、AlON、HfON、HfSiO、HfSiON等。
根据本发明的一个实施例，栅电介质层18可以通过氧化工艺形成，并且半导体层14’的薄部14T可能会因氧化工艺而变薄。半导体层14’的薄部14T可以称为薄体。
参见图8，凹陷17可以利用第一功函数材料19A来填充。第一功函数材料19A可以在栅电介质层18上填充凹陷17。第一功函数材料19A可以包括导电材料。第一功函数材料19A可以具有低于硅的中间间隙功函数的功函数。例如，第一功函数材料19A可以包括掺杂有N型掺杂剂的多晶硅。N型掺杂剂可以包括磷(P)或砷(As)。
参见图9，第一低功函数电极19可以形成在凹陷17中。为了形成第一低功函数电极19，可以选择性刻蚀第一功函数材料19A。例如，可以对第一功函数材料19A执行湿法刻蚀。
可以形成一对第一低功函数电极19，半导体层14’插置在一对第一低功函数电极19之间。
参见图10，可以在第一低功函数电极19之上形成第二功函数材料20A，以间隙填充凹陷17的剩余部分。第二功函数材料20A可以具有比硅的中间间隙功函数高的功函数。第二功函数材料20A可以具有比第一低功函数电极19高的功函数。第二功函数材料20A可以具有比第一低功函数电极19低的电阻。第二功函数材料20A可以包括基于金属的材料。第二功函数材料20A可以包括金属氮化物、金属或其组合。第二功函数材料20A可以包括氮化钛、钨或其组合。第二功函数材料20A可以通过顺序地堆叠氮化钛和钨来形成。
参见图11，可以在凹陷17中形成高功函数电极20。为了形成高功函数电极20，可以选择性刻蚀第二功函数材料20A。例如，可以对第二功函数材料20A执行湿法刻蚀。
高功函数电极20可以接触第一低功函数电极19的第一侧。高功函数电极20可以具有比第一低功函数电极19高的功函数。高功函数电极20可以包括基于金属的材料。例如，高功函数电极20可以包括氮化钛、钨或其组合。
可以形成一对高功函数电极20，半导体层14’插置在一对高功函数电极20之间。第一低功函数电极19和高功函数电极20可以部分填充凹陷17。
参见图12，凹陷17的剩余空间可以利用第三功函数材料21A来填充。第三功函数材料21A可以在栅电介质层18上填充凹陷17的剩余空间。第三功函数材料21A可以包括导电材料。第三功函数材料21A可以具有比硅的中间间隙功函数低的功函数。例如，第三功函数材料21A可以包括掺杂有N型掺杂剂的多晶硅。第一低功函数电极19和第三功函数材料21A可以是相同的材料。
参见图13，可以在凹陷17中形成第二低功函数电极21。为了形成第二低功函数电极21，可以选择性刻蚀第三功函数材料21A。例如，可以对第三功函数材料21A执行湿法刻蚀。
可以形成一对第二低功函数电极21，半导体层14’插置在一对第二低功函数电极21之间。
可以形成一对第一低功函数电极19、一对高功函数电极20和一对第二低功函数电极21，半导体层14’插置在它们之间。一对第一低功函数电极19、一对高功函数电极20和一对第二低功函数电极21可以形成具有双结构的横向导电线DWL。如图1A至图3所示的第一功函数电极G1可以对应于高功函数电极20。如图1A至图3所示的第二功函数电极G2可以对应于第二低功函数电极21。如图1A至图3所示的第三功函数电极可以对应于第一低功函数电极19。高功函数电极19可以与第一低功函数电极19平行，但是可以具有比第一低功函数电极19高的功函数。第二低功函数电极21可以与高功函数电极19平行，并且可以具有比高功函数电极19低的功函数。
参见图14，可以在第二低功函数电极21的侧表面上形成第一覆盖层22。第一覆盖层22可以包括氧化硅或氮化硅。第一覆盖层22可以填充凹陷17的剩余空间。
随后，可以刻蚀由第一覆盖层22暴露出的栅电介质层18的一部分，以暴露出半导体层14’的第一侧端部。
参见图15，可以形成耦接至半导体层14’的第一侧端部的垂直导电线23。垂直导电线23可以填充第一开口16。垂直导电线23可以包括氮化钛、钨或其组合。
根据本发明的另一个实施例，在形成垂直导电线23之前，可以在半导体层14’的第一侧端部中形成第一掺杂区域。可以通过掺杂杂质的工艺来形成第一掺杂区域。根据本发明的另一个实施例，在利用包含杂质的多晶硅来填充第一开口16之后，可以执行后续热处理以将杂质从多晶硅扩散到半导体层14’的第一侧端部。因此，可以在半导体层14’的第一侧端部形成第一掺杂区域。对于第一掺杂区域，可以指的是图1C中所示的第一掺杂区域SR。
根据本发明的另一个实施例，在垂直导电线23形成之前，可以形成与半导体层14’的第一侧端耦接的第一欧姆接触。第一欧姆接触可以包括金属硅化物。例如，金属硅化物可以通过顺序地执行沉积金属层的过程，然后执行退火过程来形成，并且可以去除未反应的金属层。金属硅化物可以通过半导体层14’的硅与金属层反应来形成。
参见图16，可以通过刻蚀堆叠体SB的另一部分来形成第二开口24。第二开口24可以从下部结构11的表面垂直延伸。
参见图17，可以通过第二开口24来选择性地凹陷第一牺牲层13’和第二牺牲层15’以及半导体层14’。因此，可以在电介质层12’之间形成宽开口25。包括薄部14T的半导体层14’可以保留为如附图标记“14”表示的横向层14，并且横向层14的第二侧端可以被宽开口25暴露出。通过选择性地凹陷第一牺牲层13’和第二牺牲层15’的工艺，可以分别在第一低功函数电极19的侧面上形成第二覆盖层13和15。
横向层14可以比第一低功函数电极19、高功函数电极20和/或第二低功函数电极21薄。横向层14可以称为薄体有源层。
根据本发明的另一个实施例，在形成宽开口25之后，可以在横向层14的第二侧端中形成第二掺杂区域。第二掺杂区域可以通过掺杂杂质的工艺来形成。根据本发明的另一个实施例，在利用包含杂质的多晶硅来填充第二开口24和宽开口25之后，可以执行后续热处理，以将杂质从多晶硅扩散到横向层14的第二侧端。因此，可以在横向层14的第二侧端中形成第二掺杂区域。可以在第一掺杂区域与第二掺杂区域之间限定沟道。对于第一掺杂区域、沟道和第二掺杂区域，可以指的是图1C中的第一掺杂区域SR、沟道CH和第二掺杂区域DR。
根据本发明的另一个实施例，可以形成与横向层14的第二侧端耦接的第二欧姆接触。第二欧姆接触可以包括金属硅化物。例如，金属硅化物可以通过顺序地执行沉积金属层并执行退火工艺来形成，并且可以去除未反应剩余的金属层。可以通过将横向层14的硅与金属层反应来形成金属硅化物。
参见图18，可以形成接触横向层14的第二侧端的第一电极26。为了形成第一电极26，可以沉积导电材料并执行回蚀工艺。第一电极26可以包括氮化钛。第一电极26可以具有横向定向的筒形。
参见图19，电介质层12’可以被部分凹陷27。因此，可以暴露出第一电极26的外壁。剩余的电介质层12可以接触横向导电线DWL。剩余的电介质层12可以称为单元隔离层。
参见图20，电介质层28和第二电极29可以顺序地形成在第一电极26之上。第一电极26、电介质层28和第二电极29可以成为数据储存元件30。
图21是图示根据本发明的另一个实施例的半导体装置的示意性截面图。
参见图21，半导体装置300可以包括存储单元MC。存储单元MC可以包括垂直导电线BL、开关元件TR和数据储存元件CAP。数据储存元件CAP可以包括第一电极SN、电介质层DE和第二电极PN。开关元件TR可以包括横向层ACT和横向导电线DWL。横向层ACT可以包括第一掺杂区域SR、沟道CH和第二掺杂区域DR。横向导电线DWL可以包括一对第一功函数电极G1、一对第二功函数电极G2和一对第三功函数电极G3。第二功函数电极G2可以与垂直导电线BL相邻，第三功函数电极G3可以与数据储存元件CAP相邻。第一功函数电极G1可以与沟道CH重叠。
可以在第一掺杂区域SR与垂直导电线BL之间形成第一接触节点BLC。可以在第二掺杂区域DR与数据储存元件CAP的第一电极SN之间形成第二接触节点SNC。第一接触节点BLC和第二接触节点SNC的每个可以包括掺杂有N型掺杂剂的多晶硅。第一掺杂区域SR和第二掺杂区域DR可以包括从第一接触节点BLC和第二接触节点SNC扩散的掺杂剂。
根据本发明的另一个实施例，可以在第一接触节点BLC与垂直导电线BL之间形成第一欧姆接触。可以在第二接触节点SNC与第一电极SN之间形成第二欧姆接触。第一欧姆接触和第二欧姆接触可以包括金属硅化物。
图22是图示根据本发明的另一个实施例的半导体装置的示意性截面图。
参见图22，半导体装置400可以包括存储单元MC。存储单元MC可以包括垂直导电线BL、开关元件TR和数据储存元件CAP。数据储存元件CAP可以包括第一电极SN、电介质层DE和第二电极PN。开关元件TR可以包括横向层ACT和单横向导电线SWL。横向层ACT可以包括第一掺杂区域SR、沟道CH和第二掺杂区域DR。单横向导电线SWL可以设置在横向层ACT的上表面之上。单横向导电线SWL可以包括第一功函数电极G1、第二功函数电极G2和第三功函数电极G3。第二功函数电极G2可以与垂直导电线BL相邻，第三功函数电极G3可以与数据储存元件CAP相邻。第一功函数电极G1可以与沟道CH重叠。
可以在第一掺杂区域SR与垂直导电线BL之间形成第一接触节点BLC。可以在第二掺杂区域DR与数据储存元件的第一电极SN之间可以形成第二接触节点SNC。第一接触节点BLC和第二接触节点SNC的每个可以包括掺杂有N型掺杂剂的多晶硅。第一掺杂区域SR和第二掺杂区域DR可以包括从第一接触节点BLC和第二接触节点SNC扩散的掺杂剂。
根据本发明的另一个实施例，可以在第一接触节点BLC与垂直导电线BL之间形成第一欧姆接触。可以在第二接触节点SNC与第一电极SN之间形成第二欧姆接触。第一欧姆接触和第二欧姆接触可以包括金属硅化物。
根据本发明的一个实施例，可以通过形成具有三电极结构的字线来高度集成存储单元。
根据本发明的一个实施例，可以通过形成具有三电极结构的字线来减少泄漏电流，从而确保刷新特性，从而能够实现低功耗。
根据本发明的一个实施例的技术可以相对地有利于增加在降低沟道的厚度用于高密度器件集成时产生的电场，因此可以通过大量的堆叠阶数来实现。
根据本发明的一个实施例，可以实现三维(3D)存储单元的低功耗和高密度集成。
尽管已经参照具体的实施例描述了本发明，但是对于本领域技术人员来说显然的是，可以在不偏离上述发明的精神和范围的情况下进行各种更改和修改。

Claims (20)

1.一种半导体装置，包括：
横向层，其与下部结构间隔开并且在平行于所述下部结构的方向上延伸；
垂直导电线，其在垂直于所述下部结构的方向上延伸并且耦接至所述横向层的第一侧端；
数据储存元件，其耦接至所述横向层的第二侧端；以及
横向导电线，其在与所述横向层交叉的方向上延伸，
其中，所述横向导电线包括：
第一功函数电极；
第二功函数电极，其设置为与所述垂直导电线相邻并且具有比所述第一功函数电极低的功函数；以及
第三功函数电极，其设置为与所述数据储存元件相邻并且具有比所述第一功函数电极低的功函数。
2.根据权利要求1所述的半导体装置，其中，所述第二功函数电极和所述第三功函数电极具有比硅的中间间隙功函数低的功函数，并且所述第一功函数电极具有比硅的中间间隙功函数高的功函数。
3.根据权利要求1所述的半导体装置，其中，所述第二功函数电极和所述第三功函数电极包括掺杂有N型掺杂剂的掺杂的多晶硅。
4.根据权利要求1所述的半导体装置，其中，所述第一功函数电极包括基于金属的材料。
5.根据权利要求1所述的半导体装置，其中，所述第一功函数电极包括金属、金属氮化物或其组合。
6.根据权利要求1所述的半导体装置，其中，所述第一功函数电极具有比所述第二功函数电极和所述第三功函数电极大的体积。
7.根据权利要求1所述的半导体装置，其中，所述第一功函数电极、所述第二功函数电极和所述第三功函数电极与所述横向层垂直重叠。
8.根据权利要求1所述的半导体装置，其中，所述第一功函数电极和所述第二功函数电极具有相同的功函数。
9.根据权利要求1所述的半导体装置，其中，所述横向层具有小于所述第一功函数电极、所述第二功函数电极和所述第三功函数电极的厚度的厚度。
10.根据权利要求1所述的半导体装置，其中，所述横向层包括半导体材料或氧化物半导体材料。
11.根据权利要求1所述的半导体装置，其中，所述横向层包括单晶硅、多晶硅、锗、硅锗或氧化铟镓锌。
12.根据权利要求1所述的半导体装置，其中，所述横向层包括：
第一掺杂区域，其耦接至所述垂直导电线；
第二掺杂区域，其耦接至所述数据储存元件；以及
沟道，其在所述第一掺杂区域与所述第二掺杂区域之间。
13.根据权利要求1所述的半导体装置，其中，所述横向导电线包括：
双结构的横向导电线，其彼此面对，所述横向层插置在其间。
14.根据权利要求1所述的半导体装置，其中，所述数据储存元件包括电容器，所述电容器包括筒形的第一电极、第二电极和电介质层，其中，所述电介质层设置在所述第一电极与所述第二电极之间。
15.根据权利要求1所述的半导体装置，进一步包括：
第一接触节点，其在所述垂直导电线与所述横向层的第一侧端之间；以及
第二接触节点，其在所述数据储存元件与所述横向层的第二侧端之间。
16.一种制造半导体装置的方法，其包括：
形成堆叠体，其中电介质层、第一牺牲层、半导体层和第二牺牲层交替地堆叠在下部结构之上；
通过刻蚀所述堆叠体来形成垂直开口；
通过从所述垂直开口凹陷所述第一牺牲层和所述第二牺牲层来形成横向凹陷；以及
在所述横向凹陷中形成包括不同功函数电极的组合的横向导电线；
其中，所述横向导电线的形成包括：
形成第一低功函数电极；
形成与第一低功函数电极平行但具有比所述第一低功函数电极高的功函数的高功函数电极；以及
形成与所述高功函数电极平行但具有比所述高功函数电极低的功函数的第二低功函数电极。
17.根据权利要求16所述的方法，其中，所述第一低功函数电极和所述第二低功函数电极的每个包括掺杂有N型掺杂剂的掺杂的多晶硅。
18.根据权利要求16所述的方法，其中，所述高功函数电极包括基于金属的材料。
19.根据权利要求16所述的方法，其中，所述高功函数电极包括金属、氮化物或其组合。
20.根据权利要求16所述的方法，进一步包括：
在形成所述横向导电线之后，
形成填充所述垂直开口的垂直导电线；以及
形成耦接至所述横向层的第二侧端的数据储存元件。
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