CN117615582A - 数据存储结构、制造其的方法和包括其的半导体器件 - Google Patents

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Abstract

一种数据存储结构可以包括下电极、在下电极上的电介质层和在电介质层上的上电极。电介质层可以包括金属化合物，该金属化合物具有晶相并包括第一金属。电介质层还可以包括位于电介质层的与上电极相邻的界面区域中的相控制材料。相控制材料可以包括第二金属和金属氮化物中的至少一种。第二金属可以配置为引发电介质层的金属化合物中的相变。金属氮化物可以包括第二金属。

Description

数据存储结构、制造其的方法和包括其的半导体器件
技术领域
本公开涉及包括数据存储结构的半导体器件和制造该数据存储结构的方法。
背景技术
根据对半导体器件的高集成和小型化的需求，构成半导体器件的部件的尺寸也正在小型化。因此，已经进行了各种研究来优化半导体器件的能够存储信息的数据存储结构。
发明内容
示例实施方式提供了包括具有改善的电特性和可靠性的数据存储结构的半导体器件以及制造该数据存储结构的方法。
根据示例实施方式，一种数据存储结构可以包括下电极、在下电极上的电介质层和在电介质层上的上电极。电介质层可以包括金属化合物，该金属化合物具有晶相并包括第一金属。电介质层还可以包括位于电介质层的界面区域中的相控制材料，界面区域与上电极相邻。相控制材料可以包括第二金属和金属氮化物中的至少一种。第二金属可以配置为引发电介质层的金属化合物中的相变。金属氮化物可以包括第二金属。
根据示例实施方式，一种半导体器件可以包括：有源区；与有源区交叉的字线；在有源区上的位线，位线与字线交叉，位线电连接到有源区的第一区域；在位线的侧表面上的导电图案，导电图案电连接到有源区的第二区域；以及在导电图案上的数据存储结构。数据存储结构可以包括在导电图案上的下电极、与下电极的侧表面的一部分接触的支撑层、在下电极和支撑层上的电介质层、以及在电介质层上的上电极。电介质层可以包括晶相的金属化合物和配置为引发金属化合物中的相变的相控制材料。相控制材料可以在电介质层的表面上。相控制材料可以包括钼、钼氮化物、钛、钛氮化物、钽、钽氮化物、钴、钴氮化物、钒、钒氮化物、钌、钌氮化物和铜中的至少一种。
根据示例实施方式，一种制造数据存储结构的方法可以包括：形成下电极；在下电极上形成包括第一金属的电介质层；在电介质层上形成相控制层；通过执行热处理工艺改变电介质层的材料的相；去除相控制层；以及在具有已改变的相的电介质层上形成上电极。相控制层可以包括第二金属和金属氮化物中的至少一种。第二金属可以配置为引发电介质层的材料中的相变。金属氮化物可以包括第二金属。
附图说明
发明构思的以上和其它的方面、特征和优点将从以下结合附图的详细描述被更清楚地理解，附图中：
图1是示出根据示例实施方式的制造数据存储结构的方法的流程图；
图2至图6是示出根据示例实施方式的制造数据存储结构的方法的图；
图7是示出X射线衍射分析(XRD)的结果的用于确认电介质层中的相变的数据；
图8是确认根据示例实施方式的数据存储结构的泄漏电流和有效氧化物膜厚度减小的数据；
图9是示出根据示例实施方式的半导体器件的平面图；
图10是示出根据示例实施方式的半导体器件的剖视图；
图11A至图11H是示出根据示例实施方式的制造半导体器件的方法的剖视图；
图12A和图12B是示出根据示例实施方式的半导体器件的剖视图；
图13是示出根据示例实施方式的集成电路器件的布局图；
图14是示出根据示例实施方式的集成电路器件的透视图；
图15是示出根据示例实施方式的集成电路器件的剖视图；
图16是示出根据示例实施方式的集成电路器件的布局图；
图17是示出根据示例实施方式的集成电路器件的透视图；
图18是示出根据示例实施方式的半导体器件的单元阵列的简化电路图；
图19是示出根据示例实施方式的半导体器件的透视图；以及
图20是示出根据示例实施方式的半导体器件的剖视图。
具体实施方式
诸如“中的至少一个”的表述当在元素列表之后时，修饰整个元素列表，而不是修饰列表的个别元素。例如，“A、B和C中的至少一个”和类似的语言(例如，“选自由A、B和C构成的组的至少一个”)可以被解释为仅A，仅B，仅C，或者A、B和C中的两个或更多个的任意组合，诸如例如ABC、AB、BC和AC。
在下文中，将参照附图描述示例实施方式。
图1是示出根据示例实施方式的制造数据存储结构的方法的流程图。
图2至图6是示出根据示例实施方式的制造数据存储结构的方法的图。
参照图1和图2，可以形成下电极10(S10)，可以在下电极10上形成电介质层20'(S20)。
下电极10可以包括例如掺杂的半导体材料、导电的金属氮化物(例如，钛氮化物、钽氮化物、铌氮化物、钨氮化物等)、金属(例如，钌、铌、铱、钛、钽、钼、锡、铟、镍、钴、钨、锆、铪、铂等)、导电的金属氧化物(例如，铱氧化物、铌氧化物等)或其组合。
电介质层20'可以包括金属化合物。例如，电介质层20'可以包括硅氧化物、硅氮化物、硅氮氧化物、铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐和其组合中的至少一种。电介质层20'可以由单层或多层形成。电介质层20'可以在下电极10上沉积为非晶或单斜晶相。
在示例中，当电介质层20'由铪氧化物、锆氧化物和铝氧化物中的至少一种形成时，电介质层20'可以沉积为单斜晶体。在示例中，当电介质层20'由钛氧化物形成时，电介质层20'可以沉积为锐钛矿。
参照图1和图3，可以在电介质层20'上形成相控制层30(S30)。
相控制层30可以包括引发构成电介质层20'的材料中的相变的材料。相控制层30可以包括例如半导体材料、导电的金属氮化物(例如，钛氮化物、钽氮化物、钼氮化物、钴氮化物、铌氮化物、钨氮化物、钒氮化物和钌氮化物中的至少一种)、金属(例如，钼、钴、锆、铌、钛、铜、钽、钒、铝、钪、铬、锰、镍、铷、锶、钌、铟、锡、钨、铱和镧中的至少一种)和其组合中的至少一种。
参照图1和图4，可以通过执行热处理工艺(HT)改变构成电介质层20'的材料的相(S40)。
相控制层30可以在热处理工艺HT期间引发电介质层20'中的相变。例如，相变可以是从非晶相到晶相的变化。例如，相变可以是从单斜晶相到四方晶相的变化或者从单斜晶相到斜方晶相的变化。例如，电介质层20'可以从锐钛矿相相变到金红石相。
电介质层20'可以形成为其中至少一个区域在执行热处理工艺之后具有相变的电介质层20。例如，构成电介质层20的材料可以具有晶相。例如，构成电介质层20的材料可以包括结晶以具有晶相的第一区域和未结晶且由非晶形成的第二区域，第一区域可以定位得比第二区域更靠近电介质层20的表面。
已相变的电介质层20可以具有比在执行热处理工艺之前的电介质层20'的介电常数更高的介电常数。因为已相变的电介质层20具有高介电常数，所以有效氧化物膜厚度可以减小，并且数据存储结构的电容可以增大。
参照图1和图5，可以去除相控制层30(S50)。
相控制层30可以通过蚀刻工艺被去除。蚀刻工艺可以是例如湿蚀刻工艺，但不限于此。在蚀刻工艺中，相控制层30可以相对于下电极10和已相变的电介质层20被选择性地去除。取决于示例实施方式，相控制层30可以被完全或部分去除。在示例中，构成相控制层30的材料的一部分可以扩散到已相变的电介质层20的界面区域20R中。例如，在接近已相变的电介质层20的表面20S的界面区域20R中，可以存在相控制材料。相控制材料可以通过例如能量色散X射线光谱仪(EDX)来检测。
参照图1和图6，可以在已相变的电介质层20上形成上电极40(S60)。
上电极40可以包括导电材料，诸如掺杂的半导体材料、导电的金属氮化物、金属、导电的金属氧化物、导电碳或其组合。在示例中，上电极40可以由钛氮化物形成。上电极40可以在相控制层30被去除之后形成。详细地，在引发电介质层20中的相变之后，上电极40可以与为引发相变而形成的相控制层30分开形成。因此，因为上电极40可以由具有高功函数的导电材料形成，所以可以限制和/或防止数据存储结构中的泄漏电流的增大。上电极40可以包括与电介质层20相邻的界面层40I，界面层40I可以包括锡、钼、铌、钽、钛、铟、镍、钴、钨、钌、锆和铪中的至少一种以及氧和氮中的至少一种。
图7是示出X射线衍射分析(XRD)的结果的可确认电介质层中的相变的数据。
参照图7，在热处理工艺之前的电介质层20'的情况下，构成热处理工艺之前的电介质层20'的材料具有单斜晶相，在执行热处理工艺之后，构成电介质层20的材料可以具有四方晶相或斜方晶相。
图8是确认根据示例实施方式的数据存储结构的泄漏电流和有效氧化物膜厚度(也称为等效氧化物厚度)减小的数据。
参照图8，可以看到，在包括其中未被引发相变的电介质层的比较例1中，电介质层的介电常数相对低，使得有效氧化物膜厚度厚。在比较例2中，当引发电介质层中的相变的相控制层没有被去除时，随着电介质层的介电常数增大，有效氧化物膜厚度减小，但是上电极的功函数不高，表明泄漏电流增大。根据示例实施方式，通过形成相控制层(S30)、改变电介质层的相(S40)、去除相控制层(S50)以及形成上电极(S60)，有效氧化物膜厚度减小，并且通过形成具有高功函数的上电极，可以限制和/或防止泄漏电流的增大。
图9是示出根据示例实施方式的半导体器件的平面图。
图10是示出根据示例实施方式的半导体器件的剖视图。图10示出了沿着图9的切割线I-I'和II-II'截取的剖面。
参照图9和图10，半导体器件100可以包括有源区ACT、器件隔离层110、字线结构WLS、位线结构BLS、间隔物结构SS、下导电图案150、栅栏绝缘图案154、绝缘图案165、蚀刻停止层168和数据存储结构(DS)。半导体器件100可以包括例如动态随机存取存储器(DRAM)的单元阵列。数据存储结构DS可以包括下电极170、电介质层180和上电极190。
衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以进一步包括杂质。衬底101可以是包括硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底或外延层的衬底。
有源区ACT可以通过器件隔离层110被限定或限制在衬底101中。有源区ACT可以具有条形，并且可以设置成在衬底101内在一个方向上延伸的岛形。所述一个方向可以是相对于字线WL的延伸方向和位线BL的延伸方向倾斜的方向。有源区ACT可以彼此平行地布置，并且一个有源区ACT的端部可以和与其相邻的另一有源区ACT的中心相邻布置。
有源区ACT可以具有第一杂质区105a和第二杂质区105b，第一杂质区105a和第二杂质区105b具有距衬底101的上表面的期望的和/或可选地预定的深度。第一杂质区105a和第二杂质区105b可以彼此间隔开。第一杂质区105a和第二杂质区105b可以用作由字线WL形成的晶体管的源极/漏极区。源极区和漏极区通过用基本上相同的杂质进行掺杂或离子注入由第一杂质区105a和第二杂质区105b形成，并且可以取决于最终形成的晶体管的电路配置而可互换地引用。杂质可以包括具有与衬底101的导电性类型相反的导电性类型的掺杂剂。在示例实施方式中，源极区和漏极区中的第一杂质区105a和第二杂质区105b的深度可以彼此不同。
器件隔离层110可以通过浅沟槽隔离(STI)工艺形成。器件隔离层110围绕有源区ACT并且可以将它们彼此电隔离。器件隔离层110可以由例如硅氧化物、硅氮化物或其组合的绝缘材料形成。器件隔离层110可以包括根据其中衬底101被蚀刻的沟槽的宽度而具有不同底部深度的多个区域。
字线结构WLS可以设置于在衬底101中延伸的栅极沟槽115中。每个字线结构WLS可以包括栅极电介质层120、字线WL和栅极覆盖层125。在本说明书中，“栅极(120，WL)”可以是指包括栅极电介质层120和字线WL的结构，字线WL可以被称为“栅电极”，字线结构WLS可以被称为“栅极结构”。
字线WL可以设置为与有源区ACT交叉地在X方向上延伸。例如，一对相邻的字线WL可以设置为与一个有源区ACT交叉。字线WL可以构成掩埋沟道阵列晶体管(BCAT)的栅极，但不限于此。在示例实施方式中，字线WL可以具有设置在衬底101上的形状。字线WL可以设置在栅极沟槽115的下部以具有期望的和/或可选地预定的厚度。字线WL的上表面可以位于比衬底101的上表面更低的水平。在本说明书中，术语“水平”的高和低可以基于衬底101的基本上平坦的上表面来定义。
字线(WL)可以包括导电材料，例如多晶硅(Si)、钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)和铝(Al)中的至少一种。例如，字线WL可以包括由不同材料形成的下图案和上图案，下图案可以包括钨(W)、钛(Ti)、钽(Ta)、钨氮化物(WN)、钛氮化物(TiN)和钽氮化物(TaN)中的至少一种，上图案可以是包括掺有p型或n型杂质的多晶硅的半导体图案。
栅极电介质层120可以设置在栅极沟槽115的内表面上。栅极电介质层120可以共形地覆盖栅极沟槽115的底表面和内壁。栅极电介质层120可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。栅极电介质层120可以是例如硅氧化物膜或具有高介电常数的绝缘膜。在示例实施方式中，栅极电介质层120可以是通过氧化有源区ACT形成的层或者通过沉积形成的层。
栅极覆盖层125可以设置为在字线WL上填充栅极沟槽115。栅极覆盖层125的上表面可以位于与衬底101的上表面基本上相同的水平。栅极覆盖层125可以由例如硅氮化物的绝缘材料形成。
位线结构BLS可以垂直于字线WL在例如Y方向的一个方向上延伸。位线结构BLS可以包括位线BL和在位线BL上的位线覆盖图案BC。
位线BL可以包括依次堆叠的第一导电图案141、第二导电图案142和第三导电图案143。位线覆盖图案BC可以设置在第三导电图案143上。缓冲绝缘层128可以设置在第一导电图案141和衬底101之间，第一导电图案141的一部分(在下文中，位线接触图案DC)可以接触有源区ACT的第一杂质区105a。位线BL可以通过位线接触图案DC电连接到第一杂质区105a。位线接触图案DC的下表面可以位于比衬底101的上表面更低的水平，并且可以位于比字线WL的上表面更高的水平。在示例实施方式中，位线接触图案DC可以形成在衬底101中以局部地设置在暴露第一杂质区105a的位线接触孔中。
第一导电图案141可以包括半导体材料，诸如多晶硅。第一导电图案141可以直接接触第一杂质区105a。第二导电图案142可以包括金属-半导体化合物。金属-半导体化合物可以是例如其中第三导电图案143的一部分被硅化的层。例如，金属-半导体化合物可以包括钴硅化物(CoSi)、钛硅化物(TiSi)、镍硅化物(NiSi)、钨硅化物(WSi)或其它金属硅化物。第三导电图案143可以包括金属材料，诸如钛(Ti)、钽(Ta)、钨(W)和铝(Al)。根据实施方式，构成位线BL的导电图案的数量、材料类型和/或堆叠顺序可以各种各样地改变。
位线覆盖图案BC可以包括依次堆叠在第三导电图案143上的第一覆盖图案146、第二覆盖图案147和第三覆盖图案148。第一至第三覆盖图案146、147和148中的每个可以包括绝缘材料，例如硅氮化物层。第一至第三覆盖图案146、147和148可以由不同的材料形成，并且即使它们包括相同的材料，边界也可以通过物理性质的差异来区分。第二覆盖图案147的厚度可以分别小于第一覆盖图案146的厚度和第三覆盖图案148的厚度。根据实施方式，构成位线覆盖图案BC的覆盖图案的数量和/或材料类型可以各种各样地改变。
间隔物结构SS可以设置在每个位线结构BLS的两个侧壁上以在例如Y方向的一个方向上延伸。间隔物结构SS可以设置为沿着位线BL的侧壁和位线覆盖图案BC的侧壁延伸。设置在一个位线结构BLS两侧的一对间隔物结构SS可以具有相对于位线结构BLS的不对称形状。每个间隔物结构SS可以包括多个间隔物层，并且根据实施方式可以进一步包括空气间隔物。
下导电图案150可以连接到有源区ACT的一个区域，例如第二杂质区105b。下导电图案150可以设置在位线BL之间以及在字线WL之间。下导电图案150可以穿过缓冲绝缘层128以连接到有源区ACT的第二杂质区105b。下导电图案150可以直接接触第二杂质区105b。下导电图案150的下表面可以位于比衬底101的上表面更低的水平，并且可以位于比位线接触图案DC的下表面更高的水平。下导电图案150是间隔物。间隔物结构SS可以与位线接触图案DC绝缘。下导电图案150可以由例如多晶硅(Si)、钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)和铝(Al)的导电材料形成。在示例实施方式中，下导电图案150可以包括多层。
金属-半导体化合物层155可以设置在下导电图案150和上导电图案160之间。金属-半导体化合物层155可以例如是其中当下导电图案150包括半导体材料时上导电图案160的一部分被硅化的层。金属-半导体化合物层155可以包括例如钴硅化物(CoSi)、钛硅化物(TiSi)、镍硅化物(NiSi)、钨硅化物(WSi)或其它金属硅化物。在一些实施方式中，可以省略金属-半导体化合物层155。
栅栏绝缘图案154可以设置在下导电图案150的侧表面上。栅栏绝缘图案154可以在位线结构BLS之间在Y方向上彼此间隔开。栅栏绝缘图案154可以与字线结构WLS垂直地重叠。在平面图中，栅栏绝缘图案154可以在X方向上设置在位线结构BLS之间并且在Y方向上设置在下导电图案150之间。
上导电图案160可以设置在下导电图案150上。上导电图案160可以在间隔物结构SS之间延伸以覆盖金属-半导体化合物层155的上表面。上导电图案160可以包括阻挡层162和导电层164。阻挡层162可以覆盖导电层164的下表面和侧表面。阻挡层162可以包括金属氮化物，例如钛氮化物(TiN)、钽氮化物(TaN)和钨氮化物(WN)中的至少一种。导电层164可以包括导电材料，例如多晶硅(Si)、钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铜(Cu)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、铝(Al)、钛氮化物(TiN)、钽氮化物(TaN)和钨氮化物(WN)中的至少一种。
绝缘图案165可以设置为穿透上导电图案160。多个上导电图案160可以被绝缘图案165分开。绝缘图案165可以包括绝缘材料，例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
蚀刻停止层168可以在下电极170之间覆盖绝缘图案165。蚀刻停止层168可以接触下电极170的侧表面的下部区域。蚀刻停止层168可以设置在支撑层175之下。蚀刻停止层168可以包括例如硅氮化物和硅氮氧化物中的至少一种。
下电极170可以设置在上导电图案160上。下电极170可以穿透蚀刻停止层168以接触上导电图案160。下电极170可以具有圆柱形或者中空的圆筒或杯子形状。支撑下电极170的至少一个支撑层175可以提供在相邻的下电极170之间。下电极170可以包括掺杂的半导体材料、导电的金属氮化物、金属和导电的金属氧化物中的至少一种。
支撑层175接触下电极170并且可以在平行于衬底101上表面的方向上延伸。支撑层175可以是支撑具有高的高宽比的下电极170的层。支撑层175可以包括暴露彼此相邻的四个下电极170的侧表面的孔。每个支撑层175可以由例如硅氮化物、硅硼氮化物、硅碳氮化物和硅氮氧化物中的至少一种的单层或多层形成。支撑层175的数量、厚度和/或布置关系不限于所示那些，并且可以根据实施方式各种各样地改变。
电介质层180可以设置在下电极170上。电介质层180可以在下电极170的表面上以均匀的厚度形成。电介质层180可以包括例如硅氧化物、硅氮化物、硅氮氧化物、铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐或其组合。
在示例中，电介质层180可以包括沿着电介质层180的表面设置的相控制材料。例如，电介质层180可以包括与下电极170接触的第一表面和与上电极190接触的第二表面，相控制材料可以沿着第二表面设置。相控制材料可以包括半导体材料、导电的金属氮化物(例如，钛氮化物、钽氮化物、钼氮化物、钴氮化物、铌氮化物、钨氮化物等)、金属(例如，钼、钴、锆、铌、钛、铜、钽、钒、铝、钪、铬、锰、镍、铷、锶、钌、铟、锡、钨、铱或镧)或其组合。
上电极190可以设置在电介质层180上。上电极190可以包括导电材料，诸如掺杂的半导体材料、导电的金属氮化物、金属、导电的金属氧化物、导电碳或其组合。
图11A至图11H是示出根据示例实施方式的制造半导体器件的方法的剖视图。图11A至图11H示出了与图10中的区域“A”对应的放大区域。
首先，参照图10和图11A，制造半导体器件的方法可以包括：在衬底101上形成器件隔离层110和有源区ACT；形成杂质区105a、105b；在形成栅极沟槽115之后，形成字线结构WLS；在衬底101上形成位线结构BLS；在位线结构BLS的侧表面上形成间隔物结构SS；在间隔物结构SS之间形成栅栏绝缘图案154；在栅栏绝缘图案154之间形成导电图案150、155、160；形成穿透导电图案150、155和160的一部分的绝缘图案165；在绝缘图案165上形成蚀刻停止层168；在蚀刻停止层168上形成模层118(包括118a、118b)和初步支撑层175'；以及穿过模层118a和118b以及初步支撑层175'形成多个孔H。
参照图11B，通过在多个孔H中沉积导电材料，可以形成下电极170。
参照图11C，在模层118a和118b上形成包括部分地暴露下电极170的上表面的开口的掩模之后，可以蚀刻模层118a和118b以及初步支撑层175'。初步支撑层175'可以被部分地蚀刻以形成支撑下电极170的支撑层175。可以去除模层118a、118b。
参照图11D，可以在下电极170上形成电介质层180'。电介质层180'可以在下电极170上形成为单斜晶相。
参照图11E，可以在电介质层180'上形成相控制层185。相控制层185可以包括引发电介质层180'中的相变的材料。
参照图11F，可以通过执行热处理工艺(HT)引发构成电介质层180'的材料中的相变。构成电介质层180'的材料可以在热处理工艺(HT)期间具有由相控制层185引发的相变。电介质层180'可以变成已相变的电介质层180。
参照图11G，可以去除相控制层185。相控制层185可以通过例如湿蚀刻工艺被去除。构成相控制层185的材料的一部分可以扩散到靠近已相变的电介质层180的表面的区域中。
参照图11H，可以在已相变的电介质层180上形成上电极190。
图12A和图12B是示出根据示例实施方式的半导体器件的剖视图。
参照图12A，下接触60和绝缘层65可以设置在衬底11上。蚀刻停止层68可以设置在绝缘层65上。下电极70可以穿透蚀刻停止层68以与下接触60接触。下电极70可以具有中空的杯子/圆筒形状。电介质层80可以设置在下电极70上，上电极90可以设置在电介质层80上。电介质层80中的相变可以在热处理工艺期间由单独的相控制层引发。在电介质层80相变之后，单独的相控制层被去除，并且上电极90可以形成在已相变的电介质层80上。
参照图12B，下接触60和绝缘层65可以设置在衬底11上。蚀刻停止层68可以设置在绝缘层65上。模层75可以设置在蚀刻停止层68上。模层75可以包括暴露下接触60的接触孔T。下电极70可以设置在接触孔T中。下电极70可以具有中空的杯子/圆筒形状。下电极70的上表面可以与模层75的上表面共面。电介质层80可以设置在下电极70上，上电极90可以设置在电介质层80上。电介质层80中的相变可以在热处理工艺期间由单独的相控制层引发。在电介质层80相变之后，单独的相控制层可以被去除，并且上电极90可以形成在已相变的电介质层80上。
图13是示出根据示例实施方式的集成电路器件的布局图。
图14是示出根据示例实施方式的集成电路器件的透视图。
图15是根据示例实施方式的集成电路器件的剖视图。图15是沿着图13的线X1-X1'和Y1-Y1'截取的剖视图。
参照图13至图15，集成电路器件200可以包括衬底210、多条第一导电线220、沟道层230、栅电极240、栅极绝缘层250和数据存储结构280。集成电路器件200可以是包括垂直沟道晶体管(VCT)的存储器器件。垂直沟道晶体管可以是指其中沟道层230的沟道长度从衬底210在垂直方向上延伸的结构。
下绝缘层212可以设置在衬底210上，多条第一导电线220可以在下绝缘层212上在第一方向(X方向)上彼此间隔开并在第二方向(Y方向)上延伸。多个第一绝缘图案222可以设置在下绝缘层212上以填充多条第一导电线220之间的空间。多个第一绝缘图案222可以在第二方向(Y方向)上延伸，多个第一绝缘图案222的上表面可以设置在与多条第一导电线220的上表面相同的水平。多条第一导电线220可以用作集成电路器件200的位线。
在示例实施方式中，多条第一导电线220可以包括掺杂的多晶硅、金属、导电的金属氮化物、导电的金属硅化物、导电的金属氧化物或其组合。例如，多条第一导电线220可以是掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但发明构思不限于此。多条第一导电线220可以包括前述材料的单层或多层。在示例实施方式中，多条第一导电线220可以包括二维(2D)半导体材料，例如，2D半导体材料可以包括石墨烯、碳纳米管或其组合。
沟道层230可以在多条第一导电线220上布置成在第一方向(X方向)和第二方向(Y方向)上彼此间隔开的矩阵形式。沟道层230可以在第一方向(X方向)上具有第一宽度并在第三方向(Z方向)上具有第一高度，第一高度可以大于第一宽度。例如，第一高度可以是第一宽度的约2至10倍，但不限于此。沟道层230的底部用作第一源极/漏极区(未示出)，沟道层230的上部用作第二源极/漏极区(未示出)，沟道层230的在第一源极/漏极区和第二源极/漏极区之间的部分可以用作沟道区(未示出)。
在示例实施方式中，沟道层230可以包括氧化物半导体，例如，氧化物半导体可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其组合。沟道层230可以包括氧化物半导体的单层或多层。在一些示例中，沟道层230可以具有比硅的带隙能量更大的带隙能量。例如，沟道层230可以具有约1.5eV至约5.6eV的带隙能量。例如，当沟道层230具有约2.0eV至4.0eV的带隙能量时，它可以具有最佳的沟道性能。例如，沟道层230可以是多晶或非晶的，但不限于此。在示例实施方式中，沟道层230可以包括二维(2D)半导体材料，例如，2D半导体材料可以包括石墨烯、碳纳米管或其组合。
栅电极240可以在沟道层230的两个侧壁上在第一方向(X方向)上延伸。栅电极240可以包括面对沟道层230的第一侧壁的第一子栅电极240P1、以及面对沟道层230的与第一侧壁相反的第二侧壁的第二子栅电极240P2。由于一个沟道层230设置在第一子栅电极240P1和第二子栅电极240P2之间，因此集成电路器件200可以具有双栅极晶体管结构。然而，发明构思不限于此，仅形成面对沟道层230的第一侧壁的第一子栅电极240P1，而省略第二子栅电极240P2。可以实现单栅极晶体管结构。
栅电极240可以包括掺杂的多晶硅、金属、导电的金属氮化物、导电的金属硅化物、导电的金属氧化物或其组合。例如，栅电极240可以是掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但不限于此。
栅极绝缘层250围绕沟道层230的侧壁，并且可以插置在沟道层230和栅电极240之间。例如，如图14所示，沟道层230的整个侧壁可以被栅极绝缘层250围绕，栅电极240的侧壁的一部分可以接触栅极绝缘层250。在其它实施方式中，栅极绝缘层250在栅电极240的延伸方向(例如，第一方向(X方向))上延伸，并且在沟道层230的侧壁中，只有面对栅电极240的两个侧壁可以接触栅极绝缘层250。
在示例实施方式中，栅极绝缘层250可以由硅氧化物膜、硅氮氧化物膜、具有比硅氧化物膜的介电常数更高的介电常数的高k膜、或其组合形成。高k膜可以由金属氧化物或金属氮氧化物形成。例如，可用作栅极绝缘层250的高k膜可以由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合形成，但不限于此。
多个第二绝缘图案232可以在多个第一绝缘图案222上在第二方向(Y方向)上延伸，沟道层230可以设置在多个第二绝缘图案232当中的两个相邻的第二绝缘图案232之间。此外，第一掩埋层234和第二掩埋层236可以设置在两个相邻的第二绝缘图案232之间以及在两个相邻的沟道层230之间的空间中。第一掩埋层234设置在两个相邻的沟道层230之间的空间的底部，第二掩埋层236可以形成为在第一掩埋层234上填充两个相邻的沟道层230之间的空间的剩余部分。第二掩埋层236的上表面设置在与沟道层230的上表面相同的水平，并且第二掩埋层236可以覆盖栅电极240的上表面。可选地，多个第二绝缘图案232和多个第一绝缘图案222由连续的材料层形成，或者第二掩埋层236可以由与第一掩埋层234连续的材料层形成。
存储接触260可以设置在沟道层230上。存储接触260设置为与沟道层230垂直地重叠，并且可以布置成在第一方向(X方向)和第二方向(Y方向)上彼此间隔开的矩阵形式。存储接触260可以是掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但发明构思不限于此。上绝缘层262可以在多个第二绝缘图案232和第二掩埋层236上围绕存储接触260的侧壁。
蚀刻停止层270设置在上绝缘层262上，数据存储结构280可以设置在蚀刻停止层270上。数据存储结构280可以包括下电极282、电介质层284和上电极286。
下电极282可以穿过蚀刻停止层270以电连接到存储接触260的上表面。下电极282可以形成为在第三方向(Z方向)上延伸的柱型，但不限于此。在示例实施方式中，下电极282设置为与存储接触260垂直地重叠，并且可以布置成在第一方向(X方向)和第二方向(Y方向)上彼此间隔开的矩阵形式。可选地，着落垫(未示出)可以进一步设置在存储接触260和下电极282之间，使得下电极282可以布置成六边形。
电介质层284中的相变可以在热处理工艺期间由单独的相控制层引发。在电介质层284相变之后，单独的相控制层被去除，上电极286可以形成在已相变的电介质层284上。
图16是示出根据示例实施方式的集成电路器件的布局图。
图17是示出根据示例实施方式的集成电路器件的透视图。
参照图16和图17，集成电路器件200A可以包括衬底210A、多条第一导电线220A、沟道结构230A、接触栅电极240A、多条第二导电线242A和数据存储结构280。集成电路器件200A可以是包括垂直沟道晶体管(VCT)的存储器器件。
多个有源区AC可以通过第一器件隔离层212A和第二器件隔离层214A被限定在衬底210A中。沟道结构230A可以设置在每个有源区AC中，并且沟道结构230A可以每个包括在垂直方向上延伸的第一有源柱230A1和第二有源柱230A2以及连接到第一有源柱230A1的底部和第二有源柱230A2的底部的连接部分230L。第一源极/漏极区SD1可以设置在连接部分230L中，第二源极/漏极区SD2可以设置在第一有源柱230A1和第二有源柱230A2的上部。第一有源柱230A1和第二有源柱230A2可以每个构成独立的单位存储器单元。
多条第一导电线220A可以在与多个有源区AC中的每个交叉的方向上例如在第二方向(Y方向)上延伸。多条第一导电线220A中的一条第一导电线220A可以在第一有源柱230A1和第二有源柱230A2之间设置在连接部分230L上，并且所述一条第一导电线220A可以设置在第一源极/漏极区SD1上。与所述一条第一导电线220A相邻的另一条第一导电线220A可以设置在两个沟道结构230A之间。多条第一导电线220A当中的一条第一导电线220A可以用作包括在两个单位存储器单元中的公共位线，所述两个单位存储器单元由设置在所述一条第一导电线220A两侧的第一有源柱230A1和第二有源柱230A2配置。
一个接触栅电极240A可以设置在沿第二方向(Y方向)相邻的两个沟道结构230A之间。例如，接触栅电极240A可以设置在包括在一个沟道结构230A中的第一有源柱230A1和与其相邻的沟道结构230A的第二有源柱230A2之间，并且一个接触栅电极240A可以由设置在其两个侧壁上的第一有源柱230A1和第二有源柱230A2共用。栅极绝缘层250A可以设置在接触栅电极240A和第一有源柱230A1之间以及在接触栅电极240A和第二有源柱230A2之间。多条第二导电线242A可以在接触栅电极240A的上表面上在第一方向(X方向)上延伸。多条第二导电线242A可以用作集成电路器件200A的字线。
存储接触260A可以设置在沟道结构230A上。存储接触260A可以设置在第二源极/漏极区SD2上，数据存储结构280可以设置在存储接触260A上。
数据存储结构280的电介质层中的相变可以在热处理工艺期间由单独的相控制层引发。在电介质层相变之后，单独的相控制层可以被去除，并且上电极可以形成在已相变的电介质层上。
图18是示出根据示例实施方式的半导体器件的单元阵列的简化电路图。
参照图18，根据示例实施方式的半导体器件的单元阵列可以包括多个子单元阵列SCA。多个子单元阵列SCA可以沿X方向布置。多个子单元阵列SCA中的每个可以包括多条位线BL、多条字线WL和多个存储器单元MC。存储器单元MC可以包括存储器单元晶体管MCT和数据存储元件DSE。一个存储器单元MC可以设置在一条字线WL和一条位线BL之间。半导体器件的单元阵列可以对应于动态随机存取存储器(DRAM)器件的存储器单元阵列。
字线WL可以在Y方向上延伸。一个子单元阵列SCA中的字线WL可以在Z方向上彼此间隔开。位线BL可以在Z方向上延伸。一个子单元阵列SCA中的位线BL可以在Y方向上彼此间隔开。字线WL和位线BL可以是设置在衬底(图19的301)上并各自在一个方向上延伸的导电图案(例如，金属线)。
存储器单元晶体管MCT可以包括栅极、源极和漏极。栅极可以连接到字线WL，源极可以连接到位线BL，漏极可以连接到数据存储元件DSE。数据存储元件(DSE)可以包括由下电极和上电极以及电介质层构成的电容器。
图19是示出根据示例实施方式的半导体器件的透视图。
图20是根据示例实施方式的半导体器件的剖视图。图20示出了与图19中的半导体器件对应的剖面。在图20中，示出了参照图19描述的一对相邻的子单元阵列的结构。
参照图19和图20，半导体器件300可以包括衬底301、在衬底301上的下结构310、交替地堆叠在衬底301上的多个结构LS和多个第一绝缘层321、以及彼此间隔开的多个第二导电图案350。多个结构LS中的每个可以包括在X方向上延伸的有源层330、与有源层330交叉并在垂直于X方向的Y方向上延伸的第一导电图案340、在有源层330和第一导电图案340之间的栅极电介质层342、在第一导电图案340和第二导电图案350之间的栅极覆盖层344、数据存储结构DS的第一电极361、以及在第一导电图案340和第一电极361之间的第二绝缘层322。数据存储结构DS可以进一步包括在第一电极361上的电介质层365和在电介质层365上的第二电极362。X方向和Y方向可以彼此垂直并平行于衬底301的上表面。Z方向可以垂直于X方向和Y方向，并且可以垂直于衬底301的上表面。
下结构310可以设置在衬底301上。多个结构LS和多个第一绝缘层321可以堆叠在下结构310上。下结构310可以包括在衬底301上的器件区域和覆盖器件区域的绝缘区域。绝缘区域可以由诸如硅氧化物、硅氮化物、硅氮氧化物和硅碳氧化物的绝缘材料形成，并且可以由包括至少一种的绝缘层形成。
多个结构LS和多个第一绝缘层321可以在衬底301上形成堆叠结构。多个结构LS可以设置在多个第一绝缘层321之间，并且多个第一绝缘层321可以在Z方向上彼此间隔开。第一绝缘层321可以沿X方向延伸，并且其端部可以延伸到第二导电图案350中。第二绝缘层322可以设置在第一绝缘层321和有源层330之间以及在第一导电图案340和数据存储结构DS之间。第一绝缘层321和第二绝缘层322可以每个包括绝缘材料，例如硅氧化物、硅氮化物、硅氮氧化物和硅碳氧化物中的至少一种。第一绝缘层321可以比第二绝缘层322水平地延伸得更长。第二绝缘层322的厚度可以大于第一绝缘层321的厚度。
有源层330设置在衬底301上并且可以在X方向上水平地延伸。多个有源层330可以在Z方向上彼此间隔开地堆叠，并且可以在Y方向上布置为多个。在Z方向上布置的多个有源层330可以设置在多个第一绝缘层321之间。有源层330可以具有与第一导电图案340交叉并在X方向上延伸的线形、条形或柱形。有源层330可以包括半导体材料，例如硅、锗或硅锗。
有源层330可以包括第一杂质区330a、第二杂质区330b和沟道区330c。第一杂质区330a可以电连接到第二导电图案350。第二杂质区330b可以电连接到数据存储结构DS的第一电极361。第二杂质区330b在X方向上的长度可以比第一杂质区330a在X方向上的长度更长，但发明构思不限于此。沟道区330c可以设置在第一杂质区330a和第二杂质区330b之间。沟道区330c可以与第一导电图案340重叠。
第一杂质区330a和第二杂质区330b可以通过将杂质掺入有源层330中或对有源层330执行离子注入工艺而形成。第一杂质区330a和第二杂质区330b可以具有n型或p型导电性。
第一杂质区330a的一部分可以对应于图18的存储器单元晶体管MCT的源极区，第二杂质区330b的一部分可以对应于图18的存储器单元晶体管MCT的漏极区，沟道区330c可以对应于图18的存储器单元晶体管MCT的沟道。第一杂质区330a的一部分可以提供用于将存储器单元晶体管MCT的源极区直接连接到第二导电图案350(即位线BL)的第一接触区域，第二杂质区330b的一部分可以提供用于将存储器单元晶体管MCT的漏极区直接连接到数据存储元件DSE(即数据存储结构DS)的第二接触区域。
在另一示例中，有源层330可以包括氧化物半导体，例如铪硅氧化物(HSO)、铪锌氧化物(HZO)、铟锌氧化物(IZO)、铟镓氧化物(IGO)、铟锡氧化物(ITO)、铟镓锌氧化物(IGZO)和铟锡锌氧化物(ITZO)中的至少一种。
在另一示例中，有源层330可以包括其中原子形成期望的晶体结构并形成晶体管的沟道的二维材料(2D材料)。二维材料层可以包括过渡金属二硫族化物(TMD)材料层、黑磷材料层和六方氮化硼材料层(h-BN材料层)中的至少一种。例如，二维材料层可以包括BiOSe、Crl、WSe2、MoS2、TaS、WS、SnSe、ReS、β-SnTe、MnO、AsS、P(黑色)、InSe、h-BN、GaSe、GaN、SrTiO、MXene和Janus 2D材料中的至少一种。
在另一示例中，结构LS可以进一步包括从有源层330生长并分别连接到有源层330的第一杂质区330a和第二杂质区330b的外延层。
第一导电图案340设置在衬底301上并且可以在Y方向上水平地延伸。多个第一导电图案340可以在Z方向上彼此间隔开地堆叠，并且可以在X方向上布置为多个。第一导电图案340可以设置在有源层330的沟道区330c和第一绝缘层321之间。第一导电图案340可以设置在有源层330的上表面330US和下表面330LS上。第一导电图案340可以具有与第二导电图案350交叉并在Y方向上延伸的线形、条形或柱形。尽管未示出，但是在一个存储器单元中在Z方向上堆叠的多个第一导电图案340可以延伸为在Y方向上具有不同的长度以提供其中每个的上表面被暴露的接触区域。
第一导电图案340可以包括导电材料，导电材料可以包括掺杂的半导体材料、导电的金属氮化物、金属和金属-半导体化合物中的至少一种。第一导电图案340可以是参照图18描述的字线WL，也可以被称为“栅电极”。
栅极电介质层342可以设置在第一导电图案340和有源层330之间。栅极电介质层342可以形成在相邻的第一绝缘层321之间以具有与通过从侧面蚀刻第二绝缘层322而形成的间隙区域的内部空间基本上共形的厚度。栅极电介质层342可以包括硅氧化物、硅氮化物或高k材料。
栅极覆盖层344可以设置为填充其中第一导电图案340从侧表面被部分地去除的区域。例如，栅极覆盖层344的侧面与第一导电图案340的侧面接触，并且顶表面和底表面可以被栅极电介质层342覆盖。栅极覆盖层344可以使第一导电图案340和第二导电图案350电绝缘。
第二导电图案350可以在衬底301上垂直地在Z方向上延伸。多个第二导电图案350可以在Y方向上布置。第二导电图案350可以与有源层330的第一端表面和第一杂质区330a相邻设置。在Z方向上堆叠的多个有源层330可以电连接到一个第二导电图案350。第二导电图案350可以具有在Z方向上延伸的线形、条形或柱形。尽管未示出，但是半导体器件可以进一步包括设置在第二导电图案350上、连接到第二导电图案350并在X方向上延伸的上布线。第二导电图案350可以包括掺杂的半导体材料、导电的金属氮化物、金属和金属-半导体化合物中的至少一种。第二导电图案350可以是参照图18描述的位线BL。
数据存储结构DS可以与有源层330的第二端表面和第二杂质区330b相邻设置。数据存储结构DS可以电连接到有源层330。数据存储结构DS可以包括第一电极361、在第一电极361上的电介质层365和在电介质层365上的第二电极362。数据存储结构DS的第一电极361可以具有如图19和图20所示的圆筒形状，但发明构思不限于此。例如，在实施方式中，第一电极361可以具有柱形。
第一电极361可以形成为具有与通过从侧面蚀刻第二绝缘层322而形成的间隙区域的内部空间基本上共形的厚度。第一电极361可以具有这样的状态，其中通过在沉积导电材料之后去除在第一绝缘层321的侧表面上的部分，节点被分离用于每个结构LS。第一电极361可以包括掺杂的半导体材料、导电的金属氮化物、金属和导电的金属氧化物中的至少一种。
电介质层365可以共形地覆盖第一电极361。电介质层365可以包括高介电材料或者硅氧化物、硅氮化物、硅氮氧化物或其组合。然而，在一些实施方式中，电介质层365可以包括包含Hf、Al、Zr和La中的至少一种的氧化物、氮化物、硅化物、氮氧化物或硅化的氮氧化物。
第二电极362可以覆盖电介质层365。第二电极362可以填充具有圆筒形状的第一电极361的内部空间。第二电极362可以包括掺杂的半导体材料、导电的金属氮化物、金属和金属-半导体化合物中的至少一种。
在数据存储结构DS的电介质层365中，可以在热处理工艺期间由单独的相控制层引发相变。在电介质层365相变之后，单独的相控制层被去除，第二电极362可以形成在已相变的电介质层365上。
如上所述，根据示例实施方式，通过在电介质层上形成相控制层、使用相控制层引发构成电介质层的材料中的相变、去除相控制层、然后在已相变的电介质层上形成上电极，可以提供包括具有改善的电特性和可靠性的数据存储结构的半导体器件以及制造该数据存储结构的方法。
虽然以上示出和描述了示例实施方式，但是本领域技术人员将明白，在不脱离如所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。
相关申请的交叉引用
本申请要求2022年8月22日在韩国知识产权局提交的第10-2022-0104720号韩国专利申请的权益，该韩国专利申请的全部公开内容通过引用合并于此以用于所有用途。

Claims (20)

1.一种数据存储结构，包括：
下电极；
电介质层，在所述下电极上；以及
上电极，在所述电介质层上，其中
所述电介质层包括金属化合物，所述金属化合物具有晶相并包括第一金属，
所述电介质层进一步包括位于所述电介质层的界面区域中的相控制材料，所述界面区域与所述上电极相邻，以及
所述相控制材料包括第二金属和金属氮化物中的至少一种，
所述第二金属配置为引发所述电介质层的所述金属化合物中的相变，以及
所述金属氮化物包括所述第二金属。
2.根据权利要求1所述的数据存储结构，其中
所述电介质层的所述金属化合物包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种。
3.根据权利要求1所述的数据存储结构，其中所述相控制材料的所述第二金属包括钼、钴、锆、铌、钛、铜、钽、钒、铝、钪、铬、锰、镍、铷、锶、钌、铟、锡、钨、铱和镧中的至少一种。
4.根据权利要求1所述的数据存储结构，其中
所述电介质层的所述金属化合物包括铪氧化物、铝氧化物、锆氧化物和钛氧化物中的至少一种，以及
所述相控制材料的所述第二金属包括钼、钴和钒中的至少一种。
5.根据权利要求1所述的数据存储结构，其中所述相控制材料的包括所述第二金属的所述金属氮化物包括钼氮化物、钴氮化物、钒氮化物和钌氮化物中的至少一种。
6.根据权利要求1所述的数据存储结构，其中所述电介质层的所述金属化合物具有四方晶相或斜方晶相。
7.根据权利要求1所述的数据存储结构，其中所述电介质层的所述金属化合物具有金红石相。
8.一种半导体器件，包括：
有源区；
与所述有源区交叉的字线；
在所述有源区上的位线，所述位线与所述字线交叉，所述位线电连接到所述有源区的第一区域；
在所述位线的侧表面上的导电图案，所述导电图案电连接到所述有源区的第二区域；以及
在所述导电图案上的数据存储结构，其中
所述数据存储结构包括在所述导电图案上的下电极、与所述下电极的侧表面的一部分接触的支撑层、在所述下电极和所述支撑层上的电介质层、以及在所述电介质层上的上电极，
所述电介质层包括晶相的金属化合物和配置为引发所述金属化合物中的相变的相控制材料，
所述相控制材料在所述电介质层的表面上，以及
所述相控制材料包括钼、钼氮化物、钛、钛氮化物、钽、钽氮化物、钴、钴氮化物、钒、钒氮化物、钌、钌氮化物和铜中的至少一种。
9.根据权利要求8所述的半导体器件，其中所述电介质层的所述金属化合物包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种。
10.根据权利要求8所述的半导体器件，其中所述电介质层的所述金属化合物具有四方晶相或斜方晶相。
11.根据权利要求8所述的半导体器件，其中所述电介质层的所述金属化合物具有金红石相。
12.根据权利要求8所述的半导体器件，其中
所述电介质层包括与所述下电极接触的第一表面和与所述上电极接触的第二表面，以及
所述相控制材料沿着所述第一表面。
13.根据权利要求8所述的半导体器件，进一步包括：
在所述导电图案上的蚀刻停止层，
其中所述下电极穿透所述蚀刻停止层并连接到所述导电图案。
14.一种制造数据存储结构的方法，包括：
形成下电极；
在所述下电极上形成包括第一金属的电介质层；
在所述电介质层上形成相控制层；
通过执行热处理工艺改变所述电介质层的材料的相；
去除所述相控制层；以及
在具有已改变的相的所述电介质层上形成上电极，其中
所述相控制层包括第二金属和金属氮化物中的至少一种，
所述第二金属配置为引发所述电介质层的所述材料中的相变，以及
所述金属氮化物包括所述第二金属。
15.根据权利要求14所述的方法，其中所述电介质层包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种。
16.根据权利要求14所述的方法，其中所述相控制层的所述第二金属包括钼、钴、锆、铌、钛、铜、钽、钒、铝、钪、铬、锰、镍、铷、锶、钌、铟、锡、钨、铱和镧中的至少一种。
17.根据权利要求14所述的方法，其中
所述电介质层包括铪氧化物、铝氧化物、锆氧化物和钛氧化物中的至少一种，以及
所述相控制层的所述第二金属包括钼、钴和钒中的至少一种。
18.根据权利要求14所述的方法，其中
所述相控制层的包括所述第二金属的所述金属氮化物包括钼氮化物、钴氮化物、钒氮化物和钌氮化物中的至少一种。
19.根据权利要求14所述的方法，其中通过执行所述热处理工艺改变所述电介质层的所述材料的所述相包括将所述电介质层的所述材料的所述相从单斜晶相改变为四方晶相或斜方晶相。
20.根据权利要求14所述的方法，其中通过执行所述热处理工艺改变所述电介质层的所述材料的所述相包括将所述电介质层的所述材料的所述相从锐钛矿相改变为金红石相。
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