CN116615025A - 半导体存储器件 - Google Patents

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CN116615025A CN202211566742.1A CN202211566742A CN116615025A CN 116615025 A CN116615025 A CN 116615025A CN 202211566742 A CN202211566742 A CN 202211566742A CN 116615025 A CN116615025 A CN 116615025A
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Abstract

一种半导体存储器件，包括：衬底；以及电容器结构，所述电容器结构位于所述衬底上，并且包括下电极、电容器电介质层和上电极。其中，所述电容器电介质层包括：下界面层，所述下界面层位于所述下电极上并且掺杂有第一导电类型的杂质；上界面层，所述上界面层在所述上电极下方，并且掺杂有并非所述第一导电类型的第二导电类型的杂质；以及电介质结构，所述电介质结构位于所述下界面层与所述上界面层之间。

Description

半导体存储器件
相关申请的交叉引用
本申请基于并且要求于2022年2月16日在韩国知识产权局提交的韩国专利申请No.10-2022-0020398的优先权，通过引用将其公开整体并入本文。
技术领域
实施例涉及半导体存储器件，更具体地，涉及具有电容器结构的半导体存储器件。
背景技术
随着电子工业的快速发展和用户的要求，电子设备已经小型化和轻量化。相应地，由于电子设备中使用的半导体存储器件也需要高度集成，因此半导体存储器件中组件的设计规则减少，从而实现微结构。此外，具有电容器结构的半导体存储器件要求高容量及微结构。
发明内容
根据实施例的一个方面，提供了一种半导体存储器件，包括：衬底；以及电容器结构，所述电容器结构设置在所述衬底上，并且包括下电极、电容器电介质层和上电极。其中，所述电容器电介质层包括：下界面层，所述下界面层设置在所述下电极上并且掺杂有第一导电类型的杂质；上界面层，所述上界面层设置在所述上电极下方，并且掺杂有并非所述第一导电类型的第二导电类型的杂质；以及电介质结构，所述电介质结构位于所述下界面层与所述上界面层之间。
根据实施例的另一方面，提供了一种半导体存储器件，包括：衬底，所述衬底具有存储单元区域；以及多个电容器结构，所述多个电容器结构设置在所述衬底的所述存储单元区域中，并且包括多个下电极、上电极以及所述多个下电极与所述上电极之间的电容器电介质层。其中，所述电容器电介质层包括：掺杂有第一导电类型的杂质的下界面层、下电介质层、插入层、上电介质层和掺杂有并非所述第一导电类型的第二导电类型的杂质的上界面层，所述下界面层、所述下电介质层、所述插入层、所述上电介质层和所述上界面层依次堆叠在所述多个下电极上，并且所述插入层的带隙大于所述下电介质层的带隙和所述上电介质层的带隙中的每一者。
根据实施例的又一方面，提供了一种半导体存储器件，包括：衬底，所述衬底具有存储单元区域中的多个有源区；多个掩埋接触，所述多个掩埋接触与所述多个有源区连接；多个定位焊盘，所述定位焊盘位于所述多个掩埋接触上；以及多个电容器结构，所述多个电容器结构设置在所述衬底的所述存储单元区域中，并且包括与所述多个定位焊盘电连接的多个下电极、上电极以及所述多个下电极与所述上电极之间的电容器电介质层。其中，所述电容器电介质层包括下界面层、下电介质层、插入层、上电介质层和上界面层，所述下界面层是掺杂有n型杂质的金属氧化物，所述上界面层是掺杂有p型杂质的金属氧化物，所述n型杂质是金属原子，所述p型杂质是金属原子，所述下界面层、所述下电介质层、所述插入层、所述上电介质层和所述上界面层依次堆叠在所述多个下电极上，所述下界面层的厚度大于所述上界面层的厚度，并且所述插入层的厚度小于所述上界面层的厚度。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，其中：
图1是根据实施例的半导体存储器件的布局图；
图2是根据实施例的半导体存储器件的主要组件的示意平面布局图；
图3A至图3D是示出根据实施例的半导体存储器件的横截面视图；
图4A至图4C是示出根据实施例的半导体存储器件中的电容器结构的横截面视图；
图5A至图5D、图6A至图6D、图7A至图7D、图8A至图8D和图9A至图9D是根据实施例的制造半导体存储器件的方法中的各阶段的横截面视图；
图10是根据实施例的半导体存储器件的操作的概念图；
图11是示出根据实施例的半导体存储器件的布局图；
图12是沿着图11的线X1-X1’和Y1-Y1’的横截面视图；
图13A至图13C是示出根据实施例的半导体存储器件中的电容器结构的横截面视图；
图14是示出根据实施例的半导体存储器件的布局图；以及
图15是根据实施例的半导体存储器件的立体图。
具体实施方式
图1是根据实施例的半导体存储器件1的布局图。参考图1，半导体存储器件1可以包括其中布置有存储单元的单元区域CLR和围绕单元区域CLR的主外围区域PRR。
根据实施例，单元区域CLR可以包括用于识别单元块SCB的子外围区域SPR。在单元块SCB中可以布置有多个存储单元。在说明书中，术语“单元块SCB”表示其中存储单元在其间以均匀间隔规则布置的区域，并且单元块SCB可以称为子单元块。
在主外围区域PRR和子外围区域SPR中，可以布置有用于向多个存储单元输入电信号/从多个存储单元输出电信号的逻辑单元。在一些实施例中，主外围区域PRR可以称为外围电路区域，子外围区域SPR可以称为核心电路区域。外围区域PR可以包括主外围区域PRR和子外围区域SPR。即，外围区域PR可以是包括外围电路区域和核心电路区域的核心及外围电路区域。在一些实施例中，至少一些子外围区域SPR可以被设置为用于识别单元块SCB的空间。例如，单元块SCB可以是图2至图15所示的区域。
图2是根据实施例的半导体存储器件1的主要组件的示意平面布局图。
参考图2，半导体存储器件1可以包括形成在存储单元区域CR中的多个有源区ACT。在一些实施例中，存储单元区域CR中的有源区ACT可以布置为在相对于第一水平方向(X方向)和第二水平方向(Y方向)的斜线方向上具有长轴。有源区ACT可以形成图3A至图3D、图4A至图4C、图5A至图5D、图6A至图6D、图7A至图7D、图8A至图8D和图9A至图9D所示的多个有源区118或者图15所示的多个有源区AC。
多条字线WL可以通过与多个有源区ACT交叉而在第一水平方向(X方向)上彼此平行地延伸。在多条字线WL上，多条位线BL可以在与第一水平方向(X方向)交叉的第二水平方向(Y方向)上彼此平行地延伸。
在一些实施例中，可以在例如每两个相邻的位线BL之间形成有多个掩埋接触BC。在一些实施例中，掩埋接触BC可以在第一水平方向(X方向)和第二水平方向(Y方向)中的每个方向上排列成行。
可以在多个掩埋接触BC上形成有多个定位焊盘LP。多个定位焊盘LP可以至少部分地与多个掩埋接触BC交叠。在一些实施例中，多个定位焊盘LP中的每一者可以延伸到两条相邻的位线BL中的任一者上。
可以分别在多个定位焊盘LP上形成有多个存储节点SN。多个存储节点SN可以分别形成在多条位线BL上方。存储节点SN可以分别是多个电容器的下电极。存储节点SN可以经由定位焊盘LP和掩埋接触BC与有源区ACT连接。例如，半导体存储器件1可以是动态随机存取存储器(DRAM)器件。
图3A至图3D是示出根据实施例的半导体存储器件1的横截面视图。图3A、图3B、图3C和图3D分别是沿图2的线A-A’、B-B’、C-C’和D-D’截取的横截面视图。
参考图3A至图3D，半导体存储器件1可以包括：衬底110，该衬底110具有由器件隔离层116限定的多个有源区118，并且具有与多个有源区118交叉的多个字线沟槽120T；在多个字线沟槽120T内的多条字线120；多个位线结构140；以及具有多个下电极210、电容器电介质层220和上电极230的多个电容器结构200。
衬底110可以包含例如硅(Si)、晶体Si、多晶Si或非晶Si。在其他一些实施例中，衬底110可以包含诸如锗(Ge)的半导体元素或者诸如SiGe、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的至少一种化合物半导体。在一些实施例中，衬底110可以具有绝缘体上硅(SOI)结构。例如，衬底110可以包括掩埋氧化物(BOX)层。衬底110可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。
多个有源区118可以是衬底110由器件隔离沟槽116T限定的部分。在俯视图中，多个有源区118可以具有相对较长的岛形状，该岛形状具有短轴和长轴。在一些实施例中，多个有源区118可以布置为在相对于第一水平方向(X方向)和第二水平方向(Y方向)的斜线方向上具有长轴。多个有源区118可以在长轴方向上以大致相同的长度延伸，并且以其间大致相同的节距被重复布置。
器件隔离层116可以填充器件隔离沟槽116T。多个有源区118可以由器件隔离层116限定在衬底110中。
在一些实施例中，器件隔离层116可以包括三元层(triple layer)，包括第一器件隔离层、第二器件隔离层和第三器件隔离层。例如，第一器件隔离层可以共形地覆盖器件隔离沟槽116T的内侧表面和底表面。在一些实施例中，第一器件隔离层可以包含氧化硅(SiO)。例如，第二器件隔离层可以共形地覆盖第一器件隔离层。在一些实施例中，第二器件隔离层可以包含氮化硅(SiN)。例如，第三器件隔离层可以覆盖第二器件隔离层并填充器件隔离沟槽116T。在一些实施例中，第三器件隔离层可以包含SiO。例如，第三器件隔离层可以包括含有东燃硅氨烷(Tonen Silazene，TOSZ)的SiO。在一些实施例中，器件隔离层116可以由包括一种类型的绝缘层的单层、包括两种类型的绝缘层的双层或者包括至少四种类型的绝缘层的组合的多层形成。例如，器件隔离层116可以由包含SiO的单层形成。
多个字线沟槽120T可以形成在包括由器件隔离层116限定的多个有源区118的衬底110中。多个字线沟槽120T可以具有在第一水平方向(X方向)上延伸而彼此平行的线条形状，并且布置为在第二水平方向(Y方向)上具有大致相等的间隔，其中每个字线沟槽120T与有源区118交叉。在一些实施例中，可以分别在字线沟槽120T的底表面上形成有台阶部分。
在多个字线沟槽120T的内部，可以分别依次形成有多个栅极电介质层122、多条字线120和多个掩埋绝缘层124。多条字线120可以形成图2所示的多条字线WL。多条字线120可以具有在第一水平方向(X方向)上延伸而彼此平行的线条形状，并且布置为在第二水平方向(Y方向)上具有大致相等的间隔，其中每条字线120与有源区118交叉。多条字线120中的每一者的上表面可以处于比衬底110的上表面低的垂直高度。多条字线120的下表面可以具有凹凸形状，并且可以分别在多个有源区118中形成有鞍鳍结构的场效应晶体管(saddleFin FET)。
在说明书中，术语“高度”或“垂直高度”表示相对于衬底110的主表面或上表面在垂直方向(Z方向)上的高度。即，处于相同高度或一定高度表示相对于衬底110的主表面或上表面在垂直方向(Z方向)上处于相同高度或一定高度，而处于较低/较高垂直高度表示相对于衬底110的主表面或上表面在垂直方向(Z方向)上处于较低/较高高度。
多条字线120可以分别填充多个字线沟槽120T的下部。多条字线120中的每一条可以具有包括下字线层120a和上字线层120b的堆叠结构。例如，下字线层120a可以共形地覆盖字线沟槽120T的下部的内侧壁和底表面，栅极电介质层122位于下字线层120a与字线沟槽120T之间。例如，上字线层120b可以覆盖下字线层120a并填充字线沟槽120T的下部，栅极电介质层122位于下字线层120a与字线沟槽120T之间。例如，下字线层120a可以包含金属材料或导电金属氮化物，例如钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)。例如，上字线层120b可以包含掺杂多晶硅、诸如钨(W)的金属材料、诸如氮化钨(WN)、氮化钛硅(TiSiN)或氮化钨硅(WSiN)的导电金属氮化物或其组合。在衬底110的有源区118位于多条字线120中的每一者的两侧处的部分中，可以通过将杂质离子注入有源区118的所述部分来分别形成源极区和漏极区。
栅极电介质层122可以覆盖字线沟槽120T的内侧壁和底表面。在一些实施例中，栅极电介质层122可以从字线120与字线沟槽120T之间延伸到掩埋绝缘层124与字线沟槽120T之间。栅极电介质层122可以包含SiO、SiN、氮氧化硅、氧化物/氮化物/氧化物(ONO)和介电常数高于SiO的高k电介质材料中的至少一种。例如，栅极电介质层122可以具有约10至约25的介电常数。在一些实施例中，栅极电介质层122可以包含氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化钽钪铅中的至少一种。例如，栅极电介质层122可以包含二氧化铪(HfO2)、三氧化二铝(Al2O3)、三氧化铪铝(HfAlO3)、三氧化二钽(Ta2O3)或二氧化钛(TiO2)。
多个掩埋绝缘层124可以分别填充多个字线沟槽120T的上部。在一些实施例中，多个掩埋绝缘层124的上表面可以与衬底110的上表面处于基本相同的垂直高度。掩埋绝缘层124可以包含SiO、SiN、氮氧化硅中的至少一种及其组合。例如，掩埋绝缘层124可以包含SiN。
绝缘层图案可以位于器件隔离层116、多个有源区118和多个掩埋绝缘层124上。例如，绝缘层图案可以包含SiO、SiN、氮氧化硅、金属基电介质材料或其组合。在一些实施例中，绝缘层图案可以包括第一绝缘层图案112和第二绝缘层图案114。例如，绝缘层图案具有第一绝缘层图案112和位于第一绝缘层图案112上的第二绝缘层图案114的堆叠结构。在一些实施例中，第一绝缘层图案112可以包含SiO，第二绝缘层图案114可以包含氮氧化硅。在其他一些实施例中，第一绝缘层图案112可以包含非金属基电介质材料，第二绝缘层图案114可以包含金属基电介质材料。在一些实施例中，第二绝缘层图案114可以比第一绝缘层图案112厚。例如，第一绝缘层图案112可以具有约至约/>的厚度，第二绝缘层图案114可以比第一绝缘层图案112厚，并且具有约/>至约/>的厚度。
多个直接接触导电图案134可以分别填充多个直接接触孔134H的部分，每个直接接触孔穿过绝缘层图案以暴露有源区118中的源极区。例如，直接接触孔134H可以延伸到有源区118的内部，即，延伸到源极区的内部。直接接触导电图案134可以包含例如掺杂多晶硅。在一些实施例中，直接接触导电图案134可以包括外延硅层。多个直接接触导电图案134可以分别形成图2所示的多个直接接触DC。
多个位线结构140可以位于绝缘层图案上。多个位线结构140中的每一者可以包括位线147和覆盖位线147的绝缘覆盖线148。多个位线结构140可以在与衬底110的主表面平行的第二水平方向(Y方向)上延伸以彼此平行。多条位线147可以分别形成图2所示的多条位线BL。多条位线147可以分别经由多个直接接触导电图案134与多个有源区118电连接。在一些实施例中，位线结构140还可以包括绝缘层图案与位线结构140之间的导电半导体图案132。导电半导体图案132可以包含例如掺杂多晶硅。
位线147可以具有包括具有线条形状的第一金属基导电图案145和第二金属基导电图案146的堆叠结构。在一些实施例中，第一金属基导电图案145可以包含TiN或氮化钛硅(Ti-Si-N(TSN))，第二金属基导电图案146可以包含钨(W)或包含W和硅化钨(WSix)。在一些实施例中，第一金属基导电图案145可以用作扩散阻挡层。例如，绝缘覆盖线148可以包含SiN。
多个绝缘间隔物结构150可以覆盖多个位线结构140的两个侧壁。多个绝缘间隔物结构150中的每一者可以包括第一绝缘间隔物152、第二绝缘间隔物154和第三绝缘间隔物156。在一些实施例中，多个绝缘间隔物结构150可以分别延伸到多个直接接触孔134H的内部，并且覆盖多个直接接触导电图案134的两个侧壁。第二绝缘间隔物154可以包括介电常数低于第一绝缘间隔物152的介电常数和第三绝缘间隔物156的介电常数的材料。例如，第一绝缘间隔物152和第三绝缘间隔物156可以包含氮化物，第二绝缘间隔物154可以包含氧化物。在另一示例中，第一绝缘间隔物152和第三绝缘间隔物156可以包含氮化物，第二绝缘间隔物154可以包含相对于第一绝缘间隔物152和第三绝缘间隔物156具有蚀刻选择性的材料。例如，第一绝缘间隔物152和第三绝缘间隔物156可以包含氮化物，第二绝缘间隔物154可以包括空气间隔物。在一些实施例中，绝缘间隔物结构150可以包括包含氧化物的第二绝缘间隔物154和包含氮化物的第三绝缘间隔物156。
多个绝缘栅栏180中的每一者可以位于一对相邻位线结构140之间的一对彼此面对的绝缘间隔物结构150之间的空间中。多个绝缘栅栏180可以彼此分离，以在彼此面对的每对绝缘间隔物结构150之间(即，在第二水平方向(Y方向)上)形成线。例如，多个绝缘栅栏180可以包含氮化物。
例如，多个绝缘栅栏180可以形成为通过穿过绝缘层图案而延伸到掩埋绝缘层124的内部。在另一示例中，多个绝缘栅栏180可以形成为穿过绝缘层图案但不延伸到掩埋绝缘层124的内部，延伸到掩埋绝缘层124的内部但不穿过绝缘层图案，或者不延伸到掩埋绝缘层124的内部，使得多个绝缘栅栏180的下表面与绝缘层图案接触。
在多条位线147的每两条之间，可以分别在多个绝缘栅栏180之间限制有多个掩埋接触孔170H。多个掩埋接触孔170H和多个绝缘栅栏180可以交替地布置在覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150中彼此面对的每对绝缘间隔物结构150之间，即，在第二水平方向(Y方向)上。多个掩埋接触孔170H中的每一者可以具有由绝缘栅栏180、有源区118和在多条位线147中的两个相邻位线147之间覆盖两个相邻位线147中的每一者的侧壁的绝缘间隔物结构150限定的内部空间。例如，多个掩埋接触孔170H中的每一者可以从绝缘间隔物结构150与绝缘栅栏180之间延伸到有源区118的内部。
多个掩埋接触170可以分别位于多个掩埋接触孔170H内。多个掩埋接触170可以分别填充多个绝缘栅栏180与覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150之间的空间的下部。多个掩埋接触170和多个绝缘栅栏180可以交替地布置在覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150中彼此面对的每对绝缘间隔物结构150之间，即，在第二水平方向上。例如，多个掩埋接触170可以包含多晶硅。
在一些实施例中，多个掩埋接触170可以在第一水平方向(X方向)和第二水平方向(Y方向)中的每一个方向上排列成行。多个掩埋接触170中的每一者可以在垂直于衬底110的垂直方向(Z方向)上从有源区118延伸。多个掩埋接触170可以形成图2所示的多个掩埋接触BC。
多个掩埋接触170的上表面的高度可以低于多条绝缘覆盖线148的上表面的高度。多个绝缘栅栏180的上表面和多条绝缘覆盖线148的上表面可以在垂直方向上处于相同的垂直高度。
可以由多个掩埋接触170、多个绝缘间隔物结构150和多个绝缘栅栏180限制有多个定位焊盘孔190H。多个掩埋接触170可以在多个定位焊盘孔190H的底表面处暴露。
多个定位焊盘190可以填充多个定位焊盘孔190H的至少一部分，并且在多个位线结构140上方延伸。多个定位焊盘190可以通过凹陷部190R彼此分离。多个定位焊盘190中的每一者可以包括导电阻挡层和位于导电阻挡层上的导电焊盘材料层。例如，导电阻挡层可以包含金属、导电金属氮化物或其组合。在一些实施例中，导电阻挡层可以具有包含Ti/TiN的堆叠结构。在一些实施例中，导电焊盘材料层可以包含W。在一些实施例中，可以在定位焊盘190与掩埋接触170之间形成有金属硅化物层。金属硅化物层可以包含例如硅化钴(CoSix)、硅化镍(NiSix)或硅化锰(MnSix)。
多个定位焊盘190可以位于多个掩埋接触170上，并且可以分别与多个掩埋接触170电连接。多个定位焊盘190可以分别经由多个掩埋接触170与多个有源区118连接。多个定位焊盘190可以形成图2所示的多个定位焊盘LP。掩埋接触170可以在两个相邻的位线结构140之间，并且定位焊盘190可以从其间具有掩埋接触170的两个相邻的位线结构140之间延伸到一个位线结构140上。
可以用绝缘结构195填充凹陷部190R。在一些实施例中，绝缘结构195可以包括层间绝缘层和蚀刻停止层。例如，层间绝缘层可以包含氧化物，蚀刻停止层可以包含氮化物。例如，蚀刻停止层可以包含SiN或硅硼氮化物(SiBN)。例如，如图3A和图3C所示，绝缘结构195的上表面和多个定位焊盘190的上表面可以处于相同的垂直高度。在另一示例中，通过填充凹陷部190R并覆盖多个定位焊盘190的上表面，绝缘结构195可以具有比多个定位焊盘190的上表面处于更高垂直高度的上表面。
包括多个下电极210、电容器电介质层220和上电极230的多个电容器结构200可以位于多个定位焊盘190和绝缘结构195上。彼此对应的下电极210和定位焊盘190可以彼此电连接。例如，如图3A和图3C所示，绝缘结构195的上表面和下电极210的下表面可以处于相同的垂直高度。多个下电极210可以形成图2所示的多个存储节点SN。
在一些实施例中，半导体存储器件1还可以包括通过与多个下电极210的侧壁接触来支撑多个下电极210的至少一个支撑图案。至少一个支撑图案可以包含例如SiN、氮化硅碳(SiCN)、富含N的SiN和富含Si的SiN中的至少一种。在一些实施例中，至少一个支撑图案可以包括与多个下电极210的侧壁接触并且处于不同垂直高度的多个支撑图案，从而在垂直方向(Z方向)上彼此分离。
多个下电极210中的每一者可以具有内部被填充而具有圆形水平横截面的柱状形状。在一些实施例中，多个下电极210中的每一者可以具有闭合底部的圆柱形状。例如，多个下电极210可以是在第一水平方向(X方向)或第二水平方向(Y方向)上以锯齿形排列的蜂窝形状。在另一个示例中，多个下电极210可以是在第一水平方向(X方向)和第二水平方向(Y方向)中的每一个方向上排列成行的矩阵形状。例如，多个下电极210可以包含掺杂硅、金属(例如，W或铜)或导电金属化合物(例如，TiN)。在另一示例中，多个下电极210可以包含TiN、氮化铬(CrN)、氮化钒(VN)、氮化钼(MoN)、氮化铌(NbN)、TiSiN、氮化钛铝(TiAlN)或氮化钽铝(TaAlN)。
电容器电介质层220可以共形地覆盖多个下电极210的表面。在一些实施例中，电容器电介质层220可以形成为一体，以共形地覆盖一定区域(例如一个存储单元区域CR(参见图2))中的多个下电极210的表面。
电容器电介质层220可以包含具有反铁电特性的材料、具有铁电特性的材料、或者反铁电特性与铁电特性相结合的材料。例如，电容器电介质层220可以包含SiO、金属氧化物或其组合。在一些实施例中，电容器电介质层220可以包含电介质材料，该电介质材料包含钙钛矿(ABO3)或金属氧化物(MOx)。例如，电容器电介质层220可以包含SiO、TaO、钽铝氧化物(TaAlO)、钽氧氮化物(TaON)、AlO、铝硅氧化物(AlSiO)、HfO、HfSiO、ZrO、氧化钌(RuO)、氧化钨(WO)、铪锆氧化物(HfZrO)、ZrSiO、TiO、钛铝氧化物(TiAlO)、氧化钒(VO)、氧化铌(NbO)、氧化钼(MoO)、氧化锰(MnO)、氧化镧(LaO)、YO、氧化钴(CoO)、氧化镍(NiO)、氧化铜(CuO)、氧化锌(ZnO)、氧化铁(FeO)、氧化锶(SrO)、氧化钡(BaO)、钛酸锶钡((Ba，Sr)TiO)(BST)、钛酸锶(SrTiO)(STO)、钛酸钡(BaTiO)(BTO)、钛酸铅(PbTiO)(PTO)、银铌氧化物(AgNbO)、铋铁氧化物(BiFeO)、钛酸铅锆(Pb(Zr，Ti)O)(PZT)、钛酸铅镧锆((Pb，La)(Zr，Ti)O)、钛酸钡锆(Ba(Zr，Ti)O)、钛酸锶锆(Sr(Zr，Ti)O)或其组合。参考图4A至图4C详细描述电容器电介质层220的配置。
上电极230可以在一定区域(例如，一个存储单元区域CR(参见图2))中在多个下电极210上方形成为一体。多个下电极210、电容器电介质层220和上电极230可以在一定区域(例如一个存储单元区域CR(参见图2))中形成多个电容器结构200。
上电极230可以包含掺杂硅、金属(例如，W或铜)或导电金属化合物(例如，TiN)。在一些实施例中，上电极230可以包含TiN、CrN、VN、MoN、NbN、TiSiN、TiAlN或TaAlN。在一些实施例中，上电极230可以具有包括掺杂有杂质的半导体材料层、主电极层和界面层中的至少两者的堆叠结构。掺杂有杂质的半导体材料层可以包含例如掺杂多晶硅或掺杂多晶SiGe。主电极层可以包含金属材料。主电极层可以包含例如W、Ru、RuO、铂(Pt)、氧化铂(PtO)、铱(Ir)、氧化铱(IrO)、氧化锶钌(SrRuO)(SRO)、氧化锶钌钡((Ba，Sr)RuO)(BSRO)、氧化钌钙(CaRuO)(CRO)、氧化钌钡(BaRuO)或氧化镧锶钴(La(Sr，Co)O)等。在一些实施例中，主电极层可以包含W。界面层可以包含金属氧化物、金属氮化物、金属碳化物和金属硅化物中的至少一种。
图4A至图4C中的每一者是根据实施例的半导体存储器件中的电容器结构的横截面视图。特别地，图4A是图3A的部分IV的放大横截面视图，图4B和图4C中的每一者是与图3A的部分IV相对应的放大横截面视图。
参考图3A和图4A，半导体存储器件1可以包括多个电容器结构200，多个电容器结构200包括多个下电极210、电容器电介质层220和上电极230。
电容器电介质层220可以具有包括下界面层222、电介质结构226和上界面层228的堆叠结构。下界面层222可以位于电介质结构226与下电极210之间，上界面层228可以位于电介质结构226与上电极230之间，并且电介质结构226可以位于下界面层222与上界面层228之间。电介质结构226可以包含具有反铁电特性的材料、具有铁电特性的材料、或者反铁电特性与铁电特性相结合的材料。
下界面层222可以包含掺杂有第一导电类型杂质的电介质材料，上界面层228可以包含掺杂有并非第一导电类型杂质的第二导电类型杂质的电介质材料。在一些实施例中，第一导电类型可以是n型，第二导电类型可以是p型。
下界面层222和上界面层228中的每一者都可以包含金属氧化物。例如，下界面层222可以包含五氧化二钽(Ta2O5)、五氧化二钌(Ru2O5)、五氧化二钨(W2O5)、五氧化二铌(Nb2O5)、五氧化二钼(Mo2O5)、五氧化二锰(Mn2O5)或五氧化二钒(V2O5)。例如，上界面层228可以包含三氧化二铌(Nb2O3)、Ta2O3、TiO、Al2O3、三氧化二镧(La2O3)、三氧化二钇(Y2O3)、CoO、NiO、CuO、ZnO、三氧化二铁(Fe2O3)、SrO或BaO。在一些实施例中，第一导电类型杂质可以是金属原子，这可以导致下界面层222的化合价大于4，第二导电类型杂质可以是金属原子，这可以导致上界面层228的化合价小于4。第一导电类型杂质在包括在下界面层222中的金属原子之中的百分比(即浓度)可以小于5％。第二导电类型杂质在包括在上界面层228中的金属原子之中的百分比(即浓度)可以小于5％。在一些实施例中，第一导电类型杂质在包括在下界面层222中的金属原子之中的百分比可以稍微大于第二导电类型杂质在包括在上界面层228中的金属原子之中的百分比。
当下界面层222和上界面层228分别包含n型杂质和p型杂质时，可以将负电荷赋予下界面层222，可以将正电荷赋予上界面层228。因此，负电荷和正电荷分别被限制在上电极230和下电极210的方向上，因此，可以在电介质结构226中形成固定极化。
电介质结构226可以包含例如SiO、TaO、TaAlO、TaON、AlO、AlSiO、HfO、HfSiO、ZrO、HfZrO、ZrSiO、TiO、TiAlO、VO、BST((Ba，Sr)TiO)、STO(SrTiO)、BTO(BaTiO)、PTO(PbTiO)、AgNbO、BiFeO、PZT(Pb(Zr，Ti)O)、(Pb，La)(Zr，Ti)O、Ba(Zr，Ti)O、Sr(Zr，Ti)O或其组合。
在一些实施例中，电介质结构226可以具有堆叠结构，该堆叠结构包括下电介质层223、上电介质层225以及在下电介质层223与上电介质层225之间的插入层224。下电介质层223和上电介质层225中的每一者可以包含具有反铁电特性的材料、具有铁电特性的材料、或者反铁电特性与铁电特性相结合的材料。在一些实施例中，上电介质层225的介电常数可以大于下电介质层223的介电常数。在一些实施例中，插入层224的带隙可以大于下电介质层223的带隙和上电介质层225的带隙中的每一者。因为插入层224具有相对大的带隙，所以可以减少通过电容器电介质层220出现的漏电流。例如，插入层224可以包含Al2O3或AlOx。
电容器电介质层220可以具有第一厚度T1。第一厚度T1可以小于约例如约至约/>下电介质层223可以具有第二厚度T2，上电介质层225具有第三厚度T3。第二厚度T2和第三厚度T3的总和可以小于第一厚度T1。在一些实施例中，第二厚度T2和第三厚度T3可以具有大致相同的值。例如，第二厚度T2和第三厚度T3中的每一者可以大于约并且小于约/>
下界面层222可以具有第四厚度T4，上界面层228具有第五厚度T5。在一些实施例中，第四厚度T4和第五厚度T5可以具有大致相同的值。例如，第四厚度T4和第五厚度T5中的每一者可以是约或更小。在其他一些实施例中，第四厚度T4可以大于第五厚度T5。例如，第四厚度T4可以是约/>或更小，第五厚度T5可以是约/>或更小。插入层224可以具有第六厚度T6。在一些实施例中，第六厚度T6可以小于第四厚度T4和第五厚度T5中的每一者，例如，第六厚度T6可以是约/>或更小。
参考图3A和图4B，半导体存储器件1可以包括图4B所示的电容器结构200a，而不是图3A和图4A所示的多个电容器结构200中的每一者。多个电容器结构200a可以包括多个下电极210、电容器电介质层220a和上电极230。
电容器电介质层220a可以具有包括下界面层222、电介质结构226a和上界面层228的堆叠结构。下界面层222可以位于电介质结构226a与下电极210之间，上界面层228可以位于电介质结构226a与上电极230之间，并且电介质结构226a可以位于下界面层222与上界面层228之间。
下界面层222和上界面层228与参考图4A描述的下界面层222和上界面层228基本相同。因此，这里省略了对其的详细描述。
当下界面层222和上界面层228分别包含n型杂质和p型杂质时，可以将负电荷赋予下界面层222，可以将正电荷赋予上界面层228。因此，电介质结构226a的极化所具有的负电荷和正电荷分别被限制在上电极230和下电极210的方向上，因此，可以在电介质结构226a中形成固定极化。
在一些实施例中，电介质结构226a可以具有堆叠结构，该堆叠结构包括下电介质层223a、上电介质层225a以及在下电介质层223a与上电介质层225a之间的插入层224a。形成包括下电介质层223a、插入层224a和上电介质层225a的电介质结构226a的材料与形成图4A所示的包括下电介质层223、插入层224和上电介质层225的电介质结构226的材料基本相同，因此在此省略其详细描述。在一些实施例中，上电介质层225a的介电常数可以大于下电介质层223a的介电常数。在一些实施例中，插入层224a的带隙可以大于下电介质层223a的带隙和上电介质层225a的带隙中的每一者。因为插入层224a具有相对大的带隙，所以可以减少通过电容器电介质层220a出现的漏电流。
电容器电介质层220a可以具有第一厚度T1。第一厚度T1可以小于约例如约至约/>下电介质层223a可以具有第二厚度T2a，上电介质层225a具有第三厚度T3a。第二厚度T2a和第三厚度T3a的总和可以小于第一厚度T1。在一些实施例中，第三厚度T3a可以大于第二厚度T2a。例如，第二厚度T2a可以是约/>至约/>第三厚度T3a可以是约/>至约/>
下界面层222可以具有第四厚度T4，上界面层228可以具有第五厚度T5。插入层224a可以具有第六厚度T6。在一些实施例中，第四厚度T4可以大于第五厚度T5。在一些实施例中，第六厚度T6可以小于第四厚度T4和第五厚度T5中的每一者。
参考图3A和图4C，半导体存储器件1可以包括图4C所示的电容器结构200b，而不是图3A和图4A所示的多个电容器结构200中的每一者。多个电容器结构200b可以包括多个下电极210、电容器电介质层220b和上电极230。
电容器电介质层220b可以具有包括下界面层222、电介质结构226b和上界面层228的堆叠结构。下界面层222可以位于电介质结构226b与下电极210之间，上界面层228可以位于电介质结构226b与上电极230之间，并且电介质结构226b可以位于下界面层222与上界面层228之间。
下界面层222和上界面层228与参考图4A描述的下界面层222和上界面层228基本相同。因此，这里省略了对其的详细描述。
当下界面层222和上界面层228分别包含n型杂质和p型杂质时，可以将负电荷赋予下界面层222，可以将正电荷赋予上界面层228。因此，电介质结构226b的极化所具有的负电荷和正电荷分别被限制在上电极230和下电极210的方向上，因此，可以在电介质结构226b中形成固定极化。
在一些实施例中，电介质结构226b可以包含SiO、TaO、TaAlO、TaON、AlO、AlSiO、HfO、HfSiO、ZrO、HfZrO、ZrSiO、TiO、TiAlO、VO、BST((Ba，Sr)TiO)、STO(SrTiO)、BTO(BaTiO)、PTO(PbTiO)、AgNbO、BiFeO、PZT(Pb(Zr，Ti)O)、(Pb，La)(Zr，Ti)O、Ba(Zr，Ti)O、Sr(Zr，Ti)O或其组合。电介质结构226b可以不包括图4A所示的电介质结构226中所包括的插入层224或者图4B所示的电介质结构226a中所包括的插入层224a。
电容器电介质层220b可以具有第一厚度T1。第一厚度T1可以小于约例如约至约/>电介质结构226b可以具有第二厚度T2b。第二厚度T2b可以小于第一厚度T1。下界面层222可以具有第四厚度T4，上界面层228具有第五厚度T5。在一些实施例中，第四厚度T4可以大于第五厚度T5。
参考图3A至图4C，包括在半导体存储器件1中的电容器电介质层220、220a或220b具有由下界面层222和上界面层228形成的固定极化，因此，电容器结构200、200a或200b的电容可以增加。因此，半导体存储器件1可以确保电容器的容量。
图5A至图5D、图6A至图6D、图7A至图7D、图8A至图8D和图9A至图9D是示出根据实施例的制造半导体存储器件的方法中的各阶段的横截面视图。特别地，图5A、图6A、图7A、图8A和图9A是沿着图2的线A-A’截取的横截面视图，图5B、图6B、图7B、图8B和图9B是沿着图2的线B-B’截取的横截面视图，图5C、图6C、图7C、图8C和图9C是沿着图2的线C-C’截取的横截面视图，而图5D、图6D、图7D、图8D和图9D是沿着图2的线D-D’截取的横截面视图。
参考图5A至图5D，通过去除衬底110的一部分来形成由器件隔离沟槽116T限定的多个有源区118。在俯视图中，多个有源区118可以形成为具有相对较长的岛形状，该岛形状具有短轴和长轴。在一些实施例中，多个有源区118可以形成为在相对于第一水平方向和第二水平方向的斜线方向上具有长轴。
形成填充器件隔离沟槽116T的器件隔离层116。多个有源区118可以由器件隔离层116限定在衬底110中。在一些实施例中，器件隔离层116可以形成为包括三元层，该三元层包括第一器件隔离层、第二器件隔离层和第三器件隔离层。例如，第一器件隔离层可以形成为共形地覆盖器件隔离沟槽116T的内侧表面和底表面。在一些实施例中，第一器件隔离层可以包含SiO。例如，第二器件隔离层可以形成为共形地覆盖第一器件隔离层。在一些实施例中，第二器件隔离层可以包含SiN。例如，第三器件隔离层可以形成为覆盖第二器件隔离层并填充器件隔离沟槽116T。在一些实施例中，第三器件隔离层可以包含SiO。例如，第三器件隔离层可以包括含有TOSZ的SiO。在一些实施例中，器件隔离层116可以由包括一种类型的绝缘层的单层、包括两种类型的绝缘层的双层或者包括至少四种类型的绝缘层的组合的多层形成。例如，器件隔离层116可以由包含SiO的单层形成。
多个字线沟槽120T可以形成在包括由器件隔离层116限定的多个有源区118的衬底110中。多个字线沟槽120T可以形成为具有在第一水平方向(X方向)上延伸以彼此平行的线条形状，并且布置为在第二水平方向(Y方向)上具有大致相等的间隔，其中每个字线沟槽120T与有源区118交叉。在一些实施例中，可以分别在字线沟槽120T的底表面上形成台阶部分。
在清洁由多个字线沟槽120T形成的结果之后，多个栅极电介质层122、多条字线120和多个掩埋绝缘层124可以分别依次形成在多个字线沟槽120T内。多条字线120可以具有在第一水平方向(X方向)上延伸以彼此平行的线条形状，并且布置为在第二水平方向(Y方向)上具有大致相等的间隔，其中每条字线120与有源区118交叉。多条字线120中的每一条的上表面可以形成为处于比衬底110的上表面低的垂直高度。多条字线120的下表面可以具有与形成在多个字线沟槽120T的底表面上的台阶部分相对应的凹凸形状。可以分别在多个有源区118中形成鞍鳍FET。
栅极电介质层122可以形成为覆盖字线沟槽120T的内侧壁和底表面。在一些实施例中，栅极电介质层122可以形成为从字线120与字线沟槽120T之间延伸到掩埋绝缘层124与字线沟槽120T之间。栅极电介质层122可以包含SiO、SiN、氮氧化硅、ONO和介电常数高于SiO的高k电介质材料中的至少一种。例如，栅极电介质层122可以具有约10至约25的介电常数。在一些实施例中，栅极电介质层122包含HfO、HfSiO、HfON、HfSiON、LaO、LaAlO、ZrO、ZrSiO、ZrON、ZrSiON、TaO、TiO、BaSrTiO、BaTiO、SrTiO、YO、AlO和PbScTaO中的至少一种。例如，栅极电介质层122可以包含HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。
多条字线120可以形成为分别填充多个字线沟槽120T的下部。多条字线120中的每一条可以形成为具有包括下字线层120a和上字线层120b的堆叠结构。例如，下字线层120a可以形成为共形地覆盖字线沟槽120T的下部的内侧壁和底表面，栅极电介质层122位于下字线层120a与字线沟槽120T之间。例如，上字线层120b可以形成为覆盖下字线层120a并填充字线沟槽120T的下部。在一些实施例中，下字线层120a可以包含金属材料或导电金属氮化物，例如Ti、TiN、Ta或TaN。例如，上字线层120b可以包含掺杂多晶硅、诸如W的金属材料、诸如WN、TiSiN WSiN的导电金属氮化物或其组合。
在一些实施例中，在形成多条字线120之前或之后，可以通过将杂质离子分别注入到衬底110的多个有源区118位于多条字线120两侧的部分中，在多个有源区118中形成源极区和漏极区。
多个掩埋绝缘层124可以形成为分别填充多个字线沟槽120T的上部。多个掩埋绝缘层124可以形成为使得多个掩埋绝缘层124的上表面与衬底110的上表面处于基本相同的垂直高度。掩埋绝缘层124可以包含SiO、SiN、氮氧化硅中的至少一种及其组合。例如，掩埋绝缘层124可以包含SiN。
参考图6A至图6D，形成覆盖器件隔离层116和多个有源区118的绝缘层图案。例如，绝缘层图案可以包含SiO、SiN、氮氧化硅、金属基电介质材料或其组合。在一些实施例中，绝缘层图案可以形成为具有第一绝缘层图案112和位于第一绝缘层图案112上的第二绝缘层图案114的堆叠结构。在一些实施例中，第一绝缘层图案112可以包含SiO，第二绝缘层图案114可以包含氮氧化硅。在其他一些实施例中，第一绝缘层图案112可以包含非金属基电介质材料，第二绝缘层图案114可以包含金属基电介质材料。在一些实施例中，第二绝缘层图案114可以形成为比第一绝缘层图案112厚。例如，第一绝缘层图案112可以形成为具有约至约/>的厚度，第二绝缘层图案114可以形成为比第一绝缘层图案112厚，并且具有约/>至约/>的厚度。
此后，在绝缘层图案上形成导电半导体层之后，形成通过穿过导电半导体层和绝缘层图案而暴露有源区118的源极区的直接接触孔134H，并且形成填充直接接触孔134H的直接接触导电层。在一些实施例中，直接接触孔134H可以延伸到有源区118的内部，即源极区的内部。导电半导体层可以包含例如掺杂多晶硅。直接接触导电层可以包含例如掺杂多晶硅。在一些实施例中，直接接触导电层可以包括外延硅层。
在导电半导体层和直接接触导电层上依次形成用于形成位线结构140的金属基导电层和绝缘覆盖层。在一些实施例中，金属基导电层可以具有包括第一金属基导电层和第二金属基导电层的堆叠结构。通过蚀刻第一金属基导电层、第二金属基导电层和绝缘覆盖层而以线条形状形成具有第一金属基导电图案145和第二金属基导电图案146的堆叠结构的多条位线147和多条绝缘覆盖线148。
在一些实施例中，第一金属基导电图案145可以包含TiN或TSN，第二金属基导电图案146可以包含W或包含W和WSix。在一些实施例中，第一金属基导电图案145可以用作扩散阻挡层。在一些实施例中，多条绝缘覆盖线148可以包含SiN。
一条位线147和覆盖该一条位线147的一条绝缘覆盖线148可以形成一个位线结构140。每个均包括位线147和覆盖位线147的绝缘覆盖线148的多个位线结构140可以在平行于衬底110的主表面的第二水平方向(Y方向)上彼此平行地延伸。多条位线147可以分别形成图2所示的多条位线BL。在一些实施例中，位线结构140还可以包括导电半导体图案132，导电半导体图案132是绝缘层图案与第一金属基导电图案145之间的导电半导体层的一部分。
在形成多条位线147的蚀刻工艺中，可以通过在蚀刻工艺中去除不与位线147垂直地交叠的导电半导体层的一部分和直接接触导电层的一部分来形成多个导电半导体图案132和多个直接接触导电图案134。在这种情况下，绝缘层图案可以在形成多条位线147、多个导电半导体图案132和多个直接接触导电图案134的蚀刻工艺中用作蚀刻停止层。多条位线147可以形成为分别经由多个直接接触导电图案134与多个有源区118电连接。
可以形成覆盖多个位线结构140中的每一者的两个侧壁的绝缘间隔物结构150。多个绝缘间隔物结构150中的每一者可以形成为包括第一绝缘间隔物152、第二绝缘间隔物154和第三绝缘间隔物156。第二绝缘间隔物154可以包括介电常数低于第一绝缘间隔物152的介电常数和第三绝缘间隔物156的介电常数的材料。在一些实施例中，第一绝缘间隔物152和第三绝缘间隔物156可以包含氮化物，第二绝缘间隔物154可以包含氧化物。在一些实施例中，第一绝缘间隔物152和第三绝缘间隔物156可以包含氮化物，第二绝缘间隔物154可以包含相对于第一绝缘间隔物152和第三绝缘间隔物156具有蚀刻选择性的材料。例如，当第一绝缘间隔物152和第三绝缘间隔物156包含氮化物时，第二绝缘间隔物154可以包含氧化物，并且通过在后续工艺中被去除而变成空气间隔物。在一些实施例中，绝缘间隔物结构150可以包括包含氧化物的第二绝缘间隔物154和包含氮化物的第三绝缘间隔物156。
在分别覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150之间的空间中形成多个绝缘栅栏180。多个绝缘栅栏180可以彼此分离，并且在覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150中彼此面对的每对绝缘间隔物结构150之间(即，在第二水平方向(Y方向))上排列成行。例如，多个绝缘栅栏180可以包含氮化物。
在一些实施例中，多个绝缘栅栏180可以形成为通过穿过绝缘层图案而延伸到掩埋绝缘层124的内部。在其他一些实施例中，多个绝缘栅栏180可以形成为穿过绝缘层图案但不延伸到掩埋绝缘层124的内部，延伸到掩埋绝缘层124的内部但不穿过绝缘层图案，或者不延伸到掩埋绝缘层124的内部，使得多个绝缘栅栏180的下表面与绝缘层图案接触。
在多条位线147的每两条之间，可以分别在多个绝缘栅栏180之间形成多个掩埋接触孔170H。多个掩埋接触孔170H和多个绝缘栅栏180可以交替地布置在覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150中彼此面对的每对绝缘间隔物结构150之间，即，在第二水平方向上。多个掩埋接触孔170H中的每一者可以具有由绝缘栅栏180、有源区118和在多条位线147中的两个相邻位线147之间覆盖两个相邻位线147中的每一者的侧壁的绝缘间隔物结构150限制的内部空间。
通过使用多条绝缘覆盖线148、覆盖多个位线结构140中的每一者的两个侧壁的绝缘间隔物结构150和多个绝缘栅栏180作为蚀刻掩模，可以通过去除绝缘层图案和多个有源区118的部分来形成多个掩埋接触孔170H。在一些实施例中，可以通过以下工艺形成多个掩埋接触孔170H：首先执行各向异性蚀刻工艺，该各向异性蚀刻工艺通过使用多条绝缘覆盖线148、覆盖多个位线结构140中的每一者的两个侧壁的绝缘间隔物结构150和多个绝缘栅栏180作为蚀刻掩模来去除绝缘层图案和多个有源区118的部分；然后执行进一步去除多个有源区118的其他部分的各向同性蚀刻工艺，以扩展由多个有源区118限制的空间。
参考图7A至图7D，多个掩埋接触170形成在多个掩埋接触孔170H中。多个掩埋接触170和多个绝缘栅栏180可以交替地布置在覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150中彼此面对的每对绝缘间隔物结构150之间，即，在第二水平方向(Y方向)上。例如，多个掩埋接触170可以包含多晶硅。
在一些实施例中，多个掩埋接触170可以在第一水平方向(X方向)和第二水平方向(Y方向)中的每一个方向上排列成行。多个掩埋接触170中的每一者可以在垂直于衬底110的垂直方向(Z方向)上从有源区118延伸。多个掩埋接触170可以形成图2所示的多个掩埋接触BC。
多个掩埋接触170可以位于多个掩埋接触孔170H中，多个掩埋接触孔170H是分别由多个绝缘栅栏180和覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150限制的空间。多个掩埋接触170可以分别填充多个绝缘栅栏180与覆盖多个位线结构140的两个侧壁的多个绝缘间隔物结构150之间的空间的下部。
多个掩埋接触170的上表面的高度可以低于多条绝缘覆盖线148的上表面的高度。多个绝缘栅栏180的上表面和多条绝缘覆盖线148的上表面可以在垂直方向(Z方向)上处于相同的垂直高度。
可以分别由多个掩埋接触170、多个绝缘间隔物结构150和多个绝缘栅栏180限制多个定位焊盘孔190H。多个掩埋接触170可以在多个定位焊盘孔190H的底表面处暴露。
在形成多个掩埋接触170的工艺中，可以去除包括在位线结构140中的绝缘覆盖线148和绝缘间隔物结构150的上部，从而降低位线结构140的上表面的高度。
参考图8A至图8D，可以通过形成填充多个定位焊盘孔190H并覆盖多个位线结构140的定位焊盘材料层，然后去除定位焊盘材料层的一部分来形成凹陷部190R。可以形成由凹陷部190R分离的多个定位焊盘190。多个定位焊盘190可以填充多个定位焊盘孔190H的至少一部分，并且在多个位线结构140上方延伸。
在一些实施例中，定位焊盘材料层可以包括导电阻挡层和位于导电阻挡层上的导电焊盘材料层。例如，导电阻挡层可以包含金属、导电金属氮化物或其组合。在一些实施例中，导电阻挡层可以具有包含Ti/TiN的堆叠结构。在一些实施例中，导电焊盘材料层可以包含W。
在一些实施例中，在形成定位焊盘材料层之前，可以在多个掩埋接触170上形成金属硅化物层。金属硅化物层可以位于多个掩埋接触170与定位焊盘材料层之间。金属硅化物层可以包含CoSix、NiSix或MnSix。
多个定位焊盘190可以彼此分离，凹陷部190R位于多个定位焊盘190之间。多个定位焊盘190可以位于多个掩埋接触170上，并且在多个位线结构140上方延伸。在一些实施例中，多个定位焊盘190可以在多条位线147上方延伸。多个定位焊盘190可以位于多个掩埋接触170上，并且分别与多个掩埋接触170电连接。多个定位焊盘190可以分别经由多个掩埋接触170与多个有源区118连接。
可以用绝缘结构195填充凹陷部190R。在一些实施例中，绝缘结构195可以包括层间绝缘层和蚀刻停止层。例如，层间绝缘层可以包含氧化物，蚀刻停止层可以包含氮化物。例如，如图8A和图8C所示，绝缘结构195的上表面和多个定位焊盘190的上表面可以处于相同的垂直高度。在另一示例中，通过填充凹陷部190R并覆盖多个定位焊盘190的上表面，绝缘结构195可以具有比多个定位焊盘190的上表面处于更高垂直高度的上表面。
多个下电极210形成在多个定位焊盘190上。在一些实施例中，可以通过在约450℃至约700℃的温度条件下执行沉积工艺来形成多个下电极210。多个下电极210可以分别与多个定位焊盘190电连接。例如，如图8A和图8C所示，绝缘结构195的上表面和下电极210的下表面处于相同的垂直高度。
多个下电极210中的每一者可以形成为具有内部被填充以具有圆形水平横截面的柱状形状。在一些实施例中，多个下电极210中的每一者可以形成为具有闭合底部的圆柱形状。在一些实施例中，多个下电极210可以是在第一水平方向(X方向)或第二水平方向(Y方向)上锯齿形排列的蜂窝形状。在其他一些实施例中，多个下电极210可以是在第一水平方向(X方向)和第二水平方向(Y方向)中的每一者上排列成行的矩阵形状。多个下电极210可以包含例如掺杂硅、金属(例如W或铜)或导电金属化合物(例如TiN)。尽管未示出，但是可以进一步形成与多个下电极210的侧壁接触的至少一个支撑图案。
参考图9A至图9C，形成覆盖多个下电极210的电容器电介质层220。电容器电介质层220可以形成为共形地覆盖多个下电极210的表面。在一些实施例中，电容器电介质层220可以形成为一体，以共形地覆盖一定区域(例如一个存储单元区域CR(参见图2))中的多个下电极210的表面。电容器电介质层220可以通过在约400℃或更低的温度条件下执行沉积工艺来形成。在一些实施例中，为了形成电容器电介质层220，可以在约200℃至约700℃的温度条件下执行退火工艺。电容器电介质层220可以形成为具有包括下界面层222、电介质结构226和上界面层228的堆叠结构，类似于图4A所示的电容器电介质层220。在一些实施例中，下界面层222、电介质结构226和上界面层228可以原位形成。或者，代替电容器电介质层220，可以形成图4B所示的电容器电介质层220a或图4C所示的电容器电介质层220b。形成图4B所示的电容器电介质层220a的下界面层222、电介质结构226a和上界面层228可以原位形成。形成图4C所示的电容器电介质层220b的下界面层222、电介质结构226b和上界面层228可以原位形成。
此后，如图3A至图3D所示，可以形成覆盖电容器电介质层220的上电极230，以形成包括多个下电极210、电容器电介质层220和上电极230的多个电容器结构200。
图10是描述根据实施例的半导体存储器件的操作的概念图。
参考图10，包括在图3A至图3D所示的半导体存储器件1中的电容器结构200可以具有包括下界面层222、电介质结构226和上界面层228的堆叠结构。在一些实施例中，电介质结构226可以具有堆叠结构，所述堆叠结构包括下电介质层223、上电介质层225以及下电介质层223与上电介质层225之间的插入层224。在其他一些实施例中，可以省略插入层224。
当下界面层222和上界面层228分别包含n型杂质和p型杂质时，可以将负电荷赋予下界面层222，可以将正电荷赋予上界面层228。因此，电介质结构226的极化所具有的负电荷和正电荷分别被限制在上电极230和下电极210的方向上，因此，可以在电介质结构226中形成固定极化。在电介质结构226的极化中，其方向不受赋予到下界面层222的负电荷和赋予到上界面层228的正电荷限制的极化可以称为自由极化。
当向上电极230施加正电场并向下电极210施加负电场时，电介质结构226的自由极化所具有的负电荷被限制在上电极230的方向上，并且电介质结构226的自由极化所具有的正电荷被限制在下电极210的方向上。因此，在电容器电介质层220中，固定极化和自由极化被限制在相同的方向上，因此，电容器结构200的电容可以增加。
图11是示出根据实施例的半导体存储器件2的布局图。图12是沿着图11的线X1-X1’和线Y1-Y1’的横截面视图。
参考图11和图12，半导体存储器件2可以包括衬底410、多条第一导电线420、多个沟道层430、多个栅电极440、多个栅极绝缘层450和多个电容器结构500。集成电路(IC)器件400可以是包括垂直沟道晶体管(VCT)的存储器件。VCT可以指多个沟道层430在垂直方向上从衬底410延伸的结构。
可以在衬底410上布置有下绝缘层412，并且多条第一导电线420可以在第一水平方向(X方向)上在下绝缘层412上彼此间隔开，并且可以在第二水平方向(Y方向)上延伸。可以在下绝缘层412上布置有多个第一绝缘图案422，以填充多条第一导电线420之间的空间。多个第一绝缘图案422可以在第二水平方向(Y方向)上延伸，并且多个第一绝缘图案422中的每一者的上表面可以与多条第一导电线420中的每一者的上表面在同一高度上。多条第一导电线420可以用作半导体存储器件2的多条位线。
例如，多条第一导电线420中的每一条可以包含掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或上述材料的组合。例如，每条第一导电线420可以包含掺杂多晶硅、Al、Cu、Ti、Ta、钌(Ru)、W、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或上述材料的组合。每条第一导电线420可以包括上述材料的单层或多层。在示例实施例中，多条第一导电线420可以包含二维半导体材料，例如石墨烯、碳纳米管或上述材料的组合。
多个沟道层430可以在多条第一导电线420上排列成矩阵，以在第一水平方向(X方向)和第二水平方向(Y方向)上彼此间隔开。多个沟道层430中的每一者可以在第一水平方向上具有第一宽度，在第三方向(Z方向)上具有第一高度。第一高度可以大于第一宽度。例如，第一高度可以是第一宽度的约2至10倍。多个沟道层430的底部可以用作第一源极/漏极区，多个沟道层430的上部可以用作第二源极/漏极区，并且多个沟道层430在第一源极/漏极区与第二源极/漏极区之间的部分可以用作沟道区。
在示例实施例中，多个沟道层430中的每一者可以包含氧化物半导体，例如InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或上述材料的组合。多个沟道层430中的每一者可以包含氧化物半导体的单层或多层。在一些实施例中，多个沟道层430的带隙能量可以大于硅的带隙能量。例如，多个沟道层430可以具有约1.5eV至约5.6eV的带隙能量。例如，当多个沟道层430具有约2.0eV至约4.0eV的带隙能量时，多个沟道层430可以具有最佳的沟道性能。例如，多个沟道层430可以是多晶或非晶的。在示例实施例中，多个沟道层430可以包含二维半导体材料，例如石墨烯、碳纳米管或上述材料的组合。
多个栅电极440中的每一者的第一子栅电极440P1和第二子栅电极440P2可以在第一水平方向(X方向)上在多个沟道层430中的每一者的侧壁上延伸。多个栅电极440中的每一者可以包括面向多个沟道层430中的每一者的第一侧壁的第一子栅电极440P1和面向多个沟道层430中的每一者的与第一侧壁相对的第二侧壁的第二子栅电极440P2。由于在第一子栅电极440P1与第二子栅电极440P2之间布置有一个沟道层430，所以半导体存储器件2可以具有双栅晶体管结构。可以省略第二子栅电极440P2，并且可以仅形成面向多个沟道层430中的每一者的第一侧壁的第一子栅电极440P1，从而可以实现单栅晶体管结构。
多个栅电极440中的每一者可以包含掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或上述材料的组合。例如，多个栅电极440中的每一者可以包含掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或上述材料的组合。
多个栅极绝缘层450中的两个相邻的栅极绝缘层可以围绕多个沟道层430中的每一者的侧壁，并且可以插入在多个沟道层430中的每一者与多个栅电极440中的每一者之间。例如，如图12所示，多个沟道层430中的每一者的侧壁可以被多个栅极绝缘层450中的两个相邻的栅极绝缘层包围，并且多个栅电极440中的每一者的侧壁的部分可以与多个栅极绝缘层450中的两个相邻的栅极绝缘层接触。在其他实施例中，多个栅极绝缘层450可以在多个栅电极440延伸的方向(即，第一水平方向(X方向))上延伸，并且只有多个沟道层430中的每一者的面向多个栅电极440中的每一者的两个侧壁可以与多个栅极绝缘层450中的每一者接触。
在示例实施例中，多个栅极绝缘层450中的每一者可以包括氧化硅层、氮氧化硅层、介电常数高于氧化硅层的高k电介质层或上述层的组合。高k电介质层可以包含金属氧化物或金属氧氮化物。例如，用作多个栅极绝缘层450中的每一者的高k电介质层可以包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或上述材料的组合。
在多个第一绝缘图案422上，多个第二绝缘图案432可以沿第二水平方向(Y方向)延伸，并且多个沟道层430中的每一者可以布置在多个第二绝缘图案432中的两个相邻的第二绝缘图案432之间。此外，在两个相邻的第二绝缘图案432之间，多个第一埋层434中的每一者和多个第二埋层436中的每一者可以布置在两个相邻的沟道层430之间的空间中。多个第一埋层434中的每一者可以布置在两个相邻沟道层430之间的空间的底表面上，并且多个第二埋层436中的每一者可以填充两个相邻沟道层430之间的空间的位于多个第一埋层434中的每一者上的其余部分。多个第二埋层436中的每一者的上表面可以与多个沟道层430中的每一者的上表面处于同一高度，并且多个第二埋层436可以覆盖多个栅电极440的上表面。与上述不同，多个第二绝缘图案432可以包括与多个第一绝缘图案422连续的材料层，或者多个第二埋层436可以包括与多个第一埋层434连续的材料层。
可以在多个沟道层430上布置有多个电容器接触460。多个电容器接触460可以布置为与多个沟道层430垂直地交叠，并且可以布置为矩阵，以在第一水平方向(X方向)和第二水平方向(Y方向)上彼此间隔开。多个电容器接触460中的每一者可以包含掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或上述材料的组合。多个上绝缘层462中的两个相邻的上绝缘层可以围绕多个第二绝缘图案432中的两个相邻的第二绝缘图案和多个第二埋层436中的两个相邻的埋层上的多个电容器接触460中的每一者的侧壁。
可以在多个上绝缘层462上布置有多个蚀刻停止层470，并且可以在多个蚀刻停止层470上布置有电容器结构500。电容器结构500可以包括多个下电极510、电容器电介质层520和上电极530。
多个下电极510可以通过多个蚀刻停止层470与多个电容器接触460的上表面电连接。多个下电极510中的每一者可以是在第三方向(Z方向)上延伸的柱的形式。在示例实施例中，多个下电极510可以布置为与多个电容器接触460垂直地交叠，并且可以布置为矩阵，以在第一水平方向(X方向)和第二水平方向(Y方向)上彼此间隔开。与上述不同，可以进一步在多个电容器接触460与多个下电极510之间布置有多个定位焊盘，使得多个下电极510可以是六边形的。
多个下电极510和上电极530可以是图3A至图10所示的多个下电极210和上电极230，电容器电介质层520可以是图3A至图10所示的电容器电介质层220、220a、220b之一。
图13A至图13C中的每一者是根据实施例的半导体存储器件中的电容器结构的横截面视图。具体地，图13A是图12的部分XIII的放大横截面视图，图13B和13C中的每一者是与图12的部分XIII相对应的放大横截面视图。
参考图11至图13A，半导体存储器件2可以包括多个电容器结构500，多个电容器结构500包括多个下电极510、电容器电介质层520和上电极530。电容器电介质层520可以具有包括下界面层522、电介质结构526和上界面层528的堆叠结构。下界面层522可以位于电介质结构526与下电极510之间，上界面层528可以位于电介质结构526与上电极530之间，并且电介质结构526可以位于下界面层522与上界面层528之间。电介质结构526可以具有堆叠结构，该堆叠结构包括下电介质层523、上电介质层525以及在下电介质层523与上电介质层525之间的插入层524。
包括下电介质层523、上电介质层525和插入层524的电介质结构526以及包括下界面层522和上界面层528的电容器电介质层520与包括下电介质层223、上电介质层225和插入层224的电介质结构226以及包括下界面层222和上界面层228的电容器电介质层220基本相同，因此在此省略其详细描述。
参考图11、图12和图13B，半导体存储器件2可以包括图13B所示的多个电容器结构500a，而不是多个电容器结构500。多个电容器结构500a可以包括多个下电极510、电容器电介质层520a和上电极530。电容器电介质层520a可以具有包括下界面层522、电介质结构526a和上界面层528的堆叠结构。下界面层522可以位于电介质结构526a与下电极510之间，上界面层528可以位于电介质结构526a与上电极530之间，并且电介质结构526a可以位于下界面层522与上界面层528之间。电介质结构526a可以具有堆叠结构，该堆叠结构包括下电介质层523a、上电介质层525a以及下电介质层523a与上电介质层525a之间的插入层524a。
包括下电介质层523a、上电介质层525a和插入层524a的电介质结构526a以及包括下界面层522和上界面层528的电容器电介质层520a与包括下电介质层223a、上电介质层225a和插入层224a的电介质结构226a以及包括下界面层222和上界面层228的电容器电介质层220a基本相同，因此在此省略其详细描述。
参考图11、图12和图13C，半导体存储器件2可以包括图13C所示的多个电容器结构500b，而不是多个电容器结构500。多个电容器结构500b可以包括多个下电极510、电容器电介质层520b和上电极530。电容器电介质层520b可以具有包括下界面层522、电介质结构526b和上界面层528的堆叠结构。下界面层522可以位于电介质结构526b与下电极510之间，上界面层528可以位于电介质结构526b与上电极530之间，并且电介质结构526b可以位于下界面层522与上界面层528之间。
电介质结构526b以及包括下界面层522和上界面层528的电容器电介质层520b与电介质结构226b以及包括下界面层222和上界面层228的电容器电介质层220b基本相同，因此在此省略其详细描述。
图14是示出半导体存储器件2a的布局图，图15是示出半导体存储器件的立体图。
参考图14和图15，半导体存储器件2a可以包括衬底410A、多条第一导电线420A、多个沟道结构430A、多个接触栅电极4440A、多条第二导电线442A和多个电容器结构500。半导体存储器件2a可以是包括VCT的存储器件。
在衬底410A中，可以由多个第一隔离层412A和多个第二隔离层414A限定有多个有源区AC。多个沟道结构430A可以分别布置在多个有源区AC中，并且可以分别包括在垂直方向上延伸的多个第一有源柱430A1和多个第二有源柱430A2以及与多个第一有源柱430A1的底表面和多个第二有源柱430A2的底表面连接的多个连接单元430L。在多个连接单元430L中，可以布置有多个第一源极/漏极区SD1，并且在多个第一和第二有源柱430A1和430A2的上部中，可以布置多个第二源极/漏极区SD2。多个第一有源柱430A1和多个第二有源柱430A2中的每一者可以配置独立的单位存储单元。
多条第一导电线420A可以例如在第二水平方向(Y方向)上延伸以与多个有源区AC交叉。多条第一导电线420A之一可以布置在多个第一有源柱430A1中的每一者与多个第二有源柱430A2中的每一者之间的多个连接单元430L中的每一者上，并且可以布置在多个第一源极/漏极区SD1中的每一者上。可以在两个沟道结构430A之间布置有与一条第一导电线420A相邻的另一条第一导电线420A。多条第一导电线420A中的一条第一导电线420A可以用作包括在两个单位存储单元中的公共位线，这两个单位存储单元由布置在该一条第一导电线420A的两侧上的第一有源柱430A1和第二有源柱430A2配置。
在第二水平方向(Y方向)上彼此相邻的两个沟道结构430A之间，可以布置有接触栅电极440A。例如，接触栅电极440A可以布置在包括在沟道结构430A中的第一有源柱430A1和与沟道结构430A相邻的沟道结构430A的第二有源柱430A2之间，并且可以由布置在接触栅电极440A的侧壁上的第一有源柱430A1和第二有源柱430A2共享。在接触栅电极440A与第一有源柱430A1之间且在接触栅电极440A与第二有源柱430A2之间，可以布置有栅极绝缘层450A。多条第二导电线442A可以在第一水平方向(X方向)上在多个接触栅电极440A的上表面上延伸。多条第二导电线442A可以用作半导体存储器件2a的多条字线。
可以在多个沟道结构430A上布置有多个电容器接触460A。多个电容器接触460A可以布置在多个第二源极/漏极区SD2上，并且多个电容器结构500可以布置在多个电容器接触460A上。多个电容器结构500可以是图11至图13c所示的多个电容器结构500、500a和500b之一。
通过总结和回顾，实施例提供了其中可以确保电容器的容量的半导体存储器件。即，掺杂有不同导电类型(即，n型和p型)的下界面层和上界面层可以形成在分别与下电极和上电极接触的电容器电介质层的部分中。因此，因为电容器电介质层具有由下界面层和上界面层形成的固定极化，所以电容器结构的电容可以增加，从而确保电容器的容量。
这里已经公开了示例实施例，尽管采用了特定的术语，但是这些术语仅在一般的和描述性的意义上使用和解释，而不是为了限制的目的。在一些情况下，对本申请的提交领域的普通技术人员明显的是，与一个特定实施例相关联描述的特征、特性和/或元件可以单独使用，或者结合与其它实施例相关联描述的特征、特性和/或元件使用，除非另外特别指明。因此，本领域技术人员将理解，可以在不脱离由所附权利要求书所阐述的本发明的精神和范围的情况下做出形式和细节的各种改变。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
衬底；以及
电容器结构，所述电容器结构位于所述衬底上，并且包括下电极、电容器电介质层和上电极，
其中，所述电容器电介质层包括：
下界面层，所述下界面层位于所述下电极上并且掺杂有第一导电类型的杂质；
上界面层，所述上界面层在所述上电极下方，并且掺杂有并非所述第一导电类型的第二导电类型的杂质；以及
电介质结构，所述电介质结构位于所述下界面层与所述上界面层之间。
2.根据权利要求1所述的半导体存储器件，其中，所述第一导电类型是n型，所述第二导电类型是p型。
3.根据权利要求1所述的半导体存储器件，其中，所述下界面层和所述上界面层中的每一者包含金属氧化物，并且所述第一导电类型的杂质和所述第二导电类型的杂质是金属原子。
4.根据权利要求3所述的半导体存储器件，其中，所述第一导电类型的杂质在包括在所述下界面层中的金属原子之中的百分比小于5％，所述第二导电类型的杂质在包括在所述上界面层中的金属原子之中的百分比小于5％。
5.根据权利要求3所述的半导体存储器件，其中，所述第一导电类型的杂质在包括在所述下界面层中的金属原子之中的百分比大于所述第二导电类型的杂质在包括在所述上界面层中的金属原子之中的百分比。
6.根据权利要求1所述的半导体存储器件，其中，所述下界面层的厚度大于所述上界面层的厚度。
7.根据权利要求1所述的半导体存储器件，其中，所述电介质结构具有堆叠结构，所述堆叠结构包括下电介质层、上电介质层以及所述下电介质层与所述上电介质层之间的插入层，并且所述插入层的带隙大于所述下电介质层和所述上电介质层中的每一者的带隙。
8.根据权利要求7所述的半导体存储器件，其中，所述上电介质层的介电常数大于所述下电介质层的介电常数。
9.根据权利要求7所述的半导体存储器件，其中，所述上电介质层的厚度大于所述下电介质层的厚度。
10.根据权利要求7所述的半导体存储器件，其中，所述插入层的厚度小于所述下界面层和所述上界面层中的每一者的厚度。
11.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底具有存储单元区域；以及
电容器结构，所述电容器结构位于所述衬底的所述存储单元区域中，并且包括下电极、上电极以及所述下电极与所述上电极之间的电容器电介质层，
其中，所述电容器电介质层包括：
掺杂有第一导电类型的杂质的下界面层、下电介质层、插入层、上电介质层和掺杂有并非所述第一导电类型的第二导电类型的杂质的上界面层，所述下界面层、所述下电介质层、所述插入层、所述上电介质层和所述上界面层依次堆叠在所述下电极上，并且所述插入层的带隙大于所述下电介质层的带隙和所述上电介质层的带隙中的每一者。
12.根据权利要求11所述的半导体存储器件，其中，所述下界面层和所述上界面层中的每一者包含金属氧化物，所述第一导电类型的杂质和所述第二导电类型的杂质是金属原子，并且所述第一导电类型的杂质在包括在所述下界面层中的金属原子之中的百分比和所述第二导电类型的杂质在包括在所述上界面层中的金属原子之中的百分比中的每一者小于5％。
13.根据权利要求11所述的半导体存储器件，其中，所述下界面层的厚度大于或等于所述上界面层的厚度。
14.根据权利要求11所述的半导体存储器件，其中，所述下界面层的厚度小于所述上界面层的厚度。
15.根据权利要求11所述的半导体存储器件，其中，所述下界面层和所述上界面层中的每一者的厚度为或更小，并且所述插入层的厚度为/>或更小。
16.根据权利要求11所述的半导体存储器件，其中，所述电容器电介质层包含具有反铁电特性的材料、具有铁电特性的材料或反铁电特性与铁电特性相结合的材料。
17.根据权利要求11所述的半导体存储器件，其中，所述上电介质层的介电常数大于所述下电介质层的介电常数，并且所述上电介质层的厚度大于所述下电介质层的厚度。
18.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底具有存储单元区域中的有源区；
掩埋接触，所述掩埋接触与所述有源区连接；
定位焊盘，所述定位焊盘位于所述掩埋接触上；以及
电容器结构，所述电容器结构位于所述衬底的所述存储单元区域中，并且包括与所述定位焊盘电连接的下电极、上电极以及所述下电极与所述上电极之间的电容器电介质层，
其中，所述电容器电介质层包括下界面层、下电介质层、插入层、上电介质层和上界面层，所述下界面层是掺杂有n型杂质的金属氧化物，所述上界面层是掺杂有p型杂质的金属氧化物，所述n型杂质是金属原子，所述p型杂质是金属原子，所述下界面层、所述下电介质层、所述插入层、所述上电介质层和所述上界面层依次堆叠在所述下电极上，所述下界面层的厚度大于所述上界面层的厚度，并且所述插入层的厚度小于所述上界面层的厚度。
19.根据权利要求18所述的半导体存储器件，其中，所述插入层的带隙大于所述下电介质层的带隙和所述上电介质层的带隙中的每一者，并且所述上电介质层的厚度大于所述下电介质层的厚度。
20.根据权利要求18所述的半导体存储器件，其中，所述电容器电介质层的厚度为至/>所述下界面层的厚度为/>或更小，所述上界面层的厚度为/>或更小，所述插入层的厚度为/>或更小。
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