JP2021048160A - 半導体記憶装置 - Google Patents

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Abstract

【課題】電気的特性の向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、第１配線と、第２配線と、絶縁膜と、抵抗変化膜と、絶縁部とを持つ。前記第１配線は、第１方向に延びている。前記第２配線は、前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられている。前記絶縁膜は、前記第３方向で前記第１配線と前記第２配線との間に設けられている。前記抵抗変化膜は、前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で前記絶縁膜と隣り合う。前記絶縁部は、前記第３方向で前記第１配線と前記第２配線との間に設けられた部分を含み、前記抵抗変化膜とは反対側から前記第１絶縁膜と隣り合う。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
ストレージクラスメモリ（Ｓｔｏｒａｇｅ Ｃｌａｓｓ Ｍｅｍｏｒｉｅｓ：ＳＣＭ）の一例として、相変化メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ ｍｅｍｏｒｙ：ＰＣＭ）を用いたクロスポイント構造を有する半導体記憶装置が知られている。
特開２０１１−４０５７９号公報
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、第１配線と、第２配線と、絶縁膜と、抵抗変化膜と、絶縁部とを持つ。前記第１配線は、第１方向に延びている。前記第２配線は、前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられている。前記絶縁膜は、前記第３方向で前記第１配線と前記第２配線との間に設けられている。前記抵抗変化膜は、前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で前記絶縁膜と隣り合う。前記絶縁部は、前記第３方向で前記第１配線と前記第２配線との間に設けられた部分を含み、前記抵抗変化膜とは反対側から前記絶縁膜と隣り合う。
第１実施形態の半導体記憶装置の概略斜視図。 第１実施形態の１つのメモリセルの斜視図。 第１実施形態の複数のメモリセルの断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第１実施形態の複数のメモリセルの製造工程の一例を示す断面図。 第２実施形態の複数のメモリセルの断面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、互いに同一又は類似の機能を有する構成に、同一の符号を付す。互いに同一又は類似の機能を有する構成については、繰り返し説明しない場合がある。また本明細書に記載される「平行」、「直交」、「同一」、及び「同等」は、「略平行」、「略直交」、「略同一」、及び「略同等」である場合をそれぞれ含む。
本明細書に記載される「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合を含む。すなわち、「接続」とは、２つの部材が直接に接する場合に限定されず、２つの部材の間に別の部材が介在する場合を含む。本明細書に記載される「接する」とは、直接に接することを意味する。本明細書に記載される「重なる」、「面する」、及び「隣り合う」とは、２つの部材が互いに直接に向かい合う、又は接することに限定されず、２つの部材の間に、これら２つの部材とは異なる部材が存在する場合を含む。
（第１実施形態）
始めに、第１実施形態の半導体記憶装置１の構成について説明する。図１は、半導体記憶装置１の概略斜視図である。以下の説明では、Ｘ方向（第２方向）は、シリコン基板１１の表面１１ａと平行な方向であって、ワード線ＷＬが延びた方向である。Ｙ方向（第１方向）は、シリコン基板１１の表面１１ａと平行な方向であって、Ｘ方向に交差する方向であって、ビット線ＢＬが延びた方向である。例えば、Ｙ方向は、Ｘ方向に略直交する。Ｚ方向（第３方向）は、シリコン基板１１の厚さ方向であって、Ｘ方向及びＹ方向に交差する方向である。例えば、Ｚ方向は、Ｘ方向及びＹ方向に略直交する。
半導体記憶装置１は、ＰＣＭを用いた所謂クロスポイント型の半導体記憶装置である。半導体記憶装置１は、例えば、シリコン基板１１と、層間絶縁層１２と、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を備える。
シリコン基板１１の表面１１ａには、半導体記憶装置１の駆動回路（不図示）が形成されている。層間絶縁層１２は、シリコン基板１１の表面１１ａ上に形成され、且つ駆動回路を覆っている。層間絶縁層１２は、例えばシリコン酸化物（ＳｉＯ２）等により形成されている。
複数のワード線ＷＬの各々は、Ｘ方向に沿う帯状に形成され、Ｘ方向に延びている。複数のワード線ＷＬは、Ｙ方向及びＺ方向に間隔をあけて配列されている。詳しく述べると、Ｙ方向に並んだ複数のワード線ＷＬは、Ｚ方向で同一の位置にあり、１つのワード線層２５を構成する。複数のワード線層２５は、Ｚ方向に間隔をあけて配列されている。ワード線ＷＬは、例えばタングステン（Ｗ）等により形成されている。１つのワード線ＷＬは、「第２配線」の一例である。第２配線であるワード線とＹ方向で隣り合うワード線ＷＬは、「第３配線」の一例である。第２配線であるワード線とＹ方向で第３配線とは反対側からワード線ＷＬと隣り合うワード線ＷＬは、「第４配線」の一例である。
複数のビット線ＢＬは、Ｙ方向に沿う帯状に形成され、Ｙ方向に延びている。複数のビット線ＢＬは、Ｘ方向及びＺ方向に間隔をあけて配列されている。Ｘ方向に並んだ複数のビット線ＢＬは、Ｚ方向の同一の位置にあり、１つのビット線層２７を構成する。ビット線層２７は、Ｚ方向で隣り合う２つのワード線層２５の間に設けられ、それら２つの複数のワード線層２５に対してＺ方向に間隔をあけている。複数のワード線層２５と、複数のビット線層２７とは、Ｚ方向で１層ずつ交互に配置されている。ビット線ＢＬは、例えばタングステン（Ｗ）等により形成されている。ビット線ＢＬは、「第１配線」の一例である。
各ワード線ＷＬのＹ方向の大きさ及び各ビット線ＢＬのＸ方向の大きさは、半導体記憶装置１の最小加工寸法（ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ）Ｆと略同等である。各ワード線層２５で隣り合う複数のワード線ＷＬの間、各ビット線層２７で隣り合う複数のビット線ＢＬの間には、層間絶縁層（図１では不図示）が介在する。
Ｚ方向から見た場合、ワード線ＷＬ及びビット線ＢＬは、互いに交差して配置されている。Ｚ方向から見た場合、ワード線ＷＬ及びビット線ＢＬは、例えば互いに直交する。Ｚ方向から見た場合、ワード線ＷＬとビット線ＢＬとが重なる重なり部分ＣＰには、メモリセルＭＣが設けられている。メモリセルＭＣは、Ｚ方向で重なり部分ＣＰのワード線ＷＬとビット線ＢＬとの間に介在する。すなわち、複数のメモリセルＭＣは、複数の重なり部分ＣＰに設けられることによって、Ｘ方向、Ｙ方向及びＺ方向で互いに間隔をあけて３次元マトリクス状に配列されている。
図２は、１つのメモリセルＭＣを示す斜視図である。図２に示すように、メモリセルＭＣは、Ｚ方向を長手方向とする略角柱状のピラー３１により構成される。ピラー３１の一方の端面３１ａは、重なり部分ＣＰの全体でワード線ＷＬに接している。ピラー３１の他方の端面３１ｂは、重なり部分ＣＰの全体でビット線ＢＬに接している。なお、Ｘ方向及びＹ方向で隣り合うメモリセルＭＣの間には、層間絶縁部３８が設けられている。
メモリセルＭＣは、例えば、絶縁膜４１と、抵抗変化膜５１と、セレクタ膜６１と、絶縁部７１とを有する。
絶縁膜４１は、Ｚ方向でワード線ＷＬとビット線ＢＬとの間に設けられている。絶縁膜４１は、Ｚ方向でセレクタ膜６１とビット線ＢＬとの間に介在する。すなわち、絶縁膜４１のＺ方向の一方の端面４１ａは、セレクタ膜６１に接している。絶縁膜４１のＺ方向の他方の端面４１ｂは、ビット線ＢＬに接している。絶縁膜４１は、メモリセルＭＣのハードマスク層として機能する。絶縁膜４１は、例えば窒化シリコン（ＳｉＮ）等により形成されている。
抵抗変化膜５１は、Ｚ方向でワード線ＷＬとビット線ＢＬとの間に設けられ、Ｚ方向でセレクタ膜６１とビット線ＢＬとの間に介在する。すなわち、抵抗変化膜５１のＺ方向の一方の端面５１ａは、セレクタ膜６１に接している。抵抗変化膜５１のＺ方向の他方の端面５１ｂは、ビット線ＢＬに接している。抵抗変化膜５１は、Ｙ方向で絶縁膜４１と隣り合う。抵抗変化膜５１は、Ｙ方向で第１側と第２側のうち第１側のみから絶縁膜４１と隣り合い、Ｙ方向で絶縁膜４１の第１側のみ且つ絶縁部７１の第１側のみの領域に設けられている。抵抗変化膜５１のＹ方向の寸法は、セレクタ膜６１のＹ方向の寸法より小さく、例えば（Ｆ／４）である。
抵抗変化膜５１は、ＰＣＭにより形成されている。抵抗変化膜５１は、例えばＧＳＴと呼ばれるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）のカルコゲナイド合金により形成されている。ＧｅとＳｂとＴｅの組成比は、例えば２：２：５である。抵抗変化膜５１は、溶融温度よりも低く、且つ結晶化温度よりも高い温度の過熱と、緩やかな冷却により結晶状態となり、低抵抗状態になる。抵抗変化膜５１は、溶融温度以上の加熱と急速な冷却によりアモルファス状態となり、高抵抗状態になる。
即ち、抵抗変化膜５１に印加される電流が高まって電圧が所定値に達すると、抵抗変化膜５１の内部のキャリアが増倍し、抵抗変化膜５１の抵抗が急激に低下する。抵抗変化膜５１に所定値以上の電圧が印加されれば、大電流が流れ、ジュール熱が発生し、抵抗変化膜５１の温度が上昇する。印加する電圧が制御され、抵抗変化膜５１の温度が結晶化温度領域に保持されれば、抵抗変化膜５１が多結晶状態に遷移し、抵抗変化膜５１の抵抗が下がる。抵抗変化膜５１が多結晶状態になれば、印加される電圧が零になっても多結晶状態は保持され、抵抗変化膜５１の抵抗は低いままである。低抵抗状態の抵抗変化膜５１に高い電圧が印加されて大電流が流れ、抵抗変化膜５１の温度がカルコゲナイド合金等の融点を超えると、抵抗変化膜５１のカルコゲナイド合金が溶融する。印加される電圧が急激に下がると、抵抗変化膜５１は急激に冷やされるが、抵抗変化膜５１の抵抗は高いままである。このような抵抗変化膜５１の動作原理において、抵抗変化膜５１の抵抗が所定値より低い状態は「セット状態」と呼ばれ、抵抗変化膜５１の抵抗が所定値以上に高い状態は「リセット状態」と呼ばれている。抵抗変化膜５１の抵抗を下げる書き換え動作は「セット動作」と呼ばれ、抵抗変化膜５１の抵抗を上げる書き換え動作は「リセット動作」と呼ばれている。
抵抗変化膜５１は、上述の低抵抗状態又は高抵抗状態を維持する層である。複数の抵抗変化膜５１は、それぞれ相変化し、複数のメモリセルＭＣを選択的に動作させる。抵抗変化膜５１は、電圧が印加又は電流が供給されることにより、少なくとも互いに異なる２つの抵抗値を、室温にて双安定状態として取り得る。これらの２つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現できる。抵抗変化膜５１に２値のメモリ動作をさせる場合、例えば、抵抗変化膜５１のセット状態を１に対応させ、リセット状態を０に対応させる。
セレクタ膜６１は、Ｚ方向でワード線ＷＬとビット線ＢＬとの間に設けられ、Ｚ方向でワード線ＷＬと絶縁膜４１及び抵抗変化膜５１との間に介在する。すなわち、セレクタ膜６１のＺ方向の一方の端面６１ａは、ワード線ＷＬに接している。セレクタ膜６１のＺ方向の他方の端面６１ｂのうち第１側の所定の端面６１ｐは、抵抗変化膜５１に接している。セレクタ膜６１の端面６１ｂのうち第２側の所定の端面６１ｑは、絶縁膜４１に接している。セレクタ膜６１は、Ｙ方向で第１側から絶縁部７１と隣り合い、Ｙ方向で絶縁部７１の第１側の領域のみに設けられている。セレクタ膜６１のＹ方向の寸法は、Ｆより小さく、例えば（２Ｆ／３）である。
セレクタ膜６１は、メモリセルＭＣの選択素子として機能する膜である。セレクタ膜６１は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は“低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含む。このスイッチ素子は、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は、上記元素の他にも、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。
絶縁部７１は、ピラー３１の層間絶縁層であり、層間絶縁部３８の一部である。絶縁部７１は、Ｚ方向でワード線ＷＬとビット線ＢＬとの間に設けられた部分を含み、Ｚ方向で１つのワード線ＷＬと１つのビット線ＢＬとの間に設けられた部分と略同一である。絶縁部７１は、第２側から絶縁膜４１と隣り合う。第２側は、「抵抗変化膜とは反対側」の一例である。絶縁部７１のＺ方向の一方の端面７１ａは、ワード線ＷＬに接している。絶縁部７１のＺ方向の他方の端面７１ｂは、ビット線ＢＬに接している。絶縁部７１は、例えば酸化シリコン（ＳｉＯ２）等により形成されている。絶縁部７１の材料は、層間絶縁部３８の材料と同一である。
上述の各構成の相対配置によって、ピラー３１の端面３１ａは、Ｙ方向でセレクタ膜６１の端面６１ａ及び絶縁部７１の端面７１ａにより構成される。ピラー３１の端面３１ｂは、Ｙ方向で絶縁膜４１の端面４１ｂ、抵抗変化膜５１の端面５１ｂ及び絶縁部７１の端面７１ｂにより構成される。ピラー３１の端面３１ａ、３１ｂは、Ｘ方向及びＹ方向で重なり部分ＣＰと略一致する。
図３は、半導体記憶装置１においてＹ方向で複数並んだメモリセルＭＣを示す断面図である。図３に示すように、１つのメモリセルＭＣを第１メモリセルＭＣＡとする。第１側から第１メモリセルＭＣＡと第２絶縁部３８Ｂを挟んで隣り合うメモリセルＭＣを第２メモリセルＭＣＢとする。第１側と反対側である第２側から第１メモリセルＭＣＡと第１絶縁部３８Ａを挟んで隣り合うメモリセルＭＣを第３メモリセルＭＣＣとする。以下、第１メモリセルＭＣＡの構成部品には、その構成部品の符号の末尾にＡを付ける。第２メモリセルＭＣＢの構成部品には、その構成部品の符号の末尾にＢを付ける。第３メモリセルＭＣＣの構成部品には、その構成部品の符号の末尾にＣを付ける。
半導体記憶装置１は、例えば、ビット線ＢＬと、ワード線ＷＬＡと、第１絶縁膜４１Ａと、第１抵抗変化膜５１Ａと、第１絶縁部３８Ａとを備える。図３に示すように、ビット線ＢＬは、第１メモリセルＭＣＡ、第２メモリセルＭＣＢ、第３メモリセルＭＣＣに共通し、Ｙ方向に延びている。ワード線ＷＬＡは、Ｘ方向に延び、Ｚ方向でビット線ＢＬとは異なる位置に設けられている。ワード線ＷＬＡは、「第２配線」の一例である。
第１メモリセルＭＣＡは、例えば、第１絶縁膜４１Ａと、第１抵抗変化膜５１Ａと、セレクタ膜６１Ａと、第１絶縁部３８Ａとを有する。
第１絶縁膜４１Ａは、Ｚ方向でビット線ＢＬとワード線ＷＬＡとの間に設けられている。第１抵抗変化膜５１Ａは、Ｚ方向でビット線ＢＬとワード線ＷＬＡとの間に設けられ、Ｙ方向で第１絶縁膜４１Ａと隣り合う。第１抵抗変化膜５１Ａの少なくとも一部は、Ｚ方向から見たとき、重なり部分ＣＰＡと互いに重なる。第１絶縁部３８Ａは、絶縁部７１Ａを含み、第２側から第１絶縁膜４１Ａと隣り合う。絶縁部７１Ａは、「第３方向で第１配線と第２配線との間に設けられた部分」の一例である。第２側は、「第１抵抗変化膜とは反対側」の一例である。
第１抵抗変化膜５１Ａは、Ｙ方向におけるワード線ＷＬＡの中央に対して、Ｙ方向でずれた位置に配置されている。Ｙ方向におけるワード線ＷＬＡの中央とは、ワード線ＷＬＡのＹ方向の第１側の端とＹ方向の第１側とは反対側の第２側の端とから等距離にある中央である。この配置において、第１抵抗変化膜５１Ａは、例えばＹ方向におけるワード線ＷＬＡの中央と、Ｙ方向におけるワード線ＷＬＡの縁との間に配置されている。第１抵抗変化膜５１Ａは、Ｙ方向で第１絶縁膜４１Ａと接している。Ｙ方向におけるワード線ＷＬＡの縁とは、ワード線ＷＬＡのＹ方向の第１側の端であり、ワード線ＷＬＡにおいてＹ方向で絶縁部７１Ａから最も離れた端である。
第１絶縁部３８Ａは、第２側から第１絶縁膜４１Ａと接している。第２側は、「第１抵抗変化膜とは反対側」の一例である。
Ｙ方向における第１抵抗変化膜５１Ａの最大厚さは、Ｙ方向における第１絶縁膜４１Ａの最大厚さよりも小さい。Ｙ方向における第１抵抗変化膜５１Ａの最大厚さは、Ｙ方向に62A,63Bおけるワード線ＷＬＡの最大幅の半分以下である。
Ｚ方向における第１抵抗変化膜５１Ａの長さは、Ｙ方向及びＸ方向における第１抵抗変化膜５１Ａの最大厚さよりも大きい。Ｚ方向における第１絶縁膜４１Ａの長さは、Ｙ方向及びＸ方向における第１絶縁膜４１Ａの最大厚さよりも大きい。
セレクタ膜６１Ａは、第１部分６２Ａと、第２部分６３Ａとを含む。第１部分６２Ａは、Ｚ方向でビット線ＢＬ及びワード線ＷＬのうち一方と第１抵抗変化膜５１Ａとの間に設けられている。第２部分６３Ａは、Ｚ方向でビット線ＢＬ及びワード線ＷＬのうち一方と第１絶縁膜４１Ａとの間に設けられている。絶縁部７１Ａは、Ｙ方向でセレクタ膜６１Ａと隣り合う。絶縁部７１Ａは、「第１絶縁部の一部」の一例である。
Ｙ方向における第１抵抗変化膜５１Ａの最大厚さは、Ｚ方向におけるセレクタ膜６１Ａの最大厚さよりも小さい。Ｙ方向における第１抵抗変化膜５１Ａの最大厚さは、Ｚ方向におけるセレクタ膜６１Ａの最大厚さよりも小さい。
半導体記憶装置１は、例えば、ワード線ＷＬＢと、第２絶縁膜４１Ｂと、第２抵抗変化膜５１Ｂと、第２絶縁部３８Ｚとをさらに備える。ワード線ＷＬＢは、Ｙ方向で第１側からワード線ＷＬＡと隣り合い、Ｘ方向に延びている。ワード線ＷＬＢは、「第３配線」の一例である。第２絶縁膜４１Ｂは、Ｚ方向でビット線ＢＬとワード線ＷＬＢとの間に設けられている。第２抵抗変化膜５１Ｂは、Ｚ方向でビット線ＢＬとワード線ＷＬＢとの間に設けられ、Ｙ方向で第２側から第２絶縁膜４１Ｂと隣り合う。第２絶縁部３８Ｚは、Ｙ方向で第１側から第２絶縁膜４１Ｂと隣り合う。第１側は、「第２抵抗変化膜とは反対側」の一例である。
第１抵抗変化膜５１Ａは、Ｙ方向におけるワード線ＷＬＡの中央部に対して、Ｙ方向の第１側にずれた位置に配置されている。第２抵抗変化膜５１Ｂは、Ｙ方向におけるワード線ＷＬＢの中央部に対して、Ｙ方向の第１側とは反対の第２側にずれた位置に配置されている。
半導体記憶装置１は、例えば、ワード線ＷＬＣと、第３絶縁膜４１Ｃと、第３抵抗変化膜５１Ｃとをさらに備える。ワード線ＷＬＣは、Ｙ方向で第２側からワード線ＷＬＡと隣り合い、Ｘ方向に延びている。ワード線ＷＬＣは、「第４配線」の一例である。第２側は、「第３配線とは反対側」の一例である。第３絶縁膜４１Ｃは、Ｚ方向でビット線ＢＬとワード線ＷＬＣとの間に設けられている。第３抵抗変化膜５１Ｃは、Ｚ方向でビット線ＢＬとワード線ＷＬＣとの間に設けられ、Ｙ方向で第２側から第３絶縁膜４１Ｃと隣り合う。
第１絶縁部３８Ａは、Ｚ方向でビット線ＢＬとワード線ＷＬＣとの間に設けられた絶縁部７１Ｃを含む。絶縁部７１Ｃは、「第３方向で第１配線と第４配線との間に設けられた部分」の一例である。第１絶縁部３８Ａは、Ｙ方向でワード線ＷＬＡとワード線ＷＬＣとの間に設けられた絶縁部７２Ａを含む。第２絶縁部３８Ｂは、Ｙ方向でワード線ＷＬＡとワード線ＷＬＢとの間に設けられた絶縁部７２Ｂを含む。
次いで、半導体記憶装置１のメモリセルＭＣの製造方法について簡単に説明する。図４は、メモリセルＭＣの製造工程の一例を示し、ワード線ＷＬ及びピラー３１を形成するための積層体の断面図である。図４から図１５までの各図の上段は、Ｘ方向に沿って見たときの各製造工程における構成部品の断面図である。図４から図１５までの各図の下段は、Ｙ方向に沿って見たときの各製造工程における構成部品の断面図である。
図４に示すように、Ｘ方向及びＹ方向に延びる第１導体２１にセレクタ形成膜６５、絶縁膜４５、絶縁膜８５をＺ方向で積層する。第１導体２１は、例えばタングステン（Ｗ）である。絶縁膜４５、７５は、例えばＳｉＯ２により形成される。
図５は、メモリセルＭＣの製造工程の一例を示し、溝形成工程を示す断面図である。例えばパターニングにより、図５に示すように、Ｙ方向で所定の間隔をあけて、溝Ｇ１を複数形成する。複数の溝Ｇ１は、Ｘ方向に延び、Ｚ方向に絶縁膜４５及び絶縁膜８５を貫通する。絶縁膜４５及び絶縁膜８５は、Ｙ方向で間隔をあけて複数に分断される。
図６は、メモリセルＭＣの製造工程の一例を示し、スリミング工程を示す断面図である。例えば薬液を用いて、図６に示すように、Ｙ方向で複数の溝Ｇ１の間の絶縁膜４５及び絶縁膜８５をスリム化させる。溝Ｇ１は、Ｙ方向で溝Ｇ２に拡がる。このとき、絶縁膜４５のＹ方向の大きさを、半導体記憶装置１の各メモリセルＭＣにおける絶縁膜４５のＹ方向の大きさの設計値と略同等にする。すなわち、絶縁膜４５がスリム化されることで、各メモリセルＭＣの絶縁膜４１が形成される。
図７は、メモリセルＭＣの製造工程の一例を示し、ＰＣＭ形成工程を示す断面図である。例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、図７に示すように、Ｚ方向から見て露出しているセレクタ形成膜６５、絶縁膜４１及び絶縁膜８５に、所定の厚みで抵抗変化膜形成膜５５を形成する。このとき、抵抗変化膜形成膜５５の所定の厚みは、半導体記憶装置１の各メモリセルＭＣにおける抵抗変化膜５１のＹ方向の大きさの設計値と略同等にする。
図８は、メモリセルＭＣの製造工程の一例を示し、ワード線形成工程及びピラー形成工程を示す断面図である。例えばドライエッチングを用いて、図７に示したＹ方向で絶縁膜４１及び絶縁膜８５の各側壁に接する抵抗変化膜形成膜５５のみを残し、図８に示すように、その他の抵抗変化膜形成膜５５、Ｚ方向から見て露出していたセレクタ形成膜６５、及び露出していたセレクタ形成膜６５とＺ方向で重なる第１導体２１を除去する。第１導体２１が分断されることで、第１導体２１の残った部分がワード線ＷＬとなる。すなわち、ワード線ＷＬがＹ方向に間隔をあけて複数形成される。ワード線ＷＬの形成と同時に、ピラー９１がＹ方向で隙間８２をあけて複数形成される。ピラー９１は、セレクタ形成膜６５と、絶縁膜４１及び絶縁膜８５と、抵抗変化膜形成膜５５と、を備え、ワード線ＷＬに接している。
ピラー９１のセレクタ形成膜６５は、Ｙ方向でワード線ＷＬと同じ大きさを有する。ピラー９１の絶縁膜４１及び絶縁膜８５は、Ｙ方向でセレクタ形成膜６５の中央部に積層されている。抵抗変化膜形成膜５５は、Ｙ方向で絶縁膜４１及び絶縁膜８５の両側に位置するようにセレクタ形成膜６５に積層されている。セレクタ形成膜６５と、絶縁膜４１又は絶縁膜８５及びＹ方向で両側の抵抗変化膜５１とは、Ｙ方向で互いに略同じ大きさを有する。
図９は、メモリセルＭＣの製造工程の一例を示し、レジスト形成工程を示す断面図である。例えばＰＥＰ（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）法により、図９に示すように、Ｙ方向で１つおきの隙間８２をレジスト８４で埋め、レジスト８４を隙間８２の両側のピラー９１におけるＹ方向の略中央部まで延出させる。このとき、レジスト８４のＺ方向の大きさは、ピラー９１のＺ方向の大きさより大きい。
図１０は、メモリセルＭＣの製造工程の一例を示し、抵抗変化膜除去工程を示す断面図である。例えば薬液を用いて、図９に示すようにレジスト８４に覆われずに露出していた抵抗変化膜形成膜５５と、露出していた抵抗変化膜形成膜５５とＺ方向で重なるセレクタ形成膜６５を除去する。このような抵抗変化膜部分除去工程により、図１０に示すように、各ピラー９１に２つ配置されていた抵抗変化膜形成膜５５のうちの１つが除去され、ピラー９２が形成される。露出していた抵抗変化膜形成膜５５とＺ方向で重なるセレクタ形成膜６５が除去されることで、残った部分がセレクタ膜６１となる。ワード線ＷＬにおけるＹ方向で一方の端部の表面２１ｓが露出する。
図１１は、メモリセルＭＣの製造工程の一例を示し、レジスト除去工程を示す断面図である。例えば薬液を用いて、図１１に示すように、レジスト８４を除去する。Ｙ方向で１つおきの隙間８２では、隣り合うピラー９２の抵抗変化膜５１どうしが互いに向き合う。
図１２は、メモリセルＭＣの製造工程の一例を示し、層間絶縁部形成工程を示す断面図である。例えばＡＬＤ法又はＣＶＤ法によって、図１２に示すように、ピラー９２の全体を埋めるように絶縁膜８３を積層する。絶縁膜８３は、層間絶縁部３８及び絶縁部７１と同一の材料により形成され、例えばＳｉＯ２により形成される。このとき、絶縁膜８３のＺ方向の大きさは、ピラー９２のＺ方向の大きさより大きい。
図１３は、メモリセルＭＣの製造工程の一例を示し、層間絶縁部一部除去工程を示す断面図である。例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、図１３に示すように、絶縁部７１が露出し始めるまで、絶縁膜８３、絶縁膜８５及び抵抗変化膜形成膜５５をＺ方向の奥側から手前側に向かって研磨しつつ、除去する。抵抗変化膜形成膜５５が研磨及び部分的に除去されることで、残った部分が抵抗変化膜５１となる。このような層間絶縁層部分除去工程により、複数のピラー３１がＹ方向でワード線ＷＬと重なる位置に間隔をあけて形成され、絶縁部７１を含む層間絶縁部３８がＹ方向で隣り合うワード線ＷＬ及びピラー３１の間に介在する。図１３に示すように、Ｙ方向で隣り合う複数のピラー３１のＹ方向の抵抗変化膜５１、絶縁膜４１、セレクタ膜６１の配置は、互いに反転する。Ｚ方向でワード線ＷＬとは反対側の層間絶縁部３８、絶縁膜４１、抵抗変化膜５１及び絶縁部７１の端面は、互いに同一面上に揃っており、互いに平滑である。
図１４は、メモリセルＭＣの製造工程の一例を示し、ビット線ＢＬを形成するための第２導体形成工程を示す断面図である。例えばＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はＣＶＤ法によって、図１４に示すように、Ｚ方向から見て露出する層間絶縁部３８、絶縁膜４１、抵抗変化膜５１及び絶縁部７１の端面に、第２導体２２を積層する。第２導体２２は、例えばタングステン（Ｗ）である。
図１５は、メモリセルＭＣの製造工程の一例を示し、ビット線形成工程を示す断面図である。例えばパターニングにより、図１５に示すように、Ｘ方向で所定の間隔をあけて、Ｚ方向に絶縁膜４１及びセレクタ膜６１を貫通する溝Ｇ３を複数形成する。このようなビット線形成工程により、ビット線ＢＬがＸ方向で所定の間隔をあけて複数形成される。
上述の工程を行うことにより、図２及び図３に示すメモリセルＭＣを製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、半導体記憶装置１が形成される。但し、半導体記憶装置１の製造方法は、上述の方法に限定されない。
次いで、以上で説明した第１実施形態の半導体記憶装置１の作用効果を説明する。半導体記憶装置１によれば、Ｚ方向から見たとき、抵抗変化膜５１は、重なり部分ＣＰ内の絶縁膜４１のＹ方向で片側、すなわち第１側の領域、及び絶縁部７１のＹ方向で片側に配置される。半導体記憶装置１によれば、Ｚ方向から見て、抵抗変化膜５１が重なり部分ＣＰの一部のみに配置されるため、従来の半導体記憶装置のように、絶縁膜４１又は絶縁部７１のＹ方向で両側に抵抗変化膜が配置される場合や、重なり部分ＣＰの略全体に抵抗変化膜が配置される場合に比べて、抵抗変化膜５１の断面積を縮小できる。抵抗変化膜５１のＺ方向から見た断面積が縮小することによって、抵抗変化膜５１すなわちＰＣＭに流れる単位面積当たりの電流密度を増加させることができる。そのため、半導体記憶装置１で抵抗変化膜５１を低抵抗状態から高抵抗状態へと変化させるためのリセット電流を低減できる。リセット電流は、リセット動作時に抵抗変化膜５１の抵抗を上げるための電流値を意味する。
半導体記憶装置１によれば、メモリセルＭＣのＰＣＭを側壁プロセスのサイドウォールのように形成し、ＰＣＭをピラー３１のＹ方向の片側だけに形成することで、抵抗変化膜５１の断面積をＨＰ×ＨＰ以下に縮小でき、リセット電流を低減できる。
（第２実施形態）
次に、第２実施形態の半導体記憶装置の構成について説明する。図示していないが、第２実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１と同様に、ＰＣＭを用いた所謂クロスポイント型の半導体記憶装置である。第２実施形態の半導体記憶装置は、例えば、シリコン基板１１と、層間絶縁層１２と、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を備える。以下、第２実施形態の半導体記憶装置の構成部品について、半導体記憶装置１の構成部品と異なる内容のみ説明し、半導体記憶装置１の構成部品と共通する内容の詳しい説明は省略する。
図１６は、第２実施形態の半導体記憶装置においてＹ方向で複数並んだメモリセルＭＣを示す断面図である。図１６に示すように、第１メモリセルＭＣＡは、例えば、第１絶縁膜４１Ａと、第１抵抗変化膜５１Ａと、セレクタ膜６１Ａと、第１絶縁部３８Ａとを有する。第２メモリセルＭＣＢは、例えば、第２絶縁膜４１Ｂと、第２抵抗変化膜５１Ｂと、セレクタ膜６１Ｂと、第２絶縁部３８Ｂとを有する。第３メモリセルＭＣＣは、例えば、第３絶縁膜４１Ｃと、第３抵抗変化膜５１Ｃと、セレクタ膜６１Ｃと、第３絶縁部３８Ｃとを有する。
第２実施形態の半導体記憶装置において、第１抵抗変化膜５１Ａは、Ｙ方向におけるワード線ＷＬＡの中央部に対して、Ｙ方向の第１側にずれた位置に配置されている。第２抵抗変化膜５１Ｂは、Ｙ方向におけるワード線ＷＬＢの中央部に対して、Ｙ方向の第１側にずれた位置に配置されている。すなわち、第１抵抗変化膜５１Ａ及び第２抵抗変化膜５１Ｂはそれぞれ、Ｙ方向におけるワード線ＷＬＡの中央部及びワード線ＷＬＢの中央部のそれぞれに対して、互いに同じく第１側にずれた位置に配置されている。
第２絶縁部３８Ｂは、Ｚ方向でビット線ＢＬとワード線ＷＬＢとの間に設けられた絶縁部７１Ｂを含む。第２絶縁部３８Ｂは、第１絶縁膜４１Ａとは反対側から第１抵抗変化膜５１Ａに接している。すなわち、第２絶縁部３８Ｂは、Ｙ方向で第１側から第１抵抗変化膜５１Ａと隣り合う。絶縁部７１Ｂは、Ｙ方向でセレクタ膜６１Ｂと隣り合う。絶縁部７１Ｂは、「第２絶縁部の一部」の一例である。第２絶縁部３８Ｂは、Ｙ方向で第１絶縁膜４１Ａと第２絶縁膜４１Ｂとの間に設けられている。第２絶縁部３８Ｂは、「第１方向で第１絶縁膜と第２絶縁膜との間に設けられた絶縁部」の一例である。
次いで、第２実施形態の半導体記憶装置のメモリセルＭＣの製造方法について、簡単に説明する。第２実施形態の半導体記憶装置のメモリセルＭＣは、レジスト形成工程を除き、半導体記憶装置１の製造方法と同様の工程を行うことで製造できる。半導体記憶装置１の製造にあたり、図９を参照して説明したレジスト形成工程では、Ｙ方向で１つおきの隙間８２をレジスト８４で埋め、そのレジスト８４を隙間８２の両側のピラー９１におけるＹ方向の略中央部まで延出させた。そのため、抵抗変化膜除去工程及びレジスト除去工程により、Ｙ方向で１つおきの隙間８２で隣り合うピラー９２の抵抗変化膜５１が互いに向き合う相対位置に形成される。このような製造方法では、レジスト８４を形成する数を減らし、レジスト形成工程を簡易に行うことができる。
第２実施形態の半導体記憶装置のメモリセルＭＣを製造する際には、レジスト形成工程において、例えば、全ての隙間８２のＹ方向の中央より互いに同じ側のみをレジスト８４で埋め、そのレジスト８４をＹ方向で互いに同じ側のピラー９１におけるＹ方向の略中央部まで延出させる。その後、抵抗変化膜一部除去工程、レジスト除去工程及び層間絶縁層除去工程を行うことによって、図１６に示すように、複数のピラー３１の抵抗変化膜５１と、絶縁膜４１、絶縁部７１の配置をＹ方向で互いに揃えることができる。つまり、第２メモリセルＭＣＢの第２抵抗変化膜５１Ｂ、第２絶縁膜４１Ｂ、絶縁部７１Ｂの相対配置は、第１メモリセルＭＣＡの第１抵抗変化膜５１Ａ、第１絶縁膜４１Ａ、絶縁部７１Ａの相対配置と互いに同一である。第３メモリセルＭＣＣの第３抵抗変化膜５１Ｃ、第３絶縁膜４１Ｃ、絶縁部７１Ｃの相対配置は、第１メモリセルＭＣＡの第１抵抗変化膜５１Ａ、第１絶縁膜４１Ａ、絶縁部７１Ａの相対配置と互いに同一である。
第２実施形態の半導体記憶装置によれば、第１実施形態の半導体記憶装置１と同様の構成を備えるので、リセット電流を低減できる。第２実施形態の半導体記憶装置によれば、複数のピラー３１どうしの相変化特性等を均一にすることができる。第２実施形態の半導体記憶装置によれば、Ｙ方向で抵抗変化膜５１どうしの距離を互いに略同一にすることができる。このことによって、Ｙ方向で抵抗変化膜５１どうしが互いに近い部分を発生させないので、第１実施形態と比べて、１つのメモリセルＭＣが隣接するメモリセルＭＣから受ける熱影響を抑えることができる。
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定しない。上述の実施形態は、その他の様々な形態で実施され得る。発明の要旨を逸脱しない範囲で、上述の実施形態の種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上述の各実施形態では、Ｚ方向から見て、抵抗変化膜５１は、Ｙ方向で重なり部分ＣＰの中央より第１側に配置されている。しかしながら、抵抗変化膜５１は、Ｚ方向から見て、Ｙ方向で絶縁部７１より第１側の領域全体に、且つ重なり部分ＣＰと互いに重なるように配置されてもよい。さらに、抵抗変化膜５１は、Ｚ方向から見たときにＸ方向で重なり部分ＣＰの一部のみと互いに重なるように配置されてもよい。
以下、いくつかの半導体記憶装置について付記する。
［１］第１方向に延びた第１配線と、
前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられた第２配線と、
前記第３方向で前記第１配線と前記第２配線との間に設けられた第１絶縁膜と、
前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で前記第１絶縁膜と隣り合う第１抵抗変化膜と、
前記第３方向で前記第１配線と前記第２配線との間に設けられた部分を含み、前記第１抵抗変化膜とは反対側から前記第１絶縁膜と隣り合う第１絶縁部と、
を備えた半導体記憶装置。
［２］．［１］に記載の半導体記憶装置において、
前記第１抵抗変化膜は、前記第１方向における前記第２配線の中央に対して、前記第１方向でずれた位置に配置されている。
［３］．［２］に記載の半導体記憶装置において、
前記第１抵抗変化膜は、前記第１方向における第２配線の中央と、前記第１方向における前記第２配線の縁との間に配置されている。
［４］．［１］に記載の半導体記憶装置において、
前記第１抵抗変化膜は、前記第１方向で前記第１絶縁膜と接している。
［５］．［１］に記載の半導体記憶装置において、
前記第１絶縁部は、前記第１抵抗変化膜とは反対側から前記第１絶縁膜と接している。
［６］．［１］に記載の半導体記憶装置において、
前記第１方向における前記第１抵抗変化膜の最大厚さは、前記第１方向における前記第１絶縁膜の最大厚さよりも小さい。
［７］．［１］に記載の半導体記憶装置において、
前記第１方向における前記第１抵抗変化膜の最大厚さは、前記第１方向における第２配線の最大幅の半分以下である。
［８］．［１］に記載の半導体記憶装置において、
前記第３方向における前記第１抵抗変化膜の長さは、前記第１方向及び前記第２方向における前記第１抵抗変化膜の最大厚さよりも大きい。
［９］．［１］に記載の半導体記憶装置において、
前記第３方向における前記第１絶縁膜の長さは、前記第１方向及び前記第２方向における前記第１絶縁膜の最大厚さよりも大きい。
［１０］．［１］に記載の半導体記憶装置において、
前記第３方向で前記第１配線及び前記第２配線のうち一方と前記第１抵抗変化膜との間に設けられた第１部分と、前記第３方向で前記第１配線及び前記第２配線のうち前記一方と前記第１絶縁膜との間に設けられた第２部分とを含むセレクタ膜をさらに備えた。
［１１］．［１０］に記載の半導体記憶装置において、
前記第１絶縁部の一部は、前記第１方向で前記セレクタ膜と隣り合う。
［１２］．［１０］に記載の半導体記憶装置において、
前記第１方向における前記第１抵抗変化膜の最大厚さは、前記第３方向における前記セレクタ膜の最大厚さよりも小さい。
［１３］．［１０］に記載の半導体記憶装置において、
前記第１方向における前記第１絶縁膜の最大厚さは、前記第３方向における前記セレクタ膜の最大厚さよりも小さい。
［１４］．［１］に記載の半導体記憶装置において、
前記第１方向で前記第２配線と隣り合い、前記第２方向に延びた第３配線と、
前記第３方向で前記第１配線と前記第３配線との間に設けられた第２絶縁膜と、
前記第３方向で前記第１配線と前記第３配線との間に設けられ、前記第１方向で前記第２絶縁膜と隣り合う第２抵抗変化膜と、
前記第２抵抗変化膜とは反対側から前記第２絶縁膜と隣り合う第２絶縁部と、
をさらに備えた。
［１５］．［１４］に記載の半導体記憶装置において、
前記第１抵抗変化膜は、前記第１方向における前記第２配線の中央部に対して、前記第１方向の第１側にずれた位置に配置されており、
前記第２抵抗変化膜は、前記第１方向における前記第３配線の中央部に対して、前記第１方向の前記第１側とは反対の第２側にずれた位置に配置されている。
［１６］．［１５］に記載の半導体記憶装置において、
前記第１方向で前記第３配線とは反対側から前記第２配線と隣り合い、前記第２方向に延びた第４配線と、
前記第３方向で前記第１配線と前記第４配線との間に設けられた第３絶縁膜と、
前記第３方向で前記第１配線と前記第４配線との間に設けられ、前記第１方向で前記第３絶縁膜と隣り合う第３抵抗変化膜と、
をさらに備え、
前記第１絶縁部は、前記第３方向で前記第１配線と前記第４配線との間に設けられた部分を含む。
［１７］．［１４］に記載の半導体記憶装置において、
前記第１抵抗変化膜は、前記第１方向における前記第２配線の中央部に対して、前記第１方向の第１側にずれた位置に配置されており、
前記第２抵抗変化膜は、前記第１方向における前記第３配線の中央部に対して、前記第１方向の前記第１側にずれた位置に配置されている。
［１８］．［１６］に記載の半導体記憶装置において、
前記第２絶縁部は、前記第３方向で前記第１配線と前記第３配線との間に設けられた部分を含む。
［１９］．［１６］に記載の半導体記憶装置において、
前記第２絶縁部は、前記第１絶縁膜とは反対側から前記第１抵抗変化膜に接している。
［２０］．［１６］に記載の半導体記憶装置において、
前記第２絶縁部の一部は、前記第１方向で前記第２配線と前記第３配線との間に設けられている。
［２１］第１方向に延びた第１配線と、
前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられた第２配線と、
前記第３方向で前記第１配線と前記第２配線との間に設けられた第１絶縁膜と、
前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で前記第１絶縁膜と隣り合う第１抵抗変化膜と、
前記第１方向で前記第２配線と隣り合い、前記第２方向に延びた第３配線と、
前記第３方向で前記第１配線と前記第３配線との間に設けられた第２絶縁膜と、
前記第３方向で前記第１配線と前記第３配線との間に設けられ、前記第１方向で前記第２絶縁膜と隣り合う第２抵抗変化膜と、
前記第３方向で前記第１配線と前記第３配線との間に設けられた部分を含み、前記第１方向で前記第１絶縁膜と前記第２絶縁膜との間に設けられた絶縁部と、
を備えた半導体記憶装置。
１…半導体記憶装置、４１…絶縁膜、４１Ａ…第１絶縁膜、４１Ｂ…第２絶縁膜、５１…抵抗変化膜、５１Ａ…第１抵抗変化膜、５１Ｂ…第２抵抗変化膜、７１…絶縁部、ＢＬ…ビット線（第１配線）、ＷＬ、ＷＬＡ…ワード線（第２配線）、ＷＬＢ…ワード線（第３配線）、Ｘ…方向（第２方向）、Ｙ…方向（第１方向）、Ｚ…方向（第３方向）

Claims (5)

  1. 第１方向に延びた第１配線と、
    前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられた第２配線と、
    前記第３方向で前記第１配線と前記第２配線との間に設けられた絶縁膜と、
    前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で前記絶縁膜と隣り合う抵抗変化膜と、
    前記第３方向で前記第１配線と前記第２配線との間に設けられた部分を含み、前記抵抗変化膜とは反対側から前記絶縁膜と隣り合う絶縁部と、
    を備えた半導体記憶装置。
  2. 前記抵抗変化膜は、前記第１方向における前記第２配線の中央部に対して、前記第１方向でずれた位置に配置されている、
    請求項１に記載の半導体記憶装置。
  3. 前記絶縁部は、前記抵抗変化膜とは反対側から前記絶縁膜に接している、
    請求項１に記載の半導体記憶装置。
  4. 前記第１方向における前記抵抗変化膜の最大厚さは、前記第１方向における前記絶縁膜の最大厚さよりも小さい、
    請求項１に記載の半導体記憶装置。
  5. 第１方向に延びた第１配線と、
    前記第１方向と交差する第２方向に延び、前記第１方向及び前記第２方向と交差する第３方向で前記第１配線とは異なる位置に設けられた第２配線と、
    前記第３方向で前記第１配線と前記第２配線との間に設けられた第１絶縁膜と、
    前記第３方向で前記第１配線と前記第２配線との間に設けられ、前記第１方向で前記第１絶縁膜と隣り合う第１抵抗変化膜と、
    前記第１方向で前記第２配線と隣り合い、前記第２方向に延びた第３配線と、
    前記第３方向で前記第１配線と前記第３配線との間に設けられた第２絶縁膜と、
    前記第３方向で前記第１配線と前記第３配線との間に設けられ、前記第１方向で前記第２絶縁膜と隣り合う第２抵抗変化膜と、
    前記第３方向で前記第１配線と前記第２配線との間に設けられた部分を含み、前記第１方向で前記第１絶縁膜と前記第２絶縁膜との間に設けられた絶縁部と、
    を備えた半導体記憶装置。
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