CN113437212B - 一种三维相变存储器及其制备方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 242
- 230000008859 change Effects 0.000 title claims abstract description 197
- 238000002360 preparation method Methods 0.000 title abstract description 11
- 239000000463 material Substances 0.000 claims abstract description 200
- 238000002955 isolation Methods 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 37
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 14
- 239000010410 layer Substances 0.000 description 215
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 229910052714 tellurium Inorganic materials 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 230000008569 process Effects 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 239000011241 protective layer Substances 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 235000012239 silicon dioxide Nutrition 0.000 description 12
- 239000000377 silicon dioxide Substances 0.000 description 12
- 238000005530 etching Methods 0.000 description 11
- 239000007772 electrode material Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000010949 copper Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- -1 but not limited to Substances 0.000 description 5
- 150000004770 chalcogenides Chemical class 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910018110 Se—Te Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000012864 cross contamination Methods 0.000 description 3
- 229910052745 lead Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910000618 GeSbTe Inorganic materials 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 238000010791 quenching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000002041 carbon nanotube Substances 0.000 description 1
- 229910021393 carbon nanotube Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
Landscapes
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种三维相变存储器及其制备方法，所述三维相变存储器包括：沿第一方向延伸的第一导电线，沿与第一方向相交的第二方向延伸的第二导电线组件，以及沿第三方向设置于所述第一导电线和所述第二导电线组件之间的相变存储单元组件，所述第三方向垂直于所述第一方向与所述第二方向；其中，所述相变存储单元组件包括沿第三方向叠置的选通元件和多个相变存储材料元件，所述第二导电线组件包括多个第二导电线元件，所述多个第二导电线元件一一对应设置于所述多个相变存储材料元件上方。
Description
技术领域
本发明涉及存储器技术领域，尤其涉及一种三维相变存储器及其制备方法。
背景技术
存储器（Memory）是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维（3D）存储器应运而生。
3D存储器包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。例如，相变存储器（Phase Change Memory，PCM）可以基于以电热方式对相变材料所做的加热和淬火来驱动相变材料在非晶相和晶相之间进行转换，进而利用非晶相与晶相在电阻率上的差异实现0和1的存储功能。随着应用需求的逐渐严苛，如何实现高存储密度、低功耗和高稳定性的三维存储器成为本领域的重要研究方向。
发明内容
有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种三维相变存储器。
为达到上述目的，本发明的技术方案是这样实现的：
一种三维相变存储器，其特征在于，包括：
沿第一方向延伸的第一导电线，沿与第一方向相交的第二方向延伸的第二导电线组件，以及沿第三方向设置于所述第一导电线和所述第二导电线组件之间的相变存储单元组件，所述第三方向垂直于所述第一方向与所述第二方向；其中，所述相变存储单元组件包括沿第三方向叠置的选通元件和多个相变存储材料元件，所述第二导电线组件包括多个第二导电线元件，所述多个第二导电线元件一一对应设置于所述多个相变存储材料元件上方。
上述方案中，所述相变存储单元组件还包括：隔离元件，所述隔离元件位于相邻的所述相变存储材料元件之间。
上述方案中，所述相变存储材料元件与所述隔离元件沿所述第一方向交替设置。
上述方案中，所述相变存储材料元件沿所述第一方向的厚度小于所述选通元件沿第一方向的厚度。
上述方案中，还包括：侧墙层，所述侧墙层覆盖所述相变存储单元组件沿第二方向延伸的侧壁，且所述侧墙层覆盖部分所述选通元件的上表面。
上述方案中，所述第二导电线组件还包括：间隔层，所述间隔层位于相邻的所述第二导电线元件之间。
上述方案中，所述间隔层为真空或空气间隙。
本发明实施例还公开了一种三维相变存储器的制备方法，其特征在于，包括：
形成第一导电线材料层，所述第一导电线材料层用于形成沿第一方向延伸的第一导电线；
形成位于所述第一导电线上的沿第三方向延伸的相变存储单元组件；
形成位于所述相变存储单元组件上的沿与第一方向相交的第二方向延伸的第二导电线组件，所述第三方向垂直于所述第一方向与所述第二方向；其中，所述相变存储单元组件包括沿第三方向叠置的选通元件和多个相变存储材料元件，所述第二导电线组件包括多个第二导电线元件，所述多个第二导电线元件一一对应设置于所述多个相变存储材料元件上方。
上述方案中，所述方法还包括：所述相变存储单元组件还包括：隔离元件，所述隔离元件位于相邻所述相变存储材料元件之间。
上述方案中，所述方法还包括：所述相变存储材料元件与所述隔离元件沿所述第一方向交替设置。
上述方案中，所述方法还包括：所述相变存储材料元件沿所述第一方向的厚度小于所述选通元件沿第一方向的厚度。
上述方案中，所述方法还包括：形成侧墙层，所述侧墙层覆盖所述相变存储单元组件沿第二方向延伸的侧壁，且所述侧墙层覆盖部分所述选通元件的上表面。
上述方案中，所述方法还包括：所述第二导电线组件还包括间隔层，所述间隔层位于相邻的所述第二导电线元件之间。
上述方案中，所述方法还包括：所述间隔层为真空或空气间隙。
本发明实施例所提供的三维相变存储器，包括：
沿第一方向延伸的第一导电线，沿与第一方向相交的第二方向延伸的第二导电线组件，以及沿第三方向设置于所述第一导电线和所述第二导电线组件之间的相变存储单元组件，所述第三方向垂直于所述第一方向与所述第二方向；其中，所述相变存储单元组件包括沿第三方向叠置的选通元件和多个相变存储材料元件，所述第二导电线组件包括多个第二导电线元件，所述多个第二导电线元件一一对应设置于所述多个相变存储材料元件上方。
如此，采用上述三维相变存储器结构，选通元件上方存在多个相变存储材料元件，能够显著提高三维相变存储器的密度，另外，相比于相关技术，小的相变存储材料元件的尺寸能够进一步降低编程电流的要求，从而降低功耗，提高器件性能。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1为相关技术中的三维相变存储器的结构示意图；
图2A-2D为相关技术中的三维相变存储器的制备方法；
图3为本发明一实施例提供的三维相变存储器的结构示意图；
图4为本发明另一实施例提供的三维相变存储器的结构示意图；
图5为本发明实施例提供的三维相变存储器的制备方法的工艺流程示意图；
图6A-6P为本发明实施例提供的三维相变存储器的制备方法的各工艺环节示意图。
实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在下文的描述中使用的，术语“三维存储器”是指具有如下存储单元的半导体器件：所述存储单元垂直布置在横向取向的衬底上，以使得所述存储单元的数量在垂直方向上相对于衬底提高。如本文使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
附图1为相关技术中的三维相变存储器的结构示意图，如图1所示，相关技术中，三维相变存储器通常为三维交叉点（3D XPoint）架构，在该架构下，存储单元110位于彼此垂直相交的位线（BL）111和字线（WL）112的交叉点处。三维相变存储器的编程通过在读写或擦除过程中驱动上电极和中间电极对相变存储层进行加热或淬火来实现相变存储层在晶态和非晶态之间转换，以实现0和1两种存储状态。
在相关技术中，位线111、存储单元110和字线112通过先后沿第一方向和第二方向的刻蚀工艺实现自对准制备。下面，结合附图2A-2D对相关技术中三维相变存储器的制备方法进行具体说明。首先，参见附图2A，在衬底上形成位线材料层111’，在所述位线材料层111’上形成相变存储堆叠材料层110’’，所述相变存储堆叠材料层110’’包括下电极材料层101”、选通层材料层102”、中间电极材料层103”、相变存储材料层104’’和上电极材料层105’’；接着，如图2B所示，沿第一方向刻蚀所述相变存储堆叠材料层110’’和位线材料层111’，形成沿第一方向延伸的位线111和相变结构体110’；然后，如图2C所示，在所述相变结构体110’上形成字线材料层112’；接着，沿第二方向刻蚀所述字线材料层112’和相变结构体110’，所述字线材料层112’形成沿第二方向延伸的字线112，所述相变结构体110’成为相变存储单元110，所述相变存储单元110为横截面为正方形的矩形柱。
在上述相关技术的制备方法中，相变存储材料层104’’和选通层材料层102’’在同一刻蚀工艺步骤中被刻蚀并暴露，这不可避免的会引起相变存储材料层104’’和选通层材料层102’’的交叉污染。由于相变存储材料敏感的特性，交叉污染会大大降低三维相变存储器的工作稳定性。
此外，相关技术中，字线和位线一般由图案化工艺之后形成的20nm/20nm等幅线宽（line/space，L/S）构成。相应的，相变存储层104和选通层102的横截面为20nm×20nm的正方形。一个选通层102上方仅堆叠一个相变存储层104，一个选通层102和一个相变存储层104构成一个相变存储单元，单个相变存储单元占用较大空间，存储密度难以满足如人工智能等技术领域的存储容量需求。
进一步的，编程电压，编程功率。驱动电流Ｉ的大小与相变存储层104的尺寸与横截面积成正比，因此相变存储层104的横截面积越大，驱动该包括相变存储层104的相变存储单元所需的功率则越大，相应的功耗也会越大。相关技术中，相变存储层104的尺寸与横截面与选通层一样大（如相关技术中的20nm×20nm），其编程电流通常在100-200μA左右，这导致较大的功耗。并且，如果字线电阻/>和位线电阻/>过大，电压下降也将比较显著，这都使得相关技术中的三维相变存储器满足不了实际应用对三维相变存储器低功耗的需求。
随着三维相变存储器逐渐应用到人工智能等对存储密度和功耗具有超高要求的技术领域，如何获得高密度、低功耗的三维相变存储器越来越成为本领域的研究重点。
为此，本发明提供了一种三维相变存储器结构300，如图3所示，所述三维相变存储器300包括：
沿第一方向延伸的第一导电线311，沿与第一方向相交的第二方向延伸的第二导电线组件319，以及沿第三方向设置于所述第一导电线311和所述第二导电线组件319之间的相变存储单元组件310，所述第三方向垂直于所述第一方向与所述第二方向；其中，
所述相变存储单元组件310包括沿第三方向叠置的选通元件330和多个相变存储材料元件316-1，所述第二导电线组件319包括多个第二导电线元件319-1，所述多个第二导电线元件319-1一一对应设置于所述多个相变存储材料元件316-1上方。
在实际操作中，所述相变存储材料元件的材料可以为硫族化合物，例如可以为锗-锑-碲（Ge-Sb-Te，GST）材料或铟-锑-碲（In-Sb-Te，IST）材料等等，具体的，例如，相变存储材料元件的材料可以为Ge2Sb2Te5、Ge1Sb4Te7、In2Sb2Te5或In1Sb2Te4等等。所述第一导电线和所述第二导电线元件的材料可以包括导电材料，所述导电材料包括但不限于钨（W）、钴（Co）、铜（Cu）、铝（Al）、多晶硅、掺杂硅、硅化物或其任何组合。
在实际操作中，所述选通元件330包括选通层313，所述选通层的材料可以为硫系材料，示例性的，例如，所述选通层的材料可以为Ge-Se、Si-Te、C-Te、B-Te、Ge-Te、Al-Te、Ge-Sb-Te、Ge-Sb、Bi-Te、As-Te、Sn-Te、Ge-Te-Pb或Ge-Se-Te等等。在一些实施例中，所述选通元件330还包括中间电极314和下电极312，所述中间电极314和下电极312的材料包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、碳、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，中间电极和下电极中的每者包括碳，例如非晶碳（a-C）、碳纳米管等。
在上述实施例中，所述选通元件330和所述相变存储材料元件316-1为沿第三方向按照选通元件330、相变存储材料元件316-1的顺序堆叠串联，应当理解，上述串联方式仅为一种可行的实施方式的举例，实际上，所述选通元件330和所述相变存储材料元件316-1也可以沿第三方向按照相变存储材料元件、选通元件的顺序堆叠串联。
在一些具体实施例中，所述相变存储单元组件310可以包括2、3、4、5、6、7或8个相变存储材料元件316-1。
在一些具体的实施例中，如图3所示，所述相变存储材料元件316-1可以为横截面为矩形的墙体结构，以便于制备以及电连接所述第二导电线元件319-1。应当理解，上述横截面为矩形的墙体结构仅为相变存储材料元件316-1形状的一种优选实施例，应当理解，所述相变存储材料元件316-1的形状可以为任意其他形状，例如圆柱形、正方形柱或其他多边形柱等等。
在一些具体的实施例中，如图3所示，多个所述相变存储材料元件316-1沿第一方向依次平行排列，且所述相变存储材料元件316-1垂直于所述第一方向。应当理解，上述排列方式仅为一种优选方式的举例，多个所述相变存储材料元件的排列方式还可以扩展为不平行甚至于包括多行多列的阵列排布方式等其他任意排布方式，只要能够保证相变存储材料元件与第二导电线元件的对应连接。
本发明实施例提供的三维相变存储器300，选通层313上方形成多个相变存储材料元件316-1，每个相变存储材料元件316-1单独连接一条第二导电线元件319-1，每个相变存储材料元件316-1能够作为独立的相变存储单元，相对于相关技术，本发明实施例提供的三维相变存储器的相变存储单元的数量成倍增长，三维相变存储器的整体密度大大增加。
在一些实施例中，所述相变存储单元组件310还包括：隔离元件316-2，所述隔离元件316-2位于相邻所述相变存储材料元件316-1之间。
在实际操作中，所述隔离元件316-2的材料包括绝缘材料，包括但不限于二氧化硅、氮化硅、氮氧化硅、聚合物材料等等。在一些实施例中，所述隔离元件为多个孤立的隔离元件，然而，在一些其他实施例中，隔离元件也可以为一个整体，多个相变存储材料元件分散在所述隔离元件中。
在一些实施例中，所述三维相变存储器还包括：侧墙层347，所述侧墙层347覆盖所述相变存储单元组件310沿第二方向延伸的侧壁，且所述侧墙层347覆盖部分所述选通元件330的上表面。所述侧墙层347的材料包括电介质材料，例如二氧化硅、氮化硅、氮氧化硅或者二氧化硅、氮化硅的叠层结构。
在一些实施例中，所述相变存储材料元件316-1沿第一方向的厚度小于所述选通元件330沿第一方向的厚度。在一些具体的实施例中，所述相变存储材料元件316-1沿第一方向的厚度小于所述选通元件330沿第一方向的厚度。在实际操作中，所述相变存储材料元件316-1沿第一方向的厚度为3-20nm。
在一些实施例中，所述相变存储材料元件316-1沿第二方向的厚度等于所述选通元件330沿第二方向的厚度。在实际操作中，例如，所述相变存储材料元件316-1沿第二方向的厚度为20nm。
相变存储材料元件的尺寸与相变存储单元的驱动电流直接相关，本发明实施例通过在选通层313上设置多个相变存储材料元件316-1，能够实现更小尺度的相变存储材料元件尺寸，从而降低每个相变存储材料元件的驱动电流，进而降低驱动功率，降低功耗。
在一些实施例中，所述第二导电线组件319还包括：间隔层319-2，所述间隔层319-2位于相邻的所述第二导电线元件319-1之间。在实际操作中，所述间隔层319-2的材料包括绝缘材料，例如，包括但不限于二氧化硅、氮化硅、氮氧化硅或聚合物材料等等。在一些实施例中，所述间隔层为真空或空气间隙。
在一些实施例中，所述相变存储材料元件316-1与所述隔离元件316-2沿所述第一方向交替设置。
在一优选的具体实施例中，如图4所示，所述隔离元件316-2为矩形柱，且所述矩形柱的侧壁沿所述第三方向延伸，所述相变存储单元组件310包括两个相变存储材料元件316-1，两个所述相变存储材料元件316-1分别位于所述矩形柱的垂直于所述第一方向的侧壁上。
在一些实施例中，所述三维相变存储器还包括：上电极（图中未示出），所述上电极位于所述第二导电线元件319-1与所述相变存储材料元件316-1之间。在实际操作中，所述上电极的材料可以采用与所述中间电极和所述下电极相同的材料种类。
在一些实施例中，所述三维相变存储器还包括：盖层321，所述盖层321覆盖所述第二导电线组件319。在实际操作中，所述盖层321的材料包括但不限于二氧化硅、氮化硅、氮氧化硅或聚合物材料等等。
本发明实施例还提供了一种三维相变存储器的制备方法，图5为本发明实施例提供的三维相变存储器的制备方法的流程示意图。如图5所示，所述方法包括：
步骤S501、形成第一导电线材料层，所述第一导电线材料层用于形成沿第一方向延伸的第一导电线；
步骤S502、形成位于所述第一导电线上的沿第三方向延伸的相变存储单元组件；
步骤S503、形成位于所述相变存储单元组件上的沿与第一方向相交的第二方向延伸的第二导电线组件，所述第三方向垂直于所述第一方向与所述第二方向；其中，所述相变存储单元组件包括沿第三方向叠置的选通元件和多个相变存储材料元件，所述第二导电线组件包括多个第二导电线元件，所述多个第二导电线元件一一对应设置于所述多个相变存储材料元件上方。
在一些具体的实施例中，如图3所示，所述相变存储材料元件316-1可以为横截面为矩形的墙体结构，以便于制备以及电连接所述第二导电线元件319-1。应当理解，上述横截面为矩形的墙体结构仅为相变存储材料元件316-1形状的一种优选实施例，应当理解，所述相变存储材料元件316-1的形状可以为任意其他形状，例如圆柱形、正方形柱或其他多边形柱等等。
在一些具体的实施例中，如图3所示，多个所述相变存储材料元件316-1沿第一方向依次平行排列，且所述相变存储材料元件316-1垂直于所述第一方向。应当理解，上述排列方式仅为一种优选方式的举例，多个所述相变存储材料元件的排列方式还可以扩展为不平行甚至于包括多行多列的阵列排布方式等其他任意排布方式，只要能够保证相变存储材料元件与第二导电线元件的对应连接。
在一些实施例中，所述相变存储单元组件310还包括：隔离元件316-2，所述隔离元件316-2位于相邻所述相变存储材料元件316-1之间。
在一些实施例中，所述三维相变存储器还包括：侧墙层347，所述侧墙层347覆盖所述相变存储单元组件310沿第二方向延伸的侧壁，且所述侧墙层347覆盖部分所述选通元件330的上表面。所述侧墙层347的材料包括电介质材料，例如二氧化硅、氮化硅、氮氧化硅或者二氧化硅、氮化硅的叠层结构。
在一些实施例中，所述相变存储材料元件316-1沿第一方向的厚度小于所述选通元件330沿第一方向的厚度。在一些具体的实施例中，所述相变存储材料元件316-1沿第一方向的厚度小于所述选通元件330沿第一方向的厚度。在实际操作中，所述相变存储材料元件316-1沿第一方向的厚度为3-20nm。
在一些实施例中，所述相变存储材料元件316-1沿第二方向的厚度等于所述选通元件330沿第二方向的厚度。在实际操作中，例如，所述相变存储材料元件316-1沿第二方向的厚度为20nm。
相变存储层104的尺寸与相变存储单元的驱动电流直接相关，本发明实施例通过在选通层313上设置多个相变存储材料元件316-1，实现更小尺度的相变存储材料元件尺寸，从而降低每个相变存储材料元件316-1的驱动电流，进而降低驱动功率，降低功耗。
在一些实施例中，所述第二导电线组件319还包括：间隔层319-2，所述间隔层319-2位于相邻的所述第二导电线元件319-1之间。在实际操作中，所述间隔层319-2的材料包括绝缘材料，例如，包括但不限于二氧化硅、氮化硅、氮氧化硅或聚合物材料等等。在一些实施例中，所述间隔层为真空或空气间隙。
在一些实施例中，所述相变存储材料元件316-1与所述隔离元件316-2沿所述第一方向交替设置。
在一些具体实施例中，所述相变存储单元组件310可以包括2、3、4、5、6、7或8个相变存储材料元件316-1。
在一优选的具体实施例中，如图4所示，相变存储单元组件310包括2个相变存储材料元件316-1。如图4所示，所述隔离元件316-2为矩形柱，且所述矩形柱的侧壁沿所述第三方向延伸，所述相变存储单元组件310包括两个相变存储材料元件316-1，两个所述相变存储材料元件316-1分别位于所述矩形柱的垂直于所述第一方向的侧壁上。
以下以附图4示出的包括2个相变存储材料元件的相变存储器的制备方法为例，结合附图6A-6P对附图5示出的制备方法进行进一步说明。
首先，如图6A-6B所示，工艺执行至步骤S501，形成第一导电线材料层311’，所述第一导电线材料层311’用于形成沿第一方向延伸的第一导电线311。
具体的，首先，如图6A所示，在衬底sub上依次形成第一导电线材料层311’、选通元件材料层330’和隔离元件材料层316-2’，其中所述选通元件材料层330’可以包括依次形成的下电极材料层312’、选通层材料层313’和中间电极材料层314’；接着，如图6B所示，沿第一方向刻蚀所述第一导电线材料层311’、选通元件材料层330’和隔离元件材料层316-2’，形成沿第一方向延伸的第一结构体I；其中，所述第一导电线材料层311’形成沿第一方向延伸的第一导电线311，所述选通元件材料层330’形成沿第一方向延伸的选通元件预层330’’，所述选通元件预层330’’包括下电极预层312’’、选通层预层313’’和中间电极预层314’’，所述隔离元件材料层316-2’形成沿第一方向延伸的隔离元件预层316-2’’。而后，继续参见图6B，形成保护侧墙材料层341’，所述保护侧墙材料层341’覆盖所述第一结构体I的侧壁和顶部。
在实际操作中，所述沿第一方向刻蚀所述第一导电线材料层、选通元件材料层和隔离元件材料层，形成沿第一方向延伸的第一结构体，具体包括采用双重或多重图案化构图工艺刻蚀所述所述第一导电线材料层、选通元件材料层和隔离元件材料层。这里，所述第一导电线材料层可以包括导电材料，所述导电材料包括但不限于钨（W）、钴（Co）、铜（Cu）、铝（Al）、多晶硅、掺杂硅、硅化物或其任何组合。所述选通层材料层的材料可以为硫系材料，示例性的，例如，所述选通层材料层的材料可以为Ge-Se、Si-Te、C-Te、B-Te、Ge-Te、Al-Te、Ge-Sb-Te、Ge-Sb、Bi-Te、As-Te、Sn-Te、Ge-Te-Pb或Ge-Se-Te等等。所述下电极材料层和中间电极材料层的材料包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、碳、多晶硅、掺杂硅、硅化物或其任何组合。所述隔离元件材料层和所述保护侧墙材料层的材料包括但不限于氮化硅、二氧化硅或氮氧化硅等材料。
接下来，如图6C-6M所示，工艺执行至步骤S502，形成位于所述第一导电线311上的沿第三方向延伸的相变存储单元组件310。
在一具体实施例中，所述步骤S502、形成位于所述第一导电线311上的沿第三方向延伸的相变存储单元组件310，包括：
步骤S701、形成位于沿第一方向延伸的选通元件预层上的多个分立的隔离元件，所述选通元件预层用于形成所述选通元件；
步骤S702、依次形成牺牲层和第一保护层，所述牺牲层与所述第一保护层覆盖所述隔离元件的上表面和侧面；
步骤S703、以所述第一保护层为掩膜自对准刻蚀所述选通元件预层，使得所述选通元件预层形成选通元件；
步骤S704、在所述第一保护层的上表面和侧壁以及所述选通元件的侧壁形成第二保护层，去除所述第一保护层和所述第二保护层位于所述隔离元件的上表面的部分，保留于所述牺牲层和所述选通元件侧壁上的所述第一保护层与所述第二保护层形成侧墙层；
步骤S705、去除所述牺牲层，形成位于所述侧墙层与所述隔离元件之间的多个间隙；
步骤S706、在所述间隙中形成相变存储材料，以形成多个分立的相变存储材料元件，所述多个分立的相变存储材料元件沿第三方向叠置于所述选通元件上方。
下面，结合附图6C-6M对步骤S502所包括的步骤S701-S706进行详细阐述。
如图6C-6F所示，执行步骤S701、形成位于沿所述第一方向延伸的选通元件预层330’’上的多个分立的隔离元件316-2，所述选通元件预层330’’用于形成所述选通元件330。
在实际操作中，首先，如图6C-6D所示，采用填充层342填充所述保护侧墙材料层341’之间的间隙，而后，平坦化所述填充层342、所述保护侧墙材料层341’和隔离元件预层316-2’’的上表面，使得所述填充层342、所述保护侧墙材料层341’和所述隔离元件预层316-2’’的上表面齐平。这里，所述平坦化所述填充层、所述保护侧墙材料层和隔离元件预层的上表面可以采用化学机械抛光工艺（CMP）实现。所述填充层的材料包括但不限于原子层沉积工艺或者流动式化学气相沉积（Flowable-CVD）形成的二氧化硅材料或者旋涂的聚合物材料等具有低热导率的材料。
接下来，如图6E-6F所示，在所述填充层342、所述保护侧墙材料层341’和隔离元件预层316-2’’的上表面上形成第一掩膜层343，以所述第一掩膜层343为刻蚀掩膜，沿第二方向刻蚀所述隔离元件预层316-2’’，形成位于沿第一方向延伸的选通元件预层330’’上的多个分离的隔离元件316-2，所述选通元件预层330’’用于形成选通元件330。图6E中的a图为形成第一掩膜层343后的结构垂直于所述第一方向的截面示意图，图6E中的b图为形成第二掩膜层343后的结构垂直于所述第二方向的截面示意图。在实际操作中，采用双重或多重图案化工艺刻蚀所述隔离元件预层，所述第一掩膜层343可以包括叠置的无定形硅343-1和无定形碳343-2的叠层材料。
接着，如图6G所示，执行步骤S702、依次形成牺牲层344和第一保护层345，所述牺牲层344与所述第一保护层345覆盖所述隔离元件316-2的上表面和侧面。
在实际操作中，所述牺牲层的材料包括但不限于无定形硅（a-Si），所述第一保护层的材料包括但不限于氮化硅、氧化硅或氮氧化硅材料。
之后，如图6G-6H所示，执行步骤S703、以所述第一保护层345为掩膜自对准刻蚀所述选通元件预层330’’，使得所述选通元件预层330’’形成选通元件330。具体的，所述中间电极预层314’’形成中间电极314，所述下电极预层312’’形成下电极312。在该步骤的刻蚀工艺中，刻蚀停止于第一导电线311上方，且位于隔离元件316-2上表面上的牺牲层344和第一保护层345被完全去除。
接下来，如附图6I-6K所示，执行步骤S704、在所述第一保护层345的上表面和侧壁以及所述选通元件330的侧壁形成第二保护层346，去除所述第一保护层345和所述第二保护层346位于所述隔离元件316-2的上表面的部分，保留于所述牺牲层344和所述选通元件330侧壁上的所述第一保护层345与所述第二保护层346形成侧墙层347。
在实际操作中，首先，如图6I所示，形成第二保护层346，所述第二保护层346至少覆盖所述第一保护层345的上表面和侧壁以及所述选通元件330的侧壁，所述第二保护层346的材料可以与所述第一保护层345的材料相同，例如包括但不限于氮化硅、氧化硅或氮氧化硅材料等。然后，如图6J-6K所示，采用填充层342填充所述第二保护层346之间的间隙，而后平坦化所述填充层342、第二保护层346、第一保护层345、隔离元件316-2和牺牲层344的上表面，使得所述填充层342、第二保护层346、第一保护层345、隔离元件316-2和牺牲层344的上表面齐平，保留于所述牺牲层344和所述选通元件330侧壁上的所述第一保护层345和所述第二保护层346形成侧墙层347。
接着，如附图6L所示，执行步骤705、去除所述牺牲层344，形成位于所述侧墙层347与所述隔离元件316-2之间的多个间隙。在实际操作中，采用湿法或干法刻蚀工艺实现所述牺牲层的去除，例如采用四甲基氢氧化铵（TMAH）作为刻蚀溶液去除所述牺牲层。
接下来，如图6M所示，执行步骤706，在所述间隙中形成相变存储材料，以形成多个分立的相变存储材料元件316-1，所述多个分立的相变存储材料元件316-1沿第三方向叠置于所述选通元件330上方。
在实际操作中，采用化学气相沉积或者原子层沉积在空隙中生长相变存储材料，并接着进行化学机械抛光以平坦化所述相变存储材料、隔离元件和侧墙层的上表面，以形成多个分立的相变存储材料元件。这里，所述相变存储材料元件的材料可以为硫族化合物，例如可以为锗-锑-碲（Ge-Sb-Te，GST）材料或铟-锑-碲（In-Sb-Te，IST）材料等等，具体的，例如，相变存储材料元件的材料可以为Ge2Sb2Te5、Ge1Sb4Te7、In2Sb2Te5或In1Sb2Te4等等。所述选通层的材料可以为硫系材料，示例性的，例如，所述选通层的材料可以为Ge-Se、Si-Te、C-Te、B-Te、Ge-Te、Al-Te、Ge-Sb-Te、Ge-Sb、Bi-Te、As-Te、Sn-Te、Ge-Te-Pb或Ge-Se-Te等等。
工艺执行至此，步骤S502、形成位于所述第一导电线上的沿第三方向延伸的相变存储单元组件执行完毕。
接着，如图6N-6O所示，执行步骤S503、形成位于所述相变存储单元组件310上的沿与第一方向相交的第二方向延伸的第二导电线组件319，所述第三方向垂直于所述第一方向与所述第二方向；其中，所述相变存储单元组件310包括多个相变存储材料元件316-1，所述第二导电线组件319包括多个第二导电线元件319-1，所述多个第二导电线元件319-1一一对应设置于所述多个相变存储材料元件316-1上方。
在实际操作中，首先，参见图6N，在所述隔离元件316-2、相变存储材料元件316-1、侧墙层347上形成第二导电线材料层319-1’以及第二掩膜层348，以所述第二掩膜层348作为掩膜刻蚀所述第二导电线材料层319-1’，形成如图6O所示的多个独立的第二导电线元件319-1，所述多个第二导电线元件319-1一一对应设置于所述多个相变存储材料元件316-1上方。所述相邻的所述第二导电线元件319-1之间包括间隔层319-2，所述第二导电线元件319-1和间隔层319-2构成第二导电线组件319。所述间隔层319-2为真空或空隙间隙。在一些其他实施例中，所述间隔层319-2的材料包括绝缘材料，例如，包括但不限于二氧化硅、氮化硅、氮氧化硅或聚合物材料等等。
在实际操作中，刻蚀所述第二导电线材料包括采用双重或四重图案化工艺刻蚀所述第二导电线材料。这里，所述第二导电线材料可选用与所述第一导电线材料相同的材料种类，例如包括但不限于钨（W）、钴（Co）、铜（Cu）、铝（Al）、多晶硅、掺杂硅、硅化物或其任何组合。
最后，参见附图6P，为对器件进行保护，提高器件的稳定性，在一些实施例中，所述方法还包括：在所述第二导电线组件319上形成盖层321。这里，所述盖层的材料包括但不限于二氧化硅、氮化硅或氮氧化硅材料。
工艺执行至此，完成本发明实施例提供的三维相变存储器的制备。
本发明提供的制备方法的相关方案中，通过引入牺牲层的方式来制备相变存储材料元件，能够实现在选通元件已经制备完成且被侧墙层保护起来之后再制备相变存储材料元件，避免了同时刻蚀制备选通元件和相变存储材料元件导致的交叉污染，可以提高三维相变存储器的性能稳定性。
需要说明的是，本发明提供的三维相变存储器实施例与三维相变存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种三维相变存储器，其特征在于，包括：
沿第一方向延伸的第一导电线，沿与第一方向相交的第二方向延伸的第二导电线组件，以及沿第三方向设置于所述第一导电线和所述第二导电线组件之间的相变存储单元组件，所述第三方向垂直于所述第一方向与所述第二方向；其中，
所述相变存储单元组件包括沿第三方向叠置的选通元件和与所述选通元件对应的多个相变存储材料元件，相邻的所述相变存储材料元件之间设置有隔离元件；所述第二导电线组件包括多个第二导电线元件，所述多个第二导电线元件一一对应设置于所述多个相变存储材料元件上方；
所述相变存储材料元件的形成方法包括：
形成牺牲层，所述牺牲层覆盖所述隔离元件的侧壁及所述选通元件的部分上表面；
去除位于所述隔离元件的侧壁上的所述牺牲层，在所述隔离元件的侧壁上形成间隙；
在所述间隙中形成相变存储材料，以形成多个分立的相变存储材料元件。
2.根据权利要求1所述的三维相变存储器，其特征在于，所述相变存储材料元件与所述隔离元件沿所述第一方向交替设置。
3.根据权利要求1所述的三维相变存储器，其特征在于，所述相变存储材料元件沿所述第一方向的厚度小于所述选通元件沿第一方向的厚度。
4.根据权利要求1所述的三维相变存储器，其特征在于，还包括：侧墙层，所述侧墙层覆盖所述相变存储单元组件沿第二方向延伸的侧壁，且所述侧墙层覆盖部分所述选通元件的上表面。
5.根据权利要求1所述的三维相变存储器，其特征在于，所述第二导电线组件还包括：间隔层，所述间隔层位于相邻的所述第二导电线元件之间。
6.根据权利要求5所述的三维相变存储器，其特征在于，所述间隔层为真空或空气间隙。
7.一种三维相变存储器的制备方法，其特征在于，包括：
形成第一导电线材料层，所述第一导电线材料层用于形成沿第一方向延伸的第一导电线；
形成位于所述第一导电线上的沿第三方向延伸的相变存储单元组件；
形成位于所述相变存储单元组件上的沿与第一方向相交的第二方向延伸的第二导电线组件，所述第三方向垂直于所述第一方向与所述第二方向；其中，所述相变存储单元组件包括沿第三方向叠置的选通元件和与所述选通元件对应的多个相变存储材料元件，相邻的所述相变存储材料元件之间设置有隔离元件；所述第二导电线组件包括多个第二导电线元件，所述多个第二导电线元件一一对应设置于所述多个相变存储材料元件上方；
所述相变存储材料元件的形成方法包括：
形成牺牲层，所述牺牲层覆盖所述隔离元件的侧壁及所述选通元件的部分上表面；
去除位于所述隔离元件的侧壁上的所述牺牲层，在所述隔离元件的侧壁上形成间隙；
在所述间隙中形成相变存储材料，以形成多个分立的相变存储材料元件。
8.根据权利要求7所述的方法，其特征在于，所述相变存储材料元件与所述隔离元件沿所述第一方向交替设置。
9.根据权利要求7所述的方法，其特征在于，所述相变存储材料元件沿所述第一方向的厚度小于所述选通元件沿第一方向的厚度。
10.根据权利要求7所述的方法，其特征在于，还包括：形成侧墙层，所述侧墙层覆盖所述相变存储单元组件沿第二方向延伸的侧壁，且所述侧墙层覆盖部分所述选通元件的上表面。
11.根据权利要求7所述的方法，其特征在于，所述第二导电线组件还包括：间隔层，所述间隔层位于相邻的所述第二导电线元件之间。
12.根据权利要求11所述的方法，其特征在于，所述间隔层为真空或空气间隙。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110611029.3A CN113437212B (zh) | 2021-06-01 | 2021-06-01 | 一种三维相变存储器及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110611029.3A CN113437212B (zh) | 2021-06-01 | 2021-06-01 | 一种三维相变存储器及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113437212A CN113437212A (zh) | 2021-09-24 |
| CN113437212B true CN113437212B (zh) | 2023-07-18 |
Family
ID=77804158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110611029.3A Active CN113437212B (zh) | 2021-06-01 | 2021-06-01 | 一种三维相变存储器及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113437212B (zh) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2021048160A (ja) * | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
| CN112768488B (zh) * | 2021-02-04 | 2021-11-09 | 长江先进存储产业创新中心有限责任公司 | 相变存储器及其制作方法 |
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- 2021-06-01 CN CN202110611029.3A patent/CN113437212B/zh active Active
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|---|---|
| CN113437212A (zh) | 2021-09-24 |
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