CN112599559A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN112599559A
CN112599559A CN202010794520.XA CN202010794520A CN112599559A CN 112599559 A CN112599559 A CN 112599559A CN 202010794520 A CN202010794520 A CN 202010794520A CN 112599559 A CN112599559 A CN 112599559A
Authority
CN
China
Prior art keywords
wiring
film
resistance change
semiconductor memory
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010794520.XA
Other languages
English (en)
Inventor
小林祐介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN112599559A publication Critical patent/CN112599559A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

至少一个实施方式提供了能够改善电特性的半导体存储装置。一种半导体存储装置包括第一布线、第二布线、绝缘膜、电阻变化膜和绝缘部。第一布线在第一方向上延伸。第二布线在与第一方向相交的第二方向上延伸，并且在与第一方向和第二方向相交的第三方向上设置在与第一布线不同的位置。绝缘膜在第三方向上设置在第一布线和第二布线之间。电阻变化膜在第三方向上设置在第一布线和第二布线之间，并在第一方向上与绝缘膜相邻。绝缘部包括在第三方向上设置在第一布线和第二布线之间的部分，并且从与电阻变化膜相反的一侧与第一绝缘膜相邻。

Description

半导体存储装置
相关申请的交叉引用
本申请基于2019年9月17日提交的日本专利申请No.2019-168164并要求享受其优先权利益，故以引用方式将其全部内容并入本文。
技术领域
概括地说，本文描述的实施方式涉及半导体存储装置。
背景技术
作为存储类存储器(SCM)的示例，已知具有使用相变存储器(PCM)的交叉点结构的半导体存储装置。
发明内容
至少一个实施方式提供了能够改善电特性的半导体存储装置。
总体而言，根据至少一个实施方式，半导体存储装置包括第一布线、第二布线、电阻变化膜和绝缘部。第一布线在第一方向上延伸。第二布线在与第一方向相交的第二方向上延伸，并且在与第一方向和第二方向相交的第三方向上设置在与第一布线不同的位置。绝缘膜在第三方向上设置在第一布线和第二布线之间。电阻变化膜在第三方向上设置在第一布线和第二布线之间，并在第一方向上与绝缘膜相邻。绝缘部包括在第三方向上设置在第一布线和第二布线之间的部分，并且从与电阻变化膜相反的一侧与绝缘膜相邻。
附图说明
图1是根据第一实施方式的半导体存储装置的示意性斜视图。
图2是根据第一实施方式的存储单元的斜视图。
图3是根据第一实施方式的多个存储单元的截面图。
图4是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图5是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图6是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图7是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图8是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图9是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图10是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图11是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图12是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图13是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图14是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图15是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图。
图16是根据第二实施方式的多个存储单元的截面图。
具体实施方式
在下文中，将参考附图描述实施方式的半导体存储装置。在以下描述中，通过相同的附图标记来表示彼此具有相同或相似功能的配置。可以不重复描述彼此具有相同或相似功能的配置。此外，在本说明书中描述的术语“平行”、“正交”、“相同”和“等同”分别包括该术语指代“基本平行”、“基本正交”、“基本相同”和“基本等同”的情况。
本说明书中描述的“连接”并不限于物理连接的情况，而且包括电连接的情况。即，术语“连接”并不限于两个构件彼此直接接触的情况，还包括在这两个构件之间插入另一个构件的情况。本说明书中描述的术语“接触”是指直接接触。本说明书中描述的术语“重叠”、“面对”和“相邻”并不限于这两个构件彼此直接面对或者彼此接触的情况，并且包括在两个构件之间存在不同于这两个构件的构件的情况。
(第一实施方式)
首先，将描述根据第一实施方式的半导体存储装置1的构造。图1是半导体存储装置1的示意性斜视图。在下面的描述中，X方向(第二方向)是平行于硅衬底11的表面11a的方向，并且是字线WL延伸的方向。Y方向(第一方向)是平行于硅衬底11的表面11a的方向，是与X方向相交的方向，并且是位线BL延伸的方向。例如，Y方向与X方向基本正交。Z方向(第三方向)是硅衬底11的厚度方向，并且是与X方向和Y方向相交的方向。例如，Z方向与X方向和Y方向基本正交。
半导体存储装置1是使用PCM的所谓的交叉点型半导体存储装置。半导体存储装置1包括例如硅衬底11、层间绝缘层12、多条字线WL、多条位线BL和多个存储单元MC。
在硅衬底11的表面11a上，形成半导体存储装置1的驱动电路(没有示出)。层间绝缘层12在硅衬底11的表面11a上形成并覆盖驱动电路。层间绝缘层12由氧化硅(SiO2)等形成。
多条字线WL中的每一条字线沿着X方向形成为带状，并且在X方向上延伸。在Y方向和Z方向上间隔地布置多条字线WL。具体地说，在Y方向上排列的多条字线WL在Z方向上处于相同位置，并且构成一个字线层25。在Z方向上间隔地布置多个字线层25。字线WL由钨(W)等形成。一条字线WL是“第二布线”的示例。在Y方向上与作为第二布线的字线相邻的字线WL是“第三布线”的示例。在Y方向上从第三布线的相反侧与作为第二布线的字线相邻的字线WL是“第四布线”的示例。
多条位线BL沿着Y方向形成为带状，并且在Y方向上延伸。在X方向和Z方向上间隔地布置多条位线BL。在X方向上排列的多条位线BL在Z方向上处于相同位置，并且构成一个位线层27。将位线层27设置在Z方向上相邻的两个字线层25之间，并且在Z方向上与两个字线层25间隔开地设置。多条字线层25和多条位线层27在Z方向上一层一层交替地设置。位线BL由钨(W)等形成。位线BL是“第一布线”的示例。
每条字线WL在Y方向上的尺寸和每条位线BL在X方向上的尺寸基本上等于半导体存储装置1的最小特征尺寸(minimum feature size)F。层间绝缘层(图1中没有示出)介于每个字线层25中的多个相邻的字线WL之间以及每个位线层27中的多个相邻的位线BL之间。
当从Z方向观察时，字线WL和位线BL彼此之间相交。当从Z方向观察时，字线WL和位线BL例如彼此正交。当从Z方向观察时，在字线WL和位线BL彼此重叠的重叠部分CP中设置存储单元MC。在Z方向上的重叠部分CP中，在字线WL和位线BL之间插入存储单元MC。也就是说，通过在多个重叠部分CP中设置多个存储单元MC，在X方向、Y方向和Z方向上按一定间隔以三维矩阵形状来排列多个存储单元MC。
图2是示出一个存储单元MC的斜视图。如图2中所示，存储单元MC包括具有大致棱柱形状的柱体31(其纵向方向是Z方向)。柱体31的一个端面31a在整个重叠部分CP上与字线WL接触。柱体31的另一个端面31b在整个重叠部分CP上与位线BL接触。应当注意的是，在X方向和Y方向上相邻的存储单元MC之间，设置层间绝缘部38。
存储单元MC包括例如绝缘膜41、电阻变化膜51、选择器膜61和绝缘部71。
绝缘膜41在Z方向上设置在字线WL和位线BL之间。绝缘膜41在Z方向上介于选择器膜61和位线BL之间。也就是说，绝缘膜41的沿Z方向的一个端面41a与选择器膜61接触。绝缘膜41的沿Z方向的另一个端面41b与位线BL接触。绝缘膜41用作存储单元MC的硬掩模(hardmask)层。绝缘膜41例如由氮化硅(SiN)等形成。
电阻变化膜51在Z方向上设置在字线WL和位线BL之间，并且在Z方向上介于选择器膜61和位线BL之间。也就是说，电阻变化膜51的沿Z方向的一个端面51a与选择器膜61接触。电阻变化膜51的沿Z方向的另一个端面51b与位线BL接触。电阻变化膜51在Y方向上与绝缘膜41相邻。电阻变化膜51在Y方向上仅从第一侧和第二侧中的第一侧与绝缘膜41相邻，并且仅设置在绝缘膜41的第一侧以及仅设置在绝缘部71在Y方向上的第一侧的区域上。电阻变化膜51在Y方向上的尺寸小于选择器膜61在Y方向上的尺寸，例如为(F/4)。
电阻变化膜51由PCM形成。例如，通过称为GST的锗(Ge)、锑(Sb)和碲(Te)的硫族化物合金来形成电阻变化膜51。例如，Ge、Sb和Te的组成比为2：2：5。通过使电阻变化膜51在低于熔融温度且高于结晶温度的温度下过热并逐渐冷却，而处于结晶状态并且处于低电阻状态。通过使电阻变化膜51在等于或高于熔融温度的温度下加热并快速冷却，而处于非晶态并且处于高电阻状态。
也就是说，当施加到电阻变化膜51的电流增加并且电压达到规定值时，电阻变化膜51内部的载流子倍增，并且电阻变化膜51的电阻迅速减小。当将等于或高于规定值的电压施加到电阻变化膜51时，流动较大的电流，产生焦耳热，并且电阻变化膜51的温度升高。当对要施加的电压进行控制并且将电阻变化膜51的温度保持在结晶温度区域时，电阻变化膜51转变为多晶状态，并且电阻变化膜51的电阻减小。当电阻变化膜51处于多晶状态时，即使当施加的电压为零时，也保持多晶状态并且电阻变化膜51的电阻保持为低。当向低电阻状态下的电阻变化膜51施加高电压时，流动较大的电流，并且电阻变化膜51的温度超过硫族化物合金等的熔点。此时，电阻变化膜51的硫族化物合金被熔化。当所施加的电压迅速降低时，虽然电阻变化膜51快速冷却，但是电阻变化膜51的电阻保持为高。在电阻变化膜51的工作原理中，将电阻变化膜51的电阻小于规定值的状态称为“置位状态”，而将电阻变化膜51的电阻等于或高于规定值的状态称为“复位状态”。用于降低电阻变化膜51的电阻的重写操作称为“置位操作”，而用于增大电阻变化膜51的电阻的重写操作称为“复位操作”。
电阻变化膜51是维持上面所描述的低电阻状态或高电阻状态的层。多个电阻变化膜51分别发生相变，并使多个存储单元MC选择性地动作。当施加电压或者提供电流时，电阻变化膜51可以在室温下取至少两个不同的电阻值作为双稳态。通过写入和读取两个稳定电阻值，可以实现至少一个二进制存储操作。例如，当在电阻变化膜51上执行二进制存储操作时，电阻变化膜51的置位状态被设置为1，而复位状态被设置为0。
选择器膜61在Z方向上设置在字线WL和位线BL之间，并且在Z方向上介于字线WL、绝缘膜41和电阻变化膜51之间。也就是说，选择器膜61的沿Z方向的一个端面61a与字线WL接触。在选择器膜61的Z方向的另一个端面61b的第一侧上的规定端面61p与电阻变化膜51接触。选择器膜61的端面61b的第二侧上的规定端面61q与绝缘膜41接触。选择器膜61在Y方向上从第一侧与绝缘部71相邻，并且仅设置在绝缘部71的沿Y方向的第一侧的区域中。选择器膜61在Y方向上的尺寸小于F，例如为(2F/3)。
选择器膜61是用作存储单元MC的选择元件的膜。选择器膜61可以是例如两端子开关元件。当要在两个端子之间施加的电压等于或小于阈值电压时，开关元件处于“高电阻”状态(例如，非导电状态)。当在两个端子之间施加的电压等于或高于阈值电压时，开关元件变为“低电阻”状态(例如，导电状态)。开关元件可以具有与电压的极性无关的功能。开关元件包含从含有碲(Te)、硒(Se)和硫(S)的组中选择的至少一种硫族元素。开关元件可以包含硫族化合物，该硫族化合物是包含硫族元素的化合物。除了上述元素之外，开关元件可以包含从含有硼(B)、铝(Al)、镓(Ga)、铟(In)、碳(C)、硅(Si)、锗(Ge)、锡(Sn)、砷(As)、磷(P)和锑(Sb)的组中选择的至少一种元素。
绝缘部71是柱体31的层间绝缘层，并且是层间绝缘部38的一部分。绝缘部71包括在Z方向上设置在字线WL和位线BL之间的部分，并且与在Z方向上设置在一条字线WL和一条位线BL之间的部分基本相同。绝缘部71从第二侧与绝缘膜41相邻。第二侧是“与电阻变化膜相反的一侧”的示例。绝缘部71的沿Z方向的一个端面71a与字线WL接触。绝缘部71的沿Z方向的另一个端面71b与位线BL接触。绝缘部71由氧化硅(SiO2)等形成。绝缘部71的材料与层间绝缘部38的材料相同。
通过上面所描述的各结构的相对配置，柱体31的端面31a由选择器膜61的Y方向的端面61a和绝缘部71的Y方向的端面71a构成。柱体31的端面31b由绝缘膜41的Y方向的端面41b、电阻变化膜51的Y方向的端面51b和绝缘部71的Y方向的端面71b构成。柱体31的端面31a和31b在X方向和Y方向上与重叠部分CP大致一致。
图3是示出在半导体存储装置1中，在Y方向上排列的多个存储单元MC的截面图。如图3中所示，将存储单元MC定义为第一存储单元MCA。从第一侧隔着第二绝缘部38B与第一存储单元MCA与第一存储单元MCA相邻的存储单元MC，被定义为第二存储单元MCB。从与第一侧相反的第二侧隔着第一绝缘部38A与第一存储单元MCA而相邻的存储单元MC，被定义为第三存储单元MCC。在下文中，在构成要素的附图标记的末端，用A来表示第一存储单元MCA的构成要素。在构成要素的附图标记的末端，用B来表示第二存储单元MCB的构成要素。在构成要素的附图标记的末端，用C来表示第三存储单元MCC的构成要素。
例如，半导体存储装置1包括位线BL、字线WLA、第一绝缘膜41A、第一电阻变化膜51A和第一绝缘部38A。如图3中所示，位线BL对于第一存储单元MCA、第二存储单元MCB和第三存储单元MCC是共用的，并且在Y方向上延伸。字线WLA在X方向上延伸，并且在Z方向上设置在与位线BL不同的位置处。字线WLA是“第二布线”的示例。
例如，第一存储单元MCA包括第一绝缘膜41A、第一电阻变化膜51A、选择器膜61A和第一绝缘部38A。
第一绝缘膜41A在Z方向上设置在位线BL和字线WLA之间。第一电阻变化膜51A在Z方向上设置在位线BL和字线WLA之间，并且在Y方向上与第一绝缘膜41A相邻。当从Z方向观察时，第一电阻变化膜51A的至少一部分与重叠部分CPA重叠。第一绝缘部38A包括绝缘部71A，并且从第二侧与第一绝缘膜41A相邻。绝缘部71A是“在第三方向上设置在第一布线与第二布线之间的部分”的示例。第二侧是“与第一电阻变化膜相反的一侧”的示例。
将第一电阻变化膜51A布置在相对于字线WLA的Y方向上的中央，在Y方向具有偏移的某个位置处。字线WLA在Y方向上的中央是与字线WLA在Y方向上的第一侧的端部和第二侧(其在Y方向上与第一侧相反)的端部等距的中心。在该布置中，将第一电阻变化膜51A设置在字线WLA的Y方向的中心与字线WLA的Y方向的边缘之间。第一电阻变化膜51A在Y方向上与第一绝缘膜41A接触。字线WLA在Y方向上的边缘是字线WLA的在Y方向上的第一侧的端部，并且是字线WLA的在Y方向上距绝缘部71A最远的端部。
第一绝缘部38A从第二侧与第一绝缘膜41A相邻。第二侧是“与第一电阻变化膜相反的一侧”的示例。
第一电阻变化膜51A在Y方向上的最大厚度小于第一绝缘膜41A在Y方向上的最大厚度。第一电阻变化膜51A在Y方向上的最大厚度等于或小于字线WLA 62A和63A在Y方向上的最大宽度的一半。
第一电阻变化膜51A在Z方向上的长度大于第一电阻变化膜51A在Y方向和X方向上的最大厚度。第一绝缘膜41A在Z方向上的长度大于第一绝缘膜41A在Y方向和X方向上的最大厚度。
选择器膜61A包括第一部分62A和第二部分63A。第一部分62A在Z方向上设置在位线BL和字线WL中的一个与第一电阻变化膜51A之间。第二部分63A在Z方向上设置在位线BL和字线WL中的一个与第一绝缘膜41A之间。绝缘部71A在Y方向上与选择器膜61A相邻。绝缘部71A是“第一绝缘部的一部分”的示例。
第一电阻变化膜51A在Y方向上的最大厚度小于选择器膜61A在Z方向上的最大厚度。第一电阻变化膜51A在Y方向上的最大厚度小于选择器膜61A在Z方向上的最大厚度。
半导体存储装置1还包括例如字线WLB、第二绝缘膜41B、第二电阻变化膜51B和第二绝缘部38Z。字线WLB在Y方向上从第一侧与字线WLA相邻，并在X方向上延伸。字线WLB是“第三布线”的示例。第二绝缘膜41B在Z方向上设置在位线BL和字线WLB之间。第二电阻变化膜51B在Z方向上设置在位线BL与字线WLB之间，并且在Y方向上从第二侧与第二绝缘膜41B相邻。第二绝缘部38Z在Y方向上，从第一侧与第二绝缘膜41B相邻。第一侧是“与第二电阻变化膜相反的一侧”的示例。
将第一电阻变化膜51A布置在相对于字线WLA的Y方向上的中央部向Y方向上的第一侧偏移的位置处。将第二电阻变化膜51B布置在相对于字线WLB的Y方向上的中央部向第二侧偏移的位置处，其中第二侧在Y方向上与第一侧相反。
半导体存储装置1还包括例如字线WLC、第三绝缘膜41C和第三电阻变化膜51C。字线WLC在Y方向上从第二侧与字线WLA相邻，并在X方向上延伸。字线WLC是“第四布线”的示例。第二侧是“与第三布线的相反的一侧”的示例。第三绝缘膜41C在Z方向上设置在位线BL和字线WLC之间。第三电阻变化膜51C在Z方向上设置在位线BL和字线WLC之间，并且在Y方向上从第二侧与第三绝缘膜41C相邻。
第一绝缘部38A包括在Z方向上设置在位线BL和字线WLC之间的绝缘部71C。绝缘部71C是“在第三方向上设置在第一布线与第二布线之间的部分”的示例。第一绝缘部38A包括在Y方向上设置在字线WLA和字线WLC之间的绝缘部72A。第二绝缘部38B包括在Y方向上设置在字线WLA和字线WLB之间的绝缘部72B。
接着，将简要地描述用于制造半导体存储装置1的存储单元MC的方法。图4示出了存储单元MC的制造步骤的示例，并且是用于形成字线WL和柱体31的堆叠体的截面图。图4至图15中的每个图的上部是在沿X方向观察时，每个制造步骤中的各部件的截面图。图4至图15中的每个图的下部是在沿Y方向观察时，每个制造步骤中的部件的截面图。
如图4中所示，将选择器形成膜65、绝缘膜45和绝缘膜85在Z方向上堆叠在沿X方向和Y方向延伸的第一导体21上。第一导体21例如是钨(W)。绝缘膜45和绝缘膜85例如由SiO2来形成。
图5是示出存储单元MC的制造步骤的示例，并且是示出槽形成步骤的截面图。例如，如图5中所示，通过执行图案化，在Y方向上以规定的间隔来形成多个槽G1。多个槽G1在X方向上延伸，并且在Z方向上贯通绝缘膜45和绝缘膜85。将绝缘膜45和绝缘膜85划分成在Y方向上以一定间隔来隔开的多个部分。
图6示出了存储单元MC的制造步骤的示例，并且是示出减薄(slimming)步骤的截面图。例如，如图6中所示，通过使用化学溶液，使Y方向上的多个槽G1之间的绝缘膜45和绝缘膜85变薄。槽G1在Y方向上扩展到槽G2。此时，在半导体存储装置1的每个存储单元MC中，使绝缘膜45在Y方向上的尺寸大致等于绝缘膜45在Y方向上的尺寸的设计值。也就是说，通过使绝缘膜45变薄而形成每个存储单元MC的绝缘膜41。
图7是示出存储单元MC的制造步骤的示例，并且是示出PCM形成步骤的截面图。例如，如图7中所示，通过原子层沉积(ALD)法或化学气相沉积(CVD)法，在从Z方向观察时暴露的选择器形成膜65、绝缘膜41和绝缘膜85上形成具有规定厚度的电阻变化膜形成膜55。此时，在半导体存储装置1的每个存储单元MC中，使电阻变化膜形成膜55的规定厚度大致等于电阻变化膜51在Y方向上的尺寸的设计值。
图8示出了存储单元MC的制造步骤的示例，并且是示出字线形成步骤和柱体形成步骤的截面图。例如，如图8中所示，通过使用干蚀刻，只有在图7中所示的Y方向上与绝缘膜41和绝缘膜85的每个侧壁接触的电阻变化膜形成膜55保留，而另一电阻变化膜形成膜55、从Z方向观看的暴露的选择器形成膜65、以及在Z方向上与暴露的选择器形成膜65重叠的第一导体21被去除。对第一导体21进行划分，使得第一导体21的其余部分变为字线WL。也就是说，在Y方向上以一定间隔来形成多条字线WL。与字线WL的形成同时，形成在Y方向上具有间隙82的多个柱体91。柱体91包括选择器形成膜65、绝缘膜41、绝缘膜85和电阻变化膜形成膜55，并且与字线WL接触。
柱体91的选择器形成膜65在Y方向上具有与字线WL相同的尺寸。柱体91的绝缘膜41和绝缘膜85在Y方向上堆叠在选择器形成膜65的中央部。电阻变化膜形成膜55在Y方向上堆叠在选择器形成膜65上，以便位于绝缘膜41和绝缘膜85在Y方向上的两侧。选择器形成膜65和绝缘膜41或绝缘膜85和在Y方向上的两侧的电阻变化膜形成膜55，在Y方向上具有基本相同的尺寸。
图9示出了存储单元MC的制造步骤的示例，并且是示出抗蚀剂形成步骤的截面图。例如，如图9中所示，通过照相雕刻处理(PEP)，在Y方向上的每隔一个间隙82中填充有抗蚀剂84。抗蚀剂84延伸到位于间隙82的两侧的柱体91的Y方向上的大致中央部。此时，抗蚀剂84在Z方向上的尺寸大于柱体91在Z方向上的尺寸。
图10示出了存储单元MC的制造步骤的示例，并且是示出电阻变化膜去除步骤的截面图。例如，如图9中所示，通过使用化学溶液，去除了未被抗蚀剂84覆盖而暴露的电阻变化膜形成膜55和在Z方向上与暴露的电阻变化膜形成膜55重叠的选择器形成膜65。如图10中所示，通过电阻变化膜部分去除步骤，去除了布置在每个柱体91上的两个电阻变化膜形成膜55之一，从而形成柱体92。去除在Z方向上与暴露的电阻变化膜形成膜55重叠的选择器形成膜65，使得剩余部分成为选择器膜61。暴露字线WL的在Y方向上的一端的表面21s。
图11示出了存储单元MC的制造步骤的示例，并且是示出抗蚀剂去除步骤的截面图。例如，如图11中所示，通过使用化学溶液来去除抗蚀剂84。在Y方向上的每隔一个间隙82中，相邻柱体92的电阻变化膜形成膜55彼此面对。
图12示出了存储单元MC的制造步骤的示例，并且是示出层间绝缘部形成步骤的截面图。例如，如图12中所示，通过ALD法或CVD法，对绝缘膜83进行堆叠以填充整个柱体92。绝缘膜83由与层间绝缘部38和绝缘部71相同的材料形成，例如由SiO2来形成。此时，绝缘膜83在Z方向上的尺寸大于柱体92在Z方向上的尺寸。
图13示出了存储单元MC的制造步骤的示例，并且是示出层间绝缘部的部分去除步骤的截面图。例如，如图13中所示，通过化学机械抛光(CMP)，对绝缘膜83、绝缘膜85和电阻变化膜形成膜55进行抛光，并在Z方向上从进深侧到近前侧进行去除，直到绝缘部71开始暴露为止。剩余部分通过抛光和部分去除电阻变化膜形成膜55而变成电阻变化膜51。通过这种层间绝缘层部分去除步骤，在Y方向上与字线WL重叠的位置处间隔地形成多个柱体31，在字线WL与在Y方向上相邻的柱体31之间插入包括绝缘部71的层间绝缘部38。如图13中所示，在Y方向上相邻的多个柱体31的电阻变化膜51、绝缘膜41以及选择器膜61的布置彼此之间反转。层间绝缘部38、绝缘膜41、电阻变化膜51和绝缘部71的在Z方向上与字线WL相反的一侧的端面，在同一平面上排列，并且彼此之间平滑。
图14示出了存储单元MC的制造步骤的示例，并且是示出用于形成位线BL的第二导体形成步骤的截面图。例如，如图14中所示，通过物理气相沉积(PVD)法或CVD法，将第二导体22堆叠在层间绝缘部38、绝缘膜41、电阻变化膜51和绝缘部71的端面上，当从Z方向观看时，它们是暴露的。第二导体22例如是钨(W)。
图15示出了存储单元MC的制造步骤的示例，并且是示出位线形成步骤的截面图。例如，如图15中所示，通过执行图案化，在X方向上以规定的间隔来形成在Z方向上贯通绝缘膜41和选择器膜61的多个槽G3。通过位线形成步骤，在X方向上以规定间隔形成多条位线BL。
通过执行上述的处理，可以制造图2和图3所示的存储单元MC。通过在上述步骤之前执行已知的预处理并且在上述步骤之后执行已知的后处理来形成半导体存储装置1。然而，用于制造半导体存储装置1的方法并不限于上述方法。
接着，将描述上面所描述的第一实施方式的半导体存储装置1的功能和效果。根据半导体存储装置1，当从Z方向观察时，电阻变化膜51在重叠部分CP中在Y方向上布置在绝缘膜41的一侧，即，布置在第一侧的区域上，并且布置在绝缘部71的Y方向的一侧。根据半导体存储装置1，当从Z方向观察时，电阻变化膜51仅布置在重叠部分CP的一部分。因此，与如现有技术的半导体存储装置中那样将电阻变化膜在Y方向上布置于绝缘膜41或绝缘部71的两侧、或者将电阻变化膜实质上布置于整个重叠部分CP上的情况相比，可以减小电阻变化膜51的截面积。通过减小从Z方向观察的电阻变化膜51的截面积，可以增加流过电阻变化膜51(即，PCM)的每单位面积的电流密度。因此，可以减小用于在半导体存储装置1中将电阻变化膜51从低电阻状态改变为高电阻状态的复位电流。复位电流是指在复位操作期间，用于使电阻变化膜51的电阻上升的电流值。
根据该半导体存储装置1，通过将存储单元MC的PCM形成为侧壁处理的侧壁(sidewall)，并仅在柱体31的Y方向的一侧形成PCM，可以将电阻变化膜51的截面积减小到等于或小于HP×HP，并且可以减小复位电流。
(第二实施方式)
接着，将描述根据第二实施方式的半导体存储装置的构造。虽然没有示出，但是根据第二实施方式的半导体存储装置是使用与根据第一实施方式的半导体存储装置1类似的PCM的所谓的交叉点半导体存储装置。根据第二实施方式的半导体存储装置包括例如硅衬底11、层间绝缘层12、多条字线WL、多条位线BL和多个存储单元MC。在下文中，关于第二实施方式的半导体存储装置的构成要素，仅描述与半导体存储装置1的构成要素不同的内容，故省略与半导体存储装置1的构成要素共同的内容的详细说明。
图16是示出在根据第二实施方式的半导体存储装置中，在Y方向排列的多个存储单元MC的截面图。如图16中所示，第一存储单元MCA包括例如第一绝缘膜41A、第一电阻变化膜51A、选择器膜61A和第一绝缘部38A。第二存储单元MCB包括例如第二绝缘膜41B、第二电阻变化膜51B、选择器膜61B和第二绝缘部38B。第三存储单元MCC包括例如第三绝缘膜41C、第三电阻变化膜51C、选择器膜61C和第三绝缘部38C。
在根据第二实施方式的半导体存储装置中，第一电阻变化膜51A布置在相对于字线WLA的Y方向的中央部向Y方向的第一侧偏移的位置。第二电阻变化膜51B布置在相对于字线WLB的Y方向上的中央部向Y方向的第一侧偏移的位置。也就是说，第一电阻变化膜51A和第二电阻变化膜51B分别布置在相对于字线WLA在Y方向上的中央部和字线WLB在Y方向上的中心部向第一侧偏移的位置。
第二绝缘部38B包括在Z方向上设置在位线BL和字线WLB之间的绝缘部71B。第二绝缘部38B从与第一绝缘膜41A相反的一侧与第一电阻变化膜51A接触。也就是说，第二绝缘部38B在Y方向上从第一侧与第一电阻变化膜51A相邻。绝缘部71B在Y方向上与选择器膜61B相邻。绝缘部71B是“第二绝缘部的一部分”的示例。第二绝缘部38B在Y方向上设置在第一绝缘膜41A与第二绝缘膜41B之间。第二绝缘部38B是“在第一方向上设置在第一绝缘膜与第二绝缘膜之间的绝缘部”的示例。
接着，将简要描述用于制造根据第二实施方式的半导体存储装置的存储单元MC的方法。除了抗蚀剂形成步骤之外，可以通过执行与用于制造半导体存储装置1的方法类似的步骤来制造根据第二实施方式的半导体存储装置的存储单元MC。在制造半导体存储装置1时，在参照图9所描述的抗蚀剂形成步骤中，在Y方向上的每隔一个间隙82中填充有抗蚀剂84，并且抗蚀剂84延伸到间隙82的两侧的柱体91在Y方向上的大致中心部因此，通过电阻变化膜去除步骤和抗蚀剂去除步骤，在彼此相对的相对位置处，形成在Y方向上在每隔一个间隙82彼此相邻的柱体92的电阻变化膜51。利用这种制造方法，可以减少要形成的抗蚀剂84的数量，并且可以容易地执行抗蚀剂形成步骤。
当制造根据第二实施方式的半导体存储装置的存储单元MC时，在抗蚀剂形成步骤中，例如，所有间隙82的Y方向上的中心的仅同一侧被填充抗蚀剂84，并且抗蚀剂84延伸至Y方向的同一侧柱体91的Y方向上的大致中央部。此后，通过执行电阻变化膜的部分去除步骤、抗蚀剂去除步骤和层间绝缘层去除步骤，如图16中所示，可以使多个柱体31的电阻变化膜51、绝缘膜41和绝缘部71在Y方向上彼此一致。也就是说，第二存储单元MCB的第二电阻变化膜51B、第二绝缘膜41B和绝缘部71B的相对布置，与第一存储单元MCA的第一电阻变化膜51A、第一绝缘膜41A和绝缘部71A的相对布置相同。第三存储单元MCC的第三电阻变化膜51C、第三绝缘膜41C和绝缘部71C的相对布置，与第一存储单元MCA的第一电阻变化膜51A、第一绝缘膜41A和绝缘部71A的相对布置相同。
根据第二实施方式的半导体存储装置具有与根据第一实施方式的半导体存储装置1相似的构造，因此可以减少复位电流。根据基于第二实施方式的半导体存储装置，能够使多个柱体31的相变特性均匀。根据基于第二实施方式的半导体存储装置，电阻变化膜51之间的距离在Y方向上可以大致相同。因此，由于电阻变化膜51不产生在Y方向上彼此靠近的部分，所以与第一实施方式相比，可以防止一个存储单元MC受到来自相邻存储单元MC的热影响。
虽然已经描述了某些实施方式，但是仅通过示例的方式给出这些实施方式，其并不旨在限制本发明的范围。实际上，本文所描述的新颖实施方式可以以各种其它形式来体现；此外，在不脱离要求保护的本发明的精神的情况下，可以对本文所描述的实施方式的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在覆盖将落入所要求保护的发明的范围和精神内的这些形式或修改。
例如，在上面所描述的每个实施方式中，当从Z方向观察时，电阻变化膜51布置在重叠部分CP在Y方向上的中央的第一侧。但是，当从Z方向观察时，电阻变化膜51也可以布置在绝缘部71在Y方向上的第一侧的整个区域上，并且与重叠部分CP重叠。此外，当沿Z方向观察时，电阻变化膜51可以仅在X方向上与重叠部分CP的一部分重叠。
在下文中，将另外描述该半导体存储装置的特性。
[1]一种半导体存储装置，包括：
在第一方向上延伸的第一布线；
在与所述第一方向相交的第二方向上延伸、并且在第三方向上与所述第一布线不同的位置处设置的第二布线，其中所述第三方向与所述第一方向和所述第二方向相交；
在所述第三方向上设置在所述第一布线和所述第二布线之间的第一绝缘膜；
在所述第三方向上设置在所述第一布线和所述第二布线之间、并在所述第一方向上与所述第一绝缘膜相邻的第一电阻变化膜；以及
第一绝缘部，包括在所述第三方向上设置在所述第一布线和所述第二布线之间、并且从与所述第一电阻变化膜相反的一侧与所述第一绝缘膜相邻的部分。
[2]、根据[1]所述的半导体存储装置，其中，
所述第一电阻变化膜设置在相对于所述第二布线在所述第一方向的中央在所述第一方向上偏移的位置。
[3]、根据[2]所述的半导体存储装置，其中，
所述第一电阻变化膜设置在所述第二布线在所述第一方向的所述中央和所述第二布线在所述第一方向的边缘之间。
[4]、根据[1]所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上与所述第一绝缘膜接触。
[5]、根据[1]所述的半导体存储装置，其中，
所述第一绝缘部从与所述电阻变化膜相反的一侧与所述第一绝缘膜接触。
[6]、根据[1]所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上的最大厚度小于所述第一绝缘膜在所述第一方向上的最大厚度。
[7]、根据[1]所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上的最大厚度等于或小于所述第二布线在所述第一方向上的最大宽度的一半。
[8]、根据[1]所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第三方向上的长度大于所述第一电阻变化膜在所述第一方向和所述第二方向上的最大厚度。
[9]、根据[1]所述的半导体存储装置，其中，
所述第一绝缘膜在所述第三方向上的长度大于所述第一绝缘膜在所述第一方向和所述第二方向上的最大厚度。
[10]、根据[1]所述的半导体存储装置，还包括：
选择器膜，包括在所述第三方向上设置在所述第一布线和所述第二布线中的一方与所述第一电阻变化膜之间的第一部分、以及在所述第三方向上设置在所述第一布线和所述第二布线中的所述一方与所述第一绝缘膜之间的第二部分。
[11]、根据[10]所述的半导体存储装置，其中，
所述第一绝缘部的一部分在所述第一方向上与所述选择器膜相邻。
[12]、根据[10]所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上的最大厚度小于所述选择器膜在所述第三方向上的最大厚度。
[13]、根据[10]所述的半导体存储装置，其中，
所述第一绝缘膜在所述第一方向上的最大厚度小于所述选择器膜在所述第三方向上的最大厚度。
[14]、根据[1]所述的半导体存储装置，还包括：
在所述第一方向上与所述第二布线相邻并且在所述第二方向上延伸的第三布线；
在所述第三方向上设置在所述第一布线和所述第三布线之间的第二绝缘膜；
在所述第三方向上设置在所述第一布线与所述第三布线之间、并且在所述第一方向上与所述第二绝缘膜相邻的第二电阻变化膜；以及
从与所述第二电阻变化膜相反的一侧与所述第二绝缘膜相邻的第二绝缘部。
[15]、根据[14]所述的半导体存储装置，其中，
所述第一电阻变化膜设置在相对于所述第二布线在所述第一方向上的中央部向所述第一方向的第一侧偏移的位置处，
所述第二电阻变化膜设置在相对于所述第三布线在所述第一方向上的中央部向第二侧偏移的位置处，其中所述第二侧在所述第一方向上与所述第一侧相反。
[16]、根据[15]所述的半导体存储装置，还包括：
从在所述第一方向上与所述第三布线相反的一侧与所述第二布线相邻、并且在所述第二方向上延伸的第四布线；
在所述第三方向上设置在所述第一布线和所述第四布线之间的第三绝缘膜；以及
在所述第三方向上设置在所述第一布线与所述第四布线之间、并且在所述第一方向上与所述第三绝缘膜相邻的第三电阻变化膜，其中
所述第一绝缘部包括在所述第三方向上设置在所述第一布线和所述第四布线之间的部分。
[17]、根据[14]所述的半导体存储装置，其中，
所述第一电阻变化膜设置在相对于所述第二布线在所述第一方向上的中央部向所述第一方向的第一侧偏移的位置处，
所述第二电阻变化膜设置在相对于所述第三布线在所述第一方向上的中央部向所述第一方向的所述第一侧偏移的位置处。
[18]、根据[16]所述的半导体存储装置，其中，
所述第二绝缘部包括在所述第三方向上设置在所述第一布线和所述第三布线之间的部分。
[19]、根据[16]所述的半导体存储装置，其中，
所述第二绝缘部从与所述第一绝缘膜相反的一侧与所述第一电阻变化膜接触。
[20]、根据[16]所述的半导体存储装置，其中，
所述第二绝缘部的一部分在所述第一方向上设置在所述第二布线和所述第三布线之间。
[21]、一种半导体存储装置，包括：
在第一方向上延伸的第一布线；
在与所述第一方向相交的第二方向上延伸、并且在第三方向上与所述第一布线不同的位置处设置的第二布线，其中所述第三方向与所述第一方向和所述第二方向相交；
在所述第三方向上设置在所述第一布线和所述第二布线之间的第一绝缘膜；
在所述第三方向上设置在所述第一布线和所述第二布线之间、并在所述第一方向上与所述第一绝缘膜相邻的第一电阻变化膜；
在所述第一方向上与所述第二布线相邻并且在所述第二方向上延伸的第三布线；
在所述第三方向上设置在所述第一布线和所述第三布线之间的第二绝缘膜；
在所述第三方向上设置在所述第一布线和所述第三布线之间、并在所述第一方向上与所述第二绝缘膜相邻的第二电阻变化膜；以及
绝缘部，包括在所述第三方向上设置在所述第一布线和所述第三布线之间的部分，并且在所述第一方向上设置在所述第一绝缘膜和所述第二绝缘膜之间。
标号说明
1：半导体存储装置
41：绝缘膜
41A：第一绝缘膜
41B：第二绝缘膜
51：电阻变化膜
51A：第一电阻变化膜
51B：第二电阻变化膜
71：绝缘部
BL：位线(第一布线)
WL、WLA：字线(第二布线)
WLB：字线(第三布线)
X：方向(第二方向)
Y：方向(第一方向)
Z：方向(第三方向)

Claims (20)

1.一种半导体存储装置，包括：
在第一方向上延伸的第一布线；
在与所述第一方向相交的第二方向上延伸、并且在第三方向上与所述第一布线不同的位置处设置的第二布线，其中所述第三方向与所述第一方向和所述第二方向相交；
在所述第三方向上设置在所述第一布线和所述第二布线之间的第一绝缘膜；
在所述第三方向上设置在所述第一布线和所述第二布线之间、并在所述第一方向上与所述第一绝缘膜相邻的第一电阻变化膜；以及
第一绝缘部，包括在所述第三方向上设置在所述第一布线和所述第二布线之间的部分，并且在所述第一方向上从与所述第一电阻变化膜相反的一侧与所述第一绝缘膜相邻。
2.根据权利要求1所述的半导体存储装置，其中，
所述第一电阻变化膜设置在相对于所述第二布线在所述第一方向的中央部在所述第一方向上偏移的位置。
3.根据权利要求2所述的半导体存储装置，其中，
在所述第一方向上，所述第一电阻变化膜设置在所述第二布线的所述中央和所述第二布线的边缘之间。
4.根据权利要求1所述的半导体存储装置，其中，
所述第一电阻变化膜与所述第一绝缘膜接触。
5.根据权利要求1所述的半导体存储装置，其中，
所述第一绝缘部从与所述电阻变化膜相反的一侧与所述第一绝缘膜接触。
6.根据权利要求1所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上的最大厚度小于所述第一绝缘膜在所述第一方向上的最大厚度。
7.根据权利要求1所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上的最大厚度等于或小于所述第二布线在所述第一方向上的最大宽度的一半。
8.根据权利要求1所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第三方向上的长度大于所述第一电阻变化膜在所述第一方向和所述第二方向上的最大厚度。
9.根据权利要求1所述的半导体存储装置，其中，
所述第一绝缘膜在所述第三方向上的长度大于所述第一绝缘膜在所述第一方向和所述第二方向上的最大厚度。
10.根据权利要求1所述的半导体存储装置，还包括：
选择器膜，包括在所述第三方向上设置在所述第一布线和所述第二布线中的一方与所述第一电阻变化膜之间的第一部分、以及在所述第三方向上设置在所述第一布线和所述第二布线中的所述一方与所述第一绝缘膜之间的第二部分。
11.根据权利要求10所述的半导体存储装置，其中，
所述第一绝缘部的一部分在所述第一方向上与所述选择器膜相邻。
12.根据权利要求10所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上的最大厚度小于所述选择器膜在所述第三方向上的最大厚度。
13.根据权利要求10所述的半导体存储装置，其中，
所述第一绝缘膜在所述第一方向上的最大厚度小于所述选择器膜在所述第三方向上的最大厚度。
14.根据权利要求1所述的半导体存储装置，还包括：
在所述第一方向上与所述第二布线相邻并且在所述第二方向上延伸的第三布线；
在所述第三方向上设置在所述第一布线和所述第三布线之间的第二绝缘膜；
在所述第三方向上设置在所述第一布线与所述第三布线之间、并且在所述第一方向上与所述第二绝缘膜相邻的第二电阻变化膜；以及
从与所述第二电阻变化膜相反的一侧与所述第二绝缘膜相邻的第二绝缘部。
15.根据权利要求14所述的半导体存储装置，其中，
所述第一电阻变化膜设置在相对于所述第二布线在所述第一方向上的中央部向所述第一方向的第一侧偏移的位置处，
所述第二电阻变化膜设置在相对于所述第三布线在所述第一方向上的中央部向第二侧偏移的位置处，其中所述第二侧在所述第一方向上与所述第一侧相反。
16.根据权利要求15所述的半导体存储装置，还包括：
从在所述第一方向上与所述第三布线相反的一侧与所述第二布线相邻、并且在所述第二方向上延伸的第四布线；
在所述第三方向上设置在所述第一布线和所述第四布线之间的第三绝缘膜；以及
在所述第三方向上设置在所述第一布线与所述第四布线之间、并且在所述第一方向上与所述第三绝缘膜相邻的第三电阻变化膜，
所述第一绝缘部包括在所述第三方向上设置在所述第一布线和所述第四布线之间的部分。
17.根据权利要求14所述的半导体存储装置，其中，
所述第一电阻变化膜设置在相对于所述第二布线在所述第一方向上的中央部向所述第一方向的第一侧偏移的位置处，
所述第二电阻变化膜设置在相对于所述第三布线在所述第一方向上的中央部向所述第一方向的所述第一侧偏移的位置处。
18.根据权利要求16所述的半导体存储装置，其中，
所述第二绝缘部包括在所述第三方向上设置在所述第一布线和所述第三布线之间的部分。
19.根据权利要求16所述的半导体存储装置，其中，
所述第二绝缘部从与所述第一绝缘膜相反的一侧与所述第一电阻变化膜接触。
20.一种半导体存储装置，包括：
在第一方向上延伸的第一布线；
在与所述第一方向相交的第二方向上延伸、并且在第三方向上与所述第一布线不同的位置处设置的第二布线，其中所述第三方向与所述第一方向和所述第二方向相交；
在所述第三方向上设置在所述第一布线和所述第二布线之间的第一绝缘膜；
在所述第三方向上设置在所述第一布线和所述第二布线之间、并在所述第一方向上与所述第一绝缘膜相邻的第一电阻变化膜；
在所述第一方向上与所述第二布线相邻并且在所述第二方向上延伸的第三布线；
在所述第三方向上设置在所述第一布线和所述第三布线之间的第二绝缘膜；
在所述第三方向上设置在所述第一布线和所述第三布线之间、并在所述第一方向上与所述第二绝缘膜相邻的第二电阻变化膜；以及
绝缘部，包括在所述第三方向上设置在所述第一布线和所述第二布线之间的部分，并且在所述第一方向上设置在所述第一绝缘膜和所述第二绝缘膜之间。
CN202010794520.XA 2019-09-17 2020-08-10 半导体存储装置 Pending CN112599559A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019168164A JP2021048160A (ja) 2019-09-17 2019-09-17 半導体記憶装置
JP2019-168164 2019-09-17

Publications (1)

Publication Number Publication Date
CN112599559A true CN112599559A (zh) 2021-04-02

Family

ID=74868669

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010794520.XA Pending CN112599559A (zh) 2019-09-17 2020-08-10 半导体存储装置

Country Status (4)

Country Link
US (1) US20210083008A1 (zh)
JP (1) JP2021048160A (zh)
CN (1) CN112599559A (zh)
TW (1) TWI752544B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113437212B (zh) * 2021-06-01 2023-07-18 长江先进存储产业创新中心有限责任公司 一种三维相变存储器及其制备方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009043850A (ja) * 2007-08-07 2009-02-26 Sharp Corp 可変抵抗素子及びその製造方法
JP2009141275A (ja) * 2007-12-10 2009-06-25 Fujitsu Ltd 抵抗変化素子、これを用いた記憶装置、及びそれらの作製方法
JP2010027753A (ja) * 2008-07-17 2010-02-04 Panasonic Corp 不揮発性記憶素子およびその製造方法
JP2011071380A (ja) * 2009-09-28 2011-04-07 Toshiba Corp 半導体メモリ装置およびその製造方法
US20120211715A1 (en) * 2011-02-21 2012-08-23 Elpida Memory, Inc. Semiconductor device including phase change material and method of manufacturing same
US20130292630A1 (en) * 2012-05-01 2013-11-07 Hitachi, Ltd. Semiconductor memory device
WO2015049772A1 (ja) * 2013-10-03 2015-04-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 記憶装置、及び、記憶装置の製造方法
JP2015072977A (ja) * 2013-10-02 2015-04-16 株式会社日立製作所 不揮発性半導体記憶装置及びその製造方法
US20150249113A1 (en) * 2014-02-28 2015-09-03 Kabushiki Kaisha Toshiba Nonvolatile memory device
US20170222142A1 (en) * 2013-10-03 2017-08-03 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device and method for producing a semiconductor device
US20190103557A1 (en) * 2013-02-28 2019-04-04 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009043850A (ja) * 2007-08-07 2009-02-26 Sharp Corp 可変抵抗素子及びその製造方法
JP2009141275A (ja) * 2007-12-10 2009-06-25 Fujitsu Ltd 抵抗変化素子、これを用いた記憶装置、及びそれらの作製方法
JP2010027753A (ja) * 2008-07-17 2010-02-04 Panasonic Corp 不揮発性記憶素子およびその製造方法
JP2011071380A (ja) * 2009-09-28 2011-04-07 Toshiba Corp 半導体メモリ装置およびその製造方法
US20120211715A1 (en) * 2011-02-21 2012-08-23 Elpida Memory, Inc. Semiconductor device including phase change material and method of manufacturing same
US20130292630A1 (en) * 2012-05-01 2013-11-07 Hitachi, Ltd. Semiconductor memory device
US20190103557A1 (en) * 2013-02-28 2019-04-04 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP2015072977A (ja) * 2013-10-02 2015-04-16 株式会社日立製作所 不揮発性半導体記憶装置及びその製造方法
WO2015049772A1 (ja) * 2013-10-03 2015-04-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 記憶装置、及び、記憶装置の製造方法
US20170222142A1 (en) * 2013-10-03 2017-08-03 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device and method for producing a semiconductor device
US20150249113A1 (en) * 2014-02-28 2015-09-03 Kabushiki Kaisha Toshiba Nonvolatile memory device

Also Published As

Publication number Publication date
TWI752544B (zh) 2022-01-11
TW202113825A (zh) 2021-04-01
US20210083008A1 (en) 2021-03-18
JP2021048160A (ja) 2021-03-25

Similar Documents

Publication Publication Date Title
CN106992196B (zh) 可变电阻存储器件
US8934294B2 (en) Semiconductor integrated circuit device, method of manufacturing the same, and method of driving the same
TW201801364A (zh) 半導體記憶體裝置及其製造方法
KR20170107163A (ko) 반도체 메모리 소자 및 이의 제조방법
TW201742281A (zh) 可變電阻記憶體裝置及半導體裝置
US11037992B2 (en) Variable resistance memory device
CN109698271B (zh) 可变电阻存储器件及其制造方法
KR102641772B1 (ko) 반도체 메모리 디바이스들 및 제조 방법들
US11594677B2 (en) Semiconductor storage device with insulating films adjacent resistance changing films
US20180019281A1 (en) Variable resistance memory devices and methods of fabricating the same
US10720577B2 (en) Variable resistance memory devices, and methods of forming variable resistance memory devices
US10971548B2 (en) Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same
KR20170085409A (ko) 가변 저항 메모리 소자 및 이의 제조 방법
TWI752544B (zh) 半導體儲存裝置
KR102532156B1 (ko) 제한된 전류 경로들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법들
KR20090010427A (ko) 하부전극을 갖는 상변화 기억 소자들 및 그 제조방법들
CN112703592B (zh) 非易失性半导体存储装置及其制造方法
CN109659430B (zh) 包括数据存储图案的半导体装置
US10714686B2 (en) Variable resistance memory devices and methods of forming the same
US11581485B2 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
KR102666706B1 (ko) 가변 저항 메모리 소자 및 그 제조 방법
US11805710B2 (en) Method of fabricating three-dimensional semiconductor memory device
KR20230113230A (ko) 3차원 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination