CN101924181A - 固态存储器、数据处理系统和数据处理装置 - Google Patents

固态存储器、数据处理系统和数据处理装置 Download PDF

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Abstract

本发明提供一种固态存储器、数据处理系统和数据处理装置。该固态存储器包括：具有其中层叠多个结晶层的超晶格叠层，结晶层包括具有相互不同组成的第一和第二结晶层；在超晶格叠层的层叠方向上在第一表面上提供的下电极；以及在层叠方向上超晶格叠层的第二表面上提供的上电极。包括在超晶格叠层中的第一结晶层由相变化合物制成。根据本发明，在上下电极的对向方向上层叠的超晶格叠层被夹在这些电极之间。因此，当电能经由这些电极被施加到超晶格叠层时，均匀电能够被施加到超晶格叠层的层叠表面。因此，即使当重复地重写信息时，电阻的波动也很小，并且结果能够稳定地读取数据。

Description

固态存储器、数据处理系统和数据处理装置
技术领域
本发明涉及固态存储器，以及更具体地，涉及使用超晶格器件的固态存储器。本发明还涉及包括这种固态存储器的数据处理系统和数据处理装置。
背景技术
近年来，称为PRAM(相变随机存取存储器)的半导体存储器已经引起注意。PRAM是使用相变材料作为记录层的材料的半导体存储器，并且通过使用晶相中的电阻和非晶相中的电阻之间的差来在其中记录信息。
具体地，当硫族化合物用于相变化合物时，在晶相中电阻变得相对较低，并且在非晶相中电阻变得相对较高。因此，当通过流过读取电流检测到相变化合物的电阻时，能读出存储的数据。关于数据写入，当通过流过写入电流，在结晶温度或高于结晶温度并且低于熔点的温度加热相变化合物一定时间以上时，相变化合物的相能够变成结晶相。另一方面，当通过流过写入电流在熔点或高于熔点的温度加热相变化合物并且之后快速冷却时，相变化合物的相能够变成非晶相。
然而，需要相对较大的能量来使相变化合物的相在非晶状态和结晶状态之间变化。因此，传统的PRAM具有在重写数据时需要大的电流的问题。为解决这一问题，U.S.专利申请公开No.2004/0188735描述了通过将记录层构造成具有交替层叠的相变材料层和高阻相变材料层来减少改变相所需的写入电流的技术。
然而，根据U.S.专利申请公开No.2004/0188735的技术，也难以大大地减少改变相所需的电流，因为记录层的一部分的相在非晶状态和结晶状态之间改变。而且，该常规技术未解决低操作速度的问题，因为需要相对长的时间来在非晶状态和结晶状态之间改变。
此外，根据U.S.专利申请公开No.2004/0188735的技术，改变交替层叠的相变材料层和高阻相变材料的一部分(发明文献中的“区域A”)的全体相。因此，数据的重复重写引起这些材料的混合。记录层的膜质量的这种改变降低其特性，并且还减少了可重写次数。
基本上，当在非晶状态和结晶状态之间改变相变材料的相时，难以以统一状态控制任一状态。例如，在结晶状态中，生成具有结晶缺陷和无序晶格排列的许多区域，以及晶界区域等等，并且每次相变时，这些状态改变。在该状态中，当通过将电压施加到电极来流过电流时，电流在具有结晶缺陷和无序晶格排列的区域中，以及在晶界区域中流动。结果，电流变得不均匀，并且每次相变时，电流路径改变。因此，每次相变时，电阻改变，这导致不能正确地读取数据的问题。
已经实现本发明来解决这些问题。
发明内容
在一个实施例中，提供一种固态存储器，包括：布置到第一方向的第一和第二电极；以及夹在第一和第二电极间的超晶格叠层，所述超晶格叠层具有一个层叠在另一个之上的多个结晶层，所述结晶层包括具有相互不同组成的第一和第二结晶层，其中所述超晶格叠层的至少一部分具有与所述第一方向相交的所述第一和第二结晶层的界面，并且包括在所述超晶格叠层中的所述第一结晶层包括相变材料。
在本发明中，优选地通过从第一和第二电极施加电能来可逆地改变包括在超晶格叠层中的第一结晶层的结晶状态。特别地，更优选地通过从第一和第二电极施加电能来可逆地替换包括在超晶格叠层中的第一结晶层的构成原子的位置。在本说明书中，为了说明的方便，包括结晶状态的可逆改变的改变有时在宽泛意义上称为“相变”。
能将包含锗(Ge)和碲(Te)作为主要成为的硫族化合物称为其中构成原子的位置被可逆地替换的材料。例如，在包含1∶1的比率锗(Ge)和碲(Te)的硫族化合物的情况下，基于由于能量施加导致的锗原子的移动，在其中一个锗原子被配位到四个碲原子的第一结晶结构和其中一个锗原子被配位到六个碲原子的第二结晶结构之间可逆地改变构成原子的位置。因此，上述材料适合于第一结晶层的材料。
当由包含锑(Sb)和碲(Te)作为主要成分的硫族化合物夹持该材料时，第一结晶层的改变操作得到了帮助。因此，包含锑(Sb)和碲(Te)作为主要成分的硫族化合物适合用作第二结晶层的材料。
根据本发明，在第一和第二电极的对向方向上层叠的超晶格叠层被夹在这些电极间。因此，当电能经由这些电极施加到超晶格叠层时，电能被以良好可再现性施加到超晶格叠层的层叠表面。即，与块状材料不同，超晶格叠层几乎不会具有结晶缺陷和无序晶格排列的区域或晶界区域。因此，例如，当电流流过在第一和第二电极之间时，电流路径不会具有任何可能导致这些区域中不均匀的电流的不稳定性，并且电流以良好可再现性基本均匀地流向层叠表面。因此，即使当重复地重写信息时，其电阻将具有非常小的波动，因此能稳定地读取数据。
因为在本发明中使用超晶格叠层，通过可逆地改变结晶状态来保持信息。即，因为在改变中没有非晶状态，因此，膜质量等等几乎不会由于重复数据重写而改变。结果，与传统技术中可重写次数相比，能大大地增加可重写次数。
附图说明
从结合附图的某些优选实施例的下述描述，本发明的上述特征和优点将更显而易见，其中：
图1是根据本发明的实施例的半导体存储器10的框图；
图2是详细地示出存储器单元阵列11的一部分的电路图；
图3是示出根据本发明的第一实施例的超晶格叠层SL的构造的截面图；
图4A和4B是用于说明以1∶1的比率具有锗(Ge)和碲(Te)的硫族化合物的结晶结构的改变的示意图，其中，图4A示出结晶结构A，并且图4B示出结晶结构B。
图5A至5C是用于说明当GeTe用于结晶层1的材料以及Sb2Te3用于结晶层2的材料时结晶结构中的改变的示意图，其中，图5A示出结晶结构A，图5B示出结晶结构B，并且图5C示出从结晶结构A到结晶结构B的过渡(或反之亦然)的结晶结构；
图6是用于说明存储器单元MC和写入电路26以及读取电路27间的连接关系的示意图；
图7A和7B示出根据第一实施例的存储器单元MC的器件构造，其中，图7A是沿位线方向(Y方向)的示意截面图，并且图7B是沿字线方向(X方向)的示意截面图；
图8A和8B是示出根据第一实施例的存储器单元MC的制造工艺的工艺图(形成硅柱100a)；
图9A和9B是示出根据第一实施例的存储器单元MC的制造工艺的工艺图(形成元件隔离区102)；
图10A至10C是示出根据第一实施例的存储器单元MC的制造工艺的工艺图(形成N型扩散层103)；
图11A至11C是示出根据第一实施例的存储器单元MC的制造工艺的工艺图(形成栅电极105)；
图12A和12B是示出根据第一实施例的存储器单元MC的制造工艺的工艺图(形成N型扩散层106)；
图13是示出根据第一实施例的存储器单元MC的制造工艺的工艺图(形成接触塞108)；
图14是示出根据第一实施例的存储器单元MC的制造工艺的工艺图(形成通孔109a)；
图15是示出根据第一实施例的存储器单元MC的制造工艺的工艺图(形成加热器电极111)；
图16是示出根据第一实施例的存储器单元MC的制造工艺的工艺图(形成超晶格叠层SL)；
图17A至17C是示出根据第一实施例的存储器单元MC的制造工艺的工艺图(形成上电极112)；
图18是示出分子束外延装置的构造的示意截面图；
图19A示出C轴取向的结晶层2；
图19B示出结晶层1的(111)面；
图20A-20C示出根据第二实施例的存储器单元MC的器件构造，其中图20A是沿位线方向(Y方向)的截面图，图20B是沿字线方向(X方向)的示意截面图，并且图20C是图20A中所示的区域C的放大示意截面图；
图21是示出根据第二实施例的存储器单元MC的制造工艺的工艺图(形成通孔201a)；
图22是示出根据第二实施例的存储器单元MC的制造工艺的工艺图(形成超晶格叠层SL)；
图23A至23C示出根据第三实施例的存储器单元MC的器件构造，其中图23A是沿位线方向(Y方向)的示意截面图，图23B是沿字线方向(X方向)的示意截面图，并且图23C是图23A中所示的区域C的放大示意截面图；
图24是示出根据第三实施例的存储器单元MC的制造工艺的工艺图(研磨超晶格叠层SL和上电极202)；
图25A-25C示出根据第四实施例的存储器单元MC的器件构造，其中，图25A是沿位线方向(Y方向)的示意截面图，图25B是沿字线方向(X方向)的示意截面图，并且图25C是图25A中所示的区域C的放大示意截面图；
图26是示出根据第四实施例的存储器单元MC的制造工艺的工艺图(形成超晶格叠层SL)；
图27是示出根据第四实施例的存储器单元MC的制造工艺的工艺图(研磨超晶格叠层SL)；
图28A至28C示出根据第五实施例的存储器单元MC的器件构造，其中，图28A是沿位线方向(Y方向)的示意截面图，图28B是沿字线方向(X方向)的示意截面图，并且图28C是图28A中所示的区域C的放大示意截面图；
图29是示出根据第五实施例的存储器单元MC的制造工艺的工艺图(形成通孔201a)；
图30是示出根据第五实施例的存储器单元MC的制造工艺的工艺图(形成超晶格叠层SL)；
图31A-31C示出根据第六实施例的存储器单元MC的器件构造，其中，图31A是沿位线方向(Y方向)的示意截面图，图31B是沿字线方向(X方向)的示意截面图，并且图31C是图31B中所示的区域C的放大示意截面图；
图32是示出根据第六实施例的存储器单元MC的制造工艺的工艺图(形成通孔601a)；
图33是示出根据第六实施例的存储器单元MC的制造工艺的工艺图(形成下电极603)；
图34是示出根据第六实施例的存储器单元MC的制造工艺的工艺图(形成凹陷区域602a)；
图35是示出根据第六实施例的存储器单元MC的制造工艺的工艺图(形成超晶格叠层SL)；
图36A和36B是示出根据第六实施例的存储器单元MC的制造工艺的工艺图(研磨超晶格叠层SL)；
图37A和37B示出根据第七实施例的存储器单元MC的器件构造，其中，图37A是沿位线方向(Y方向)的示意截面图，并且图37B是沿字线方向(X方向)的示意截面图；
图38是示出使用固态存储器10的数据处理系统800的组成的框图；
图39是将图3中所示的超晶格叠层SL用于缺陷地址存储电路的固态存储器900的框图；以及
图40是在编程区中使用图3中所示的超晶格叠层SL的数据处理装置1000的框图。
具体实施方式
在下文中，将参考附图，详细地说明本发明的优选实施例。
图1是根据本发明的实施例的半导体存储器10的框图。
根据本实施例的半导体存储器10是PRAM，并且能够通过从外部输入地址信号ADD和命令CMD来访问包括许多存储器单元MC的存储器单元阵列11。即，当命令CMD表示读取操作时，读出保持在由地址信号ADD指定的存储器单元MC中的数据。当命令CMD表示写入操作时，从外部输入的写入数据被写入在由地址信号ADD指定的存储器单元MC中。
以下是更具体的说明。半导体存储器10具有保持地址信号ADD的地址锁存电路21，以及通过解码命令CMD生成内部命令ICMD的命令解码器22。在输入到地址锁存电路21的地址信号ADD当中，行地址RA被提供给行系统控制电路23，并且列地址CA被提供给列系统控制电路24。行系统控制电路23是基于行地址RA和内部命令ICMD选择包括在存储器单元阵列11中的字线WL的电路。列系统控制电路24是基于列地址CA和内部命令ICMD选择包括在存储器单元阵列11中的位线BL的电路。
选择的位线BL被连接到数据输入/输出电路25。结果，当命令CMD表示读取操作时，经由数据输入/输出电路25读出保持在由地址信号ADD指定的存储器单元MC中的读取数据DQ。当命令CMD表示写入操作时，经由数据输入/输出电路25将从外部输入的写入数据DQ写入由地址信号ADD指定的存储器单元MC中。
图2是详细地表示存储器单元阵列11的一部分的电路图。
如图2中所示，在存储器单元阵列11中，在X方向上提供多条字线WL，并且在Y方向上提供多条位线BL。在字线WL和位线BL之间的每个交叉处布置存储器单元MC。通过该布置，以矩阵形状布局多个存储器单元MC。图2中所示的每一存储器单元MC包括作为存储元件的超晶格叠层SL，以及作为切换器件的MOS结晶管T，他们被串联地连接在相应位线BL和地线Vss之间。MOS结晶管T的栅电极连接到相应的字线WL。在图2中所示的例子中，尽管超晶格叠层SL连接到位线BL侧，并且MOS结晶管T连接到地线Vss侧，但是这些能够反向地连接。
图3是示出根据本发明的第一实施例的超晶格叠层SL的构造的截面图。
如图3中所示，根据第一实施例的用于存储器元件的超晶格叠层SL具有交替地层叠为多层的结晶层1和结晶层2。在超晶格叠层SL的一个表面SLa上在其层叠方向上提供下电极3，并且在超晶格叠层SL的另一表面SLb上在其层叠方向上提供上电极4。即，超晶格叠层SL被夹在这些电极3和4之间，并且超晶格叠层SL的层叠方向与电极32和4的对向方向一致。
在该构造中，当电流经由电极3和4流向超晶格叠层SL时，电流流向超晶格叠层SL的层叠方向。与块状材料不同，超晶格叠层SL几乎不具有具有结晶缺陷和无序晶格排列的区域或晶界区域。因此，电流路径不具有任何能够导致在这些区域中不均匀地存在电流的不稳定性，并且电流以良好可再现性地基本均匀地流向层叠表面。
电极3和4由导体制成。作为具体材料，存在诸如铝(Al)、钨(W)、钛(Ti)的金属材料，诸如氮化钛(TiN)和氮化钨(WN)的金属氮化物，诸如硅化钛(TiSi)和硅化钴(CoSi)的金属硅化物，以及掺杂有n型或p型杂质的多晶硅。电极3和4的材料不需要是相同的，并且能彼此不同。
结晶层1由相变化合物制成。特别地，优选地结晶层1是相变材料，其结晶状态由于能量施加而可逆地改变。“结晶状态可逆地改变”是包括下述情况的概念，即晶格自身改变的情况、包含在晶体中的原子的配位数改变同时保持晶格的基本结构的情况、以及尽管晶格的基本结构和原子的配位数不改变但预定原子之间的距离改变的情况。结晶状态能至少在常温下在稳定的两个或更多结晶结构之间改变是足够的。
特别地，更优选地结晶层1具有通过能量施加可逆地替换的构成原子的位置。“可逆地替换的构成原子的位置”是包括下述情况的概念，即包含在晶体中的原子的配位数改变同时保持晶格的基本结构的情况；以及尽管晶格的基本结构和原子的配位数不改变但预定原子之间的距离改变的情况。结晶状态能至少在常温下在稳定的两个或更多结晶结构之间变化是足够的。
作为该材料，提到包含锗(Ge)作为主要成分的NaCl立方晶体的硫族化合物。当层叠表面是(111)取向时，通过施加相对小的能量可逆地替换构成原子的位置。
在包含锗(Ge)作为主要成分的NaCl型立方晶体的硫族化合物中，存在多个锗原子的稳定位置。因此，在该化合物中，通过由(111)取向层叠表面施加能量，锗原子的位置能够被可逆地移动。具体地，当硫族化合物具有锗(G)和碲(Te)作为主要成分时，将能量施加到硫族化合物基本上不改变碲原子的位置，而是改变锗原子的位置。另外，因为在锗原子的位置改变前的晶体的能量稳定性和位置改变后的晶体的能量稳定性之间没有显著的差异，因此锗原子的位置能够被容易地可逆地移动。该现象在锗(Ge)与碲(Te)的比率设置成1∶1时以良好的可再现性发生。
包含铝(Al)作为主要成分(例如AlTe)的NaCl型立方晶体的硫族化合物也能够被用作结晶层1的材料。该包含铝(Al)作为主要成为的硫族化合物能通过将能量施加到该硫族化合物来改变其铝原子位置。根据基于量子力学计算的模拟结果，在铝原子的位置改变前的晶体的能量稳定性和在位置改变后的晶体的能量稳定性之间的差异相对大。因此，对于可逆地移动铝原子的位置，施加相对大的能量被认为是必要的。
除此之外，根据基于量子力学计算的模拟结果，SiTe和CTe等的硫族化合物具有在这些原子的位置改变前的晶体的能量稳定性和在位置改变后的晶体的能量稳定性之间相对大的差异。因此，认为难以可逆地移动硅原子和碳原子的位置。因此，SiTe和CTe等的硫族化合物不适合作为结晶层1的材料。
“主要成分”是指形成每一结晶层的基本单元晶格的元素。
图4A和4B是用于说明具有1∶1的比率的锗(Ge)和碲(Te)的硫族化合物的结晶结构的变化的示意图，其中，图4A表示结晶结构A，以及图4B表示结晶结构B。
如图4A中所示，在结晶结构A中，中心处的一个锗原子配位到构成NaCl型立方晶格的碲原子中的前、后、左、右、上和下位置的六个碲原子Te(1)至Te(6)。在图4A中，Te(1)是位于晶格的前表面的碲原子，Te(2)是位于晶格的后表面的碲原子，Te(3)是位于晶格的左表面的碲原子，Te(4)是位于晶格的右表面的碲原子，Te(5)是位于晶格的上表面的碲原子，并且Te(6)是位于晶格的下表面的碲原子。这是稳定的结构，并且该结构不会改变，除非预定能量或更高能量被从外部施加到晶格。在图4中，硫族化合物被描述为NaCl型晶格，其中Te被布置在外部。为清楚地说明Ge的运动，仅描述中心处的Ge原子。此外，忽略位于连接Te和Te的横梁中间的Ge原子，即位于b位置的Ge原子，以便不干扰理解。在图4A中所示的结晶结构A中，电阻变得相对低。在PRAM中，硫族化合物具有低电阻的状态称为“设定(set)状态”。因此，在本说明书中，结晶层1处于结晶结构A的状态也称为“设定状态”。
另一方面，在图4B中所示的结晶结构B中，中心处的一个锗原子配位到四个碲原子Te。具体地，与结晶结构A相比，该锗原子不配位到Te(1)、Te(3)和Te(5)，而配位到Te(7)。在图4B中，Te(7)是位于晶格的右下后角的碲原子。该结构也是稳定的，并且不改变，除非预定的能量或更高能量被从外部施加到晶格。在图4B中所示的结晶结构B中，电阻变得相对高。在PRAM中，硫族化合物具有高电阻的状态称为“重置状态”。因此，在本说明书中，结晶层1处于结晶结构B的状态也称为“重置状态”。
通过经图2中所示的位线BL将电能施加到晶格，执行从结晶结构A至结晶结构B的改变(重置操作)，以及从结晶结构B到结晶结构A的改变(设定操作)。从结晶结构A至结晶结构B的改变要求相对高的能量。根据试验和模拟的结果，该改变需要2.7eV的能量。另一方面，从结晶结构B到结晶结构A的改变要求相对低的能量。根据试验和模拟的结果，该改变需要2.3eV的能量。即，当从结晶结构A至结晶结构B的改变所需的能量为E1并且当从结晶结构B至结晶结构A的改变所需的能量为E2时，关系E1＞E2成立。因此，与改变前的结晶结构无关地，当施加超出E1的能量时，到结晶结构B的改变的可能性变高，并且当施加超过E2并低于E1的能量时，到结晶结构A的改变的可能性变高。
再参考图3，结晶层2具有不同于结晶层1的组成，并且通过在层叠方向上将结晶层1夹在结晶层2间，有助于结晶层1执行上述改变操作。因此，结晶层2的结晶结构不需要改变。注意如果出现结晶层2的结晶结构的改变也没有问题。
结晶层2的立体晶格是六方晶体，以及结晶层2的C轴优选取向到层叠方向。基于此，在结晶层2的每一晶格中形成用来移动包含在结晶层1中的原子的空腔区，并且上述结晶层1的改变操作变得容易。具体地，包含锑(Sb)作为主要成分的硫族化合物能够用于结晶层2的材料。当结晶层1由包含锗(Ge)和碲(Te)作为主要成为的硫族化合物制成时，优选地结晶层2由包含锑(Sb)和碲(Te)作为主要成为的硫族化合物或包含铋(Bi)和碲(Te)作为主要成为的硫族化合物制成。最优选，结晶层2由包含锑(Sb)和碲(Te)作为主要成为的硫族化合物制成。
更具体地，当包含1∶1的比率的锗(Ge)和碲(Te)的硫族化合物(GeTe)用作结晶层1的材料时，优选地使用包含2∶3的比率的锑(Sb)和碲(Te)的硫族化合物(Sb2Te3)作为结晶层2的材料。
图5A至5C是用于说明当GeTe用于结晶层1的材料时以及当Sb2Te3用于结晶层2的材料时，结晶结构的变化的示意图，其中图5A示出结晶结构A，图5B示出结晶结构B，并且图5C示出从结晶结构A至结晶结构B的改变的结晶结构(或反之亦然)。
如图5A中所示，当结晶层1采用结晶结构A时，锗原子位于稍微偏离由碲原子构成的NaCl型立方晶格的中心。因此，在NaCl型立方晶格的碲原子和锗原子之间生成空腔区V1。另一方面，如图5B中所示，当结晶层1采用结晶结构B时，锗原子被放置为采取具有位于顶角的碲原子以及位于围绕这些碲原子的三个表面的中心处的碲原子的常规四面体结构，从而生成空腔区V2。即，用空腔区的位置替换锗原子的位置。用这种方式，在结晶结构A中生成的空腔区V1中布置结晶结构B的锗原子，并且相反地，在结晶结构B中生成的空腔区V2中布置结晶结构A的锗原子。通过该布置，能够在稳定的结晶结构之间改变。
不特别地限制层叠方向上结晶层1和2的每一个的晶格的数目，只要该数目等于或大于1。即，能由一层晶格构成或由两层或更多层晶格构成结晶层1和2的每一个。因此，当构成结晶层1的一层晶格被表示为[1]以及当构成结晶层2的一层晶格被表示为[2]时，能交替地层叠一个结晶层，诸如[12121212...]，或能交替地层叠两个结晶层，诸如[11221122...]。
层叠方向上的每一结晶层1中的晶格的数目不需要与层叠方向上的每一结晶层2的晶格的数目相匹配。因此，结晶层1和结晶层2之间的晶格的数目的比率能够为1∶2，诸如[122122122...]，并且结晶层1和结晶层2之间的晶格的数目的比率能够为1∶4，诸如[1222212222...]。层叠方向上的每一结晶层1的晶格的数目不需要是相同的，并且层叠方向上的每一结晶层2的晶格的数目不需要相同。因此，例如，这些结晶层能够按[122112122...]的顺序层叠。
然而，因为可逆地替换结晶层1的构成原子的位置，因此当在层叠方向上的每一结晶层1的晶格的数目较小时，一致性极好。通过较少数目的晶格，能执行高速改变操作。考虑这一特征，优选由一层晶格构成每一结晶层1。即，例如，优选地将每一结晶层1布置为诸如[12121212...]、[122122122...]和[1222212222...]。
图6是用于说明存储器单元MC和写入电路26和读取电路27之间的连接关系的示意图。
如图6中所示，包括在存储器单元MC中的超晶格叠层SL经由上电极4和位线BL连接到写入电路26和读取电路27。写入电路26和读取电路27是包括在图1中所示的数据输入/输出电路25中的电路块。
写入电路26包括重置电路26a和设定电路26b。如上所述，结晶层1处于结晶结构A的状态为设定状态，并且结晶层1处于结晶结构B的状态为重置状态。重置电路26a使结晶层1从结晶结构A(设定状态)改变成结晶结构B(重置状态)。另一方面，设定电路26b使结晶层1从结晶结构B(重置状态)改变成结晶结构A(设定状态)。
重置电路26a为超晶格叠层SL提供超过结晶层1从结晶结构A改变成结晶结构B所需的能量E1的能量。通过重置电流Ireset提供该能量。另一方面，重置电路26b为超晶格叠层SL提供超过结晶层1从结晶结构B改变成结晶结构A所需的能量E2并低于E1的能量。通过设定电流Iset，提供该能量。通过流向超晶格叠层SL的电流量调整提供给超晶格叠层SL的能量。因此，在该示例中，Ireset＞Iset成立。
如图6所示，因为提供下电极3和上电极4来在层叠方向上夹持超晶格叠层SL，因此当通过在结晶管T导通的状态下使用写入电路21，设定电流Iset或重置电流Ireset流向超晶格叠层SL时，电流流动的方向变为与超晶格叠层SL的层叠方向平行。因此，在层叠方向上，能量被施加到超晶格叠层SL。因此，有效地使用施加的能量来改变结晶结构。
同时，根据传统的块状相变材料，大部分施加的能量被消耗来增加熵，并且只有很少的能量被用来改变结晶结构。因此，传统的固态存储器具有需要相对大的能量来引起相变并且需要相对长的时间用于相变的问题。相反，根据本实施例，因为其原子排列具有一致性(coherence)，因此，大部分施加的能量被用于改变结晶结构。因此，根据本实施例中的固态存储器，改变结晶结构所需的能量小于传统所需的能量。此外，改变结晶结构所需的时间短于传统所需的时间。
通过使用约70nm的加热器大小的相同结构的测试装置，分别对将GeTe用于结晶层1的材料和将Sb2Te3用于结晶层2的材料的超晶格叠层SL的情况，以及对使用传统的块状Ge2Sb2Te5组成的硫族化合物的情况，测量相变速度。因此，确认块状硫族化合物具有约200至300ns的相变速度，并且超晶格叠层SL具有为传统速度的约1/5至1/8的约30至40ns的高性能。该结果表示当使用超晶格叠层SL时，结晶结构A和结晶结构B间的改变以比当使用传统的块状硫族化合物时非晶和结晶之间的改变显著更高的速度进行。使用超晶格叠层SL的固态存储器能显著地缩短设定时和重置时的电流脉冲宽度，并且能实现高速操作。因此，能大大地减小实际功耗。
读取电路27用来使读取电流Iread流向超晶格叠层SL，而没有使结晶层1改变结晶结构。如上所述，电阻在结晶结构A中相对低，并且电阻在结晶结构B中相对高。因此，当通过在结晶管T接通的情况下使读电流Iread流向超晶格叠层SL来测量电阻时，能确定结晶层1具有结晶结构A还是结晶结构B。通过读取电流Iread将提供给超晶格叠层SL的能量设置成等于或小于E2。即，将电流设置为Iread＜＜Iset。因此，即使当读取电流Iread流向超晶格叠层SL时，也不改变结晶层1的结晶结构。即，执行非破坏性读取。
如上所述，在第一实施例中，以矩阵形状布局多个存储器单元MC，并且在层叠方向上在电极3和4之间夹持超晶格叠层SL，作为包括在存储器单元MC中的存储元件。因此，能以与DRAM(动态随机存取存储器)等等类似的方式提供大容量固态存储器。因为包括在超晶格叠层SL中的结晶层1的结晶结构不改变，除非经由位线BL施加预定能量，因此该存储器能将数据存储为非易失性数据，与DRAM不同。根据第一实施例的超晶格叠层SL，晶体结构以比传统PRAM所需更小的能量并且高速地改变。因此，能实现低功耗和高速操作。
接着说明存储器单元MC的器件构造。
图7A和7B表示根据第一实施例的存储器单元MC的器件构造，其中，图7A是沿位线方向(Y方向)的示意截面图，以及图7B是沿字线方向(X方向)的示意截面图。
图7A和7B中所示的存储器单元MC包括作为半导体基板100的一部分的在垂直于半导体基板100的主表面的方向上凸出的具有硅柱100a作为沟道的垂直MOS结晶管T，以及连接到结晶管T的源或漏中的一个的超晶格叠层SL。在高度方向上在硅柱100a的中心掺杂P型杂质。
由延伸到Y方向的元件隔离区102和栅电极105(字线WL)隔离X方向上相邻的硅柱100a。由层间绝缘膜107隔离Y方向上相邻的硅柱100a。经由栅极绝缘膜104由栅电极105覆盖硅柱100a。在这些栅电极105中，覆盖X方向上相邻的硅柱100a的部分彼此短路。另一方面，由层间绝缘膜107彼此隔离覆盖Y方向上相邻的硅柱100a的部分。
在硅柱100a的下部提供延伸到Y方向的N型扩散层103。由元件隔离区102隔离X方向上相邻的N型扩散层103。在硅柱100a的上部提供N型扩散层106。通过该布置，当将预定电压施加到栅电极105时，导通具有作为沟道的硅柱100a的垂直MOS结晶管T，并且N型扩散层103和N型扩散层106变为导电状态。
N型扩散层106的上表面连接到接触塞108。接触塞108的上表面和层间绝缘膜107构成平坦表面。在层间绝缘膜107上提供层间绝缘膜109。分别在层间绝缘膜109中形成通孔109a，并且分别提供侧壁绝缘膜110来覆盖通孔109a的内壁。加热器电极111分别嵌入在由侧壁绝缘膜110环绕的圆柱区中。加热器电极111中的每一个用作图3中所示的下电极。加热器电极111的下部分别连接到接触塞108。
层间绝缘膜109、侧壁绝缘膜110和加热器电极111的上表面形成平坦表面。在层间绝缘膜109上提供延伸到Y方向的超晶格叠层SL和上电极112(位线BL)。在第一实施例中，超晶格叠层SL的层叠表面的每一个是平坦表面，并且基本上平行于半导体基板100的主表面。上电极112的每一个对应于图3中所示的上电极4。在形成有上电极112的层间绝缘膜109的整个表面上提供保护绝缘膜113。在保护绝缘膜113的上表面上提供层间绝缘膜114。
如上所述的是根据第一实施例的存储器单元MC的器件构造。在第一实施例中，因为超晶格叠层SL的层叠表面为平坦表面，因此能够容易地形成具有显著少量结晶无序的超晶格叠层SL。因为加热器电极111分别嵌入在由侧壁绝缘膜110环绕的区域中，因此能使加热器电极111的每一直径小于光刻的分辨率极限。因此，能在与加热器电极111和上电极112相对的区域中限定电流路径，并且能使相变区小，由此进一步减小设定电流和重置电流。
接着说明根据第一实施例的存储器单元MC的制造工艺。
图8至图17是示出根据第一实施例的存储器单元MC的制造工艺的工艺图。图8A、9A、10A和11A是示意平面图，并且图8B和10B以及11B是沿线A-A(Y方向)的示意截面图。图9B、10C和11C是沿线B-B(X方向)的示意截面图。
首先，制备掺杂有P型杂质的半导体基板100，并且在半导体基板100的表面上形成岛状掩模氮化物膜101，如图8A和8B中所示。优选地，每一掩模氮化物膜101的直径为约50nm，并且彼此相邻的掩模氮化物膜101之间的间隔为约50nm。接着，通过使用掩模氮化物膜101，蚀刻半导体基板100约200nm，由此在半导体基板100上形成硅柱100a。
接着，如图9A和9B中所示，在位于X方向上相邻的硅柱100a之间的半导体基板100中形成延伸到Y方向的元件隔离槽。用二氧化硅膜嵌入这些槽，由此形成元件隔离区102。
接着，如图10A至10C中所示，将诸如磷的N型杂质注入半导体基板100。结果，在硅柱100a之间暴露的半导体基板100的表面中形成N型扩散层103。当磷用于杂质时，约2×1015原子/cm2的剂量是足够的。此后，执行活化加热工艺，从而使N型杂质扩散到半导体基板100的纵向(厚度方向)和横向(平行于主表面的方向)。结果，使N型杂质扩散到硅柱100a的下部，并且形成延伸到Y方向的N型扩散层103。
接着，如图11A至11C中所示，执行热氧化工艺以在硅柱100a的侧表面上形成由二氧化硅膜制成的栅极绝缘膜104。在本发明中，将二氧化硅膜用于栅极绝缘膜104的材料不是必需的，并且能使用其他绝缘材料，诸如氮化硅膜和高介电常数膜，诸如HfSiON。
接着，在整个表面上沉积引入有N型杂质的多晶硅膜，由此在硅柱之间嵌入多晶硅膜。回蚀多晶硅膜以暴露掩模氮化物膜101的上部。此外，通过使用延伸到X方向的掩膜图案(未示出)图案化多晶硅膜。结果，形成延伸到X方向的栅电极105。能将Y方向上相邻的栅电极105之间的间隔设置成约15nm。栅电极105的材料不限于引入有N型杂质的多晶硅，并且能够是难熔金属。
接着，移除掩模氮化物膜101，并且如图12A和12B中所示，离子注入诸如磷的N型杂质，并且其后执行活化加热工艺，由此，在硅柱100a的上部和位于硅柱100a之间的半导体基板100的表面上形成N型扩散层106。当磷用于杂质时，约2×1015原子/cm2的剂量是足够的。结果，N型扩散层103和106被形成为变为硅柱100a的上部和下部的源或漏。图12A示出Y方向上的截面，并且图12B示出X方向上的截面。
接着，如图13中所示，在整个表面上形成层间绝缘膜107，并且在层间绝缘膜107中形成接触孔107a，由此暴露N型扩散层106。在包括接触孔107a的内部的整个表面上，顺序地形成钛膜、氮化钛膜和钨膜，此后，通过使用CMP方法，移除层间绝缘膜107上的这些导电膜。因此，在接触孔107a中嵌入连接到N型扩散层的接触塞108。N型掺杂硅膜能够被用于接触塞108的材料。
接着，如图14中所示，在层间绝缘膜107上，以约40nm的膜厚度形成层间绝缘膜109。在层间绝缘膜109中形成通孔109a，由此暴露接触塞108。
接着，在整个表面上形成绝缘膜，并且回蚀该膜以分别形成覆盖通孔109a的内壁的侧壁绝缘膜110，如图15中所示。氮化硅膜和二氧化硅膜能够用于侧壁绝缘膜110的材料，并且膜厚度能够约为15nm。在这种情况下，当通孔109a的开口直径为40nm时，由侧壁绝缘膜110环绕的圆柱区110a的直径变为10nm。
接着，在包括由侧壁绝缘膜110环绕的区域110a的整个表面上形成氮化钛膜，并且通过CMP方法研磨该膜以移除层间绝缘膜109上的氮化钛膜。结果，连接到接触塞108的加热器电极111分别嵌入区域110a中。加热器电极111的材料不限于氮化钛膜。因此，能形成具有小于光刻的分辨率极限的直径的加热器电极111。
接着，如图16中所示，超晶格叠层SL层叠在平坦化的层间绝缘膜109的表面上。超晶格叠层SL的构造如参考图3所述，并且交替地层叠结晶层1和结晶层2。通过使用图18中所示的分子束外延装置能执行超晶格叠层SL的膜形成。
图18是示出分子束外延装置的构造的示意截面图。
图18所示的分子束外延装置包括真空室30、减压真空室30的内部的减压装置31、在真空室30内部提供的台32以及两个源41和42。源41是GeTe，并且源42是Sb2Te3。分别为源41和42提供遮光器41a和42a，由此使得能够单独地选择是否照射源化合物。源41和42中的每一个与半导体基板100之间的距离优选等于或大于100mm。这是因为当源41和42的每一个与半导体基板100之间的距离大时，通过照射时间的层叠量的可控性提高，并且层叠膜的均匀度提高。此外，对基板表面上的原子稳定位置的热迁移影响变大，并且这变得对结晶每一层有利。通过使源41和42中的每一个与半导体基板100之间的距离增加到等于或大于100mm，能在某种程度上获得该效果，并且通过使该距离增加到约200mm，能更充分地获得该效果。然而，当源41和42中的每一个与半导体基板100之间的距离变大时，装置变大。因此，考虑到这一点，源41和42中的每一个与半导体基板100之间的距离理想地为50至250mm。
使用图18中所示的分子束外延装置的超晶格叠层SL的膜形成方法如下。
首先，将图15中所示的工艺之后的半导体基板100安装在台32上，此后，通过使用减压装置31，将真空室30的内部减压到预定程度的真空。半导体基板100的温度优选地被设置成等于或高于100℃并且等于或低于400℃，并且更优选设置成约300℃。这是因为当温度低于100℃时Sb2Te3不结晶并且变为处于非晶状态，并且当温度超过400℃时，诸如Sb2Te3的构成要素升华。在这种状态下，遮光器42a打开，并且遮光器41a保持关闭。因此，照射源42的Sb2Te3，由此在层间绝缘膜109上形成Sb2Te3化合物。在形成膜后立即使Sb2Te3化合物的C轴取向到层叠方向是不够的。然而，每次当膜厚度增加时，提高C轴到层叠方向的取向强度。当膜厚度变为等于或大于5nm时，至少在表面部分使结晶的C轴取向到层叠方向。因此，完成作为第一层的结晶层2的膜形成。
接着，打开遮光器41a，并且关闭遮光器42a。因此，源41的GeTe照射到结晶层2，由此形成GeTe化合物。此时，因为至少在变为下层的结晶层2的表面部分处使晶体的C轴取向到层叠方向，在结晶层2的表面上形成的GeTe化合物的膜变为(111)表面。当以这种方式，以预定膜厚度形成GeTe化合物时，完成作为第一层的结晶层1的膜形成。结晶层1的晶格优选仅一层。在这种情况下，膜厚度变为约1.8nm。
接着，打开遮光器42a，并且关闭遮光器41a。因此，源42的Sb2Te3照射到结晶层1，由此形成Sb2Te3化合物。此时，因为变为下层的结晶层1的层叠表面是(111)取向，因此使在层叠表面的表面上形成的Sb2Te3化合物的C轴的膜取向到层叠方向。当用这种方式以预定膜厚度形成Sb2Te3化合物时，完成作为第二层的结晶层2的膜厚度。之后的第二层的结晶层2的晶格优选仅一层。在这种情况下，膜厚度变为约1.8nm。
此后，交替地执行结晶层1的膜形成和结晶层2的膜形成。因此，形成具有交替形成在层间绝缘膜109的表面上的结晶层1和结晶层2的超晶格叠层SL。超晶格叠层SL的形成方法不限于分子束外延装置，并且还能使用ALD方法等等。
从结晶层2开始超晶格叠层SL的膜形成，并且变为第一层的结晶层2的膜厚度设置成大于其他结晶层的膜厚度。这是为了将构成结晶层2的Sb2Te3的C轴设置成强取向到层叠方向的目的。在下文中，详细地描述该设置。
接着，如图17A和17B中所示，在超晶格叠层SL的表面上形成氮化钛膜，此后，执行图案化以形成延伸到Y方向的上电极112。上电极112对应于图3中所示的上电极4。能以约100nm的节距设置X方向上相邻的上电极112。上电极112的膜厚度能是30nm。溅射方法能用于膜形成。在这种情况下，膜形成温度能够被抑制到约200℃。尽管能使用CVD方法和ALD方法来形成上电极112，但是上电极112需要以400℃或更低温度形成以避免损坏超晶格叠层SL。图17A示出Y方向上的截面图，图17B示出X方向上的截面图。
图17C是图17A中的区域C的放大截面图。
如图17C中所示，作为超晶格叠层SL的层叠开始表面的下表面与加热器电极111接触，并且作为超晶格叠层SL的层叠结束表面的上表面与上电极112接触。通过该布置，当电流经由这些电极流向超晶格叠层SL时，电流流向超晶格叠层SL的层叠方向。
此后，如图7A和7B中所示，在整个表面上形成由氮化硅膜制成的保护绝缘膜113，并且在整个表面上形成由二氧化硅膜制成的层间绝缘膜114，由此完成根据第一实施例的存储器单元MC。保护绝缘膜113用来通过防止氧进入超晶格叠层SL来防止劣化超晶格叠层SL。在通过图案化暴露超晶格叠层SL的端部之后，氧化气氛中热处理中以及作为二氧化硅膜的层间膜中的氧从层叠界面进入超晶格叠层SL，在层叠界面扩散，并劣化超晶格叠层SL的性能。对于保护绝缘膜113来说，包含少量氧的膜是优选的，并且致密膜是合适的。优选地，等离子体CVD方法用来形成保护绝缘膜113。作为层间绝缘膜114的材料，也能使用BPSG膜、SOD膜等等。在任一情况下，在形成超晶格叠层SL后，需要工艺温度为400℃或更低。
在下文中，说明从结晶层2开始形成超晶格叠层SL的意义和将作为第一层的结晶层2设置为比其他结晶层更大的厚度的意义。
作为第一层的结晶层2具有使作为立方晶体的结晶层1的层叠表面(111)取向的功能。当层叠表面被(111)取向时，以最小能量改变结晶层1。因此，为增加包含超晶格叠层SL的存储器单元MC的装置特性，需要使作为立方晶体的结晶层1的层叠表面(111)取向。然而，即使当通过使用诸如溅射方法的气相生长方法、分子束外延(MBE)方法、ALD方法或CVD方法，沉积其结晶结构改变的材料，诸如上述GeTe化合物时，(111)表面不会变为取决于下层的状态的层叠表面。从结晶层2开始形成超晶格叠层SL，并且将作为第一层的结晶层2设置为比其他结晶层更大的厚度，以便解决这些问题。
即，当从结晶层2开始超晶格叠层SL的形成时以及当作为第一层的结晶层2被设置为比其他结晶层更大的厚度时，结晶层2用作到结晶层1的取向层，并且结晶层1的层叠表面变为(111)表面。
图19A示出C轴取向的结晶层2，并且图19B示出结晶层1的(111)表面。
如图19A中所示，当作为六方晶体的结晶层2(Sb2Te3)被C轴取向时，层叠表面2a变为六边形。因此，当在被C轴取向的结晶层2的表面上沉积作为NaCl立方晶体的结晶层1(GeTe)时，图19B中所示的(111)表面变为层叠表面1a。即，因为立方晶体的(111)表面是三角形，如图19B中所示，因此该表面与被C轴取向的结晶层2的层叠表面2a匹配(见图19A中所示的附图标记1a)。因此，当作为立方晶体的结晶层1沉积在被C轴取向的结晶层2的表面上时，(111)表面变为层叠表面1a。另一方面，当用作取向层的该结晶层2不存在时，例如，结晶层1被取向到(100)表面。在这种情况下，在超晶格叠层中形成许多晶格无序。
当通过使用气相生长方法，诸如溅射方法、分子束外延方法、ALD方法或CVD方法，沉积Sb2Te3化合物时，C轴被取向到层叠方向。然而，就在膜形成后，C轴没有被满意地取向到层叠方向。每次当膜厚度增加时，C轴到层叠方向的取向强度增加。具体地，作为第一层的结晶层2的膜厚度优选等于或大于3nm，最优选地等于或大于5nm。这是因为当作为第一层的结晶层2的膜厚度小于3nm时，结晶层2到C轴的取向强度变得不足，并且结果不能充分地获得(111)取向结晶层1的层叠表面的功能。当作为第一层的结晶层2的膜厚度等于或大于5nm时，结晶层2到C轴的取向强度变为足够，并且结果结晶层1的层叠表面能几乎被完全地(111)取向。从这一观点，作为第一层的结晶层2的膜厚度不需要过分大。因此，特别优选地，作为第一层的结晶层2的膜厚度等于或大于5nm并且等于或小于10nm。
在其层叠表面被(111)取向的结晶层1的表面上，形成作为之后的第二层的结晶层2。因此，结晶层2被立即C轴取向。因此，作为之后的第二层的结晶层1也能具有被(111)定向的层叠表面。
在本发明中，超晶格叠层SL的第一层是由Sb2Te3制成的结晶层2不是必需的。
接着，说明根据本发明的第二实施例的存储器单元MC的构造。
图20A至20C示出根据第二实施例的存储器单元MC的器件构造，其中，图20A是沿位线方向(Y方向)的示意截面图，图20B是沿字线方向(X方向)的示意截面图，并且图20C是图20A中所示的区域C的放大示意截面图。
图20A和20B中所示的存储器单元MC在层间绝缘膜109的上部的构造方面不同于图7A和7B中所示的存储器单元MC(根据第一实施例)。根据第二实施例的存储器单元MC的其他特征与第一实施例相同，因此用相同的附图标记表示相同的元件，并且将省略重复的说明。
在第二实施例中，在层间绝缘膜109上提供层间绝缘膜201，并且在提供在层间绝缘膜201中的通孔201a中嵌入超晶格叠层SL的一部分和上电极202的一部分。更具体地，沿通孔201a的底面和内壁提供超晶格叠层SL的每一个的层叠表面。此外，在由超晶格叠层SL环绕的区域内提供上电极202。超晶格叠层SL和上电极202被延伸到Y方向。
根据第二实施例，沿通孔201a的底面和内壁提供超晶格叠层SL的层叠表面。通过进一步减小加热器电极111和上电极202的相对区域，以及通过在该区域中限定电流路径，能增加电流密度和减小相变区域。因此，通过使用更少电流量能以高速执行重写。当通过干刻蚀，图案化超晶格叠层SL时，有时损坏暴露部分。然而，在本构造中，将上电极202和超晶格叠层SL与其他单元隔离的蚀刻区远离相变区通孔201a的高度而放置。因此，这具有暴露区不易于受蚀刻影响的优点。
根据第二实施例的存储器单元MC的制造工艺如下。
首先，在执行图8至15所示的工艺后，如图21中所示，形成由氮化硅膜制成的层间绝缘膜201，并且执行图案化以形成通孔201a，从而暴露加热器电极111的上表面。层间绝缘膜201具有约40nm的膜厚度，并且通孔201a具有约30nm的直径D0。
接着，如图22中所示，在包括通孔201a的内部的整个表面上形成超晶格叠层SL。结果，沿通孔201a的底面和内壁层叠超晶格叠层SL。然而，在第二实施例中，超晶格叠层SL的膜厚度被控制为通孔201a不完全嵌入超晶格叠层SL。超晶格叠层SL的膜厚度设置成约8nm。在第二实施例中，优选通过ALD方法形成超晶格叠层SL。在第一实施例中描述了基本的膜形成方法，并且优选从结晶层2开始膜形成，并且作为第一层的结晶层2的膜厚度大于其他结晶层的膜厚度。
如图20A和20B中所示，在超晶格叠层SL的表面上形成氮化钛膜，并且执行图案化，由此形成延伸到Y方向的上电极202。上电极202具有30nm的膜厚度。能通过ALD方法执行膜形成。此后，尽管未示出，但在整个表面上形成由氮化硅膜制成的保护绝缘膜。此后，形成由二氧化硅膜制成的层间绝缘膜，从而完成根据第二实施例的存储器单元MC。
接着，说明根据本发明的第三实施例的存储器单元MC的构造。
图23A至23C示出根据第三实施例的存储器单元MC的器件构造，其中，图23A是沿位线方向(Y方向)的示意截面图，图23B是沿字线方向(X方向)的示意截面图，并且图23C是图23A中所示的区域C的放大示意截面图。
图23A和23B中所示的存储器单元MC在层间绝缘膜201的上部的构造方面不同于图20A和20B中所示的存储器单元MC(根据第二实施例)。根据第三实施例的存储器单元MC的其他特征与第二实施例相同，由此，用相同的附图标记表示相同的元件，并且将省略其重复说明。
在第三实施例中，平坦化层间绝缘膜201的上表面，并且在平坦化的层间绝缘膜201上提供第二上电极301(位线BL)。第二上电极301与嵌入通孔201a中的超晶格叠层SL和上电极202接触，并延伸到Y方向。以与第二实施例类似的方式，通过限定电流路径，能增加电流密度和减小相变区。因此，通过使用较少电流量，能高速地执行重写。在第三实施例中，通过CMP方法隔离上电极202和超晶格叠层SL。因此，与通过蚀刻隔离相比，不需要移除由蚀刻生成的材料。此外，因为由第二上电极301覆盖超晶格叠层SL以及因为不暴露叠层截面(层叠方向上的表面)，因此，能省略防止超晶格叠层SL劣化的保护绝缘膜。
根据第三实施例的存储器单元MC的制造工艺如下。
首先，执行图8至15以及图21和22中所示的工艺。此后，如图24中所示，形成氮化钛膜，并且通过CMP方法研磨该膜以暴露层间绝缘膜201的上表面。通过该布置，在通孔201内嵌入超晶格叠层SL和上电极202。接着，在平坦化的层间绝缘膜201上形成约30nm的氮化钛膜，并且图案化该膜，由此形成延伸到Y方向的第二上电极301。因此完成根据第三实施例的存储器单元MC。
接着，说明根据本发明的第四实施例的存储器单元MC的构造。
图25A至25C示出根据第四实施例的存储器单元MC的器件构造，其中，图25A是沿位线方向(Y方向)的示意截面图，图25B是沿字线方向(X方向)的示意截面图，并且图25C是图25A中所示的区域C的放大示意截面图。
图25A和25B中所示的存储器单元MC在通孔201a的内部的构造方面不同于图23A和23B中所示的存储器单元MC(根据第三实施例)。根据第四实施例的存储器单元MC的其他特征与第三实施例相同，由此，用相同的附图标记表示相同的元件，并且省略其重复说明。
在第四实施例中，在层间绝缘膜201中提供的通孔201a嵌入有超晶格叠层SL。即，在通孔201a中不存在上电极。在第四实施例中，在通孔201a中嵌入超晶格叠层SL，并且沿通孔201a的底面和内壁提供它们的层叠表面。当电流通过加热器电极111和上电极301之间时，电流仅在通孔201a的底表面附近超晶格叠层SL的层叠表面的区域中垂直于超晶格叠层SL的层叠表面流动，因为该层叠表面处于水平方向。在超晶格叠层SL的其他区域中，电流平行于层叠表面流动。当电流垂直于层叠表面流动时，能量有效地用于相变，因为电流在与层叠界面相交的方向上流动。另一方面，当电流平行于层叠表面流动时，与层叠界面相交的电流分量非常小，因为电流在相对低电阻层中流动，并且该能量不用于相变。结果，相变区被限于通孔201a的底面附近。因为通过将加热器电极111和上电极301之间的电流路径限定到通孔201a的内部来增加电流密度以及因为相变区限于通孔201a的底表面附近，因此能以低电流高速地生成相变。因为不需要在通孔201a内形成上电极，因此，能够以更简单的方法形成该电极。通过将上电极301与相变区分离，能防止来自超晶格叠层SL的相变区的热扩散。
根据第四实施例的存储器单元MC的制造工艺如下。
首先，执行图8至15和图22中所示的工艺。接着，如图26中所示，在包括通孔201a的内部的整个表面上形成超晶格叠层SL。为完全地在通孔201a嵌入超晶格叠层SL，将超晶格叠层SL的膜厚度设置成约30nm是足够了。
接着，通过CMP方法研磨超晶格叠层SL，以暴露层间绝缘膜201的上表面，如图27中所示。因此，对每一存储器单元MC，隔离嵌入通孔201a中的超晶格叠层SL。接着，在平坦化的层间绝缘膜201上，形成约30nm的氮化钛膜，由此形成延伸到Y方向的上电极301。因此完成根据第四实施例的存储器单元MC。
接着，说明根据本发明的第五实施例的存储器单元MC的构造。
图28A至28C示出根据第五实施例的存储器单元MC的器件构造，其中，图28A是沿位线方向(Y方向)的示意截面图，图28B是沿字线方向(X方向)的示意截面图，并且图28C是图28A中所示的区域C的放大示意截面图。
图28A和28B中所示的存储器单元MC不同于图20A和20B中所示的存储器单元MC(根据第二实施例)之处在于通孔201a成锥形。根据第五实施例的存储器单元MC的其他特征与第二实施例相同，因此通过相同的附图标记表示相同的元件，并且将省略其重复说明。
在第五实施例中，通孔201a成锥形，从而通孔201a的内径朝加热器电极111变小。因为还沿锥形通孔201a的内壁形成超晶格叠层SL，因此超晶格叠层SL的层叠表面相对于半导体基板100的主表面倾斜。然而，层叠表面在超晶格叠层SL形成在通孔201a的底表面上的地方变为基本上平行于半导体基板100的主表面。根据第五实施例，上电极202分别具有朝加热器电极111的方向的凸起，并且具有尖端。当在电流通过加热器电极111和上电极202之间时，电流集中在上电极202的尖端。因此，能显著地增加电流密度，并且能使相变区限于上电极202的尖端附近。能量有效地被提供给超晶格叠层SL，并且这有助于以高速和低电流进行操作。
根据第五实施例的存储器单元MC的制造工艺如下。
首先，执行图8至15所示的工艺。如图29中所示，形成层间绝缘膜201并且执行图案化，从而形成锥形通孔201a。锥形通孔201a具有约40nm的顶径D1，并且具有约20nm的底径D2是足够的。为以锥形形状形成通孔201a，执行诸如湿蚀刻的各向同性蚀刻就足够了。通过将小的直径设置给通孔201a并且通过例如通过在通孔201a的内壁上提供侧壁来圆化通孔201a的上部，能获得上电极202的尖端。
接着，如图30中所示，在包括通孔201a的内部的整个表面上形成超晶格叠层SL。通过该布置，沿通孔201a的底表面和内壁层叠超晶格叠层SL。在第五实施例中，超晶格叠层SL的膜厚度被控制为通孔201a不完全嵌入有超晶格叠层SL。超晶格叠层SL具有约7nm的膜厚度。
如图28A和28B中所示，在超晶格叠层SL的表面上形成氮化钛膜，并且执行图案化，由此形成延伸到Y方向的上电极202。上电极202具有30nm的膜厚度。能使用ALD方法来形成该膜。此后，尽管未示出，但是在整个表面上形成由氮化硅膜制成的保护绝缘膜，并且在整个表面上形成由二氧化硅膜制成的层间绝缘膜。因此完成根据第五实施例的存储器单元MC。
接着，说明根据本发明的第六实施例的存储器单元MC的构造。
图31A至31C示出根据第六实施例的存储器单元MC的器件构造，其中，图31A是沿位线方向(Y方向)的示意截面图，图31B是沿字线方向(X方向)的示意截面图，并且图31C是图31B中所示的区域C的放大示意截面图。
图31A和31B中所示的存储器单元MC在层间绝缘膜107的上部的构造方面不同于图7A和7B中所示的存储器单元MC(根据第一实施例)。根据第六实施例的存储器单元MC的其他特征与第一实施例相同，由此由相同的附图标记表示相同的元件，并且将省略其重复说明。
在第六实施例中，在层间绝缘膜107上提供层间绝缘膜601，并且由侧壁绝缘膜602覆盖在层间绝缘膜601中提供的通孔601a的内壁。在由侧壁绝缘膜602环绕的圆柱区中嵌入下电极603和超晶格叠层SL。具体地，下电极603嵌入圆柱区的下部，并且超晶格叠层SL嵌入圆柱区的上部。在形成在超晶格叠层SL的圆柱区的底部上的部分处层叠表面基本上平行于半导体基板100的主表面。
平坦化层间绝缘膜601的上表面，并且在层间绝缘膜601的表面上提供延伸到Y方向的上电极604。根据第六实施例，在薄的圆柱区中嵌入下电极603和超晶格叠层SL。因此，通过将下电极603和上电极604之间的电流路径限定到薄的圆柱区来增加电流密度并且将相变区限制到薄的圆柱区中下电极603和超晶格叠层SL之间的接触面附近，能以高速和低电流生成相变。因为通过CMP方法处理超晶格叠层SL，因此不需要移除由蚀刻工艺生成的材料。此外，因为由上电极604覆盖超晶格叠层SL，并且因为不暴露叠层相交部(层叠方向上的表面)，因此，能省略防止劣化超晶格叠层SL的保护绝缘膜。
根据第六实施例的存储器单元MC的制造工艺如下。
首先，执行图8至13所示的工艺。此后，如图32中所示，形成约70nm厚度的层间绝缘膜601。此外，执行图案化以形成通孔601a，由此暴露接触塞108的上表面。通孔601a具有约40nm的直径D3。
接着，在整个表面上形成绝缘膜，并且回蚀该膜，由此形成覆盖通孔601a的内壁的侧壁绝缘膜602，如图33中所示。侧壁绝缘膜602具有约10nm的膜厚度。在这种情况下，当通孔601a的开口直径为40nm时，由侧壁绝缘膜602环绕的圆柱区的每个直径变为20nm。
接着，在包括由侧壁绝缘膜602环绕的圆柱区的整个表面上形成氮化钛膜，并且通过CMP方法研磨该氮化钛膜，以移除层间绝缘膜107上的氮化钛膜。通过该布置，在圆柱区中嵌入连接到接触塞108的加热器电极603。因此，能形成具有小于光刻的分辨率界限的直径的加热器电极603。
接着，如图34中所示，回蚀加热器电极603，由此使加热器电极603的上表面从层间绝缘膜601的上表面凹陷。凹陷量为约20nm就足够了。通过该布置，形成凹陷区域602a。
接着，在包括凹陷区域602a的内部的整个表面上形成超晶格叠层SL，如图35中所示。因此，沿凹陷区域602a的底表面和内壁，层叠超晶格叠层SL。在第六实施例中，超晶格叠层SL的膜厚度被控制为凹陷区域602a完全嵌入有超晶格叠层SL。超晶格叠层SL具有约10nm的膜厚度是足够的。
接着，通过CMP方法研磨超晶格叠层SL，以暴露层间绝缘膜601的上表面，如图36A和36B中所示。因此，对每一存储器单元MC，隔离嵌入凹陷区域602a中的超晶格叠层SL。然后，在平坦化的层间绝缘膜601上，形成约30nm的氮化钛膜，并且图案化该氮化钛膜以形成延伸到Y方向的上电极604。由此完成根据第六实施例的存储器单元MC。
接着，说明根据本发明的第七实施例的存储器单元MC的结构。
图37A和37B示出根据第七实施例的存储器单元MC的器件构造，其中，图37A是沿位线(Y方向)的示意截面图，并且图37B是沿字线方向(X方向)的示意截面图。
图37A和37B中所示的存储器单元MC不同于图7A和7B中所示的存储器单元MC(根据第一实施例)之处在于由二极管代替作为切换器件的MOS结晶管。根据第七实施例的存储器单元MC的其他特征与第一实施例相同，因此由相同的附图标记表示相同的元件，并省略其重复说明。
在第七实施例中，在硅柱100a的下部形成N型扩散层701，并且在N型扩散层701的上部形成P型扩散层702。因此，P型扩散层702和N型扩散层701形成PN结二极管。如图37A和37B中所示，平行于半导体基板100的主表面，在硅柱100a内提供PN结二极管的结面。在第七实施例中，不需要栅极绝缘膜和栅电极，因为切换器件是二极管。
根据第七实施例，因为二极管用于切换器件，能获得比当使用MOS晶体管时更大的导通电流。因为与垂直MOS晶体管相比，能简化制造工艺，因此，也能降低制造成本。
图38是通过使用图1中所示的固态存储器10的数据处理系统800的构造的框图。
图38中所示的数据处理系统800具有数据处理器820和图1中所示的固态存储器10经由系统总线810彼此连接的构造。例如，微处理器(MPU)和数字信号处理器(DSP)示为数据处理器820，但数字处理器不限于此。在图38中，尽管数据处理器820和固态存储器10经由系统总线810彼此连接来简化附图，但数据处理器820和固态存储器10也能经由局部总线彼此连接，而不使用系统总线810。
尽管在图38中仅示出了一组系统总线810以简化该图，但也能经由连接器等等串行或并行地提供系统总线810。在图38中所示的数据处理系统800中，尽管存储装置840、I/O装置850和ROM860连接到系统总线810，但在本发明中，这些并不必需是必要的组成元件。
硬盘驱动器、光盘驱动器和闪存示为存储装置840。显示装置，诸如液晶显示器，以及输入装置，诸如键盘和鼠标示为I/O装置850。输入装置和输出装置中的任何一个足以作为I/O装置850。尽管在图38中，为了简化，示出了组成元件中的每一个，但数量不限于一，并且还能提供一个或多个组成元件。
图39是将图3中所示的超晶格叠层SL用于缺陷地址存储电路的固态存储器900的框图。
图39中所示的固态存储器900将夹在电极3和4之间的超晶格叠层SL用于存储包含在用户区910中的缺陷地址的缺陷地址存储电路920。用户区910是可由用户重写的存储器区。DRAM单元、SRAM单元和闪存示为存储器单元的类型。有时在制造阶段在这些存储器单元中发现缺陷地址。由冗余存储器单元911代替对应于检测到的缺陷存储器单元的存储器单元。由此能减少缺陷地址。缺陷地址存储电路920存储该缺陷地址。在图39中所示的示例中，超晶格叠层SL用于构成缺陷地址存储电路920的存储器。使用该超晶格叠层SL的存储器单元能用于除用户区910以外的区域中的存储器单元。
图40是在程序区中使用图3中所示的超晶格叠层SL的数据处理装置1000的框图。
图40中所示的数据处理装置1000包括在诸如CPU的数据处理电路1010中提供的程序区1020。数据处理电路1010基于在程序区1020中保存的程序，执行预定操作。图40中所示的数据处理装置1000将夹在电极3和4之间的超晶格叠层SL用于构成程序区1020的存储器单元。如上所述，使用超晶格叠层SL的存储器单元也能用于包括在除存储装置外的装置中的存储器单元。
显然的是，本发明不限于上述实施例，而是可以在不偏离本发明的范围和精神的情况下进行修改和改进。
此外，尽管根据上述实施例的超晶格叠层10具有结晶层1和结晶层2交替地层叠的构造，但是不特别地限定层叠层的数量。至少结晶层的下层是取向层3并且在结晶层1的上表面上形成结晶层2是足够的。因此，结晶层1和结晶层2的每一个能在一层中。
此外，“上电极”和“下电极”的名称不限定任何物理位置关系。仅为了方便，电源连接到的电极被称为“上电极”，并且接地的电极被称为“下电极”。因此，“上电极”简单地是指一对电极中的一个，并且“下电极”简单地是指该对电极的另一个。

Claims (24)

1.一种固态存储器，包括：
布置到第一方向的第一和第二电极；以及
夹在所述第一和第二电极之间的超晶格叠层，所述超晶格叠层具有彼此层叠的多个结晶层，所述结晶层包括具有相互不同组成的第一和第二结晶层，其中
所述超晶格叠层的至少一部分具有与所述第一方向相交的所述第一和第二结晶层的界面，并且
包括在所述超晶格叠层中的所述第一结晶层包括相变材料。
2.如权利要求1所述的固态存储器，进一步包括嵌入有所述第一电极的第一层间绝缘膜，其中
在所述第一层间绝缘膜上提供所述超晶格叠层。
3.如权利要求2所述的固态存储器，进一步包括覆盖在所述第一层间绝缘膜中形成的第一通孔的内壁的侧壁绝缘膜，其中
在由所述侧壁绝缘膜环绕的区域中提供所述第一电极。
4.如权利要求2或3所述的固态存储器，其中，所述超晶格叠层的层叠表面是平坦表面。
5.如权利要求2或3所述的固态存储器，进一步包括在所述第一层间绝缘膜上提供的第二层间绝缘膜，其中
所述第二层间绝缘膜具有第二通孔，并且
沿所述第二通孔的底表面和内壁提供所述超晶格叠层的层叠表面。
6.如权利要求5所述的固态存储器，其中，在由所述超晶格叠层环绕的区域中提供所述第二电极的至少一部分。
7.如权利要求5所述的固态存储器，其中，所述第二通孔填充有所述超晶格叠层。
8.如权利要求5所述的固态存储器，其中，所述第二通孔具有锥形形状，使得内径朝所述第一电极变小。
9.如权利要求1所述的固态存储器，进一步包括：
具有第一通孔的第一层间绝缘膜；以及
覆盖所述第一通孔的内壁的侧壁绝缘膜，其中
在由所述侧壁绝缘膜环绕的区域中提供所述第一电极和所述超晶格叠层。
10.如权利要求1至3的任何一个所述的固态存储器，其中，所述第二电极的至少一部分具有凸型形状，使得在最接近所述第一电极的部分处直径变得最小。
11.如权利要求1至3的任何一个所述的固态存储器，进一步包括在沿所述超晶格叠层的层叠表面的方向上覆盖端面的保护绝缘膜。
12.如权利要求1至3的任何一个所述的固态存储器，其中，包括在所述超晶格叠层中的第一结晶层具有由从所述第一和第二电极提供的电能可逆地改变的结晶状态。
13.如权利要求1至3的任何一个所述的固态存储器，其中，包括在所述超晶格叠层中的所述第一结晶层具有由从所述第一和第二电极提供的电能可逆地替换的构成原子的位置。
14.如权利要求13所述的固态存储器，其中，所述第一结晶层包括包含锗(Ge)和碲(Te)作为主要成分的硫族化合物。
15.如权利要求14所述的固态存储器，其中，所述第一结晶层包括以基本上1∶1的比率包含锗(Ge)和碲(Te)的硫族化合物，并且基于由于能量施加导致的锗原子的移动，在一个锗原子被配位到四个碲原子的第一结晶结构和一个锗原子被配位到六个碲原子的第二结晶结构之间可逆地转变所述第一结晶层的结晶状态。
16.如权利要求13所述的固态存储器，其中，所述第二结晶层包括包含锑(Sb)和碲(Te)作为主要成分的硫族化合物。
17.如权利要求16所述的固态存储器，其中，
所述超晶格叠层具有所述第一结晶层和所述第二结晶层被多次重复地交替层叠的构造，并且
在所述第二结晶层当中，最接近所述第一电极的第二结晶层具有比其他第二结晶层大的膜厚度。
18.如权利要求13所述的固态存储器，进一步包括：
写入电路，所述写入电路通过经由所述第一和第二电极使写入电流流向所述超晶格叠层，来移动所述第一结晶层的构成原子的位置；以及
读取电路，所述读取电路经由所述第一和第二电极使读取电流流向所述超晶格叠层，而没有移动所述第一结晶层的构成原子的位置。
19.如权利要求18所述的固态存储器，其中，所述写入电路包括设定电路，所述设定电路使所述第一结晶层从第一结晶结构改变成第二结晶结构；以及重置电路，所述重置电路使所述第一结晶层从所述第二结晶结构改变成所述第一结晶结构。
20.如权利要求1至3的任何一个所述的固态存储器，进一步包括电连接到所述第一电极的切换器件，其中
所述切换器件包括具有作为沟道区的硅柱的垂直MOS晶体管，并且
所述硅柱在垂直于半导体基板的主表面的方向上突出。
21.如权利要求1至3的任何一个所述的固态存储器，进一步包括电连接到所述第一电极的切换器件，其中
所述切换器件包括具有在硅柱中形成的阳极和阴极中的至少一个的二极管，并且
所述硅柱在垂直于半导体基板的主表面的方向上突出。
22.一种数据处理系统，包括：
固态存储器；
数据处理器；以及
系统总线，所述系统总线将所述固态存储器连接到所述数据处理器，
其中，包括在所述固态存储器中的存储器单元包括：
布置到第一方向的第一和第二电极；以及
夹在所述第一和第二电极之间的超晶格叠层，所述超晶格叠层具有彼此层叠的多个结晶层，所述结晶层包括具有相互不同组成的第一和第二结晶层，其中
所述超晶格叠层的至少一部分具有与所述第一方向相交的所述第一和第二结晶层的界面，并且
包括在所述超晶格叠层中的所述第一结晶层包括相变材料。
23.一种固态存储器，包括：
数据可重写用户区；以及
缺陷地址存储电路，所述缺陷地址存储电路存储包括在所述用户区中的缺陷地址，
其中，包括在所述缺陷地址存储电路中的存储器单元包括：
布置到第一方向的第一和第二电极；以及
夹在所述第一和第二电极之间的超晶格叠层，所述超晶格叠层具有彼此层叠的多个结晶层，所述结晶层包括具有相互不同组成的第一和第二结晶层，其中
所述超晶格叠层的至少一部分具有与所述第一方向相交的所述第一和第二结晶层的界面，并且
包括在所述超晶格叠层中的所述第一结晶层包括相变材料。
24.一种数据处理装置，包括：
程序区；以及
数据处理电路，所述数据处理电路根据存储在所述程序区中的程序执行预定操作，
其中，包括在所述程序区中的存储器单元包括：
布置到第一方向的第一和第二电极；以及
夹在所述第一和第二电极之间的超晶格叠层，所述超晶格叠层具有彼此层叠的多个结晶层，所述结晶层包括具有相互不同组成的第一和第二结晶层，其中
所述超晶格叠层的至少一部分具有与所述第一方向相交的所述第一和第二结晶层的界面，并且
包括在所述超晶格叠层中的所述第一结晶层包括相变材料。
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