KR101882604B1 - 결정 배향층 적층 구조체, 전자 메모리 및 결정 배향층 적층 구조체의 제조 방법 - Google Patents

결정 배향층 적층 구조체, 전자 메모리 및 결정 배향층 적층 구조체의 제조 방법 Download PDF

Info

Publication number
KR101882604B1
KR101882604B1 KR1020167031241A KR20167031241A KR101882604B1 KR 101882604 B1 KR101882604 B1 KR 101882604B1 KR 1020167031241 A KR1020167031241 A KR 1020167031241A KR 20167031241 A KR20167031241 A KR 20167031241A KR 101882604 B1 KR101882604 B1 KR 101882604B1
Authority
KR
South Korea
Prior art keywords
layer
crystal orientation
crystal
orientation layer
spin
Prior art date
Application number
KR1020167031241A
Other languages
English (en)
Other versions
KR20160143787A (ko
Inventor
유타 사이토
준지 토미나가
레이코 콘도
Original Assignee
내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지 filed Critical 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지
Publication of KR20160143787A publication Critical patent/KR20160143787A/ko
Application granted granted Critical
Publication of KR101882604B1 publication Critical patent/KR101882604B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/025—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/46—Sulfur-, selenium- or tellurium-containing compounds
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/52—Alloys
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • C30B29/68—Crystals with laminate structure, e.g. "superlattices"
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Abstract

본 발명은 베이스 기판이나 전극기판의 재질을 폭 넓게 선택 가능한 결정 배향층 적층 구조체, 상기 결정 배향층 적층 구조체를 이용한 전자 메모리 및 상기 결정 배향층 적층 구조체의 제조 방법을 제공한다. 본 발명에 따른 결정 배향층 적층 구조체는, 기판과, 상기 기판 위에 적층되는 동시에 게르마늄, 실리콘, 텅스텐, 게르마늄-실리콘, 게르마늄-텅스텐 및 실리콘-텅스텐 중 어느 하나로 형성되고, 두께가 얇더라도 1 nm 이상인 배향 제어층과 상기 배향 제어층 위에 적층되는 동시에 SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3 중 어느 하나를 주성분으로해서 형성되고, 일정한 결정 방위에 배향되는 제1결정 배향층을 가지는 것을 특징으로 한다.

Description

결정 배향층 적층 구조체, 전자 메모리 및 결정 배향층 적층 구조체의 제조 방법{CRYSTALLINE ALIGNMENT LAYER LAMINATE STRUCTURE, ELECTRONIC MEMORY, AND METHOD FOR MANUFACTURING CRYSTALLINE ALIGNMENT LAYER LAMINATE STRUCTURE}
본 발명은 배향성이 제어된 결정층으로 구성되는 초격자 구조를 형성 가능한 결정 배향층 적층 구조체, 상기 결정 배향층 적층 구조체를 이용한 전자 메모리 및 상기 결정 배향층 적층 구조체의 제조 방법에 관한 것이다.
현대문명을 지지하는 컴퓨터는 전자의 흐름인 전류에 의해 동작한다. 이 전류를 조작하고 정보의 기록ㆍ소거에 응용한 디바이스는 반도체에 의해 구성된다. 상기 반도체내를 흐르는 전자는 불순물이나 쿨롱력에 의한 산란을 받아 줄열(Joule熱)을 발생하게 한다.
이 때문에 컴퓨터에는 냉각용의 팬이 필요하다. 또 상기 줄열에 의해 입력 에너지의 일부가 정보의 기록ㆍ소거에는 이용할 수 없어 에너지 손실이 발생한다. 즉 상기 전자의 산란을 억제하는 것이 상기 전자 디바이스의 전력 절약화를 향한 중심적인 기술개발 과제인 것은 의심할 여지가 없다.
그 하나의 해결책으로서 종래부터 상기 전자 디바이스를 극저온에서 동작시켜 상기 전자의 산란을 억제하는 방법이 있다. 예를 들면 초전도체를 이용하는 것이 이에 상당한다. 상기 초전도체에서는 전자 산란은 제로가 되므로, 전기 저항이 없고 줄열도 발생하지 않는다. 따라서 상기 전자 산란이 발생하지 않는다.
그러나 이 방법을 이용하였을 경우에는 상기 전자 디바이스를 수 켈빈의 온도까지 냉각할 필요가 있고, 이로 인해서 소비되는 에너지를 잊어서는 안된다. 또 이러한 극저온상태를 이용하는 전자 디바이스를 일반화해서 실용화하는 것은 곤란하다. 그러므로 실온에서 상기 전자 산란을 억제할 수 있는 수단으로서는 만족할 수 있는 것이 존재하고 있지 않은 상황에 있다.
그러나 2007년경부터 상황이 변화되고 있다. 물리학의 이론으로서 토폴로지컬 절연체의 이론적인 모델이 제안되었기 때문이다. 상기 토폴로지컬 절연체란 물체 표면 혹은 계면에 생기는 특수한 전자 상태를 이용한 절연체로, 원자 번호가 비교적 큰 원소의 내핵전자가 광속에 가까운 속도로 운동하기 때문에 생기는 상대론적 효과에 의거해서 설명된다.
다시 말해 이 전자의 작용(스핀-궤도 상호 작용)에 따라 상기 전자가 형성하는 밴드 구조의 해밀토니안에 스핀-궤도 상호 작용의 항이 추가되어, 밴드 구조와 에너지 고유치에 변화가 생긴다. 이때 어떤 특수한 물질에서는 진공 표면에서의 가전자대의 최상층부의 밴드와 전도대의 최하부의 밴드가 결합하지만, 한편 상기 물질의 내부에서는 밴드가 개방된 채 특수한 밴드 구조가 형성되는 경우가 있다.
그 결과 상기 물질의 표면 혹은 계면에서는 전도체가 되지만, 내부에서는 밴드가 있기 때문에 절연체가 된다고 하는 지금까지 알려져 있지 않았던 특수한 물성이 출현한다. 이러한 특성을 가지는 물질을 「토폴로지컬 절연체」라고 한다(비특허문헌 1 참조).
상기 토폴로지컬 절연체가 가지는 특수한 전자 밴드 구조는 시간반전 대칭성에 따라 상기 물질의 표면 혹은 계면에 존재하는 전자가 스핀이 다른 2개의 전자 스핀류로 나눠지고, 전압을 가하는 일 없이 계속해서 흐른다고 하는 기묘한 특징을 가진다. 이는 뒤집으면 상기 불순물 등에 의한 상기 전자 산란을 받지 않는다고 하는 중요한 성질을 가지고 있는 것과 같다. 또 예를 들면 상기 시간반전 대칭성을 파괴하는 외부 자장이 없으면 이 특성은 매우 견고하게 보존된다. 한편 상기 토폴로지컬 절연체의 명칭은 이러한 상기 전자 밴드 구조가 가지는 특성이 수학의 토폴러지 다면체론과 유사한 성질을 가짐으로써 유래한다(비특허문헌 1 참조).
상기 토폴로지컬 절연체의 존재가 이론적으로 예언된 이래 실제로 이 기묘한 성질을 가지는 재료의 탐색이 시작되었다. 그 결과 결정성이 높은 비스무트-텔루륨 합금, 안티몬-텔루륨 합금 등이 광전자분광법에 의한 실험에서 확인되었으나, 이들 실험에 이용한 단결정은 용융 합금의 냉각법 등에 의해 제작된 것으로, 상기 전자 디바이스에 즉시 응용할 수 있는 것은 아니다(비특허문헌 2 참조).
한편 본 발명자는 상기 토폴로지컬 절연체와는 전혀 관계없이 상변화형 고체 메모리의 소비 전력 삭감화를 향해 게르마늄-텔루륨으로 이루어진 결정 합금층과 안티몬-텔루륨으로 이루어진 결정 합금층을 각각의 결정 합금층이 가지는 (111) 면축과 c 축을 정합해서 적층한 초격자형 상변화 막으로 하고, 게르마늄 원자의 배열 구조를 결정 성장 축방향으로 스위칭해서 메모리 동작을 가능하게 한 초격자형 상변화 고체 메모리를 제안하고 있다(특허문헌 1, 2 및 비특허문헌 3 참조).
본 발명자는 이 초격자형 상변화 고체 메모리가 이상적인 토폴로지컬 절연체가 될 수 있다는 것을 알았다. 왜냐하면 비특허문헌 1에서 볼 수 있듯이 안티몬과 텔루륨의 원자비율이 2:3의 결정 합금층(Sb2Te3 결정 합금층)은 상기 토폴로지컬 절연체로 되는 한편 본 발명자의 상기 제안에서는 이 결정 합금층을 복수개 배치하고, 이들을 밴드갭을 가지는 게르마늄과 텔루륨의 원자비율이 1:1의 결정 합금층(GeTe 결정 합금층)에 의해 격리시킨 구조를 확실히 상기 초격자형 상변화 고체 메모리의 기록층으로 하고 있기 때문이다. 다만 확인해야 할 것은, 게르마늄과 텔루륨으로 이루어지는 결정 합금층이 진공 밴드와 마찬가지의 작용을 가지고 있는지의 여부인데, 양자역학을 이용한 제1원리계산에 따라 이 결정 합금층이 진공 밴드와 동등한 역할을 하는 것이 시뮬레이션에 의해 확인되었다(특허문헌 3 참조).
이에 의하면 역격자공간내의 어느 점(감마점)에서 페르미 밴드 근방에서 전도대의 최하부와 가전자대의 최상부의 밴드가 접하도록 한점에서 크로스한다. 이 현상은 상기 토폴로지컬 절연체가 가지는 특이적인 특징이며, 이 감마점은 실공간에서 정확히 상기 GeTe 결정 합금층의 중심대칭점에 닿는다. 즉 이 층이 상기 전자의 비산란층이 되고, 상기 전자가 이차원에서 자유롭게 이동할 수 있는 층인 것이 확인되었다(특허문헌 3 참조).
본 발명자는 상기 GeTe 결정 합금층의 블록수(1 블록수는 약 1 nm)와 상기 GeTe 결정 합금층의 상하에 배치되는 상기 Sb2Te3 결정 합금층의 블록수를 바꾸면서 상기 제1원리계산을 진행하고, 계산 결과에 근거하는 인공적인 초격자 구조를 스퍼터링 장치를 이용해서 실제로 제작하는 것에 성공하였다(비특허문헌 3 참조).
또 이 초격자 구조를 구비한 메모리 디바이스에 외부에서 자계를 더하면 실온에서 매우 큰 자기 저항 효과가 생기는 것을 확인하였다(비특허문헌 4 참조). 이 특이한 현상은 상기 초격자 구조가 가지는 라쉬바 효과에 근거하는 것으로, 이 라쉬바 효과는 지금까지 알려져 있는 어떤 자성 재료와 비교해도 놀라울 만큼 크고, 상기 초격자 구조에 생기는 스핀 밴드의 에너지 차이는 200 eV에 달한다. 또 상기 자기저항 효과는 실온에서 스핀 특성의 차이를 관측할 수 있을 만큼 크다(비특허문헌 4 참조).
또 실리콘 웨이퍼 위에 상기 Sb2Te3 결정 합금층의 두께를 바꾼 각종 상기 초격자 구조를 형성하고, 이들에 외부자계를 면직방향에 더해서 분열되게 한 스핀 전자밀도의 변화를 원평광의 광을 입사시키는 것으로 반사율의 변화로서 측정한 결과, 상기 라쉬바 효과는 2 nm보다 얇은 상기 Sb2Te3 결정 합금층의 경우에 현저하고, 그 이상의 두께에서는 스핀 분열에 의한 반사율의 차이가 작다는 것이 확인되었다. 이는 역으로 말하면 그 이상 두께의 상기 초격자형 상변화막은 라쉬바 효과가 작고, 상기 토폴로지컬 절연체가 되어 있는 것이라고 결론지을 수 있다(특허문헌 3 참조).
그런데 이러한 상기 초격자 구조가 가지는 전기ㆍ자기특성을 효과적으로 발현시키기 위해서는, Sb2Te3등으로 형성되는 결정 합금층과 GeTe 등으로 형성되는 결정 합금층을 공통된 결정축을 유지시키면서 배향성장시킬 필요가 있다.
상기 배향성장을 얻기 위한 방법으로서는 상기 초격자 구조의 베이스로서 Sb2Te3로 형성되는 배향 제어층을 배치하는 것이 제안되어 있다(예를 들면 특허문헌 4, 비특허문헌 5 참조). 또 상기 배향 제어층을 베이스로 하는 상기 초격자 구조를 형성하기 위한 바람직한 온도조건이 제안되어 있다(비특허문헌 5 참조).
특허문헌 1:일본국 특허 4621897호 공보 특허문헌 2:일본국 특허 4635236호 공보 특허문헌 3:국제공개 제2013/125101호 공보 특허문헌 4:일본국 특허 공개 2010-263131호 공보
비특허문헌 1: H. Zhang et al. Nature Physics, 5, 438(2009). 비특허문헌 2: Y. Xia et al. Nature Physics, 5, 398(2009). 비특허문헌 3: J. Tominaga et al. Nature Nanotechnology, 6, 501(2011). 비특허문헌 4: J. Tominaga et al. Applied Physics Letter, 99, 152105(2011). 비특허문헌 5: R. E. Simpson et al. Applied Physics Letters, 100, 021911(2012)
그러나 상기 Sb2Te3로 형성되는 배향 제어층은 Si (111), Si (100) 등의 한정된 베이스 기판이나 W, TiN으로 형성되는 전극의 표면에 형성하였을 경우에 상기 배향성장의 효과를 얻을 수 있는데 SiO2, SiN의 산화물이나 질화물의 표면에 형성해도 상기 배향성장의 효과를 얻을 수 없다는 것이 밝혀졌다. 이로 인해 상기 초격자 구조를 이용한 전자 디바이스로서는 그 디바이스 구조가 특정한 베이스 기판이나 전극기판을 가지는 것에 한정되는 문제가 있다.
본 발명은 종래에 있어서의 상기 제문제를 해결하고 이하의 목적을 달성하는 것을 과제로 한다. 다시 말해 본 발명은 베이스 기판이나 전극기판의 재질을 폭 넓게 선택 가능한 결정 배향층 적층 구조체, 상기 결정 배향층 적층 구조체를 이용한 전자 메모리 및 상기 결정 배향층 적층 구조체의 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 수단으로서는 이하와 같다.
다시 말해
<1> 기판과, 상기 기판 위에 적층되는 동시에 게르마늄, 실리콘, 텅스텐, 게르마늄-실리콘, 게르마늄-텅스텐 및 실리콘-텅스텐 중 어느 하나로 형성되고, 두께가 얇더라도 1 nm 이상 내지 100 nm 이하인 배향 제어층과 상기 배향 제어층 위에 적층되는 동시에 SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3 중 어느 하나를 주성분으로 해서 형성되고, 일정한 결정 방위에 배향되는 제1결정 배향층을 가지는 것을 특징으로 하는 결정 배향층 적층 구조체.
<2> 제1결정 배향층 위에 적층되는 동시에 하기 일반식 (1)로 표시되는 합금을 주성분으로해서 형성되고, 일정한 결정 방위에 배향되는 제2결정 배향층을 가지는 상기 <1>에 기재된 결정 배향층 적층 구조체.
Figure 112016109134672-pct00001
단 상기 식 (1) 중, M은 Ge, Al 및 Si 중 어느 하나의 원자를 나타내고, x는 0.5 이상 1 미만의 수치를 나타낸다.
<3> 제1결정 배향층이 육방정의 결정 구조를 가지는 동시에 제2결정 배향층이 입방정의 결정 구조를 가지고, 상기 제1결정 배향층의 c축이 적층 방향으로 배향되고, 상기 제2결정 배향층의 (111) 면이 상기 제2결정 배향층과의 인접면에 배향되는 상기 <2>에 기재된 결정 배향층 적층 구조체.
<4> 제1결정 배향층이 Sb2Te3을 주성분으로해서 형성되는 상기 <1>에서 <3> 중 어느 한 항에 기재의 결정 배향층 적층 구조체.
<5> 제2결정 배향층이 GeTe를 주성분으로해서 형성되는 상기 <2>에서 <4> 중 어느 한 항에 기재의 결정 배향층 적층 구조체.
<6> 적어도 상기 <1>에서 <5> 중 어느 한 항에 기재의 결정 배향층 적층 구조체를 가지는 것을 특징으로 하는 전자 메모리.
<7> 불활성가스 분위기하에서 기판 위에 게르마늄, 실리콘, 텅스텐, 게르마늄-실리콘, 게르마늄-텅스텐 및 실리콘-텅스텐 중 어느 하나를 성막하여 두께가 1 nm 이상 내지 100 nm 이하의 배향 제어층을 형성하는 배향 제어층 형성 공정과, 상기 배향 제어층 형성 공정에 있어서의 상기 불활성 가스 분위기를 유지한 채 상기 배향 제어층 위에 SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3중 어느 하나를 포함하는 성막재료를 성막하여 일정한 결정 방위에 배향되는 제1결정 배향층을 형성하는 제1결정 배향층 형성 공정을 포함하는 것을 특징으로 하는 결정 배향층 적층 구조체의 제조 방법.
<8> 제1결정 배향층 형성 공정이 배향 제어층을 150℃ 이상 300℃ 미만으로 가열한 상태에서 Sb2Te3을 성막하여 제1결정 배향층을 형성하는 공정인 상기 <7>에 기재된 결정 배향층 적층 구조체의 제조 방법.
본 발명에 의하면 종래 기술에 있어서의 상기 제문제를 해결할 수 있고, 베이스 기판이나 전극기판의 재질을 폭넓게 선택 가능한 결정 배향층 적층 구조체, 상기 결정 배향층 적층 구조체를 이용한 전자 메모리 및 상기 결정 배향층 적층 구조체의 제조 방법을 제공할 수 있다.
도 1a는 육방정의 제1결정 배향층의 결정 구조를 나타내는 설명도이다.
도 1b는 입방정의 제2결정 배향층의 결정 구조를 나타내는 설명도이다.
도 2는 제1실시예에 따른 전자 메모리의 층구성을 나타내는 단면도이다.
도 3은 제2실시예에 따른 전자 메모리의 층구성을 나타내는 단면도이다.
도 4a는 제2실시예에 따른 전자 메모리의 전류전압특성을 설명하는 설명도이다.
도 4b는 제2실시예에 따른 전자 메모리의 저항 전압특성을 설명하는 설명도이다.
도 5는 제3실시예에 따른 전자 메모리의 층구성을 나타내는 단면도이다.
도 6은 제1결정 배향층의 결정성을 측정한 결과를 나타내는 도면이다.
(결정 배향층 적층 구조체)
본 발명의 결정 배향층 적층 구조체는 적어도 기판과 배향 제어층과 제1결정 배향층을 가지며, 필요에 따라 제2결정 배향층 등을 가진다.
<기판>
상기 기판으로서는 특별히 제한은 없으며 목적에 따라 적당히 선택할 수 있고 폭넓게 공지의 Si 기판, SiO2 기판, SiN 기판, 각종 유리 기판, Al2O3 기판, MgO 기판, GaAs 기판, InP 기판 등의 베이스 기판 및 이들 베이스 기판 위에 W-Ti, Ti, Al, Pt, W, TiN 등의 전극이 형성된 전극기판을 들 수 있다.
다시 말해 상기 기판으로서는 이하에서 상세하게 설명하는 상기 배향 제어층을 적층 가능하면 되고, 상기 결정 배향층 적층 구조체는 이러한 임의의 기판 위에 상기 배향 제어층을 베이스로 해서 상기 제1결정 배향층을 적층하는 것으로, 상기 제1결정 배향층, 나아가서는 상기 제1결정 배향층 위에 적층되는 상기 제2결정 배향층의 배향성을 제어하는 것을 기술의 핵으로 한다.
<배향 제어층>
상기 배향 제어층은 상기 기판 위에 적층되는 동시에 게르마늄, 실리콘, 텅스텐, 게르마늄-실리콘, 게르마늄-텅스텐 및 실리콘-텅스텐 중 어느 하나로 형성되고, 두께가 얇더라도 1 nm 이상인 층으로 해서 구성된다.
상기 배향 제어층으로서는 이러한 특징을 가지는 한 특별히 제한은 없으며 결정, 비정질의 어느 것으로 구성되어도 되고, 임의의 상기 기판 위에 형성할 수 있다. 단 상기 두께가 1 nm 미만이면 상기 제1결정 배향층의 배향성을 제어하는 것이 곤란하게 된다. 또 상기 두께가 100 nm를 넘으면 표면 요철이 커지고, 배향성 제어가 곤란하게 될 수 있다.
상기 결정 배향층 적층 구조체로서는 상술한 바와 같이 이러한 배향 제어층 위에 상기 제1결정 배향층을 적층하는 것으로 상기 제1결정 배향층의 배향성을 제어할 수 있고, 나아가서는 상기 제1결정 배향층 위에 형성되는 상기 제2결정 배향층의 배향성을 제어할 수 있다.
이러한 배향성의 제어가 가능하게 되는 이유는 아주 확실한 것은 아니지만, 상기 배향 제어층과 상기 제1결정 배향층을 구성하는 각 원소끼리의 열역학적인 상호작용의 영향 때문이라고 생각된다.
상기 배향 제어층의 형성 방법으로서는 특별히 제한은 없으며 목적에 따라 적당히 선택할 수 있고, 예를 들면 스퍼터링법, 진공증착법, 분자선 에피텍시법, ALD(Atomic Layer Deposition)법, CVD(Chemical Vapor Deposition)법 등을 들 수 있다.
<제1결정 배향층>
상기 제1결정 배향층은 상기 배향 제어층 위에 적층되는 동시에 SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3 중 어느 하나를 주성분으로해서 형성되고, 일정한 결정 방위에 배향되는 층으로서 구성된다.
한편 본 명세서에 있어서 「주성분」이란 층의 기본단위격자를 형성하는 원소인 것을 나타낸다.
상기 제1결정 배향층으로서는 특별히 제한은 없지만, 육방정의 결정 구조를 가지는 동시에 이 c축이 적층 방향으로 배향되어 있는 것이 바람직하다.
이러한 결정 구조를 가지면 그 다음에 적층되는 층이 이 층을 베이스로해서 배향을 만들어 내는 템플릿이 되어 이들의 층으로 구성되는 초격자 구조가 얻어지기 쉽다.
상기 제1결정 배향층의 형성 방법으로서는 특별히 제한은 없지만, c축 배향의 상기 결정 구조가 얻어지기 쉽다는 것에서, 예를 들면 스퍼터링법, 진공증착법, 분자선 에피텍시법, ALD법, CVD법 등이 바람직하다.
<제2결정 배향층>
상기 제2결정 배향층은 상기 제1결정 배향층 위에 적층되는 동시에 하기 일반식 (1)로 표시되는 합금을 주성분으로해서 형성되고, 일정한 결정 방위에 배향되는 층으로서 구성된다. 상기 제2결정 배향층은 상기 배향 제어층에 의해 배향성이 제어된 상기 제1결정 배향층 위에 적층되는 것으로, 상기 제1결정 배향층과 공통인 결정축을 가지는 층으로서 구성된다.
Figure 112016109134672-pct00002
단 상기 화학식 (1) 중 M은 Ge, Al 및 Si 중 어느 하나의 원자를 나타내고, x는 0.5 이상 1 미만의 수치를 나타낸다.
상기 일반식 (1)로 표시되는 합금으로서는 이중에서도 유전율의 크기에서 GeTe가 바람직하다.
상기 제2결정 배향층으로서는 특별히 제한은 없지만, 입방정의 결정 구조를 가지는 동시에 이 (111) 면이 상기 제1결정 배향층의 인접면에 적층되는 것이 바람직하다. 이중에서도 면심입방정의 결정 구조를 가지는 동시에 이 (111) 면이 상기 제1결정 배향층의 인접면에 적층되는 것이 보다 바람직하다.
이러한 결정 구조를 가지면 이 다음에 적층되는 층이 이 층을 베이스로해서 배향을 만들어 내는 템플릿이 되어 이들의 층으로 구성되는 초격자 구조가 얻어지기 쉽다.
상기 제2결정 배향층의 형성 방법으로서는 특별히 제한은 없지만, c축 배향의 상기 결정 구조가 얻어지기 쉽다는 것에서, 예를 들면 스퍼터링법, 진공증착법, 분자선 에피텍시법, ALD법, CVD법 등이 바람직하다.
여기서 상기 제1결정 배향층, 상기 제2결정 배향층의 적층상태에 대해서 도 1a 및 도 1b를 참조하여 설명한다. 한편 도 1a는 육방정인 상기 제1결정 배향층의 결정 구조를 나타내는 설명 도이고, 도 1b는 입방정인 상기 제2결정 배향층의 결정 구조를 나타내는 설명도이다.
도 1a에 도시한 바와 같이 상기 제1결정 배향층으로서 육방정인 결정 배향층(51)을 c축 배향하면 인접면(51a)은 육각형이 된다. 이 때문에 결정 배향층(51)의 표면에 상기 제2결정 배향층으로서 입방정인 결정 배향층(52)을 퇴적하면, 도 1b에 나타내는 (111) 면이 인접면(52a)이 된다. 다시 말해 입방정의 (111) 면은 삼각형인 것에서, c축 배향한 결정 배향층(51)의 인접면(52a)과 정합한다. 이로 인해 c축 배향된 결정 배향층(51)의 표면에 입방정인 결정 배향층(52)을 퇴적하면, 이들 인접면(52a)을 결정 배향층(52)의 (111) 면으로 할 수 있다. 이에 대하여 결정 배향층(51)없이 결정 배향층(52)을 형성하면, 결정 배향층(52)은 예를 들면 (100) 면에 배향되고, 그 결과 이들 적층체로 형성되는 초격자 구조에 격자 흐트러짐이 생기기 쉽다.
상기 결정 배향층 적층 구조체로서는 상기 제2결정 배향층 이외에 목적에 따라 임의의 부재가 배치되어 있어도 된다. 이하, 전자 메모리로서 이용하는 경우의 구성에 대해서 설명한다.
(전자 메모리)
본 발명의 전자 메모리는 적어도 상기 결정 배향층 적층 구조체를 가지며, 또한 필요에 따라 임의의 부재를 가진다.
상기 전자 메모리로서는 이러한 특징을 가지는 것이라면 특별히 제한은 없지만, 3가지 실시예를 구성예로 들고, 보다 상세하게 설명한다.
<제1실시예>
제1실시예에 따른 전자 메모리는 상기 기판, 상기 배향 제어층, 상기 제1결정 배향층 및 상기 제2결정 배향층으로 구성되는 스핀류 발생층 및 스핀류 축적층 및 한 쌍의 전극을 가지고, 또한 필요에 따라 자계 발생부 및 스핀 전자 공급층 등의 임의의 부재를 가진다.
-기판 및 배향 제어층-
상기 기판 및 상기 배향 제어층은 상기 결정 배향층 적층 구조체에서의 설명과 같은 구성으로 할 수 있다.
-스핀류 발생층-
상기 스핀류 발생층은 상기 제1결정 배향층과 상기 제1결정 배향층 위에 적층되는 상기 제2결정 배향층을 가지고, 상기 제1결정 배향층의 두께가 0 nm 이상 2 nm 미만으로 된다.
이렇게 구성되는 상기 스핀류 발생층에서는 라쉬바 효과가 발현 가능해서 상기 전극에서의 전압 인가에 근거해서, 상기 제1결정 배향층 중에서 다른 스핀 상태를 취하는 2개의 스핀 전자에 밀도차를 발생하게 한다. 다시 말해 상기 제2결정 배향층은 밴드갭을 소유하고 있고, 또 상기 제1결정 배향층이 이 결정의 역격자 공간상의 상기 제2결정 배향층과의 계면에 있어서 시간반전 대칭성을 가지며, 동시에 상기 시간반전 대칭중심점을 제외해서 밴드 축퇴가 해제되고, 페르미 준위 바로 위의 2개의 스핀 밴드에 에너지차이가 생기는 것으로, 상기 스핀류 발생층은 상기 라쉬바 효과를 발생하게 된다. 그 결과 상기 제1결정 배향층 중에서 다른 스핀 상태를 취하는 2개의 스핀 전자에 밀도차가 생기고, 스핀류의 발생이 가능하게 된다. 한편 상기 스핀이란 스핀편극한 전자를 나타낸다.
이하에서는 설명의 편의상 상기 스핀류 발생층을 구성하는 상기 제1결정 배향층을 결정 배향층(A), 상기 제2결정 배향층을 결정 배향층(B)이라 칭한다.
상기 스핀류 발생층에 있어서 상기 결정 배향층(B)의 두께로서는 특별히 제한은 없지만, 0 nm보다 두껍게 4 nm 이하인 것이 바람직하다. 상기 두께가 4 nm를 넘으면 독립한 고유 특성을 나타낼 수 있다.
또 상기 스핀류 발생층으로서는 특별히 제한은 없지만, 상기 결정 배향층(A)과 상기 결정 배향층(B)이 교대로 복수개 반복해서 적층되는 구조를 가지는 것이 바람직하다. 이러한 구조를 가지면 반복횟수에 따라 커다란 상기 라쉬바 효과가 얻어지기 쉽다.
-스핀류 축적층-
상기 스핀류 축적층은 상기 제1결정 배향층과 상기 제1결정 배향층 위에 적층되는 상기 제2결정 배향층을 가지고, 상기 제1결정 배향층의 두께가 2 nm이상 10 nm 이하로 된다.
이렇게 구성되는 상기 스핀류 축적층에서는 토폴로지컬 절연체로서의 특성이 발현 가능하고, 상기 제2결정 배향층은 밴드갭을 가지고 있으며, 또 상기 제1결정 배향층이 이 결정의 역격자공간상의 상기 제2결정 배향층과의 계면에 있어서 시간반전 대칭성을 가지며 동시에 상기 시간반전 대칭중심점을 제외해서 밴드 축퇴가 해제되고, 페르미 준위 바로 위의 2개의 스핀 밴드가 페르미 준위 바로 아래의 가전자대 최상부의 축퇴가 해제된 스핀 밴드와 역공간에 있어서의 시간반전 대칭중심을 경계로 서로 교차해서 연결하는 것으로, 상기 토폴로지컬 절연체로서의 특성을 발현시킨다. 그 결과 상기 스핀류 발생층으로 흘러들어오는 밀도가 높은 쪽의 상기 스핀 전자를 상기 제1결정 배향층과 상기 제2결정 배향층과의 계면 또는 상기 제2결정 배향층에 축적하는 것이 가능하게 된다.
이하에서는 설명의 편의상 상기 스핀류 축적층을 구성하는, 상기 제1결정 배향층을 결정 배향층(C), 상기 제2결정 배향층을 결정 배향층(D)이라 칭한다.
상기 스핀류 축적층에 있어서 상기 결정 배향층(D)의 두께로서는 특별히 제한은 없지만, 상기 결정 배향층(B)과 마찬가지로 0 nm보다 두껍게 4 nm 이하인 것이 바람직하다.
또 상기 스핀류 축적층으로서는 특별히 제한은 없지만, 상기 결정 배향층(C)과 상기 결정 배향층(D)이 교대로 복수개 반복해서 적층되는 구조를 가지는 것이 바람직하다. 이러한 구조를 가지면 반복횟수에 따라 커다란 상기 스핀류를 축적시킬 수 있다.
한편 상기 제1실시예에 따른 전자 메모리에서는 메모리 동작을 간단한 구성으로 실현할 수 있는 관점에서, 상기 스핀류 발생층과 상기 스핀류 축적층이 상기 스핀류 발생층의 상기 결정 배향층(B)위에 상기 스핀류 축적층의 상기 결정 배향층(C)이 직접 적층되는 구조로 되는 것이 바람직하다.
-전극-
상기 한 쌍의 전극은 상기 배향 제어층, 상기 스핀류 발생층 및 상기 스핀류 축적층을 협지하도록 배치된다.
상기 전극으로서는 특별히 제한은 없으며 목적에 따라 적당히 선택할 수 있고, 공지의 반도체소자에 이용되는 전극을 공지된 방법에 의해 배치해서 형성할 수 있다.
또, 상기 전극으로서는 적어도 1개의 전극(예를 들면 하부전극)을 상기 결정 배향층 적층 구조체에서 설명한 상기 전극기판으로서 배치할 수 있고, 또 상기 베이스 기판 위에 형성할 수도 있다.
-자계 발생부-
상기 스핀류 발생층은 그 자체에서도 전압을 인가해서 내부자계를 발생시키고, 상기 스핀 전자에 밀도차를 발생하게 하는 것이 가능하지만, 외부에서 보조적인 자계를 더하는 것에 의해, 상기 라쉬바 효과를 증폭시킬 수 있다.
상기 자계 발생부로서는 예를 들면 상기 제1실시예에 따른 전자 메모리의 부속부로서 자석을 외부에 배치할 수도 있으며, 또 상기 제1실시예에 따른 전자 메모리의 적층 구조중에 자성을 가지는 자성층을 적층해서 배치할 수도 있다.
상기 자석 및 상기 자성층으로서는 특별히 제한은 없으며 목적에 따라 적당히 선택할 수 있고, 공지의 것을 공지된 방법에 의해 배치해서 구성할 수 있다. 단 상기 자성층으로서는 상기 스핀류 발생층 및 상기 스핀류 축적층에 있어서의 메모리 동작을 손상하지 않게, 이들 층간에는 배치하지 않고, 이들 층과 상기 전극과의 사이에 배치하는 것이 바람직하다.
-스핀 전자 공급층-
상기 스핀류 발생층은 상술한 바와 같이 그 자체에서도 전압을 인가해서 내부자계를 발생시키고, 상기 스핀 전자에 밀도차를 발생하게 하는 것이 가능하지만, 외부에서 상기 스핀 전자를 공급하는 것으로, 상기 라쉬바 효과를 증폭시킬 수 있다. 상기 제1실시예에 따른 전자 메모리에서는 이러한 목적에서 상기 스핀류 발생층에 상기 스핀 전자를 공급하는 상기 스핀 전자 공급층을 배치할 수 있다.
상기 스핀 전자 공급층으로서는 특별히 제한은 없으며, 예를 들면 코발트나 백금 또는 이들 합금등으로 형성되는 층을 들 수 있고, 그 형성 방법으로서는 예를 들면 스퍼터링법 등을 들 수 있다.
상기 스핀 전자 공급층을 배치할 경우, 상기 제1실시예에 따른 전자 메모리로서는 상기 스핀류 발생층의 상기 스핀류 축적층이 배치되는 면과 반대측 면 또는 상기 스핀류 축적층의 상기 스핀류 발생층이 배치되는 면과 반대측 면에 인접해서 배치되는 것이 바람직하다.
상기 제1실시예에 따른 전자 메모리의 주된 구성 및 그 메모리 동작을 도 2를 참조하면서 보다 구체적으로 설명한다. 한편 도 2는 상기 제1실시예에 따른 전자 메모리의 층구성을 나타내는 단면도이다.
도 2에 도시한 바와 같이 전자 메모리(10)는 하부전극(1)(전극기판)위에 배향 제어층(2), 스핀류 발생층(3), 스핀류 축적층(4) 및 상부전극(5)이 이 순서로 배치되어 구성된다.
스핀류 발생층(3)은 예를 들면 Sb2Te3을 주성분으로 하고 두께가 0 nm보다 두껍고 2 nm 미만인 결정 배향층(A)과 예를 들면 GeTe를 주성분으로 하는 결정 배향층(B)이 교대로 3회 반복해서 적층된다.
또 스핀류 축적층(4)은 예를 들면 Sb2Te3을 주성분으로 하고 두께가 2 nm 이상 10 nm 이하인 결정 배향층(C)과 예를 들면 GeTe를 주성분으로 하는 결정 배향층(D)이 교대로 3회 반복해서 적층된다.
이렇게 구성되는 전자 메모리(10)에서는 하부전극(1) 또는 상부전극(5)에서의 전압 인가에 근거하고, 결정 배향층(A)중에서 다른 스핀 상태를 취하는 2개의 스핀 전자에 밀도차가 발생한다. 이들 스핀 전자는 스핀류 발생층(3)에서 스핀류 축적층(4)으로 흘러들어가고, 스핀류 축적층(4)의 적어도 표면의 일부(예를 들면 스핀류 축적층(4)의 스핀류 발생층(3)측의 표면)에 밀도가 높은 쪽의 스핀 전자가 축적된다.
축적된 밀도가 높은 쪽의 스핀 전자로 구성되는 스핀류는 외부에 해방되지 않는 한 보존가능하고, 또 역방향에서의 전압 인가에 의해 소거시킬 수 있다.
그 결과 전자 메모리(10)는 스핀 전자의 스핀 상태에 근거하는 메모리 동작을 행할 수 있다. 이러한 메모리 동작에 의하면 전압 인가에 이용되는 전류의 에너지를 쥴열로 변환하지 않고, 그대로 스핀류의 형성에 이용할 수 있기 때문에, 큰 폭의 전력절약화를 실현할 수 있다.
<제2실시예>
다음에 제2실시예에 따른 전자 메모리에 대해서 설명한다.
상기 제2실시예에 따른 전자 메모리는 상기 기판, 상기 배향 제어층, 상기 제1결정 배향층 및 상기 제2결정 배향층으로 구성되는 기록층, 스핀 주입층 및 한 쌍의 전극을 가지며, 또한 필요에 따라 자성부 등의 임의의 부재를 가진다.
상기 제1실시예에 따른 전자 메모리에서는 스핀을 해방한 상태와 스핀을 축적한 상태의 2가지 상태를 이용해서 메모리 동작을 행하지만, 상기 제2실시예에 따른 전자 메모리에서는 또한 상기 기록층의 적층수에 따라 다값화되는 정보를 대상으로 한 메모리 동작을 행할 수 있다.
-기판, 배향 제어층, 전극-
상기 기판, 상기 배향 제어층, 상기 전극은 상기 제1실시예에 따른 전자 메모리에서의 설명과 같은 구성으로 할 수 있다. 상기 제2실시예에 따른 전자 메모리에서는 주로 이하에 상세하게 설명하는 상기 기록층 및 상기 스핀 주입층을 가지는 점에서, 상기 제1실시예에 따른 전자 메모리와 상이하다.
-기록층-
상기 기록층은 상기 결정 배향층 적층 구조체에 있어서의 상기 제1결정 배향층과 상기 제2결정 배향층을 적층시켜 형성되고, 상기 제1결정 배향층의 두께가 2 nm 이상 10 nm 이하로 구성된다. 또 상기 제2결정 배향층의 두께로서는 0 nm보다 두껍고 4 nm 이하인 것이 바람직하다.
상기 기록층으로서는 1층으로 할 수도 있지만, 적어도 2층이상 적층하는 것으로 2값 이상의 다값정보를 기록할 수 있다.
상기 기록층은 상기 제1실시예에 따른 전자 메모리의 상기 스핀류 축적층과 같은 구성으로 이루어지지만, 상기 제2실시예에 따른 전자 메모리에서는 이하에 설명하는 상기 기록층의 특성에 관한 지견에 근거하여 상기 기록층 1층마다 스핀을 축적하는 것을 목적으로 한다.
다시 말해 상기 기록층에 있어서의 상기 제1결정 배향층은 상기 토폴로지컬 절연체로서 작용하고, 상기 스핀 주입층에서 주입되는 상기 스핀을 그 표면 혹은 계면에 존재시킬 수 있다. 또 상기 기록층에 있어서의 상기 제2결정 배향층은 또한 상기 일반식 (1)로 표시되는 합금중의 M의 배치에 따라 층의 중심에 공간반전 대칭성을 가진 구조로 이루어지는 제1결정상과 상기 공간반전 대칭성이 무너진 제2결정상에 상변화 가능하게 된다. 상기 제2결정상에서는 강자성체의 자기특성을 가지며 상기 스핀을 축적시킬 수 있다. 또 상기 제2결정 배향층은 비교적 약한 전압을 더하는 것으로, 상기 제1결정상에서 상기 제2결정상에 상변화 가능하게 되는 한편, 비교적 강한 전압을 더하는 것으로, 상기 자기특성이 없는 제1결정상에 상변화 가능하게 된다.
상기 제2실시예에 따른 전자 메모리에서는 이들 특성을 이용함으로써, 상기 스핀을 축적가능한 상기 제2결정상을 세트상태로 하고 상기 스핀이 해방된 상기 제1결정상을 리셋 상태로 한 메모리 동작이 가능하게 된다.
-스핀 주입층-
상기 스핀 주입층은 자성재료로 형성되고, 상기 자성재료가 자화된 상태에서 상기 기록층에 상기 스핀을 주입하는 층으로서 구성된다. 한편 상기 스핀 주입층에서는 자화된 상태에서 전압을 더하는 것에 의해, 상기 기록층에 전도되는 전자의 스핀 특성을 상기 자성재료에 의해 편극시키는 역할을 가진다.
상기 자성재료로서는 특별히 제한은 없으며 공지된 자성 메모리의 자성층 형성 재료로서 이용되는 재료를 들 수 있고, 구체적으로는 TbFeCo, FeCo, MnCr, MnPt 등을 들 수 있다. 이들은 강자성체이며, 상기 스핀의 배향이 자성층으로서의 상기 스핀 주입층 면에 대하여 수직이 되는 자계를 형성하고, 상기 스핀 주입층과 병행해서 배치되는 상기 기록층에 대하여 상기 스핀 배향을 갖춘 상태에서 전도할 목적으로 이용할 수 있다.
상기 스핀 주입층의 두께로서는 특별히 제한은 없지만, 1 nm ~ 10 nm가 바람직하다.
상기 두께가 1 nm 미만이면 충분한 스핀 배향성을 얻지 못할 수 있고, 10 nm를 넘으면 자화가 너무 강해서 데이터 소거가 곤란하게 될 수 있다.
또 상기 스핀 주입층의 형성 방법으로서는 특별히 제한은 없으며 스퍼터링법, 분자선 에피텍시법, ALD법, CVD법 등을 들 수 있다.
또 상기 스핀 주입층을 배치하는 위치로서는 상기 스핀을 상기 기록층에 주입하기 위해, 상기 기록층에 대하여 상기 기록층에 전자를 유입시키는 상기 전극이 배치되는 측에 배치된다.
-자성부-
상기 제2실시예에 따른 전자 메모리에서는 상기 스핀을 상기 기록층에 주입하는 관점에서 상기 스핀 주입층의 형성 후에 상기 스핀 주입층 면에 수직의 자계를 더하는 것으로, 상기 스핀 주입층을 자화시켜 상기 스핀의 배향을 갖추는 역할을 부여한다. 이 자성부로서는 상기 전자 메모리에 배치하는 것으로 할 수도 있고, 상기 스핀 주입층의 형성 후에 그 자화상태를 고정시킨 후, 제외해도 된다.
전자의 경우, 또한 상기 스핀 주입층이 형성하는 자계의 강도를 보강하는 관점에서 상기 스핀 주입층과 병행해서 적층되는 층으로서 배치하는 것으로, 자화된 상기 스핀 주입층의 상기 기록층에 대한 상기 스핀의 주입을 보조하게 하는 것으로 할 수도 있다. 이 경우 상기 자성부는 상기 스핀 주입층 면에 대하여 수직방향의 자계를 형성하고, 상기 스핀 주입층을 개재해서 상기 기록층에 스핀을 주입하는 자성층으로서 구성된다.
또 후자의 경우에서는 자화상태가 고정된 상기 스핀 주입층이 형성하는 자계에 의해 상기 스핀이 상기 기록층에 주입된다.
한편 상기 자성부로서는 특별히 제한은 없으며 공지의 영구자석, 전자석 등으로 구성할 수 있다.
상기 제2실시예에 따른 전자 메모리의 주된 구성을 도 3을 참조하면서 보다 구체적으로 설명한다. 한편 도 3은 상기 제2실시예에 따른 전자 메모리의 층구성을 나타내는 단면도이다.
도 3에 도시한 바와 같이 전자 메모리(100)는 층형상의 하부전극(101)위에 반도체기판(102), 배향층(103), 3층의 기록층(106a)∼(106c), 스핀 주입층(107), 층형상의 상부전극(108)이 이 순서로 배치된 구성으로 이루어진다.
또 3층의 기록층(106a)∼(106c)의 각층은 예를 들면 Sb2Te3을 주성분으로 하고 두께가 2 nm 이상 10 nm 이하의 제1결정 배향층(104)위에 예를 들면 GeTe를 주성분으로 하는 제2결정 배향층(105)이 적층된 구조로 이루어진다.
한편 이 전자 메모리(100)의 구성은 일례이며, 반도체기판(102)위에 하부전극(101)을 배치할 수도 있으며, 반도체기판(102)을 이용하지 않고 하부전극(101)(전극기판)위에 직접 배향 제어층(103)을 배치할 수도 있다. 또 스핀 주입층(107)은 기록층(106a)∼(106c)에 대하여 기록층(106a)~(106c)에 전자를 유입시키는 상부전극(108)이 배치되는 측에 배치되어도 되고, 상부전극(108)과 적층순을 교체해서 배치되어도 된다.
다음에 전자 메모리(100)를 일례로, 상기 제2실시예에 따른 전자 메모리의 작용에 대하여 설명한다.
기록층(106a)∼(106c)의 제1결정 배향층(104)은 상기 토폴로지컬 절연체로서 작용하고, 상기 스핀을 제2결정 배향층(105)에 전도시킨다. 제2결정 배향층(105)은 상기 일반식 (1)중의 M(게르마늄 원자, 알루미늄 원자 또는 실리콘 원자)의 배치에 따라 층의 중심에 상기 공간반전 대칭성을 가진 구조로 이루어지는 상기 제1결정상과 상기 공간반전 대칭성이 무너진 상기 제2결정상을 가진다. 이 제2결정상은 상기 라쉬바 효과나 자성특성을 발현하고 상기 스핀을 보유 가능한 강자성체로해서 작용한다. 또 상기 제2결정상을 우선적으로 발현시키기 위해서는 비교적 약한 전압을 더하면 된다. 이 전압의 구체적인 값은 미리 특성을 측정해 두는 것으로 확인할 수 있다.
지금 비교적 약한 전압을 인가하고, 혼합상 상태의 상기 제2결정상에서 상기 제2결정상이 우선적으로 발현한 상태(세트상태)로 하고 외부전원에서 전자 메모리(100)에 전압을 가하면 그 전압값에 따라 스핀 주입층(107)에 의해 스핀 편극된 전자가 기록층(106a)~(106c)에 유입되고, 기록층(106a)~(106c)에 상기 스핀이 축적 가능하게 된다. 이 스핀은 상기 토폴로지컬 절연체로서 작용하는 제1결정 배향층(104) 및 상기 세트 상태의 제2결정 배향층(105)에 의해 각자 유지된다.
이때 기록층(106a)~(106c)에의 상기 스핀의 축적은 전자가 유입되는 하부전극(101)측에 가장 가까운 기록층(106a)에서 순서대로 개시되고, 기록층(106a)에서의 상기 스핀의 축적이 포화 상태가 되면 그 다음에 가까운 기록층(106b)에서 행해지고, 마지막으로 기록층(106c)에서 행해진다.
이 상태를 도 4a 및 도 4b를 이용하여 설명한다. 한편 도 4a는 상기 제2실시예에 따른 전자 메모리의 전류전압특성을 설명하는 설명도이고, 도 4b는 상기 제2실시예에 따른 전자 메모리의 저항 전압특성을 설명하는 설명도이다. 한편 각 도면 중 부호 A는, 자계를 더하지 않는 경우의 특성을 나타내고, 부호 B는 자계를 더하였을 경우의 특성을 나타낸다.
도 4a에 도시한 바와 같이 부호 A의 특성에서는 전압값에 비례해서 전류값이 커지지만, 부호 B의 특성에서는 전압값의 상승에 대하여 전류값이 단계적으로 저하된다. 다시 말해 전자석 등에 의해 스핀 주입층(107)을 자화시키면서 기록층(106a)~(106c)의 적층방향으로 자계를 더하였을 경우, 기록층(106a)~(106c)에의 상기 스핀의 단계적인 축적에 따라 전류값이 단계적으로 저하된다. 또 도 4b에 도시한 바와 같이 부호 A의 특성에서는 전압값에 비례해서 저항치가 커지지만, 부호 B의 특성에서는 전압값의 상승에 대하여 저항치의 상승이 단계적으로 된다. 다시 말해 전자석 등에 의해 자계를 더하였을 경우 기록층(106a)~(106c)에의 상기 스핀의 단계적인 축적에 따라 저항치가 단계적으로 증대된다.
전자 메모리(100)에서는 이러한 단계적인 전류값의 저하 현상, 저항치의 증대 등의 상태값 변화 현상을 이용하고, 가하는 전압을 소정의 값으로 하는 것으로, 기록층(106a)~(106c)에의 상기 스핀의 축적 상태를 제어하고, 다값화된 정보를 기록 재생 가능하게 한다.
한편 본 예에서는 상기 기록층을 3층으로해서 4값의 정보를 기록 재생가능한 구성으로 하였으나, 상기 기록층의 층수를 증가시키는 것으로, 보다 큰 수로 다값화시킨 메모리로 할 수 있다.
또 전자 메모리(100)에서는 비교적 강한 전압을 가하는 것으로, 제2결정 배향층(105)의 상기 제2결정상이 상기 제1결정상에 상변화해서 자성이 소실되고, 상기 스핀의 축적 상태에 근거하는 기록층(106a)~(106c)의 기록 정보를 소거할 수 있다(리셋 상태). 이 리셋 상태는 다시 비교적 약한 전압을 가하는 것으로 상기 세트 상태로 되돌릴 수 있고, 전자 메모리(100)는 몇번이나 반복해서 정보의 기록, 소거를 행할 수 있다. 한편 상기 리셋 상태로 하는 전압의 구체적인 값은 미리 특성을 측정해 두는 것으로 확인할 수 있다. 또 상기 기록층에의 기록 상태의 재생을 저항치를 이용하여 설명하였으나 상기 기록층의 광 반사율 값에 따라 상기 기록 상태를 특정하여 정보의 재생을 행할 수도 있다.
<제3실시예>
다음에 제3실시예에 따른 전자 메모리에 대해서 설명한다.
상기 제3실시예에 따른 전자 메모리는 상기 기판, 상기 배향 제어층, 상기 제1결정 배향층 및 상기 제2결정 배향층으로 구성되는 초격자 구조 및 한 쌍의 전극을 가지며, 또한 필요에 따라 임의의 부재를 가진다.
상기 제3실시예에 따른 전자 메모리에서는 상기 제1실시예 및 상기 제2실시예에 따른 각 전자 메모리와 달리, 상기 초격자 구조의 상변화에 수반하는 저항 변화를 이용해서 정보를 기록한다.
-기판, 배향 제어층, 전극-
상기 기판, 상기 배향 제어층, 상기 전극은 상기 제1실시예 및 상기 제2실시예에 따른 각 전자 메모리에서의 설명과 같은 구성으로 할 수 있다.
-초격자 구조-
상기 초격자 구조는 상기 결정 배향층 적층 구조체에 있어서의 상기 제1결정 배향층과 상기 제2결정 배향층을 교대로 적층하게 한 초격자 구조체로 구성된다.
상기 제1결정 배향층의 두께로서는 상기 저항 변화가 생기는 한 특별히 제한은 없지만, 예를 들면 1 nm 이상 10 nm 이하로 되고, 또 상기 제2결정 배향층의 두께로서는 상기 저항 변화가 생기는 한 특별히 제한은 없지만, 예를 들면 0 nm를 초과하고 4 nm 이하로 된다.
또 상기 초격자 구조체 전체의 두께로서는 상기 저항 변화가 생기는 한 특별히 제한은 없지만, 예를 들면 2 nm 이상 50 nm 이하로 된다.
여기서 일반의 상변화형 고체 메모리에서는 기록층이 Sb2Te3, GeTe 등의 금속 재료를 일정한 비율로 섞은 합금층으로 구성되고, 메모리 동작에 관한 스위칭 기구는 전류 펄스의 주입에 의한 상기 합금층의 용융과 그 후의 비정질화 및 비정질화 된 상기 합금층의 결정화를 제어하는 것으로 행해진다. 예를 들면 상기 합금층의 결정 상태에 있어서의 저항이 약 1kΩ이며, 상기 합금층의 비정질상태에 있어서의 저항이 약 1MΩ일 경우에 이들 상태간에서 생기는 저항차를 이용하여 0,1의 비트 신호를 판별하게 한다.
이에 대하여 상기 초격자 구조를 가지는 상기 제3실시예에 따른 전자 메모리에서는 상기 초격자 구조가 상기 제2결정 배향층에 있어서의 “M” (상기 식(1)참조)의 결정상 다른 원자배열에 의해, 세트상이라 불리는 낮은 저항치를 나타내는 상(예를 들면 약 10kΩ)과, 리셋상과 큰 저항치를 나타내는 상(예를 들면 약 1MΩ)으로 상변화하고, 저항 변화가 생기는 것을 이용해서 스위칭을 행한다. 이하에서는 이 용융변화를 수반하지 않는 상기 초격자 구조를 가지는 상기 제3실시예에 따른 전자 메모리를 초격자 구조를 이용한 비휘발성 고체 메모리로서 “TRAM”이라 칭하기로 한다.
상기 TRAM에서는 전술한 일반의 상변화형 고체 메모리에 대하여, 스위칭에 용융이라고 하는 조작을 포함하지 않기 때문에, 원자배열에 관여하는 열에너지의 일종으로 엔트로피라고 불리는 항의 에너지를 대폭 저감해서 스위칭을 행할 수 있고, 전술한 일반의 상변화형 고체 메모리와 비교해서 스위칭에 필요한 에너지를 1/10~1/100으로 저감시킬 수 있다.
상기 TRAM에 있어서의 상기 에너지의 저감 효과에는 상기 초격자 구조에 있어서의 결정 배향성이 영향을 미치고, 상기 결정 배향층 적층 구조체에 있어서의 상기 배향 제어층에 의해, 상기 초격자 구조를 구성하는 상기 제1결정 배향층 및 상기 제2결정 배향층의 배향성을 제어하는데 도움이 된다. 또 상기 배향 제어층을 배치하는 것으로, 임의의 기판 위에 배향성이 제어된 상기 초격자 구조를 형성할 수 있다.
상기 제3실시예에 따른 전자 메모리의 주된 구성 및 그 메모리 동작을 도 5를 참조하면서 보다 구체적으로 설명한다. 한편 도 5는 상기 제3실시예에 따른 전자 메모리의 층구성을 나타내는 단면도이다.
도 5에 도시한 바와 같이 전자 메모리(200)는 예를 들면 하부전극(201)(전극기판)위에 배향 제어층(203), 초격자 구조(209) 및 상부전극(208)이 이 순서로 배치되어 구성된다.
초격자 구조(209)는 예를 들면 Sb2Te3을 주성분으로 하고 두께가 1 nm이상 10 nm 이하인 상기 제1결정 배향층과 예를 들면 GeTe를 주성분으로 하고 0 nm를 초과하고 4 nm 이하인 상기 제2결정 배향층이 교대로 적층된 초격자 구조체로서 구성되고, 초격자 구조(209)전체의 두께는 예를 들면 2 nm~50 nm로 된다.
이렇게 구성되는 전자 메모리(200)에서는 전압 인가에 의해 초격자 구조(209)의 상기 세트상 및 상기 리셋상 간의 상변화를 제어하고 저항치를 측정하는 것으로, 0,1의 비트 신호의 기록, 판독을 행할 수 있다.
(결정 배향층 적층 구조체의 제조 방법)
본 발명의 결정 배향층 적층 구조체의 제조 방법은 적어도 배향 제어층 형성 공정과 제1결정 배향층 형성 공정을 포함한다.
상기 결정 배향층 적층 구조체 및 상기 전자 메모리에서는 상기 배향 제어층 및 상기 제1결정 배향층 이외의 구조를 포함하지만, 이들 구조의 형성 방법은 상기 결정 배향층 적층 구조체 및 상기 전자 메모리에서 설명한 사항과 공통되기 때문에 설명을 생략한다.
상기 배향 제어층 형성 공정은 불활성 가스 분위기하에서 상기 기판 위에 게르마늄, 실리콘, 텅스텐, 게르마늄-실리콘, 게르마늄-텅스텐 및 실리콘-텅스텐 중 어느 하나를 성막하여 두께가 1 nm이상의 상기 배향 제어층을 형성하는 공정이다.
상기 불활성 가스로서는 특별히 제한은 없으며 목적에 따라 적당히 선택할 수 있고, 아르곤 가스, 질소 가스 등을 들 수 있다.
또 상기 배향 제어층의 형성 방법으로서는 특별히 제한은 없으며 목적에 따라 적당히 선택할 수 있고, 예를 들면 스퍼터링법, 진공증착법, 분자선 에피텍시법, ALD법, CVD법 등을 들 수 있다.
한편 상기 배향 제어층 형성 공정의 실시시에 Si,W 등으로 구성되는 기판 위, 전극기판 위에 상기 배향 제어층을 형성할 경우에는 상기 배향 제어층 형성 공정의 전처리공정으로서 상기 기판 표면의 산화물층(SiO2,WO2 등)을 제거하는 에칭 공정을 실시하는 것이 바람직하다.
상기 에칭 공정으로서는 특별히 제한은 없으며 공지된 방법으로 실시할 수 있고, 예를 들면 Ar 가스 등을 이용해서 역스퍼터링을 행하는 방법 등을 들 수 있다.
또 상기 에칭 공정에 있어서의 상기 기판에 대한 에칭 깊이로서는 특별히 제한은 없지만, 상기 기판 표면에서 5 nm~10 nm의 깊이가 바람직하다. 이러한 깊이까지 에칭을 행하면 상기 배향 제어층에 의한 상기 제1결정 배향층 및 상기 제2결정 배향층의 배향성을 향상시킬 수 있다.
상기 제1결정 배향층 형성 공정은 상기 배향 제어층 형성 공정에 있어서의 상기 불활성 가스 분위기를 유지한 채, 상기 배향 제어층 위에 SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3 중 어느 하나를 포함하는 성막재료를 성막하여 일정한 결정 방위에 배향되는 제1결정 배향층을 형성하는 공정이다.
상기 제1결정 배향층의 형성 방법으로서는, 특별히 제한은 없으며 목적에 따라 적당히 선택할 수 있고, 예를 들면 스퍼터링법, 진공증착법, 분자선 에피텍시법, ALD법, CVD법 등을 들 수 있다.
상기 제1결정 배향층의 성막온도로서는 특별히 제한은 없지만, 상기 성막재료가 Sb2Te3일 경우 상기 제1결정 배향층 형성 공정으로서는 상기 배향 제어층을 150℃ 이상 300℃ 미만으로 가열한 상태에서 Sb2Te3을 성막해서 상기 제1결정 배향층을 형성하는 공정인 것이 바람직하다. 상기 성막온도가 상기 온도범위를 벗어나면 상기 제1결정 배향층의 배향성이 소실될 수 있다.
실시예
(실시예 1)
유리 기판(HOYA GLASS DISK사 제품 WFN5 65-20-0.635PT)의 표면을 산화 세륨, 콜로이달 실리카로 폴리시해서 평균 표면거칠기(Ra)를 2 nm 이하로 한 후, 그 표면을 수산화나트륨 수용액으로 탈유시켜 세정하고, 이것을 스퍼터링 장치(시바우라 메카트로닉스사 제품 CFS-4EP-LL)내에 세팅하였다.
이어서 상기 스퍼터링 장치내의 압력이 5×10-4Pa이하가 될 때 까지 감압하였다.
이어서 상기 스퍼터링 장치내에 불활성 가스로서의 아르곤 가스를 10 sccm(1 sccm=1.69×10-3Pa·m3/sec)의 유량으로 도입하면서 상기 스퍼터링 장치내의 압력을 0.5 Pa로 유지하였다.
상기 스퍼터링 장치내에 배치한 직경 3인치의 원반형 실리콘 재료(미쓰비시 머터리얼사 제품 스퍼터링 타겟)를 타겟으로 하고 RF파워를 100W, 온도를 250℃로 하는 성막조건으로 상기 유리 기판 위에 배향 제어층으로서의 아몰퍼스 실리콘막을 두께 50 nnm로 성막하였다(배향 제어층 형성 공정).
이어서 상기 스퍼터링 장치내의 분위기를 유지하면서, 직경 3인치의 원반형Sb2Te3재료(미쓰비시 머터리얼사 제품 스퍼터링 타겟)를 타겟으로 하고 RF파워를 20W, 온도를 250℃로 하는 성막조건으로 상기 배향 제어층 위에 제1결정 배향층으로서의 Sb2Te3막을 두께 50 nnm로 성막하였다(제1결정 배향층 형성 공정).
이상에 의해 기판 위에 상기 배향 제어층과 상기 제1결정 배향층을 이 순서로 적층한 실시예 1에 따른 결정 배향층 적층 구조체를 제조하였다.
실시예 1에 따른 결정 배향층 적층 구조체에 대하여 X선회절장치(Rigaku사 제품 UltimaIV)를 이용해서 상기 제1결정 배향층의 결정성을 측정하였다. 그 결과 상기 제1결정 배향층은 도 6 중 (a)의 회절차트에서 보여지는, 〔001〕의 결정 방위를 가지는 Sb2Te3막인 것이 확인되었다. 한편 도 6은 상기 제1결정 배향층의 결정성을 측정한 결과를 나타내는 도면이다.
(실시예 2)
상기 배향 제어층 형성 공정에 있어서 상기 유리 기판 대신, 표면이 약간 산화한 실리콘 기판(료코산업사 제품 5인치 편면 미러 웨이퍼)을 상기 스퍼터링 장치내에 세팅하고, 상기 배향 제어층을 형성하기 전에, 상기 실리콘 기판의 표면을 아르곤 가스로 110초간, 역스퍼터링해서 상기 실리콘 기판에서 표면산화물을 제거한 것 이외는 실시예 1과 동일하게 하여 실시예 2에 따른 결정 배향층 적층 구조체를 제조하였다.
실시예 2에 따른 결정 배향층 적층 구조체에 대하여, 상기 X선회절장치를 이용해서 상기 제1결정 배향층의 결정성을 측정하였다. 그 결과 상기 제1결정 배향층은 도 6 중 (b)의 회절 차트에서 보여지는, 〔001〕의 결정 방위를 가지는 Sb2Te3막인 것이 확인되었다.
(실시예 3)
상기 배향 제어층 형성 공정에 있어서 상기 배향 제어층을 형성하기 전에, 상기 실리콘 기판의 표면을 아르곤 가스로 역스퍼터링하지 않은 것 이외는 실시예 2와 동일하게 하여 실시예 3에 따른 결정 배향층 적층 구조체를 제조하였다.
실시예 3에 따른 결정 배향층 적층 구조체에 대하여, 상기 X선회절장치를 이용해서 상기 제1결정 배향층의 결정성을 측정하였다. 그 결과 상기 제1결정 배향층은 도 6 중 (a)의 회절 차트에서 보여지는, 〔001〕의 결정 방위를 가지는 Sb2Te3막인 것이 확인되었다.
(실시예 4)
상기 배향 제어층 형성 공정에 있어서 상기 실리콘 재료 대신, 직경 3인치의 원반형 게르마늄 재료(미쓰비시 머터리얼사 제품 스퍼터링 타겟)를 타겟으로 하고 상기 배향 제어층으로서 비정질 게르마늄막을 성막한 것 이외는 실시예 1과 동일하게 하여 실시예 4에 따른 결정 배향층 적층 구조체를 제조하였다.
실시예 4에 따른 결정 배향층 적층 구조체에 대하여, 상기 X선회절장치를 이용해서 상기 제1결정 배향층의 결정성을 측정하였다. 그 결과 상기 제1결정 배향층은 도 6 중 (a)의 회절 차트와 거의 동일한 〔001〕의 결정 방위를 가지는 Sb2Te3막인 것이 확인되었다.
(실시예 5)
상기 배향 제어층 형성 공정에 있어서 상기 실리콘 재료 대신, 직경 3인치의 원반형 텅스텐재(미쓰비시 머터리얼사 제품 스퍼터링 타겟)를 타겟으로 하고 상기 배향 제어층으로서 결정성 텅스텐막을 성막한 것 이외는 실시예 1과 동일하게 하여 실시예 5에 따른 결정 배향층 적층 구조체를 제조하였다.
실시예 5에 따른 결정 배향층 적층 구조체에 대하여, 상기 X선 회석장치를 이용해서 상기 제1결정 배향층의 결정성을 측정하였다. 그 결과 상기 제1결정 배향층은 도 6 중 (a)의 회절 차트와 거의 동일한 〔001〕의 결정 방위를 가지는 Sb2Te3막인 것이 확인되었다.
(실시예 6)
상기 배향 제어층 형성 공정에 있어서 상기 실리콘 재료 대신, 직경 3인치의 원반형 게르마늄-텅스텐 합금재료(미쓰비시 머터리얼사 제품 스퍼터링 타겟)를 타겟으로 하고 상기 배향 제어층으로서 게르마늄-텅스텐 합금막을 성막한 것 이외는 실시예 1과 동일하게 하여 실시예 6에 따른 결정 배향층 적층 구조체를 제조하였다.
실시예 6에 따른 결정 배향층 적층 구조체에 대하여 상기 X선회절장치를 이용해서 상기 제1결정 배향층의 결정성을 측정하였다. 그 결과 상기 제1결정 배향층은 도 6 중 (a)의 회절 차트와 거의 동일한 〔001〕의 결정 방위를 가지는 Sb2Te3막인 것이 확인되었다.
(비교예 1)
상기 배향 제어층 형성 공정을 실시하지 않고, 상기 유리 기판 위에 직접 상기 제1결정 배향층을 형성한 것 이외는 실시예 1과 동일하게 하여, 비교예 1에 따른 결정 배향층 적층 구조체를 제조하였다.
비교예 1에 관한 결정 배향층 적층 구조체에 대하여 상기 X선회절장치를 이용해서 상기 제1결정 배향층의 결정성을 측정하였다. 그 결과 상기 제1결정 배향층은 도 6 중 (c)의 회절 차트에서 보여지는, 거의 배향성을 가지지 않는 Sb2Te3막인 것이 확인되었다.
(비교예 2)
상기 배향 제어층 형성 공정을 실시하지 않고, 상기 실리콘 기판 위에 직접 상기 제1결정 배향층을 형성한 것 이외는 실시예 2와 동일하게 하여, 비교예 2에 따른 결정 배향층 적층 구조체를 제조하였다.
비교예 2에 따른 결정 배향층 적층 구조체에 대하여, 상기 X선회절장치를 이용해서 상기 제1결정 배향층의 결정성을 측정하였다. 그 결과 상기 제1결정 배향층은 도 6 중 (d)의 회절 차트에서 보여지는, 결정성이 소실된 Sb2Te3막인 것이 확인되었다.
(비교예 3)
상기 배향 제어층 형성 공정을 실시한 후, 상기 스퍼터링 장치를 일단 대기 해방해서 상기 배향 제어층이 형성된 상기 실리콘 기판을 꺼내고, 상기 배향 제어층을 90분간 대기에 폭로하고, 이 상태의 상기 실리콘 기판에 대하여 상기 제1결정 배향층 형성 공정을 실시한 것 이외는 실시예 1과 동일하게 하여, 비교예 3에 관한 결정 배향층 적층 구조체를 제조하였다.
비교예 3에 따른 결정 배향층 적층 구조체에 대하여, 상기 X선회절장치를 이용해서 상기 제1결정 배향층의 결정성을 측정하였다. 그 결과 상기 제1결정 배향층은 도 6 중 (e)의 회절 차트에서 보여지는, 결정성이 소실된 Sb2Te3막인 것이 확인되었다.
(비교예 4)
상기 배향 제어층 형성 공정에 있어서 상기 배향 제어층으로서의 상기 아몰퍼스 실리콘막의 두께를 50 nnm에서 0.5 nm로 변경한 것 이외는 실시예 1과 동일하게 하여, 비교예 4에 따른 결정 배향층 적층 구조체를 제조하였다.
비교예 4에 따른 결정 배향층 적층 구조체에 대하여, 상기 X선회절장치를 이용해서 상기 제1결정 배향층의 결정성을 측정하였다. 그 결과 상기 제1결정 배향층은 도 6 중 (c)의 회절 차트와 거의 동일한 대부분 배향성을 가지지 않는 Sb2Te3막인 것이 확인되었다.
(비교예 5)
상기 배향 제어층 형성 공정에 있어서 상기 배향 제어층으로서의 상기 아몰퍼스 실리콘막의 두께를 50 nnm에서 0.8 nm로 변경한 것 이외는 실시예 3이라고 동일하게 하여, 비교예 5에 따른 결정 배향층 적층 구조체를 제조하였다.
비교예 5에 따른 결정 배향층 적층 구조체에 대하여, 상기 X선회절장치를 이용해서 상기 제1결정 배향층의 결정성을 측정하였다. 그 결과 상기 제1결정 배향층은 도 6 중 (e)의 회절 차트에서 보여지는, 결정성이 소실된 Sb2Te3막인 것이 확인되었다.
1,101,201: 하부전극
2,103,203: 배향 제어층
3: 스핀류 발생층
4: 스핀류 축적층
5,108,208: 상부전극
10,100,200: 전자 메모리
51,104: 제1결정 배향층
52,105: 제2결정 배향층
51a ,52a: 인접면
102: 반도체기판
106a~c: 기록층
107: 스핀 주입층
209: 초격자 구조

Claims (8)

  1. 기판과,
    상기 기판 위에 적층되는 동시에 게르마늄, 실리콘, 텅스텐, 게르마늄-실리콘, 게르마늄-텅스텐 및 실리콘-텅스텐 중 어느 하나로 형성되고, 두께가 얇더라도 1 nm 이상 내지 100 nm 이하인 배향 제어층과,
    상기 배향 제어층 위에 적층되는 동시에 SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3 중 어느 하나를 주성분으로 해서 형성되고, 일정한 결정 방위에 배향되는 제1결정 배향층을 가지는 것을 특징으로 하는 결정 배향층 적층 구조체.
  2. 제1항에 있어서,
    제1결정 배향층 위에 적층되는 동시에 하기 일반식 (1)로 표시되는 합금을 주성분으로 해서 형성되고, 일정한 결정 방위에 배향되는 제2결정 배향층을 가지는 결정 배향층 적층 구조체.
    [화학식 1]
    Figure 112016109134672-pct00003

    단 상기 식(1) 중 M은 Ge, Al 및 Si 중 어느 하나의 원자를 나타내고, x는 0.5 이상 1 미만의 수치를 나타낸다.
  3. 제2항에 있어서,
    제1결정 배향층이 육방정의 결정 구조를 가지는 동시에 제2결정 배향층이 입방정의 결정 구조를 가지며, 상기 제1결정 배향층의 c축이 적층 방향으로 배향되고, 상기 제2결정 배향층의 (111) 면이 상기 제1결정 배향층과의 인접면에 배향되는 결정 배향층 적층 구조체.
  4. 제1항에 있어서,
    제1결정 배향층이 Sb2Te3을 주성분으로해서 형성되는 결정 배향층 적층 구조체.
  5. 제2항에 있어서,
    제2결정 배향층이 GeTe를 주성분으로해서 형성되는 결정 배향층 적층 구조체.
  6. 적어도 제1항에 기재의 결정 배향층 적층 구조체를 가지는 것을 특징으로 하는 전자 메모리.
  7. 불활성 가스 분위기하에서 기판 위에 게르마늄, 실리콘, 텅스텐, 게르마늄-실리콘, 게르마늄-텅스텐 및 실리콘-텅스텐 중 어느 하나를 성막하여 두께가 1 nm 이상 내지 100 nm 이하의 배향 제어층을 형성하는 배향 제어층 형성 공정과,
    상기 배향 제어층 형성 공정에 있어서의 상기 불활성 가스 분위기를 유지한 채, 상기 배향 제어층 위에 SbTe, Sb2Te3, BiTe, Bi2Te3, BiSe 및 Bi2Se3 중 어느 하나를 포함하는 성막재료를 성막하고, 일정한 결정 방위에 배향되는 제1결정 배향층을 형성하는 제1결정 배향층 형성 공정을 포함하는 것을 특징으로 하는 결정 배향층 적층 구조체의 제조 방법.
  8. 제7항에 있어서,
    제1결정 배향층 형성 공정이 배향 제어층을 150℃ 이상 300℃ 미만으로 가열한 상태에서 Sb2Te3을 성막해서 제1결정 배향층을 형성하는 공정인 결정 배향층 적층 구조체의 제조 방법.
KR1020167031241A 2014-05-12 2015-04-23 결정 배향층 적층 구조체, 전자 메모리 및 결정 배향층 적층 구조체의 제조 방법 KR101882604B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014098415 2014-05-12
JPJP-P-2014-098415 2014-05-12
PCT/JP2015/062375 WO2015174240A1 (ja) 2014-05-12 2015-04-23 結晶配向層積層構造体、電子メモリ及び結晶配向層積層構造体の製造方法

Publications (2)

Publication Number Publication Date
KR20160143787A KR20160143787A (ko) 2016-12-14
KR101882604B1 true KR101882604B1 (ko) 2018-08-24

Family

ID=54479784

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167031241A KR101882604B1 (ko) 2014-05-12 2015-04-23 결정 배향층 적층 구조체, 전자 메모리 및 결정 배향층 적층 구조체의 제조 방법

Country Status (6)

Country Link
US (1) US10090460B2 (ko)
EP (1) EP3144976B1 (ko)
JP (1) JP6238495B2 (ko)
KR (1) KR101882604B1 (ko)
TW (1) TWI602960B (ko)
WO (1) WO2015174240A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102383369B1 (ko) * 2016-06-17 2022-04-05 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 텅스텐과 게르마늄의 화합물막 및 반도체 장치
CN108886061B (zh) * 2017-02-27 2021-11-16 Tdk株式会社 自旋流磁化旋转元件、磁阻效应元件及磁存储器
JP6450058B1 (ja) * 2017-02-27 2019-01-09 Tdk株式会社 スピン流磁化回転素子、磁気抵抗効果素子及び磁気メモリ
DE102017122053A1 (de) * 2017-09-22 2019-03-28 Infineon Technologies Ag Magnetisches Phasenwechselmaterial zur Wärmeabfuhr
US10405465B2 (en) * 2017-11-16 2019-09-03 The Boeing Company Topological insulator thermal management systems
CN111952363B (zh) * 2017-11-17 2021-12-21 华中科技大学 能实现拓扑绝缘体表面态调控的超晶格[GeTe/Sb2Te3]n材料
JP6980318B2 (ja) * 2018-05-23 2021-12-15 国立研究開発法人産業技術総合研究所 スピン蓄積装置
US11655241B2 (en) 2018-06-29 2023-05-23 Takeda Pharmaceutical Company Limited Heterocyclic compound and use thereof
WO2020012916A1 (ja) * 2018-07-10 2020-01-16 国立研究開発法人産業技術総合研究所 積層構造体及びその製造方法並びに半導体デバイス
JP7478429B2 (ja) 2019-10-03 2024-05-07 国立大学法人京都大学 磁気メモリ素子
JP2021150522A (ja) 2020-03-19 2021-09-27 キオクシア株式会社 記憶装置
US20220165943A1 (en) * 2020-11-20 2022-05-26 Korea University Research And Business Foundation Spin-orbit torque (sot)-based magnetic tunnel junction and method of fabricating the same
JP2022147390A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 記憶装置
JP2023059603A (ja) 2021-10-15 2023-04-27 国立研究開発法人産業技術総合研究所 結晶化積層構造体の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013125101A1 (ja) * 2012-02-21 2013-08-29 独立行政法人産業技術総合研究所 スピン電子メモリ及びスピン電子回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006352082A (ja) * 2005-05-19 2006-12-28 Renesas Technology Corp 半導体記憶装置及びその製造方法
US7829169B2 (en) * 2005-06-07 2010-11-09 Panasonic Corporation Information recording medium and method for producing the same
KR20080063652A (ko) * 2007-01-02 2008-07-07 삼성전자주식회사 상변화 물질층 형성방법 및 이를 이용한 상변화 메모리소자 제조방법
JP4621897B2 (ja) 2007-08-31 2011-01-26 独立行政法人産業技術総合研究所 固体メモリ
JP4635236B2 (ja) 2008-10-30 2011-02-23 独立行政法人産業技術総合研究所 固体メモリの製造方法
JP2010263131A (ja) * 2009-05-08 2010-11-18 Elpida Memory Inc 超格子デバイス及びその製造方法、並びに、超格子デバイスを含む固体メモリ、データ処理システム及びデータ処理装置
JP2010287744A (ja) * 2009-06-11 2010-12-24 Elpida Memory Inc 固体メモリ、データ処理システム及びデータ処理装置
JP5870318B2 (ja) * 2011-03-08 2016-02-24 パナソニックＩｐマネジメント株式会社 情報記録媒体とその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013125101A1 (ja) * 2012-02-21 2013-08-29 独立行政法人産業技術総合研究所 スピン電子メモリ及びスピン電子回路

Also Published As

Publication number Publication date
US20170062711A1 (en) 2017-03-02
US10090460B2 (en) 2018-10-02
TW201600657A (zh) 2016-01-01
TWI602960B (zh) 2017-10-21
WO2015174240A1 (ja) 2015-11-19
EP3144976A4 (en) 2017-05-03
EP3144976A1 (en) 2017-03-22
JPWO2015174240A1 (ja) 2017-04-20
KR20160143787A (ko) 2016-12-14
JP6238495B2 (ja) 2017-11-29
EP3144976B1 (en) 2018-12-26

Similar Documents

Publication Publication Date Title
KR101882604B1 (ko) 결정 배향층 적층 구조체, 전자 메모리 및 결정 배향층 적층 구조체의 제조 방법
KR101894828B1 (ko) 정보 기록 장치, 정보 기록 방법 및 정보 재생 방법
JP2021057357A (ja) 磁気抵抗メモリ
JP5750791B2 (ja) スピン電子メモリ及びスピン電子回路
JP2017103419A (ja) 単結晶磁気抵抗素子、その製造方法及びその使用方法
JP2009021626A (ja) 磁気多層膜及び多層構造体
JP2006210391A (ja) 磁気抵抗素子及びその製造方法
Tominaga et al. A magnetoresistance induced by a nonzero berry phase in GeTe/Sb2Te3 chalcogenide superlattices
US20220238799A1 (en) Magnetoresistive element having a composite recording structure
JP6466564B2 (ja) マルチフェロイック素子の初期化方法
Xu et al. Stability enhancement and resistance drift suppression of antimony thin films by hafnium oxide interlayers
JP2015072977A (ja) 不揮発性半導体記憶装置及びその製造方法
US11889702B2 (en) Voltage-controlled magnetic anisotropy memory device including an anisotropy-enhancing dust layer and methods for forming the same
US20210408020A1 (en) Bonded memory devices and methods of making the same
KR101583783B1 (ko) 메모리 소자
CN112582531A (zh) 一种磁性存储器及其制备方法
KR20210064025A (ko) 유리성형제를 포함하는 산화물 중간막
US20220384711A1 (en) Layered structure, magnetoresistive device using the same, and method of fabricating layered structure
Tominaga Developing new functional electronics device using topological physics and spintronics
JP2017224709A (ja) トンネル磁気抵抗素子及びその製造方法並びに縦型電界効果型スピントランジスタ
Jin Novel Half-Metallic and Spin-Gapless Heusler Compounds
KR20240066057A (ko) 수직 자화 호이슬러 필름으로 터널 자기 저항을 향상시키기 위한 시드층
JP2018148006A (ja) 単結晶磁気抵抗素子、その製造方法及びこれを用いたデバイス

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right