KR101583783B1 - 메모리 소자 - Google Patents

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백종웅
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Abstract

본 발명은 기판 상에 하부 전극, 버퍼층, 시드층, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고, 하부 전극 및 시드층은 다결정의 도전 물질로 형성되며, 400℃ 이상의 열처리 온도에서도 자기 터널 접합의 수직 자기 이방성이 유지되는 메모리 소자를 제시한다.

Description

메모리 소자{Memory device}
본 발명은 메모리 소자에 관한 것으로, 특히 자기 터널 접합(Magnetic Tunnel Junction; MTJ)을 이용하는 자기 메모리 소자에 관한 것이다.
플래쉬 메모리 소자에 비해 소비 전력이 적고 집적도가 높은 차세대 비휘발성 메모리 소자에 대한 연구가 진행되고 있다. 이러한 차세대 비휘발성 메모리 소자로는 칼코게나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화를 이용하는 상변화 메모리(Phase change RAM; PRAM), 강자성체의 자화 상태에 따른 자기 터널 접합(Magnetic Tunnel Junction; MTJ)의 저항 변화를 이용하는 자기 메모리(Magnetic RAM; MRAM), 강유전체 물질의 분극 현상을 이용하는 강유전체 메모리(Ferroelectric RAM), 가변 저항 물질의 저항 변화를 이용하는 저항 변화 메모리(Resistance change RAM; ReRAM) 등이 있다.
자기 메모리로서 전자 주입에 의한 스핀 전달 토크(Spin-Transfer Torque; STT) 현상을 이용하여 자화를 반전시키고, 자화 반전 전후의 저항차를 판별하는 STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory) 소자가 있다. STT-MRAM 소자는 각각 강자성체로 형성된 고정층(pinned layer) 및 자유층(free layer)과, 이들 사이에 터널 배리어(tunnel barrier)가 형성된 자기 터널 접합을 포함한다. 자기 터널 접합은 자유층과 고정층의 자화 방향이 동일(즉 평행(parallel))하면 전류 흐름이 용이하여 저저항 상태를 갖고, 자화 방향이 다르면(즉 반평행(anti parallel)) 전류가 감소하여 고저항 상태를 나타낸다. 또한, 자기 터널 접합은 자화 방향이 기판에 수직 방향으로만 변화하여야 하기 때문에 자유층 및 고정층이 수직 자화값을 가져야 한다. 자기장의 세기 및 방향에 따라 수직 자화값이 0을 기준으로 대칭이 되고 스퀘어니스(squareness; S)의 모양이 뚜렷이 나오게 되면(S=1) 수직 자기 이방성(perpendicular magnetic anisotropy; PMA)이 우수하다고 할 수 있다. 이러한 STT-MRAM 소자는 이론적으로 1015 이상의 사이클링(cycling)이 가능하고, 나노초(ns) 정도의 빠른 속도로 스위칭이 가능하다. 특히, 수직 자화형 STT-MRAM 소자는 이론상 스케일링 한계(Scaling Limit)가 없고, 스케일링이 진행될수록 구동 전류의 전류 밀도를 낮출 수 있다는 장점으로 인해 DRAM 소자를 대체할 수 있는 차세대 메모리 소자로 연구가 활발하게 진행되고 있다. 한편, STT-MRAM 소자의 예가 한국등록특허 제10-1040163호에 제시되어 있다.
또한, STT-MRAM 소자는 자유층 하부에 시드층이 형성되고, 고정층 상부에 캐핑층이 형성되며, 캐핑층 상부에 합성 교환 반자성층 및 상부 전극이 형성된다. 그리고, STT-MRAM 소자는 실리콘 기판 상에 실리콘 산화막이 형성된 후 그 상부에 시드층 및 자기 터널 접합이 형성된다. 또한, 실리콘 기판 상에는 트랜지스터 등의 선택 소자가 형성될 수 있고, 실리콘 산화막은 선택 소자를 덮도록 형성될 수 있다. 따라서, STT-MRAM 소자는 선택 소자가 형성된 실리콘 기판 상에 실리콘 산화막, 시드층, 자유층, 터널 배리어, 고정층, 캐핑층, 합성 교환 반자성층 및 상부 전극의 적층 구조를 갖는다. 여기서, 시드층 및 캐핑층은 탄탈륨(Ta)를 이용하여 형성하고, 합성 교환 반자성층은 자성 금속과 비자성 금속이 교대로 적층된 하부 자성층 및 상부 자성층과, 이들 사이에 비자성층이 형성된 구조를 갖는다.
그런데, 비정질의 실리콘 산화막 상부에 형성되는 시드층은 비정질로 형성되고, 그에 따라 자기 터널 접합 또한 비정질로 형성되므로 자기 터널 접합의 결정성이 저하된다. 즉, 고정층 및 자유층은 비정질의 CoFeB로 형성되는데, 수직 이방성 특성을 위해 열처리를 실시하더라도 자기 터널 접합의 결정성이 크게 향상되지 않는다. 자기 터널 접합의 결정성이 낮으면 수직 자기 이방성이 저하된다. 따라서, 자화 방향을 변화시키기 위해 자기장을 인가하더라도 자화 방향이 급격하게 변화하지 않고, 평행 상태에서 흐르는 전류의 양이 작아진다. 그에 따라, 리드/라이트의 시간이 지연될 수 있어 고속 메모리 소자를 구현하기 어렵고, 리드/라이트의 동작 오류가 발생될 수 있다.
또한, 합성 교환 반자성층 및 상부 전극을 형성한 후 메탈 라인 형성 공정 및 패시베이션 공정을 실시해야 하는데, 이러한 공정은 약 400℃의 온도에서 실시된다. 그런데, Ta를 시드층으로 이용하는 경우 400℃ 정도의 온도에서 자기 터널 접합의 수직 자기 이방성이 저하된다. 따라서, 자기 터널 접합의 수직 자기 이방성의 열 안정성을 향상시켜야 한다.
본 발명은 자기 터널 접합의 자화 방향의 변화를 급격하게 할 수 있어 리드/라이트의 동작 속도를 빠르게 할 수 있는 메모리 소자를 제공한다.
본 발명은 자기 터널 접합의 결정성을 향상시킬 수 있고, 그에 따라 자화 방향의 변화를 급격하게 할 수 있는 메모리 소자를 제공한다.
본 발명은 자기 터널 접합의 수직 자기 이방성의 열 안정성을 향상시킬 수 있는 메모리 소자를 제공한다.
본 발명의 일 양태에 따른 메모리 소자는 기판 상에 하부 전극, 버퍼층, 시드층, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고, 상기 캐핑층은 다결정의 도전 물질로 형성되며, 상기 합성 교환 반자성층은 Pt를 포함하는 물질로 형성된다.
상기 캐핑층은 400℃ 이상의 온도에서 결정화되는 물질로 형성된다.
상기 캐핑층은 텅스텐으로 형성된다.
상기 캐핑층은 0.35㎚ 내지 0.55㎚의 두께로 형성된다.
상기 하부 전극 및 시드층의 적어도 어느 하나는 400℃ 이상의 온도에서 결정화되는 물질로 형성된다.
상기 하부 전극 및 시드층의 적어도 어느 하나는 텅스텐으로 형성된다.
상기 자기 터널 접합은 400℃ 이상의 열처리 후의 자화 변화의 스퀘어니스가 0.8 초과 1 이하이다.
본 발명의 다른 양태에 따른 메모리 소자는 기판 상에 하부 전극, 버퍼층, 시드층, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고, 상기 하부 전극, 시드층 및 캐핑층의 적어도 어느 하나는 다결정의 도전 물질로 형성되며, 상기 합성 교환 반자성층은 Pt를 포함하는 물질로 형성된다.
상기 다결정의 도전 물질은 텅스텐을 포함한다.
본 발명의 또다른 양태에 따른 메모리 소자의 제조 방법은 기판 상에 하부 전극, 버퍼층, 시드층, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극을 적층 형성하고, 상기 하부 전극, 시드층 및 캐핑층의 적어도 어느 하나는 다결정의 도전 물질로 형성하며, 상기 합성 교환 반자성층은 Pt를 포함하는 물질로 형성하고, 상기 상부 전극을 형성한 후 400℃ 내지 500℃의 열처리를 실시한다.
본 발명의 메모리 소자는 하부 전극을 다결정 물질로 형성하고, 그 상부에 다결정 물질의 시드층을 형성하며, 하부 전극과 시드층의 정합성을 향상시키기 위해 그 사이에 버퍼층을 형성한다. 하부 전극 및 시드층이 다결정 물질로 형성됨으로써 그 상부에 형성되는 비정질의 자기 터널 접합이 시드층의 결정 구조를 따라 형성되고, 이후 열처리에 의해 종래보다 더욱 향상된 결정 구조를 갖게 된다. 따라서, 자기 터널 접합의 자화 방향의 변화를 급격하게 할 수 있어 리드/라이트의 동작 속도를 빠르게 할 수 있다.
또한, 본 발명은 시드층으로 텅스텐을 포함하는 금속을 이용하여 형성함으로써 약 400℃의 온도에서도 자기 터널 접합이 수직 자기 이방성을 유지할 수 있다. 따라서, 자기 터널 접합의 수직 자기 이방성의 열 안정성을 향상시킬 수 있다.
그리고, 본 발명은 합성 교환 반자성층의 제 1 및 제 2 자성층을 Co/Pt로 형성하고, 캐핑층을 W로 형성함으로써 열처리 후 Pt가 터널링 배리어 내로 확산되지 않아 MgO 터널링 배리어의 결정성을 유지할 수 있으며, 그에 따라 TMR 비를 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 소자의 단면도.
도 2는 Ta 및 W를 시드층으로 각각 형성한 수직 자기 이방성 구조의 열처리 온도에 따른 자화 그래프.
도 3 및 도 4는 Ta 및 W를 시드층으로 각각 형성한 수직 자기 이방성 구조의 자기장에 따른 자화의 그래프.
도 5 내지 도 7은 비교 예에 따른 Ta 시드층 상에 형성된 자기 터널 접합의 다양한 온도에서 열처리 후의 결정 상태를 도시한 TEM 사진.
도 8은 비교 예에 따른 TiN 하부 전극 상에 W 시드층이 접촉 형성된 수직 자기 이방성 구조의 열처리 온도에 따른 자화 그래프.
도 9는 본 발명의 실시 예에 따른 W/TiN 하부 전극 상에 Ta 버퍼층 및 W 시드층이 형성된 수직 자기 이방성 구조의 열처리 온도에 따른 자화 그래프.
도 10은 비교 예에 따른 TiN 하부 전극 및 Ta 시드층 상에 형성된 자기 터널 접합의 열처리 후의 TEM 사진.
도 11은 본 발명의 실시 예에 따른 TiN 하부 전극, Ta 버퍼층 및 W 시드층 상에 형성된 자기 터널 접합의 열처리 후의 TEM 사진.
도 12는 본 발명의 실시 예에 따른 W/TiN 하부 전극, Ta 버퍼층, W 시드층 및 W 캐핑층이 형성된 슈도 스핀 밸브의 자기장에 따른 자화의 그래프.
도 13은 종래 및 본 발명의 메모리 소자의 합성 교환 반자성층 형성 물질의 이온 확산 분포를 도시한 SIMS 결과.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 소자의 단면도로서, STT-MRAM 소자의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 소자는 기판(100) 상에 형성된 하부 전극(110), 버퍼층(120), 시드층(130), 자유층(140), 터널링 배리어(150), 고정층(160), 캐핑층(170), 합성 교환 반자성층(180) 및 상부 전극(190)을 포함한다. 여기서, 자유층(140), 터널링 배리어(150) 및 고정층(160)은 자기 터널 접합을 이룬다.
기판(100)은 반도체 기판을 이용할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 실리콘 산화막 기판 등을 이용할 수 있는데, 본 실시 예에서는 실리콘 기판을 이용한다. 또한, 기판(100) 상에는 트랜지스터를 포함하는 선택 소자가 형성될 수 있다. 이러한 기판(100) 상에는 절연층(105)이 형성될 수 있다. 즉, 절연층(105)은 선택 소자 등의 소정의 구조물을 덮도록 형성될 수 있고, 절연층(105)에는 선택 소자의 적어도 일부를 노출시키는 콘택홀이 형성될 수 있다. 이러한 절연층(105)은 비정질 구조의 실리콘 산화막(SiO2) 등을 이용하여 형성할 수 있다.
하부 전극(110)은 절연층(105) 상에 형성된다. 이러한 하부 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 질화물 등으로 형성될 수 있다. 또한, 본 발명의 하부 전극(110)은 제 1 및 제 2 하부 전극(112, 114)의 이중 구조로 형성될 수 있다. 여기서, 제 1 하부 전극(112)은 절연층(105) 상에 형성되고, 제 2 하부 전극(114)은 제 1 하부 전극(112) 상에 형성될 수 있다. 또한, 제 1 하부 전극(112)는 절연층(105) 내부에 형성될 수 있고, 그에 따라 기판(100) 상에 형성된 선택 소자와 연결될 수도 있다. 이러한 제 1 및 제 2 하부 전극(112, 114)은 다결정(polycrystal)의 물질로 형성될 수 있다. 즉, 제 1 및 제 2 하부 전극(112, 114)는 bcc 구조의 도전 물질로 형성될 수 있다. 예를 들어, 제 1 하부 전극(112)은 텅스텐(W) 등의 금속으로 형성될 수 있고, 제 2 하부 전극(114)는 티타늄 질화막(TiN) 등의 금속 질화물로 형성될 수 있다.
버퍼층(120)은 하부 전극(110) 상부에 형성된다. 즉, 버퍼층(120)은 제 2 하부 전극(114) 상에 형성된다. 버퍼층(120)은 제 2 하부 전극(114)과 시드층(130)의 격자 상수 불일치를 해소하기 위해 제 2 하부 전극(114)과 정합성이 우수한 물질로 형성할 수 있다. 예를 들어, 제 2 하부 전극(114)이 TiN으로 형성되는 경우 버퍼층(120)은 TiN과 격자 정합성이 우수한 탄탈륨(Ta)을 이용하여 형성할 수 있다. 여기서, Ta는 비정질이지만, 제 2 하부 전극(114)이 다결정이기 때문에 비정질의 버퍼층(120)은 다결정의 제 2 하부 전극(114)의 결정 방향을 따라 성장될 수 있고, 이후 열처리에 의해 결정성이 향상될 수 있다. 한편, 버퍼층(120)은 예를 들어 2㎚∼10㎚의 두께로 형성될 수 있다.
시드층(130)은 버퍼층(120) 상부에 형성된다. 시드층(130)은 다결정 물질로 형성될 수 있는데, 예를 들어 텅스텐(W)으로 형성될 수 있다. 이렇게 시드층(130)이 다결정 물질로 형성됨으로써 그 상부에 형성되는 자유층(140), 터널링 배리어(150) 및 고정층(160)을 포함하는 자기 터널 접합의 결정성을 향상시킬 수 있다. 즉, 다결정의 시드층(130)이 형성되면 그 상부에 형성되는 비정질의 자기 터널 접합이 시드층(130)의 결정 방향을 따라 성장되고, 이후 수직 자기 이방성을 위해 열처리를 하게 되면 자기 터널 접합이 결정성이 종래보다 향상될 수 있다. 특히, W을 시드층(130)으로 이용하게 되면 400℃ 이상, 예를 들어 400℃∼500℃의 고온 열처리 후에 결정화됨으로써 터널 배리어(150) 안으로의 Ta 확산을 억제하고 더 나아가 자유층(140) 및 고정층(160)을 결정화시켜 자기 터널 접합의 수직 자기 이방성을 유지할 수 있다. 즉, 종래에는 비정질의 절연층 상에 비정질의 시드층 및 비정질의 자기 터널 접합이 형성되므로 이후 열처리를 하더라도 결정성이 향상되지 않았다. 그런데, 본 발명에 의해 자기 터널 접합의 결정성이 향상되면 자기장을 인가했을 때 자화가 더 크게 발생되고, 평행 상태에서 자기 터널 접합을 통해 흐르는 전류가 더 많아진다. 따라서, 이러한 자기 터널 접합을 메모리 소자에 적용하면 소자의 동작 속도 및 신뢰성을 향상시킬 수 있다. 한편, 시드층(130)은 예를 들어 1㎚∼3㎚의 두께로 형성될 수 있다.
자유층(140)은 시드층(130) 상에 형성되고, 강자성체 물질로 형성된다. 이러한 자유층(140)은 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 즉, 자유층(140)은 고정층(160)과 자화 방향이 동일(즉 평행)할 수 있고, 반대(즉 반평행)일 수도 있다. 자기 터널 접합은 자유층(140)과 고정층(160)의 자화 배열에 따라 변하는 저항값에 '0' 또는 '1'의 정보를 대응시킴으로써 메모리 소자로 활용될 수 있다. 예를 들어, 자유층(140)의 자화 방향이 고정층(160)과 평행일 때, 자기 터널 접합의 저항값은 작아지고, 이 경우를 데이터 '0' 이라 규정할 수 있다. 또한, 자유층(140)의 자화 방향이 고정층(160)과 반평행일 때, 자기 터널 접합의 저항값은 커지고, 이 경우를 데이터 '1'이라 규정할 수 있다. 이러한 자유층(140)은 예를 들어 비정질계 희토류 원소 합금, 자성 금속(ferromagnetic metal)과 비자성 금속(nonmagnetic matal)이 교대로 적층된 다층 박막, L10형 결정 구조를 갖는 합금 또는 코발트계 합금 등의 강자성체 물질을 이용하여 형성할 수 있다. 비정질계 희토류 원소 합금으로는 TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCo 등의 합금이 있다. 또한, 비자성 금속과 자성 금속이 교대로 적층된 다층 박막으로는 Co/Pt, Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu, CoFeAl/Pd, CoFeAl/Pt, CoFeB/Pd, CoFeB/Pt 등이 있다. 그리고, L10형 결정 구조를 갖는 합금으로는 Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Ni20Pt50 등이 있다. 또한, 코발트계 합금으로는 CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB 등이 있다. 이러한 물질들 중에서 CoFeB 단일층은 CoFeB와 Co/Pt 또는 Co/Pd의 다층 구조에 비해 두껍게 형성될 수 있어 자기 저항비를 증가시킬 수 있다. 또한, CoFeB는 Pt 또는 Pd 등과 같은 금속보다 식각이 용이하므로 CoFeB 단일층은 Pt 또는 Pd 등이 함유된 다층 구조에 비해 제조 공정이 용이하다. 따라서, 본 발명의 실시 예는 CoFeB 단일층을 이용하여 자유층(140)을 형성하며, CoFeB는 비정질로 형성된 후 열처리에 의해 BCC(100)으로 텍스처링(texturing)된다.
터널링 배리어(150)는 자유층(140) 상에 형성되어 자유층(140)과 고정층(160)을 분리한다. 터널링 배리어(150)는 자유층(140)과 고정층(160) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하게 한다. 이러한 터널링 배리어(150)는 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨산화물(Ta2O5), 실리콘 질화물(SiNx) 또는 알루미늄 질화물(AlNx) 등으로 형성될 수 있다. 본 발명의 실시 예에서는 터널링 배리어(150)로 다결정의 마그네슘 산화물을 이용한다. 마그네슘 산화물은 이후 열처리에 의해 BCC(100)으로 텍스처링된다.
고정층(160)은 터널 배리어(150) 상에 형성된다. 고정층(160)은 소정 범위 내의 자기장에서 자화가 한 방향으로 고정되며, 강자성체 물질로 형성될 수 있다. 예를 들어, 상부에서 하부로 향하는 방향으로 자화가 고정될 수 있다. 이러한 고정층(160)은 예를 들어 비정질계 희토류 원소 합금, 자성 금속과 비자성 금속이 교대로 적층된 다층 박막 또는 L10형 결정 구조를 갖는 합금 등의 강자성체 물질로 형성될 수 있다. 이때, 고정층(160)은 자유층(140)과 동일한 강자성체로 형성될 수 있으며, 구체적으로 CoFeB 단일층으로 형성될 수 있다. CoFeB는 비정질로 형성된 후 열처리에 의해 BCC(100)으로 텍스처링(texturing)된다.
캐핑층(170)은 고정층(160) 상에 형성되어 고정층(160)과 합성 교환 반자성층(180)을 자기적으로 상호 분리시킨다. 캐핑층(170)이 형성됨으로써 합성 교환 반자성층(180)과 고정층(160)의 자화는 서로 독립적으로 발생된다. 또한, 캐핑층(170)은 자기 터널 접합의 동작을 위해 자유층(140)과 고정층(160)의 자기 저항비를 고려하여 형성할 수 있다. 이러한 캐핑층(170)은 합성 교환 반자성층(180)이 결정 성장할 수 있도록 하는 물질로 형성될 수 있다. 즉, 캐핑층(170)은 합성 교환 반자성층(180)의 제 1 및 제 2 자성층(181, 183)이 원하는 결정 방향으로 성장할 수 있도록 한다. 예를 들어, 면심 입방 격자(Face Centered Cubic: FCC)의 (111) 방향 또는 육방 밀집 구조(Hexagonal Close-Packed Structure: HCP)의 (001) 방향으로 결정의 성장을 용이하게 하는 금속으로 형성될 수 있다. 이러한 캐핑층(170)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 코발트(Co), 알루미늄(Al) 및 텅스텐(W)으로 이루어진 군으로부터 선택된 금속 또는 이들의 합금을 포함할 수 있다. 바람직하게, 캐핑층(170)은 탄탈륨(Ta) 및 텅스텐(W)의 적어도 어느 하나로 형성할 수 있다. 즉, 캐핑층(170)은 탄탈륨(Ta) 또는 텅스텐(W)으로 형성될 수도 있으며, Ta/W의 적층 구조로 형성할 수도 있다. 그러나, 캐핑층(170)은 400℃ 이상의 온도에서 결정화되는 다결정의 도전 물질, 예를 들어 텅스텐(W)으로 형성하는 것이 바람직하다. 한편, 이러한 캐핑층(170)은 0.3㎚∼0.6㎚의 두께로 형성할 수 있는데, Ta를 이용하는 경우 0.4㎚∼0.6㎚의 두께로 형성할 수 있고, W을 이용하는 경우 0.35㎚∼0.55㎚의 두께로 형성할 수 있다. 여기서, 고정층(160)과 합성 교환 반자성층(180)의 제 1 자성층(181)이 페로커플링(ferro coupling)되어야 고정층(160)의 자화 방향이 고정되지만, W를 이용한 캐핑층(170)이 0.55㎚ 이상의 두께로 형성되면 캐핑층(170)의 두께 증가로 인하여 고정층(170)의 자화 방향이 고정되지 않고 자유층(150)과 동일한 자화 방향을 가져 MRAM 소자에서 필요한 동일 자화 방향 및 다른 자화 방향이 발생하지 않아 메모리로 동작하지 않는다.
합성 교환 반자성층(180)은 캐핑층(170) 상에 형성된다. 합성 교환 반자성층(180)은 고정층(160)의 자화를 고정시키는 역할을 한다. 합성 교환 반자성층(180)은 제 1 자성층(181), 비자성층(182) 및 제 2 자성층(183)을 포함한다. 즉, 합성 교환 반자성층(180)은 제 1 자성층(181)과 제 2 자성층(183)이 비자성층(182)을 매개로 반강자성적으로 결합된다. 이때, 제 1 자성층(181)과 제 2 자성층(183)의 자화 방향은 반평행하게 배열된다. 예를 들어, 제 1 자성층(181)은 상측 방향(즉, 상부 전극(190) 방향)으로 자회되고, 제 2 자성층(183)은 하측 방향(즉, 자기 터널 접합 방향)으로 자화될 수 있다. 제 1 자성층(181) 및 제 2 자성층(183)은 자성 금속과 비자성 금속이 교대로 적층된 구조로 형성될 수 있다. 자성 금속으로 철(Fe), 코발트(Co) 및 니켈(Ni) 등으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있고, 비자성 금속으로 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 레늄(Re), 금(Au) 및 구리(Cu)로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있다. 예를 들어, 제 1 자성층(181) 및 제 2 자성층(183)은 [Co/Pd]n, [Co/Pt]n 또는 [CoFe/Pt]n (여기서, n은 1 이상의 정수)로 형성될 수 있는데, 바람직하게는 [Co/Pt]n으로 형성될 수 있다. 또한, 제 1 자성층(181)은 [Co/Pt]5로 형성되고, 제 2 자성층(183)은 [Co/Pt]6으로 형성될 수 있다. 비자성층(182)은 제 1 자성층(181)과 제 1 자성층(183)의 사이에 형성되며, 제 1 자성층(181) 및 제 2 자성층(183)이 반자성 결합을 할 수 있도록 하는 비자성 물질로 형성된다. 예를 들어, 비자성층(182)은 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re) 및 크롬(Cr)으로 이루어진 군으로부터 선택된 단독 또는 이들의 합금으로 형성될 수 있다.
상부 전극(190)은 합성 교환 반자성층(180) 상에 형성된다.이러한 상부 전극(180)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상부 전극(170)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금으로 형성될 수 있다.
상기한 바와 같이 본 발명의 실시 예들에 따른 메모리 소자는 하부 전극(110)을 다결정 물질로 형성하고, 그 상부에 다결정 물질의 시드층(130)을 형성하며, 하부 전극(110)과 시드층(130)의 정합성을 향상시키기 위해 그 사이에 버퍼층(120)을 형성한다. 하부 전극(110) 및 시드층(130)이 다결정 물질로 형성됨으로써 그 상부에 형성되는 비정질의 자기 터널 접합이 시드층(130)의 결정 구조를 따라 형성되고, 이후 열처리에 의해 종래보다 더욱 향상된 결정 구조를 갖게 된다. 즉, 수직 자화형 자기 터널 접합은 자유층, 터널링 배리어 및 고정층의 체심 입방 구조(Body Centered Cubic; BCC)의 (100) 방향 텍스처링(texturing)이 중요한데, 본 발명은 하부 전극으로 다결정의 TiN을 형성하고 그 상부에 다결정의 W 시드층을 형성하여 평탄한 시드층의 인터페이스 확보와 자기 터널 접합의 BCC(100) 결정성을 향상시킬 수 있다. 또한, 본 발명은 시드층(130) 및 캐핑층(170)으로 텅스텐을 포함하는 금속을 각각 이용하여 형성함으로써 약 400℃의 온도에서도 자기 터널 접합이 수직 자기 이방성을 유지할 수 있다. 즉, 상부 전극(190)을 형성한 후 약 400℃의 온도에서 메탈 라인 및 패시베이션 공정을 실시하는데, 탄탈륨(Ta)을 시드층으로 이용하는 종래에는 이 온도에서 자기 터널 접합의 수직 자기 이방성이 저하되었지만, 본 발명은 자기 터널 접합의 수직 자기 이방성을 유지할 수 있다. 이러한 본 발명의 일 실시 예에 따른 메모리 소자와 종래의 메모리 소자의 특성을 비교하면 다음과 같다.
도 2는 시드층으로 Ta 및 W를 각각 이용하는 수직 자기 이방성 구조의 열처리 온도에 따른 자화 그래프이다. 이를 위해 실리콘 기판 상에 실리콘 산화막, Ta 또는 W 시드층(5㎚), CoFeB 자성층(1.05㎚), MgO 터널링 배리어(2.0㎚)가 적층된 수직 자기 이방성 구조를 제작하고, 275℃부터 400℃ 사이의 다양한 온도에서 열처리를 실시하였다. 도 2에 도시된 바와 같이 Ta를 시드층으로 이용한 경우 자성층은 275℃부터 300℃까지는 자화값을 잘 유지하지만, 300℃ 이상에서는 자화값이 낮아지게 된다. 즉, Ta 시드층 상에 형성된 자성층은 300℃ 이상의 고온에서 수직 자기 이방성이 저하된다. 그러나, W을 시드층으로 이용한 경우 400℃의 온도에서도 자화값을 그대로 유지하는 것을 알 수 있다. 즉, W 시드층 상에 형성된 자성층은 400℃ 이상의 고온에서도 수직 자기 이방성을 유지할 수 있다.
또한, 도 3은 시드층으로 Ta를 이용한 경우의 자기장에 따른 자화의 그래프이고, 도 4는 시드층으로 W을 이용한 경우의 자기장에 따른 자화의 그래프이다. 도 3에 도시된 바와 같이 Ta를 시드층으로 이용하는 경우 300℃까지는 수직 자기 이방성을 유지하지만, 300℃ 이상에서부터 수직 자기 이방성이 점점 저하되어 350℃ 이상에서는 수직 자기 이방성이 완전히 사라지는 것을 볼 수 있다. 그러나, 도 4에 도시된 바와 같이 W를 시드층으로 이용하는 경우 400℃로 상승하더라도 수직 자기 이방성을 잘 유지하는 것을 볼 수 있다.
Ta 시드층 상에 CoFeB 자성층, 즉 자유층 및 CoFeB 고정층을 형성하는 경우 Ta의 비정질(amorphous) 격자 구조 상에 CoFeB 자성층이 형성되므로 도 5에 도시된 바와 같이 275℃ 정도의 온도에서 열처리를 실시하여도 Ta 시드층과 CoFeB 자성층은 비정질 상태를 유지한다. 또한, 열처리 후에 MgO 터널 배리어는 L10 결정(bcc like) 구조가 되며, 자유층 및 고정층의 CoFeB에서 붕소(B)가 MgO 터널링 배리어 및 Ta 캐핑층으로 일부가 확산되고, Co 원자 및 Fe 원자가 MgO/CoFeB의 계면에 모이게 된다. 이후에 CoFeB은 계속 비정질 상태로 유지되지만 MgO/CoFeB의 계면에서 MgO의 산소와 CoFeB의 Fe가 결합하여 Fe-O 본딩을 형성한다. Fe-O 본딩은 계면 수직 자기 이방성(interfacial PMA)을 형성하므로 수직 특성을 유지하는 중요한 메카니즘이다. 그러나, 비정질 CoFeB은 325℃ 및 350℃의 열처리 이후에 도 6 및 도 7에 도시된 바와 같이 Ta 시드층이 비정질 CoFeB를 통과하여 MgO 터널 배리어 안으로 확산되어 MgO의 결정 리니어리티(crystalline linearity)를 악화시킨다. 이는 Ta의 원자 반지름이 135pm로써 Mg의 원자 반지름인 137pm와 거의 동일하여 MgTaOx가 형성됨으로써 MgO 터널 배리어의 결정성을 악화시키는 것으로 예상된다.
한편, Ta은 주기율표상 d-오비탈 원소인 전이 금속 중 하나로 적당한 두께에서 MgO 터널 배리어의 L10 격자(bcc like) 구조와 비슷한 bcc 격자 구조를 가진다. 특히, 자기 터널 접합에 이용되는 시드층은 전이 금속 중 bcc 격자 구조를 가진 물질을 이용하는 것이 바람직하다. 일반적인 bcc 격자 구조를 가지는 전이 금속으로는 V, Nb, Ta, Cr, Mo, W, Fe 등이 있다. 그런데, Fe, Cr은 결정화 온도가 너무 낮거나 높으며 TiN 하부 전극과의 격자 불일치가 높아 CoFeB의 수직 자기 이방성을 유지하기 위한 시드층으로 이용하기 불가능하다. 그러나, 본 발명에 이용되는 W의 경우, Ta과 마찬가지로 시드층으로 형성하기 용이할 뿐만 아니라 특히 400℃의 고온 열처리 후에 결정화됨으로써 MgO 터널 배리어 안으로의 Ta 확산을 억제하고 더 나아가 CoFeB 자성층을 결정화시켜 자기 터널 접합의 수직 자기 이방성을 유지할 수 있다.
도 8은 텅스텐 시드층을 TiN 하부 전극 상에 직접 형성한 수직 자기 이방성 구조의 열처리 온도에 따른 자화 그래프이다. 즉, 실리콘 기판 상에 텅스텐 제 1 하부 전극, TiN 제 2 하부 전극을 형성하고, 그 상부에 W 시드층, CoFeB 자성층(1.05㎚), MgO 터널링 배리어(2.0㎚)를 적층하고, 열처리 온도에 따른 자화 특성을 측정하였다. 여기서, W 시드층은 3㎚, 4㎚, 5㎚ 및 8㎚의 두께로 각각 형성하였다. 도 8에 도시된 바와 같이 TiN 하부 전극 상에 W 시드층을 직접 형성하는 경우 TiN과 W의 격자 불일치가 커져 정합성이 떨어지고, 그에 따라 자성층 성장에 영향을 미쳐 수직 자기 이방성이 나타나지 않음을 알 수 있다.
이러한 문제를 해결하여 W/TiN 하부 전극 상에 W 시드층을 형성하기 위해서는 TiN과 정합성이 좋은 Ta를 버퍼층으로 형성하고, 그 상부에 W 시드층을 형성하는 것이 바람직하다. 도 9는 실리콘 기판 상에 W/TiN 하부 전극, Ta 버퍼층, W 시드층, CoFeB 자성층(1.05㎚), MgO 터널링 배리어(2.0㎚)가 적층된 본 발명의 실시 예에 따른 수직 자기 이방성 구조의 열처리 온도에 따른 자화 그래프이다. 여기서, W 시드층은 1㎚, 1.5㎚, 2㎚, 2.5㎚, 3㎚ 및 4㎚의 두께로 각각 형성하였고, 400℃의 온도에서 열처리하였다. 도 9에 도시된 바와 같이 W/TiN 하부 전극 상에 Ta 버퍼층 및 W 시드층을 형성한 본 발명의 경우 수직 자기 이방성이 잘 나타나고 있음을 알 수 있다. 즉, 일측 방향의 자화로부터 타측 방향으로 자화가 변화할 때 보자력(coercive force)에 의해 도시된 바와 같이 대략 사각형의 그래프가 형성된다. 이때, 사각형의 직각도, 즉 스퀘어니스(squareness)가 본 발명의 경우 0.8 내지 1 정도이다. 스퀘어니스가 클수록 자화의 변화가 빠르게 일어나므로 메모리 소자의 동작 속도를 빠르게 할 수 있다. 즉, 메모리 소자의 리드/라이트 동작의 시간을 감소시킬 수 있다.
또한, TiN 하부 전극 상에 Ta 시드층을 형성한 경우와 Ta 버퍼층 및 W 시드층을 형성한 경우 열처리 후의 TEM 사진을 도 10 및 도 11에 나타내었다. 즉, 도 10은 TiN 하부 전극 상에 Ta 시드층을 형성한 후 CoFeB 자성층 및 MgO 터널 배리어를 형성하고 400℃의 열처리 후의 TEM 사진이고, 도 11은 TiN 하부 전극 상에 Ta 버퍼층 및 W 시드층을 형성한 후 CoFeB 자성층 및 MgO 터널 배리어를 형성하고 400℃의 열처리 후의 TEM 사진이다. 도 10에 도시된 바와 같이 Ta 시드층을 형성한 경우 CoFeB 자성층이 비정질 상태를 유지하고 있지만, 도 11에 도시된 바와 같이 Ta 버퍼층과 W 시드층 상에 형성된 CoFeB 자성층은 400℃의 열처리 온도에서 결정화되는 것을 확인할 수 있다.
그리고, 본 발명에 따른 수직 자기 터널 접합의 자유층 및 고정층의 수직 자기 이방성을 평가하기 위하여 슈도 스핀 밸브 구조를 제작하고, 자기장에 따른 자화의 측정 결과를 도 12에 도시하였다. 도 12는 실리콘 기판 상에 실리콘 산화막이 형성되고, 그 상부에 W/TiN 하부 전극, Ta 버퍼층(5㎚), W 시드층(2㎚), CoFeB 자유층(1.05㎚), MgO 터널 배리어(1.2㎚), CoFeB 고정층(1.0㎚) 및 W 캐핑층(1.5∼4㎚)이 적층된 본 발명에 따른 슈도 스핀 밸브(pseudo spin valve)의 자기장에 따른 자화의 그래프이다. 즉, W 캐핑층의 두께에 따른 수직 자기 이방성을 확인하기 위해 캐핑층의 두께를 다르게 한 슈도 스핀 밸브의 자기장에 따른 자화를 측정하였다. 이때, CoFeB 고정층 위에 캡핑층으로 기존에 사용되던 Ta가 아닌 400℃의 열처리 후에도 CoFeB 고정층의 수직 자기 이방성을 유지할 수 있는 W 캡핑층을 사용하였다. 도 12에 도시된 바와 같이 W 캡핑층은 그 두께가 4㎚ 이상일 때 CoFeB 자성층의 수직 자기 이방성이 유지된다. 한편, 본 발명의 실시 예에서 W 시드층은 0.35㎚∼0.55㎚의 두께로 형성하였고 본 실험 예에서 W 캐핑층을 4㎚ 이상으로 형성하는 것으로 설명하였다. 실험 예의 슈도 스핀 밸브 구조에서 W 캐핑층을 4㎚ 이하의 두께로 형성하면 캐핑층 상에 아무런 구조가 형성되어 있지 않기 때문에 W가 산화되어 CoFeB 자성층에도 영향을 주어 수직 자기 이방성 특성이 저하되므로 4㎚ 이상의 실험 결과를 얻었다. 그러나, 실시 예에서 W 캐핑층 상에 합성 교환 반자성층이 형성되므로 캐핑층의 산화 문제가 없으며 이 경우 캐핑층을 0.35㎚∼0.55㎚로 형성하여 수직 자기 이방성을 얻을 수 있다.
Ta 시드층 및 Ta 캐핑층을 이용하는 종래의 경우 CoFeB가 비정질로 성장하며 300℃ 이상에서 열처리를 하였을 때 Ta 원소가 MgO층으로 확산하여 MgO의 결정성을 파괴하지만, W 시드층 및 W 캐핑층을 이용한 본 발명의 경우는 W 시드층과 W 캡핑층이 400℃의 열처리 후에 x-tal(crystalline)이 됨으로써 Ta이 MgO층으로 확산하는 것을 W가 억제할 수 있다. 또한, CoFeB 자성층을 결정화하게 함으로써 수직 자기 이방성을 유지하는 x-tal 상태의 수직 자기 터널 접합이 형성된다.
또한, Ta 시드층 및 Ta 캐핑층을 형성하는 종래의 자기 터널 접합은 275℃의 열처리 온도에서 CoFeB 자성층의 수직 자기 이방성이 유지되며, 터널 자기 저항(Tunnel Magnetic Resistance; TMR)비가 130.86% 정도로 측정되었다. 그러나, Ta 시드층 및 Ta 캐핑층을 형성하는 종래의 자기 터널 접합은 열처리 온도가 300℃ 이상이 되면 CoFeB 자성층의 수직 자기 이방성이 사라지게 되며 TMR비가 감소되는 현상이 나타난다. 이에 비해, 본 발명에서 제시한 바와 같이 Ta 버퍼층, W 시드층을 형성하고 Ta 캐핑층을 형성한 자기 터널 접합은 터널링 배리어를 형성하고 400℃의 온도에서 열처리를 실시한 후의 TMR비가 136.45%로 종래보다 약간 증가하였다. 그런데, 캡핑층을 W으로 변경하면, 즉 Ta 버퍼층, W 시드층 및 W 캐핑층을 형성한 자기 터널 접합은 400℃의 열처리 온도에서 TMR비가 134.44%로 유지되는 것을 확인하였다. 이러한 TMR비를 얻기 위한 W 캡핑층의 두께는 0.35㎚∼0.55㎚ 정도로 유지된다. 한편, TMR비는 CiPT(current in plane tunneling method) 방식의 장비를 통해 측정되었다. CiPT 측정 방식은 얇은 상부 전극 위에 두개의 프로브를 접합시켜 수 ㎛씩 간격을 차별화하여 측정하게 되며, 이때 수 ㎛ 간격씩 측정된 얇은 상부 전극과 두꺼운 하부 전극 사이의 저항들을 피팅하여 장비 자체에서 TMR비를 산출하게 된다.
한편, 본 발명의 메모리 소자는 도 13에 도시된 바와 같이 종래의 메모리 소자에 비해 합성 교환 반자성층을 형성하기 위한 물질의 확산을 억제할 수 있고, 그에 따라 TMR비를 향상시킬 수 있다. 도 13(a) 및 도 13(b)는 종래 및 본 발명에 따른 메모리 소자의 합성 교환 반자성층을 형성하기 위한 물질의 이온 확산 분포를 각각 도시한 SIMS(Secondary ion mass spectroscopy) 결과이다. 도 13(a)에는 스퍼터 증착 후와 275℃ 열처리 후의 Mg와 Pd 이온의 확산 분포가 도시되어 있으며, 도 13(b)에는 스퍼터 증착 후와 350℃ 및 400℃ 열처리 후의 Mg와 Pt 이온의 확산 분포가 도시되어 있다. 여기서, 종래 메모리 소자는 Ta 시드층, CoFeB 자유층, MgO 터널 배리어, CoFeB 고정층, Ta 캐핑층, Co/Pd 제 1 자성층, Ru 비자성층 및 Co/Pd 제 2 자성층을 순차적으로 형성한 후 275℃의 열처리 공정을 실시하였다. 반면, 본 발명의 메모리 소자는 Ta 버퍼층, W 시드층, CoFeB 자유층, MgO 터널 배리어, CoFeB 고정층, W 캐핑층, Co/Pt 제 1 자성층, Ru 비자성층 및 Co/Pt 제 2 자성층을 순차적으로 형성한 후 을 형성하고 350℃ 또는 400℃의 열처리 공정을 실시하였다. 즉, 종래 및 본 발명의 메모리 소자는 캐핑층, 제 1 및 제 2 자성층의 물질이 상이하다. 도 13(a)에 도시된 바와 같이 종래의 메모리 소자는 합성 교환 반자성층의 Pd 이온이 캐핑층을 넘어 고정층 및 MgO 터널링 배리어까지 확산됨을 알 수 있다. 그러나, 도 13(b)에 도시된 바와 같이 본 발명의 메모리 소자는 합성 교환 반자성층의 Pt가 MgO 터널링 배리어까지 확산되지 않고 W 캐핑층 및 고정층까지만 확산됨을 알 수 있다. 즉, 합성 교환 반자성층을 형성하는 Pt는 Pd보다 MgO 터널링 배리어 내에 적게 확산되고, Ta 캡핑층 대신에 결정질 상태의 W 캡핑층을 사용하였을 때 MgO 터널링 배리어 내로의 Pt 확산을 더욱 억제할 수 있다. 따라서, MgO 터널링 배리어의 결정성을 유지할 수 있으며, 그에 따라 TMR 비가 종래의 142.21%에서 본 발명의 158.99%로 약 17% 증가된다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100 : 기판 110 : 하부 전극
120 : 버퍼층 130 : 시드층
140 : 자유층 150 : 터널링 배리어
160 : 고정층 170 : 캐핑층
180 : 합성 교환 반자성층 190 : 상부 전극

Claims (10)

  1. 기판 상에 하부 전극, 버퍼층, 시드층, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고,
    상기 캐핑층은 텅스텐으로 형성되며,
    상기 합성 교환 반자성층은 Pt를 포함하는 물질로 형성된 메모리 소자.
  2. 기판 상에 하부 전극, 버퍼층, 시드층, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고,
    상기 캐핑층은 400℃ 이상의 온도에서 결정화되는 다결정의 도전 물질로 형성되며,
    상기 합성 교환 반자성층은 Pt를 포함하는 물질로 형성된 메모리 소자.
  3. 삭제
  4. 청구항 1 또는 청구항 2에 있어서, 상기 캐핑층은 0.35㎚ 내지 0.55㎚의 두께로 형성된 메모리 소자.
  5. 청구항 1 또는 청구항 2에 있어서, 상기 하부 전극 및 시드층의 적어도 어느 하나는 400℃ 이상의 온도에서 결정화되는 물질로 형성된 메모리 소자.
  6. 청구항 5에 있어서, 상기 하부 전극 및 시드층의 적어도 어느 하나는 텅스텐으로 형성된 메모리 소자.
  7. 청구항 1에 있어서, 상기 자기 터널 접합은 400℃ 이상의 열처리 후의 자화 변화의 스퀘어니스가 0.8 초과 1 이하인 메모리 소자.
  8. 기판 상에 하부 전극, 버퍼층, 시드층, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극이 적층 형성되고,
    상기 시드층 및 캐핑층의 적어도 어느 하나는 400℃ 이상의 온도에서 결정화되는 다결정의 도전 물질로 형성되며,
    상기 합성 교환 반자성층은 Pt를 포함하는 물질로 형성된 메모리 소자.
  9. 청구항 8에 있어서, 상기 다결정의 도전 물질은 텅스텐을 포함하는 메모리 소자.
  10. 기판 상에 하부 전극, 버퍼층, 시드층, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극을 적층 형성하고,
    상기 하부 전극, 시드층 및 캐핑층의 적어도 어느 하나는 다결정의 도전 물질로 형성하며,
    상기 합성 교환 반자성층은 Pt를 포함하는 물질로 형성하고,
    상기 상부 전극을 형성한 후 400℃ 내지 500℃의 열처리를 실시하는 메모리 소자의 제조 방법.
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