KR20200026487A - 메모리 소자 - Google Patents
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Abstract
메모리 소자가 제공된다. 이 메모리 소자는 제1 방향으로 연장되는 하부 도전 라인, 각각 제2 방향으로 연장되는 제1 상부 도전 라인 및 제2 상부 도전 라인, 상기 하부 도전 라인과 접하는 제1 메모리부, 및 상기 제1 메모리부와 상기 제1 상부 도전 라인 사이의 제1 스위치부를 포함하는 제1 메모리 셀, 상기 하부 도전 라인과 접하는 제2 메모리부, 및 상기 제2 메모리부와 상기 제2 상부 도전 라인 사이의 제2 스위치부를 포함하는 제2 메모리 셀, 및 상기 제1 메모리부와 접하는 제1 하부 절연 패턴, 상기 제2 메모리부와 접하는 제2 하부 절연 패턴, 상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴 사이에 위치하는 충진 절연 패턴, 및 상기 제1 하부 절연 패턴, 상기 제2 하부 절연 패턴, 및 상기 충진 절연 패턴 상에 위치하고, 상기 제1 스위치부의 측벽의 일부 및 상기 제2 스위치부의 측벽의 일부를 둘러싸는 상부 절연 패턴을 포함하고, 상기 제1 메모리부와 상기 제2 메모리부는 상기 하부 도전 라인에 접하는 하부 전극을 공유하고, 상기 제1 스위치부의 제1 상부 전극 및 상기 제2 스위치부의 제2 상부 전극은 각각 상기 상부 절연 패턴에 둘러싸인 매립부 및 상기 상부 절연 패턴으로부터 돌출된 돌출부를 포함할 수 있다.
Description
본 발명의 기술적 사상은 메모리 소자에 관한 것이다. 보다 구체적으로는 피램(phase-change random access memory, PRAM)에 관한 것이다.
PRAM은 물질의 상변화를 이용해 데이터를 저장하는 비휘발성 메모리이다. PRAM의 메모리 셀은 상변화 물질을 포함하는 메모리부와 메모리부를 선택하기 위한 스위치부를 포함할 수 있다. 메모리 셀은 상부 도전 라인 및 하부 도전 라인(예를 들어, 비트 라인 및 워드 라인)에 연결될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 메모리 셀의 스위치부와 상부 도전 라인 사이의 컨택 저항 및/또는 메모리부와 스위치부 사이의 접촉 저항이 감소된 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자는 제1 방향으로 연장되는 하부 도전 라인, 각각 제2 방향으로 연장되는 제1 상부 도전 라인 및 제2 상부 도전 라인, 상기 하부 도전 라인과 접하는 제1 메모리부, 및 상기 제1 메모리부와 상기 제1 상부 도전 라인 사이의 제1 스위치부를 포함하는 제1 메모리 셀, 상기 하부 도전 라인과 접하는 제2 메모리부, 및 상기 제2 메모리부와 상기 제2 상부 도전 라인 사이의 제2 스위치부를 포함하는 제2 메모리 셀, 및 상기 제1 메모리부와 접하는 제1 하부 절연 패턴, 상기 제2 메모리부와 접하는 제2 하부 절연 패턴, 상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴 사이에 위치하는 충진 절연 패턴, 및 상기 제1 하부 절연 패턴, 상기 제2 하부 절연 패턴, 및 상기 충진 절연 패턴 상에 위치하고, 상기 제1 스위치부의 측벽의 일부 및 상기 제2 스위치부의 측벽의 일부를 둘러싸는 상부 절연 패턴을 포함하고, 상기 제1 메모리부와 상기 제2 메모리부는 상기 하부 도전 라인에 접하는 하부 전극을 공유하고, 상기 제1 스위치부의 제1 상부 전극 및 상기 제2 스위치부의 제2 상부 전극은 각각 상기 상부 절연 패턴에 둘러싸인 매립부 및 상기 상부 절연 패턴으로부터 돌출된 돌출부를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자는 제1 방향으로 연장되는 하부 도전 라인, 상기 하부 도전 라인 상에 배치되고 상기 제1 방향으로 서로 이격되는 제1 하부 절연 패턴 및 제2 하부 절연 패턴, 상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴 사이에 위치하는 충진 절연 패턴, 상기 하부 도전 라인과 상기 충진 절연 패턴 사이에 위치하는 제1 부분, 상기 제1 하부 절연 패턴과 상기 충진 절연 패턴 사이에 위치하는 제2 부분, 및 상기 제2 하부 절연 패턴과 상기 충진 절연 패턴 사이에 위치하는 제3 부분을 포함하는 하부 전극, 상기 하부 전극과 상기 충진 절연 패턴 사이에 배치되는 스페이서, 상기 하부 전극의 일단 및 상기 스페이서의 일단 상에 위치하고, 상기 제1 하부 절연 패턴을 따라 연장되는 제1 메모리 패턴, 상기 하부 전극의 타단 상기 스페이서의 타단 상에 위치하고, 상기 제2 하부 절연 패턴을 따라 연장되는 제2 메모리 패턴, 상기 제1 메모리 패턴 상에 위치하고, 상기 제1 하부 절연 패턴을 따라 연장되는 제1 하부 중간 전극, 상기 제2 메모리 패턴 상에 위치하고, 상기 제2 하부 절연 패턴을 따라 연장되는 제2 하부 중간 전극, 상기 제1 하부 중간 전극 상에 차례로 적층된 제1 상부 중간 전극, 제1 스위치 패턴, 및 제1 상부 전극, 상기 제2 하부 중간 전극 상에 차례로 적층된 제2 상부 중간 전극, 제2 스위치 패턴, 및 제2 상부 전극, 상기 제1 하부 절연 패턴 및 상기 제2 하부 절연 패턴 상에 위치하고, 상기 제1 상부 중간 전극, 상기 제1 스위치 패턴, 상기 제1 상부 전극, 상기 제2 상부 중간 전극, 상기 제2 스위치 패턴, 및 상기 제2 상부 전극을 둘러싸는 상부 절연 패턴, 및 상기 제1 상부 전극과 접하고 제2 방향으로 연장되는 제1 상부 도전 라인, 상기 제2 상부 전극과 접하고 상기 제2 방향으로 연장되는 제2 상부 도전 라인을 포함하고, 상기 제1 하부 중간 전극은 상기 제1 하부 절연 패턴과 상기 충진 절연 패턴 사이에 위치하는 매립부, 및 상기 제1 하부 절연 패턴과 상기 충진 절연 패턴으로부터 돌출된 돌출부를 포함하고, 상기 제2 하부 중간 전극은 상기 제2 하부 절연 패턴과 상기 충진 절연 패턴 사이에 위치하는 매립부, 및 상기 제2 하부 절연 패턴과 상기 충진 절연 패턴으로부터 돌출된 돌출부를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 메모리 소자는 제1 방향으로 연장되는 하부 도전 라인, 상기 하부 도전 라인 상에 배치되고 상기 제1 방향으로 서로 이격되는 제1 하부 절연 패턴 및 제2 하부 절연 패턴, 상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴 사이에 위치하는 충진 절연 패턴, 상기 하부 도전 라인과 상기 충진 절연 패턴 사이에 위치하는 제1 부분, 상기 제1 하부 절연 패턴과 상기 충진 절연 패턴 사이에 위치하는 제2 부분, 및 상기 제2 하부 절연 패턴과 상기 충진 절연 패턴 사이에 위치하는 제3 부분을 포함하는 하부 전극, 상기 하부 전극과 상기 충진 절연 패턴 사이에 배치되는 스페이서, 상기 하부 전극의 일단 및 상기 스페이서의 일단 상에 위치하고, 상기 제1 하부 절연 패턴을 따라 연장되는 제1 메모리 패턴, 상기 하부 전극의 타단 상기 스페이서의 타단 상에 위치하고, 상기 제2 하부 절연 패턴을 따라 연장되는 제2 메모리 패턴, 상기 제1 메모리 패턴 상에 위치하고, 상기 제1 하부 절연 패턴을 따라 연장되는 제1 하부 중간 전극, 상기 제2 메모리 패턴 상에 위치하고, 상기 제2 하부 절연 패턴을 따라 연장되는 제2 하부 중간 전극, 상기 제1 하부 중간 전극 상에 차례로 적층된 제1 상부 중간 전극, 제1 스위치 패턴, 및 제1 상부 전극, 상기 제2 하부 중간 전극 상에 차례로 적층된 제2 상부 중간 전극, 제2 스위치 패턴, 및 제2 상부 전극, 상기 제1 하부 절연 패턴 및 상기 제2 하부 절연 패턴 상에 위치하고, 상기 제1 상부 중간 전극, 상기 제1 스위치 패턴, 상기 제1 상부 전극, 상기 제2 상부 중간 전극, 상기 제2 스위치 패턴, 및 상기 제2 상부 전극을 둘러싸는 상부 절연 패턴, 및 상기 제1 상부 전극과 접하고 제2 방향으로 연장되는 제1 상부 도전 라인, 상기 제2 상부 전극과 접하고 상기 제2 방향으로 연장되는 제2 상부 도전 라인을 포함하고, 상기 제1 상부 전극 및 상기 제2 상부 전극은 각각 상기 상부 절연 패턴에 둘러싸인 매립부 및 상기 상부 절연 패턴으로부터 돌출된 돌출부를 포함할 수 있다.
메모리 셀의 스위치부의 상부 전극이 돌출부를 포함하므로 메모리 셀의 스위치부의 상부 전극과 상부 도전 라인 사이의 접촉 면적이 증가될 수 있고, 따라서, 메모리 셀의 스위치부와 상부 도전 라인 사이의 접촉 저항이 감소될 수 있다.
또한, 메모리 셀의 메모리부의 하부 중간 전극이 돌출부를 포함하므로 메모리 셀의 메모리부의 하부 중간 전극과 메모리 셀의 스위치부의 상부 중간 전극 사이의 접촉 면적이 증가될 수 있고, 따라서, 메모리 셀의 메모리부와 메모리 셀의 스위치부 사이의 접촉 저항이 감소될 수 있다.
따라서 접촉 저항으로 인한 메모리 셀에 인가된 전압의 감소 및 메모리 셀을 통해 흐르는 전류의 감소가 방지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자의 회로도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 단면도들이다. 도 2b는 도 2a의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다. 도 4b는 도 4a의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다. 도 5b는 도 4a의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.
도 6a 내지 도6c는 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다. 도 6b는 도 6a의 R1 영역의 확대도이다. 도 6c는 도 6a의 R2 영역의 확대도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 메모리 소자의 확대도들이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 메모리 소자의 확대도들이다.
도 9a 내지 도 9h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 단면도들이다. 도 2b는 도 2a의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다. 도 4b는 도 4a의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다. 도 5b는 도 4a의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.
도 6a 내지 도6c는 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다. 도 6b는 도 6a의 R1 영역의 확대도이다. 도 6c는 도 6a의 R2 영역의 확대도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 메모리 소자의 확대도들이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 메모리 소자의 확대도들이다.
도 9a 내지 도 9h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자(10)의 회로도이다. 도 1을 참조하면, 메모리 소자(10)는 제1 방향(X 방향)을 따라 연장되고 제1 방향에 수직인 제2 방향(Y 방향)으로 서로 이격된 워드 라인들(WL1 내지 WL4) 및, 제2 방향(Y 방향)을 따라 연장되고 제1 방향(X 방향)으로 서로 이격된 비트 라인들(BL1 내지 BL4)을 포함할 수 있다.
또한, 메모리 소자(10)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 각각의 메모리 셀(MC)은 각각의 워드 라인들(WL1 내지 WL4)과 각각의 비트 라인들(BL1 내지 BL4) 사이에 위치할 수 있다. 각각의 메모리 셀(MC)은 데이터 저장을 위한 메모리부(M)와 메모리부(M)를 선택하기 위한 스위치부(S)를 포함할 수 있다. 메모리부(M)와 스위치부(S)는 서로 직렬로 연결될 수 있다. 일부 실시예에서, 도 1에 도시된 바와 같이, 메모리부(M)는 복수의 워드 라인들(WL1 내지 WL4) 중 하나에 연결되고, 스위치부(S)는 복수의 비트 라인들(BL1 내지 BL4) 중 하나에 연결될 수 있다. 일부 다른 실시예에서, 도 1에 도시된 바와 달리, 메모리부(M)는 복수의 비트 라인들(BL1 내지 BL4) 중 하나에 연결되고, 스위치부(S)는 복수의 워드 라인들(WL1 내지 WL4) 중 하나에 연결될 수 있다.
도 2a 및 도 2b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 메모리 소자의 단면도들이다. 도 2b는 도 2a의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 2a 및 도 2b를 참조하면, 메모리 소자(100a)는 각각 제1 방향(X 방향)으로 연장되는 복수의 하부 도전 라인(110) 및 각각 제2 방향(Y 방향)으로 연장되는 복수의 상부 도전 라인(180a 및 180b)을 포함할 수 있다. 복수의 상부 도전 라인(180a 및 180b)은 하나씩 교대하는 복수의 제1 상부 도전 라인(180a) 및 복수의 제2 상부 도전 라인(180b)을 포함할 수 있다.
일부 실시예에서, 복수의 하부 도전 라인(110)은 도 1에 도시된 복수의 워드 라인(WL1 내지 WL4)에 해당하고, 복수의 상부 도전 라인(180a 및 180b)는 도 1에 도시된 복수의 비트 라인(BL1 내지 BL4)에 해당할 수 있다. 다른 실시예에서, 복수의 하부 도전 라인(110)은 도 1에 도시된 복수의 비트 라인(BL1 내지 BL4)에 해당하고, 복수의 상부 도전 라인(180a 및 180b)은 도 1에 도시된 복수의 워드 라인(WL1 내지 WL4)에 해당할 수 있다.
복수의 하부 도전 라인(110) 및 복수의 상부 도전 라인(180a 및 180b)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 복수의 하부 도전 라인(110) 및 복수의 상부 도전 라인(180a 및 180b)은 각각 W, Ti, Ta, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, TiCSiN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, Au, Ag, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합을 포함할 수 있다.
복수의 하부 도전 라인(110) 사이의 공간은 제1 층간 절연 패턴(120)에 의해 채워질 수 있다. 제1 층간 절연 패턴(120)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
각각의 하부 도전 라인(110)과 각각의 제1 상부 도전 라인(180a) 사이에는 제1 메모리 셀(MCa)이 위치될 수 있고, 각각의 하부 도전 라인(110)과 각각의 제2 상부 도전 라인(180b) 사이에는 제2 메모리 셀(MCb)이 위치될 수 있다. 제1 메모리 셀(MCa)은 하부 도전 라인(110)과 접하는 제1 메모리부(Ma), 및 제1 메모리부(Ma)와 제1 상부 도전 라인(180a) 사이의 제1 스위치부(Sa)를 포함할 수 있다. 제2 메모리 셀(MCb)은 하부 도전 라인(110)과 접하는 제2 메모리부(Mb), 및 제2 메모리부(Mb)와 제2 상부 도전 라인(180b) 사이의 제2 스위치부(Sb)를 포함할 수 있다.
복수의 하부 절연 패턴(130)은 복수의 하부 도전 라인(110) 및 제1 층간 절연 패턴(120) 상에 위치할 수 있다. 각각의 하부 절연 패턴(130)은 제2 방향(Y 방향)으로 연장될 수 있다. 일부 실시예에서, 각각의 하부 절연 패턴(130)의 측면은 제1 방향(X 방향) 및 제2 방향(Y 방향)에 수직한 제3 방향(Z 방향)에 대하여 기울어질 수 있다. 각각의 하부 절연 패턴(130)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
복수의 하부 절연 패턴(130)은 하나씩 교대하는 복수의 제1 하부 절연 패턴(130a) 및 복수의 제2 하부 절연 패턴(130b)을 포함할 수 있다. 각각의 제1 하부 절연 패턴(130a)과 각각의 제2 하부 절연 패턴(130b)은 제1 방향(X 방향)으로 이격될 수 있다. 복수의 제1 하부 절연 패턴(130a)은 서로 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격될 수 있다. 복수의 제2 하부 절연 패턴(130b)은 서로 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 이격될 수 있다.
각각의 제1 하부 절연 패턴(130a)과 각각의 제2 하부 절연 패턴(130b) 사이에는 충진 절연 패턴(150)이 위치할 수 있다. 또한, 충진 절연 패턴(150)과 제1 하부 절연 패턴(130a) 사이에 제1 메모리부(Ma)가 개재되고, 충진 절연 패턴(150)과 제2 하부 절연 패턴(130b) 사이에 제2 메모리부(Mb)가 개재될 수 있다. 충진 절연 패턴(150)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
서로 제2 방향(Y)으로 이격된 복수의 제1 하부 절연 패턴(130a) 사이 및 서로 제2 방향(Y)으로 이격된 복수의 제2 하부 절연 패턴(130b) 사이에는 제2 층간 절연 패턴(140)이 위치할 수 있다. 제2 층간 절연 패턴(140)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
제1 메모리부(Ma)는 제1 하부 절연 패턴(130a) 및 충진 절연 패턴(150)과 접할 수 있고, 제2 메모리부(Mb)는 제2 하부 절연 패턴(130b) 및 충진 절연 패턴(150)과 접할 수 있다. 제1 메모리부(Ma)는 하부 전극(BE), 제1 메모리 패턴(160a), 및 제1 하부 중간 전극(LIEa)을 포함할 수 있다. 제2 메모리부(Mb)는 하부 전극(BE), 제2 메모리 패턴(160b), 및 제2 하부 중간 전극(LIEb)을 포함할 수 있다.
하부 전극(BE)은 제1 메모리부(Ma)와 제2 메모리부(Mb)에 의해 공유될 수 있다. 하부 전극(BE)은 하부 도전 라인(110)과 접하는 제1 부분, 제1 하부 절연 패턴(130a)과 접하는 제2 부분, 및 제2 하부 절연 패턴(130b)과 접하는 제3 부분을 포함할 수 있다. 하부 전극(BE)의 제1 부분은 하부 도전 라인(110)과 충진 절연 패턴(150) 사이에 위치할 수 있다. 하부 전극(BE)의 제2 부분은 제1 하부 절연 패턴(130a)과 충진 절연 패턴(150) 사이에 위치할 수 있다. 하부 전극(BE)의 제3 부분은 제2 하부 절연 패턴(130b)과 충진 절연 패턴(150) 사이에 위치할 수 있다. 일부 실시예에서, 하부 전극(BE)의 상기 제2 부분 및 제3 부분은 제3 방향(Z 방향)에 대하여 기울어질 수 있다.
하부 전극(BE)은 금속, 금속 질화물, 탄소 계열의 도전 물질, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 하부 전극(BE)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 또는 이들의 조합을 포함할 수 있다.
스페이서(SP)는 하부 전극(BE)과 충진 절연 패턴(150) 사이에 배치될 수 있다. 스페이서(SP)는 하부 전극(BE) 상에서 하부 전극(BE)을 따라 연장될 수 있다. 스페이서(SP)는 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다.
제1 메모리 패턴(160a)은 하부 전극(BE)의 일단 및 스페이서(SP)의 일단 상에 위치되고, 제1 하부 절연 패턴(130a)의 측벽 상에서 연장될 수 있다. 제1 메모리 패턴(160a)은 제1 하부 절연 패턴(130a)과 충진 절연 패턴(150) 사이에 위치될 수 있다. 제2 메모리 패턴(160b)은 하부 전극(BE)의 타단 및 스페이서(SP)의 타단 상에 위치되고, 제2 하부 절연 패턴(130b)의 측벽 상에서 연장될 수 있다. 제2 메모리 패턴(160b)은 제2 하부 절연 패턴(130b)과 충진 절연 패턴(150) 사이에 위치될 수 있다. 일부 실시예에서, 제1 메모리 패턴(160a) 및 제2 메모리 패턴(160b)은 제3 방향(Z 방향)에 대하여 기울어질 수 있다.
제1 메모리 패턴(160a) 및 제2 메모리 패턴(160b)은 상변화 물질을 포함할 수 있다. 일부 실시예에서, 제1 메모리 패턴(160a) 및 제2 메모리 패턴(160b)은 Ge-Sb-Te(GST)와 같은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다.
제1 하부 중간 전극(LIEa)은 제1 메모리 패턴(160a) 상에 위치되고, 제1 하부 절연 패턴(130a)의 측벽 상에서 연장될 수 있다. 제1 하부 중간 전극(LIEa)은 제1 하부 절연 패턴(130a)과 충진 절연 패턴(150) 사이에 위치될 수 있다. 제2 하부 중간 전극(LIEb)은 제2 메모리 패턴(160b) 상에 위치되고, 제2 하부 절연 패턴(130b)의 측벽 상에서 연장될 수 있다. 제2 하부 중간 전극(LIEb)은 제2 하부 절연 패턴(130b)과 충진 절연 패턴(150) 사이에 위치될 수 있다. 일부 실시예에서, 제1 하부 중간 전극(LIEa) 및 제2 하부 중간 전극(LIEb)은 제3 방향(Z 방향)에 대하여 기울어질 수 있다.
제1 하부 중간 전극(LIEa) 및 제2 하부 중간 전극(LIEb)은 금속, 금속 질화물, 탄소 계열의 도전 물질, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 하부 중간 전극(LIEa) 및 제2 하부 중간 전극(LIEb)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 또는 이들의 조합을 포함할 수 있다.
제1 스위치부(Sa)는 차례로 적층된 제1 상부 중간 전극(UIEa), 제1 스위치 패턴(170a), 및 제1 상부 전극(TEa)을 포함할 수 있다. 제2 스위치부(Sb)는 차례로 적층된 제2 상부 중간 전극(UIEb), 제2 스위치 패턴(170b), 및 제2 상부 전극(TEb)을 포함할 수 있다.
제1 스위치부(Sa) 및 제2 스위치부(Sb)는 상부 절연 패턴(190)에 의해 둘러싸일 수 있다. 그러나, 제1 스위치부(Sa)의 적어도 일부 및 제2 스위치부(Sb)의 적어도 일부는 상부 절연 패턴(190)으로부터 돌출될 수 있다. 상부 절연 패턴(190)은 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다.
제1 상부 중간 전극(UIEa)은 제1 하부 중간 전극(LIEa) 상에 위치할 수 있고, 제2 상부 중간 전극(UIEb)은 제2 하부 중간 전극(LIEb) 상에 위치할 수 있다. 제1 상부 중간 전극(UIEa) 및 제2 상부 중간 전극(UIEb)은 금속, 금속 질화물, 탄소 계열의 도전 물질, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 상부 중간 전극(UIEa) 및 제2 상부 중간 전극(UIEb)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 또는 이들의 조합을 포함할 수 있다. 제1 상부 중간 전극(UIEa) 및 제2 상부 중간 전극(UIEb)은 제1 하부 중간 전극(LIEa) 및 제2 하부 중간 전극(LIEb)의 구성 물질과는 상이한 물질로 구성될 수 있다. 예를 들어, 제1 하부 중간 전극(LIEa) 및 제2 하부 중간 전극(LIEb)은 금속 질화물로 구성되고, 제1 상부 중간 전극(UIEa) 및 제2 상부 중간 전극(UIEb)은 탄소 계열의 도전 물질로 구성될 수 있다.
제1 스위치 패턴(170a)은 제1 상부 중간 전극(UIEa) 상에 위치할 수 있고, 제2 스위치 패턴(170b)은 제2 상부 중간 전극(UIEb) 상에 위치할 수 있다. 제1 스위치 패턴(170a) 및 제2 스위치 패턴(170b)은 칼코게나이드 스위칭 물질을 포함할 수 있다. 예를 들어, 제1 스위치 패턴(170a) 및 제2 스위치 패턴(170b)은 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 물질을 포함할 수 있다.
제1 상부 전극(TEa)은 제1 스위치 패턴(170a) 상에 위치될 수 있고, 제2 상부 전극(TEb)은 제2 스위치 패턴(170b) 상에 위치될 수 있다. 제1 상부 전극(TEa)은 상부 절연 패턴(190)에 의해 둘러싸인 매립부(TEa1)와 상부 절연 패턴(190)으로부터 돌출된 돌출부(TEa2)를 포함할 수 있다. 제2 상부 전극(TEb)은 상부 절연 패턴(190)에 의해 둘러싸인 매립부(TEb1)와 상부 절연 패턴(190)으로부터 돌출된 돌출부(TEb2)를 포함할 수 있다.
제1 상부 전극(TEa)이 돌출부(TEa2)를 포함함으로써, 제1 상부 도전 라인(180a)은 제1 상부 전극(TEa)의 돌출부(TEa2)의 상면뿐만 아니라 제1 상부 전극(TEa)의 돌출부(TEa2)의 제2 방향(Y 방향)으로 이격된 한 쌍의 측면과 접할 수 있다. 또한, 제2 상부 전극(TEb) 및 제2 상부 전극(TEb)이 돌출부(TEb2)를 포함함으로써, 제2 상부 도전 라인(180b)은 제2 상부 전극(TEb)의 돌출부(TEb2)의 상면뿐만 아니라 제2 상부 전극(TEb)의 돌출부(TEb2)의 제2 방향(Y 방향)으로 이격된 한 쌍의 측면과 접할 수 있다. 따라서, 제1 상부 전극(TEa)과 제1 상부 도전 라인(180a) 사이의 접촉 면적 및 제2 상부 전극(TEb)과 제2 상부 도전 라인(180b) 사이의 접촉 면적이 증가되고, 제1 상부 전극(TEa)과 제1 상부 도전 라인(180a) 사이의 접촉 저항 및 제2 상부 전극(TEb)과 제2 상부 도전 라인(180b) 사이의 접촉 저항이 감소될 수 있다.
제1 상부 전극(TEa) 및 제2 상부 전극(TEb)은 금속, 금속 질화물, 탄소 계열의 도전 물질, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 상부 전극(TEa) 및 제2 상부 전극(TEb)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 또는 이들의 조합을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다. 이하에서는 도 2a 및 도 2b에 도시된 메모리 소자(100a)와 도 3에 도시된 메모리 소자(100b)의 차이점이 기술된다.
도 3을 참조하면, 제1 상부 도전 라인(180a)의 제1 방향(X 방향) 폭(Wa)은 제1 상부 전극(TEa)의 돌출부(TEa2)의 제1 방향(X 방향) 폭(Wa2)보다 클 수 있다. 또한, 제2 상부 도전 라인(180b)의 제1 방향(X 방향) 폭(Wb)은 제2 상부 전극(TEb)의 돌출부(TEb2)의 제1 방향(X 방향) 폭(Wb2)보다 클 수 있다. 따라서, 제1 상부 도전 라인(180a)은 제1 상부 전극(TEa)의 돌출부(TEa2)의 제1 방향(X 방향)으로 이격된 다른 한 쌍의 측면과 더 접할 수 있고, 제2 상부 도전 라인(180b)은 제2 상부 전극(TEb)의 돌출부(TEb2)의 제1 방향(X 방향)으로 이격된 다른 한 쌍의 측면과 더 접할 수 있다. 따라서, 제1 상부 도전 라인(180a)과 제1 상부 전극(TEa) 사이의 접촉 면적 및 제2 상부 도전 라인(180b)과 제2 상부 전극(TEb) 사이의 접촉 면적이 증가될 수 있고, 제1 상부 도전 라인(180a)과 제1 상부 전극(TEa) 사이의 접촉 저항 및 제2 상부 도전 라인(180b)과 제2 상부 전극(TEb) 사이의 접촉 저항이 감소될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다. 도 4b는 도 4a의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 이하에서는 도 3에 도시된 메모리 소자(100b)와 도 4a 및 도 4b에 도시된 메모리 소자(100c)의 차이점이 기술된다.
도 4a를 참조하면, 제1 상부 전극(TEa)의 돌출부(TEa2)의 제1 방향(X 방향) 폭(Wa2)은 제1 상부 전극(TEa)의 매립부(TEa1)의 제1 방향(X 방향) 폭(Wa1)보다 작을 수 있다. 제2 상부 전극(TEb)의 돌출부(TEb2)의 제1 방향(X 방향) 폭(Wb2)은 제2 상부 전극(TEb)의 매립부(TEb1)의 제1 방향(X 방향) 폭(Wb1)보다 작을 수 있다.
도 4b를 참조하면, 제1 상부 전극(TEa)의 돌출부(TEa2)의 제2 방향(Y 방향) 폭(Wa4)은 제1 상부 전극(TEa)의 매립부(TEa1)의 제2 방향(Y 방향) 폭(Wa3)보다 작을 수 있다. 제2 상부 전극(TEb)의 돌출부(TEb2)의 제2 방향(Y 방향) 폭(Wb4)은 제2 상부 전극(TEb)의 매립부(TEb1)의 제2 방향(Y 방향) 폭(Wb3)보다 작을 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다. 도 5b는 도 4a의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다. 이하에서는 도 2a 및 도 2b에 도시된 메모리 소자(100a)와 도 5a 및 도 5b에 도시된 메모리 소자(100d)의 차이점이 기술된다.
도 5a를 참조하면, 제1 상부 전극(TEa)의 돌출부(TEa2)의 제1 방향(X 방향) 폭(Wa2)은 제1 상부 전극(TEa)의 매립부(TEa1)에 접근할수록 증가할 수 있다. 제2 상부 전극(TEb)의 돌출부(TEb2)의 제1 방향(X 방향) 폭(Wb2)은 제2 상부 전극(TEb)의 매립부(TEb1)에 접근할수록 증가할 수 있다.
도 5b를 참조하면, 제1 상부 전극(TEa)의 돌출부(TEa2)의 제2 방향(Y 방향) 폭(Wa4)은 제1 상부 전극(TEa)의 매립부(TEa1)에 접근할수록 증가할 수 있다. 제2 상부 전극(TEb)의 돌출부(TEb2)의 제2 방향(Y 방향) 폭(Wb4)은 제2 상부 전극(TEb)의 매립부(TEb1)에 접근할수록 증가할 수 있다.
도 6a 내지 도6c는 본 발명의 일 실시예에 따른 메모리 소자의 단면도이다. 도 6b는 도 6a의 R1 영역의 확대도이다. 도 6c는 도 6a의 R2 영역의 확대도이다. 이하에서는 도 2a 및 도 2b에 도시된 메모리 소자(100a)와 도 6a 내지 도 6c에 도시된 메모리 소자(100e)의 차이점이 기술된다.
도 6a 내지 도 6c를 참조하면, 제1 메모리부(Ma)의 적어도 일부는 제1 하부 절연 패턴(130a) 및 충진 절연 패턴(150)으로부터 돌출될 수 있고, 제2 메모리부(Mb)의 적어도 일부는 제2 하부 절연 패턴(130b) 및 충진 절연 패턴(150)으로부터 돌출될 수 있다. 제1 하부 중간 전극(LIEa)은 제1 하부 절연 패턴(130a)과 충진 절연 패턴(150) 사이에 위치하는 매립부(LIEa1), 및 제1 하부 절연 패턴(130a)과 충진 절연 패턴(150)으로부터 돌출된 돌출부(LIEa2)를 포함할 수 있다. 제2 하부 중간 전극(LIEb)은 제2 하부 절연 패턴(130b)과 충진 절연 패턴(150) 사이에 위치하는 매립부(LIEb1), 및 제2 하부 절연 패턴(130b)과 충진 절연 패턴(150)으로부터 돌출된 돌출부(LIEb2)를 포함할 수 있다. 제1 하부 중간 전극(LIEa)의 돌출부(LIEa2)는 제1 상부 중간 전극(UIEa)에 의해 둘러싸일 수 있다. 또한, 제2 하부 중간 전극(LIEb)의 돌출부(LIEb2)는 제2 상부 중간 전극(UIEb)에 의해 둘러싸일 수 있다.
제1 하부 중간 전극(LIEa)이 돌출부(LIEa2)를 포함하고 제2 하부 중간 전극(LIEb)이 돌출부(LIEb2)를 포함하므로, 제1 하부 중간 전극(LIEa)과 제1 상부 중간 전극(UIEa) 사이의 접촉 면적 및 제2 하부 중간 전극(LIEb)과 제2 상부 중간 전극(UIEb) 사이의 접촉 면적이 증가될 수 있다. 따라서, 제1 하부 중간 전극(LIEa)과 제1 상부 중간 전극(UIEa) 사이의 접촉 저항 및 제2 하부 중간 전극(LIEb)과 제2 상부 중간 전극(UIEb) 사이의 접촉 저항이 감소될 수 있다.
제1 하부 중간 전극(LIEa)의 돌출부(LIEa2)의 제1 방향(X 방향) 폭(Wa6) 및 제1 하부 중간 전극(LIEa)의 매립부(LIEa1)의 제1 방향(X 방향) 폭(Wa7)은 제1 상부 중간 전극(UIEa)의 제1 방향(X 방향) 폭(Wa5)보다 작을 수 있다. 제2 하부 중간 전극(LIEb)의 돌출부(LIEb2)의 제1 방향(X 방향) 폭(Wb6) 및 제2 하부 중간 전극(LIEb)의 매립부(LIEb1)의 제1 방향(X 방향) 폭(Wb7)은 제2 상부 중간 전극(UIEb)의 제1 방향(X 방향) 폭(Wb5)보다 작을 수 있다.
일부 실시예에서, 제1 상부 전극(TEa) 및 제2 상부 전극(TEb)은 상부 절연 패턴(190)으로부터 돌출되지 않을 수 있다. 그러나, 일부 다른 실시예에서, 도 6과 달리, 제1 상부 전극(TEa)의 적어도 일부 및 제2 상부 전극(TEb)의 적어도 일부는 상부 절연 패턴(190)으로부터 돌출될 수 있다.
일부 실시예에서, 제1 하부 중간 전극(LIEa)의 매립부(LIEa1) 및 돌출부(LIEa2)는 제3 방향(Z 방향)에 대하여 기울어질 수 있다. 일부 실시예에서, 제2 하부 중간 전극(LIEb)의 매립부(LIEb1) 및 돌출부(LIEb2)는 제3방향(Z 방향)에 대하여 기울어질 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 메모리 소자의 확대도들이다. 이하에서는 도 6a 내지 도 6c에 도시된 메모리 소자(100e)와의 도 7a 및 도 7b에 도시된 메모리 소자(100f)와의 차이점이 설명된다.
도 7a 및 도 7b를 참조하면, 제1 하부 중간 전극(LIEa)의 돌출부(LIEa2)의 제1 방향(X 방향) 폭(Wa6)은 제1 하부 중간 전극(LIEa)의 매립부(LIEa1)의 제1 방향(X 방향) 폭(Wa7)보다 작을 수 있다. 제2 하부 중간 전극(LIEb)의 돌출부(LIEb2)의 제1 방향(X 방향) 폭(Wb6)은 제2 하부 중간 전극(LIEb)의 매립부(LIEb1)의 제1 방향(X 방향) 폭(Wb7)보다 작을 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 메모리 소자의 확대도들이다. 이하에서는 도 6a 내지 도 6c에 도시된 메모리 소자(100e)와의 도 8a 및 도 8b에 도시된 메모리 소자(100g)와의 차이점이 설명된다.
도 8a 및 도 8b를 참조하면, 제1 하부 중간 전극(LIEa)의 돌출부(LIEa2)의 제1 방향(X 방향) 폭(Wa6)은 제1 하부 중간 전극(LIEa)의 매립부(LIEa1)에 접근할수록 증가할 수 있다. 제2 하부 중간 전극(LIEb)의 돌출부(LIEb2)의 제1 방향(X 방향) 폭(Wb6)은 제2 하부 중간 전극(LIEb)의 매립부(LIEb1)에 접근할수록 증가할 수 있다.
도 9a 내지 도 9h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 기판(미도시) 상에 복수의 하부 도전 라인(110) 및 제1 층간 절연 패턴(120)(도 9c 참조)을 형성한다. 복수의 하부 도전 라인(110) 및 제1 층간 절연 패턴(120)(도 9c 참조) 상에 각각 제2 방향(Y 방향)으로 연장되는 복수의 하부 절연 패턴(130)을 형성한다.
도 9b를 참조하면, 복수의 하부 도전 라인(110), 제1 층간 절연 패턴(120)(도 9c 참조) 및 복수의 하부 절연 패턴(130) 상에 하부 전극(BE), 스페이서(SP) 및 충진 절연 패턴(150)을 형성한다. 예를 들어, 하부 절연 패턴(130) 상에 하부 전극층(미도시), 스페이서층(미도시), 및 충진 절연층(미도시)을 차례로 형성한 후, 화학적 기계적 연마(CMP) 또는 에치백 공정이 수행될 수 있다.
도 9c를 참조하면, 제1 방향(X)으로 연장되고, 하부 절연 패턴(130) 및 충진 절연 패턴(150)(도 9b 참조)과 교차하는 제2 층간 절연 패턴(140)을 형성한다.
도 9d를 참조하면, 스페이서(SP)의 상부 및 하부 전극(BE)의 상부를 식각하여 충진 절연 패턴(150)과 제1 하부 절연 패턴(130a) 사이의 제1 공간(H1) 및 충진 절연 패턴(150)과 제2 하부 절연 패턴(130b) 사이의 제2 공간(H2)을 형성한다.
도 9e를 참조하면, 충진 절연 패턴(150)과 제1 하부 절연 패턴(130a) 사이의 제1 공간(H1)에 제1 메모리 패턴(160a)을 형성하고, 충진 절연 패턴(150)과 제2 하부 절연 패턴(130b) 사이의 제2 공간(H2)에 제2 메모리 패턴(160b)을 형성한다. 예를 들어, 제1 공간(H1) 및 제2 공간(H2)에 메모리층(미도시)을 형성하고, 식각을 통해 메모리층(미도시)의 일부를 제거할 수 있다.
도 9f를 참조하면, 제1 메모리 패턴(160a) 상에 제1 하부 중간 전극(LIEa)을 형성하고, 제2 메모리 패턴(160b) 상에 제2 하부 중간 전극(LIEb)을 형성한다. 예를 들어, 제1 메모리 패턴(160a) 및 제2 메모리 패턴(160b) 상에 하부 중간 전극층(미도시)을 형성하고, 제1 하부 절연 패턴(130a), 제2 하부 절연 패턴(130b), 및 충진 절연 패턴(150)이 노출될 때까지 하부 중간 전극층(미도시)이 CMP 공정에 의해 연마되거나 에치백 공정에 의해 식각될 수 있다. 이로써 제1 메모리부(Ma) 및 제2 메모리부(Mb)가 형성될 수 있다.
도 9g를 참조하면, 제1 메모리부(Ma) 상에 제1 스위치부(Sa)가 형성되고, 제2 메모리 부(Ma) 상에 제2 스위치부(Sb)가 형성될 수 있다. 예를 들어, 제1 스위치부(Sa), 제2 스위치부(Sb), 제1 하부 절연 패턴(130a), 제2 하부 절연 패턴(130b), 및 충진 절연 패턴(150) 상에 차례로 상부 중간 전극층(미도시), 스위치층(미도시), 및 상부 전극층(미도시)을 형성하고, 상부 중간 전극층(미도시), 스위치층(미도시), 및 상부 전극층(미도시)을 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 패터닝함으로써 제1 상부 절연 패턴(UIEa), 제1 스위치 패턴(170a), 제1 상부 전극(TEa), 제2 상부 절연 패턴(UIEb), 제2 스위치 패턴(170b), 및 제2 상부 전극(TEb)이 형성될 수 있다.
도 9h 및 도 2a 내지 도 3을 참조하면, 제1 스위치부(Sa) 및 제2 스위치부(Sb) 상에 상부 절연층(190L)이 형성될 수 있다. 제1 상부 전극(TEa)의 돌출부(TEa2) 및 제2 상부 전극(TEb)의 돌출부(TEb2)는 상부 절연 패턴(190)으로부터 돌출되도록 상부 절연층(190L)이 CMP 공정에 의해 연마되거나 에치백 공정에 의해 식각될 수 있다. 이로써 상부 절연 패턴(190)을 형성할 수 있다. 다음으로, 제1 상부 전극(TEa) 상에 제1 상부 도전 라인(180a)을 형성하고, 제2 상부 전극(TEb) 상에 제2 상부 도전 라인(180b)을 형성할 수 있다. 이로써 도 2a 및 도 2b에 도시된 메모리 소자(100a) 또는 도 3에 도시된 메모리 소자(100b)를 완성할 수 있다.
도 9b 및 도 4a 내지 도 5b를 참조하면, 상부 절연층(190L)의 연마 또는 식각 시, 제1 상부 전극(TEa)의 돌출부(TEa2)의 일부 및 제2 상부 전극(TEb)의 돌출부(TEb2)의 일부가 연마 또는 식각되는 경우, 도 4a 및 도 4b에 도시된 메모리 소자(100c) 또는 도 5a 및 도 5b에 도시된 메모리 소자(100d)가 제조될 수 있다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10a를 참조하면, 도 9a 내지 도 9e에 도시된 공정들이 수행된 후에 도 10a에 도시된 공정이 수행될 수 있다. 제1 메모리 패턴(160a) 및 제2 메모리 패턴(160b) 상에 하부 중간 전극층(LIE)이 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 하부 중간 전극층(LIE)을 연마하거나 식각할 수 있다. 상기 연마 또는 식각에 의해 하부 중간 전극층(LIE) 뿐만 아니라 제1 하부 절연 패턴(130a)의 상부, 제2 하부 절연 패턴(130b)의 상부, 및 충진 절연 패턴(150)의 상부도 연마 또는 식각될 수 있다. 이로써 하부 중간 전극층(LIE)은 제1 하부 중간 전극(LIEa)의 돌출부(LIEa2)가 돌출되고 제2 하부 중간 전극(LIEb)의 돌출부(LIEb2)가 돌출될 수 있다.
도 10c를 참조하면, 제1 메모리부(Ma) 상에 제1 스위치부(Sa)가 형성되고, 제2 메모리부(Mb) 상에 제2 스위치부(Sb)가 형성될 수 있다. 상세한 설명은 도 9g를 참조하여 설명한 바와 같다.
도 10d를 참조하면, 제1 스위치부(Sa) 및 제2 스위치부(Sb)를 감싸는 상부 절연 패턴(190)이 형성될 수 있다.
도 6을 참조하면, 제1 스위치부(Sa) 상에 제1 상부 도전 라인(180a)을 형성하고, 제2 스위치부(Sb) 상에 제2 상부 도전 라인(180b)을 형성할 수 있다. 이로써 도 6a에 도시된 메모리 소자(100e)가 완성될 수 있다.
도 10b에 도시된 단계에서, 제1 하부 절연 패턴(130a)의 상부, 제2 하부 절연 패턴(130b)의 상부, 및 충진 절연 패턴(150)의 상부의 연마 또는 식각 시 제1 하부 중간 전극(LIEa)의 돌출부(LIEa2)의 일부 및 제2 하부 중간 전극(LIEb)의 돌출부(LIEb2)의 일부도 함께 연마 또는 식각될 수 있다. 이 경우, 도 7a 및 도 7b에 도시된 메모리 소자(100f) 또는 도 8a 및 도 8b에 도시된 메모리 소자(100g)가 제조될 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 메모리 소자, 110: 하부 도전 라인, 120: 제1 층간 절연 패턴, 130: 하부 절연 패턴, 140: 제2 층간 절연 패턴, 150: 충진 절연 패턴, 160a: 제1 메모리 패턴, 160b: 제2 메모리 패턴, 170a: 제1 스위치 패턴, 170b: 제2 스위치 패턴, 180a: 제1 상부 도전 라인, 180b: 제2 상부 도전 라인, 190: 상부 절연 패턴, LIEa: 제1 하부 중간 전극, LIEb: 제2 하부 중간 전극, UIEa: 제1 상부 중간 전극, UIEb: 제2 상부 중간 전극, SP: 스페이서, BE: 하부 전극, TEa: 제1 상부 전극, TEb: 제2 상부 전극, Sa: 제1 스위치부, Sb: 제2 스위치부, Ma: 제1 메모리부, Mb: 제2 메모리부, MCa: 제1 메모리 셀, MCb: 제2 메모리 셀
Claims (10)
- 제1 방향으로 연장되는 하부 도전 라인;
각각 제2 방향으로 연장되는 제1 상부 도전 라인 및 제2 상부 도전 라인;
상기 하부 도전 라인과 접하는 제1 메모리부, 및 상기 제1 메모리부와 상기 제1 상부 도전 라인 사이의 제1 스위치부를 포함하는 제1 메모리 셀;
상기 하부 도전 라인과 접하는 제2 메모리부, 및 상기 제2 메모리부와 상기 제2 상부 도전 라인 사이의 제2 스위치부를 포함하는 제2 메모리 셀; 및
상기 제1 메모리부와 접하는 제1 하부 절연 패턴;
상기 제2 메모리부와 접하는 제2 하부 절연 패턴;
상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴 사이에 위치하는 충진 절연 패턴; 및
상기 제1 하부 절연 패턴, 상기 제2 하부 절연 패턴, 및 상기 충진 절연 패턴 상에 위치하고, 상기 제1 스위치부의 측벽의 일부 및 상기 제2 스위치부의 측벽의 일부를 둘러싸는 상부 절연 패턴을 포함하고,
상기 제1 메모리부와 상기 제2 메모리부는 상기 하부 도전 라인에 접하는 하부 전극을 공유하고,
상기 제1 스위치부의 제1 상부 전극 및 상기 제2 스위치부의 제2 상부 전극은 각각 상기 상부 절연 패턴에 둘러싸인 매립부 및 상기 상부 절연 패턴으로부터 돌출된 돌출부를 포함하는 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 제1 상부 도전 라인은 상기 제1 상부 전극의 상기 돌출부의 상기 제2 방향으로 이격된 한 쌍의 측면과 접하고,
상기 제2 상부 도전 라인은 상기 제2 상부 전극의 상기 돌출부의 상기 제2 방향으로 이격된 한 쌍의 측면과 접하는 것을 특징으로 하는 메모리 소자. - 제2 항에 있어서,
상기 제1 상부 도전 라인은 상기 제1 상부 전극의 상기 돌출부의 상기 제1 방향으로 이격된 한 쌍의 측면과 더 접하고,
상기 제2 상부 도전 라인은 상기 제2 상부 전극의 상기 돌출부의 상기 제1 방향으로 이격된 한 쌍의 측면과 더 접하는 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 제1 상부 도전 라인의 상기 제1 방향 폭은 상기 제1 상부 전극의 상기 돌출부의 상기 제1 방향 폭보다 크고,
상기 제2 상부 도전 라인의 상기 제1 방향 폭은 상기 제2 상부 전극의 상기 돌출부의 상기 제1 방향 폭보다 큰 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 제1 상부 전극의 상기 돌출부의 상기 제1 방향 폭은 상기 제1 상부 전극의 상기 매립부의 상기 제1 방향 폭보다 작고,
상기 제2 상부 전극의 상기 돌출부의 상기 제1 방향 폭은 상기 제2 상부 전극의 상기 매립부의 상기 제1 방향 폭보다 작은 것을 특징으로 하는 메모리 소자. - 제1 항에 있어서,
상기 제1 상부 전극의 상기 돌출부의 상기 제1 방향 폭은 상기 제1 상부 전극의 상기 매립부에 접근할수록 증가하고,
상기 제2 상부 전극의 상기 돌출부의 상기 제1 방향 폭은 상기 제2 상부 전극의 상기 매립부에 접근할수록 증가하는 것을 특징으로 하는 메모리 소자. - 제1 방향으로 연장되는 하부 도전 라인;
상기 하부 도전 라인 상에 배치되고 상기 제1 방향으로 서로 이격되는 제1 하부 절연 패턴 및 제2 하부 절연 패턴;
상기 제1 하부 절연 패턴과 상기 제2 하부 절연 패턴 사이에 위치하는 충진 절연 패턴;
상기 하부 도전 라인과 상기 충진 절연 패턴 사이에 위치하는 제1 부분, 상기 제1 하부 절연 패턴과 상기 충진 절연 패턴 사이에 위치하는 제2 부분, 및 상기 제2 하부 절연 패턴과 상기 충진 절연 패턴 사이에 위치하는 제3 부분을 포함하는 하부 전극;
상기 하부 전극과 상기 충진 절연 패턴 사이에 배치되는 스페이서;
상기 하부 전극의 일단 및 상기 스페이서의 일단 상에 위치하고, 상기 제1 하부 절연 패턴을 따라 연장되는 제1 메모리 패턴;
상기 하부 전극의 타단 상기 스페이서의 타단 상에 위치하고, 상기 제2 하부 절연 패턴을 따라 연장되는 제2 메모리 패턴;
상기 제1 메모리 패턴 상에 위치하고, 상기 제1 하부 절연 패턴을 따라 연장되는 제1 하부 중간 전극;
상기 제2 메모리 패턴 상에 위치하고, 상기 제2 하부 절연 패턴을 따라 연장되는 제2 하부 중간 전극;
상기 제1 하부 중간 전극 상에 차례로 적층된 제1 상부 중간 전극, 제1 스위치 패턴, 및 제1 상부 전극;
상기 제2 하부 중간 전극 상에 차례로 적층된 제2 상부 중간 전극, 제2 스위치 패턴, 및 제2 상부 전극;
상기 제1 하부 절연 패턴 및 상기 제2 하부 절연 패턴 상에 위치하고, 상기 제1 상부 중간 전극, 상기 제1 스위치 패턴, 상기 제1 상부 전극, 상기 제2 상부 중간 전극, 상기 제2 스위치 패턴, 및 상기 제2 상부 전극을 둘러싸는 상부 절연 패턴; 및
상기 제1 상부 전극과 접하고 제2 방향으로 연장되는 제1 상부 도전 라인;
상기 제2 상부 전극과 접하고 상기 제2 방향으로 연장되는 제2 상부 도전 라인을 포함하고,
상기 제1 하부 중간 전극은 상기 제1 하부 절연 패턴과 상기 충진 절연 패턴 사이에 위치하는 매립부, 및 상기 제1 하부 절연 패턴과 상기 충진 절연 패턴으로부터 돌출된 돌출부를 포함하고,
상기 제2 하부 중간 전극은 상기 제2 하부 절연 패턴과 상기 충진 절연 패턴 사이에 위치하는 매립부, 및 상기 제2 하부 절연 패턴과 상기 충진 절연 패턴으로부터 돌출된 돌출부를 포함하는 것을 특징으로 하는 메모리 소자. - 제7 항에 있어서,
상기 제1 상부 중간 전극의 상기 제1 방향 폭은 상기 제1 하부 중간 전극의 상기 돌출부의 상기 제1 방향 폭보다 크고,
상기 제2 상부 중간 전극의 상기 제1 방향 폭은 상기 제2 하부 중간 전극의 상기 돌출부의 상기 제1 방향 폭보다 큰 것을 특징으로 하는 메모리 소자. - 제7 항에 있어서,
상기 제1 하부 중간 전극의 상기 돌출부의 상기 제1 방향 폭은 상기 제1 하부 중간 전극의 상기 매립부에 접근할수록 증가하고,
상기 제2 하부 중간 전극의 상기 돌출부의 상기 제1 방향 폭은 상기 제2 하부 중간 전극의 상기 매립부에 접근할수록 증가하는 것을 특징으로 하는 메모리 소자. - 제7 항에 있어서,
상기 제1 하부 중간 전극의 상기 돌출부는 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향에 대하여 기울어지고,
상기 제2 하부 중간 전극의 상기 돌출부는 상기 제3 방향에 대하여 기울어진 것을 특징으로 하는 메모리 소자.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |