CN102306655A

CN102306655A - 一种三维存储器阵列结构及其制造方法

Info

Publication number: CN102306655A
Application number: CN201110298260A
Authority: CN
Inventors: 潘立阳; 袁方
Original assignee: Tsinghua University
Current assignee: Xiamen Semiconductor Industry Technology Research and Development Co., Ltd.
Priority date: 2011-09-29
Filing date: 2011-09-29
Publication date: 2012-01-04
Anticipated expiration: 2031-09-29
Also published as: CN102306655B

Abstract

本发明提供一种三维存储器阵列结构及其制造方法，该三维存储器阵列由基于相互串联的栅控PNPN垂直选择管和阻变或相变单元的存储单元在三维空间衍生形成。通过具有高开关电流比的存储单元，有效改善存储阵列操作时的相邻单元之间的串扰和漏电问题，并且简化存储单元结构，实现多层堆叠，提高存储密度。

Description

一种三维存储器阵列结构及其制造方法

技术领域

本发明涉及半导体设计及制造方法领域，特别涉及一种基于栅控PNPN垂直选择管的三维存储器阵列结构及其制造方法。

背景技术

阻变存储器(RRAM)和相变存储器(PCM)作为一种新型的不挥发存储技术，由于其存储密度高、功耗低、读写速度快、数据保持时间长、多值实现、单元面积、与CMOS工艺兼容等优越性能而备受关注。其中，可实现三维集成的阻变存储器和相变存储器成为高密度存储器的研究焦点。目前最受关注的结构是多层堆叠的交叉点阵(crossbar)结构，但三维存储器的多层堆叠结构，导致同层存储单元之间、层与层之间出现串扰、泄漏电流以及工艺制造困难等问题。

1T1R(One Transistor One Resistor)结构和1D1R(One Diode One Resistor)结构是目前三维阻变/相变存储器的主流单元结构。1T1R结构即一个MOS晶体管与一个可变电阻串联，晶体管起选择和隔离的作用。但是晶体管属于有源器件，需在前端工艺完成，且最小单元面积受晶体管制约，不利于存储器的高密度三维堆叠。1D1R结构即一个二极管与一个可变电阻串联，由二极管的整流特性实现对电阻的选择。二极管的高正向电流密度、高开关电流比和工艺兼容性是重要的选择标准。基于单晶Si材料的二极管电流密度和整流比较高，但工艺温度较高，且不易在金属电极上制造；基于氧化物的二极管虽工艺兼容性好，但正向电流密度并不理想。

因此，需要基于新型的选择管器件的阻变/相变存储器，从而实现简化存储单元结构，并摆脱其对硅衬底的依赖，实现多层堆叠，达到三维高密度存储等目的。

发明内容

本发明的目的旨在至少解决上述技术问题之一，提供一种基于栅控PNPN垂直选择管的三维存储器阵列结构及其制造方法，在保证存储器电学性能的条件下，简化存储单元结构，提高存储密度。

为达到上述目的，本发明一方面提供一种三维存储器阵列结构，包括：叠置形成的多个阵列层，每个所述阵列层包括多列存储单元。其中，所述存储单元包括相互串联的垂直选择管和相变单元或阻变单元，其中，所述垂直选择管包括：上电极；下电极；以及形成在所述上电极和下电极之间的半导体体区，其中，所述半导体体区包括依次垂直堆叠的第一半导体层、第二半导体层、第三半导体层和第四半导体层，其中，所述第一半导体层和所述第三半导体层为第一类型掺杂，所述第二半导体层和所述第四半导体层为第二类型掺杂，在所述第三半导体层的一个侧面形成有栅堆叠，且所述第三半导体层的掺杂浓度低于所述第二半导体层和第四半导体层的掺杂浓度，以使所述第二半导体层、第三半导体层、第四半导体层和所述栅堆叠形成垂直的MOS晶体管，所述第一半导体层和第二半导体层形成垂直的二极管。且，同一所述阵列层上的两列相邻所述存储单元之间共用一个栅堆叠，提高空间利用率。

优选地，所述垂直选择管和相变单元或阻变单元之间通过垂直选择管的所述上电极连接。

优选地，每个奇数阵列层的存储单元的底面和顶面分别通过沿第一方向和第二方向的多根公用电极连接，每个偶数阵列层的存储单元的底面和顶面分别通过沿第二方向和第一方向的多根公用电极连接，且所述每根所述公用电极为相邻的两个所述阵列层共用，即所述奇数阵列层的存储单元正置，所述偶数阵列层的存储单元倒置，也即每个存储单元与其纵向相邻的存储单元“头对头”连接到同一根所述沿第二方向的公用电极上，并且，所述垂直选择管的下电极即为所述沿第二方向的公用电极。上述的优选电极结构有利于提高空间利用率，简化制造工艺。

其中，所述第一类型掺杂为P型或N型掺杂，第二类型掺杂为与所述第一类型掺杂相反的N型或P型掺杂。

其中，所述半导体体区的材料为不同掺杂浓度的多晶半导体材料，例如掺杂的多晶硅或掺杂的多晶锗。相对于需要高温工艺制备的单晶材料，多晶材料可以通过外延等方法在较低温度下制备，故采用多晶材料制备的选择管不会影响其电阻元件或其他器件的性能。

其中，相邻的所述存储单元之间、相邻的所述公用电极之间填充有隔离介质。

其中，所述上电极、下电极和公用电极的材料包括重掺杂的多晶硅。

其中，所述三维存储器阵列结构形成在具有绝缘表面的衬底上。

本发明另一方面提供一种三维存储器阵列结构的制造方法，包括以下步骤：A.提供具有绝缘层表面的衬底；B.在所述绝缘层上形成第一介质层，并在所述第一介质层中形成沿第一方向的多根公用电极；C.在所述第一介质层上依次形成第一半导体层、第二半导体层、第三半导体层、第四半导体层、电极层和阻变材料或相变材料层，其中，所述第一半导体层和第三半导体层为第一类型掺杂，所述第二半导体层和第四半导体层为第二类型掺杂，然后刻蚀所述阻变材料或相变材料层、电极层、第四半导体层、第三半导体层、第二半导体层和第一半导体层，并形成第二介质层，以形成位于所述沿第一方向的多根公用电极上的多列相互隔离的存储单元；D.在所述第二介质层中、两列相邻存储器单元之间，沿第二方向形成栅堆叠；E.在所述第二介质层上形成第三介质层，并在所述第三介质层中形成沿第二方向的多根公用电极，所述沿第二方向的多根公用电极连接各个所述存储器单元的顶面；F.在所述第三介质层上依次形成阻变材料或相变材料层、电极层、第四半导体层、第三半导体层、第二半导体层、第一半导体层，然后刻蚀所述第一半导体层、第二半导体层、第三半导体层、第四半导体层、电极层和阻变材料或相变材料层，并形成第四介质层，以形成位于所述沿第二方向的多根公用电极上的多列相互隔离的存储单元。

可选地，在已形成的存储器阵列结构上重复步骤B-F，形成多层叠置的阵列层。

其中，所述四个半导体层的材料为不同掺杂浓度的多晶半导体材料，如掺杂的多晶硅或掺杂的多晶锗。

其中，所述公用电极和电极的材料包括重掺杂的多晶硅。

本发明提供一种基于栅控PNPN垂直选择管的三维存储器阵列结构及其制造方法，通过具有高开关电流比的存储单元选择管，有效改善存储阵列操作时的相邻单元之间的串扰和漏电问题，并且简化存储单元结构，摆脱其对硅衬底的依赖，实现多层堆叠，提高存储密度。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是本发明实施例的垂直选择管的结构示意图；

图2是本发明实施例的存储单元的结构示意图；

图3是本发明的垂直选择管开启时的原理示意图、能带示意图和等效电路图；

图4是本发明的垂直选择管关断时的原理示意图、能带示意图和等效电路图；

图5是本发明实施例的三维存储器阵列结构的立体示意图；

图6是图5所示的三维存储器阵列结构的立体示意图中沿A-A’方向的截面图；

图7是本发明实施例的三维存储器阵列的等效电路图；

图8-14是本发明实施例的三维存储器阵列结构的制造方法的各步骤的结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

图1是本发明实施例的垂直选择管的结构示意图。如图1所示，垂直选择管包括上电极1；下电极2；以及形成在上电极1和下电极2之间的半导体体区3。其中，半导体体区3包括自下而上依次垂直堆叠的第一半导体层、第二半导体层、第三半导体层、第四半导体层，四个半导体层构成垂直选择管的体区。其中，第一半导体层和第三半导体层为N型掺杂，第二半导体层和第四半导体层为P型掺杂，第二层P型半导体的侧面形成有栅堆叠，所述栅堆叠包括栅氧化物4和栅极5，第二层P型半导体层的掺杂浓度低于第一和第三层N型半导体层，相当于在第二层和第四层N型半导体层之间形成沟道，从而使第一半导体层、第二半导体层、第三半导体层N-P-N和所述栅堆叠形成类似垂直的MOS晶体管的结构，第一层P型半导体层和第二层N型半导体层形成类似垂直的二极管的结构，整个垂直选择管相当于形成在上、下电极之间的相互串联的一个二极管和一个MOS晶体管。其中，四个半导体层的材料为掺杂的多晶半导体材料，例如掺杂多晶硅或多晶锗。相对于需要高温工艺制备的单晶材料，多晶材料可以通过外延等方法在较低温度下制备，故采用多晶材料制备的选择管不会影响其电阻元件或其他器件的性能。各层的厚度范围为10-200nm。优选的，中间两层半导体区的厚度需大于最上层和最下层的半导体。这种栅控的PNPN选择管可近似为两个寄生双极性晶体管相互作用而导致工作时形成闩锁效应，因此增加中间两层的厚度，相当于增加两个双极管的基区厚度，从而减小双极管的放大倍数，抑制闩锁效应。

需指出的是，本发明实施例以第一层和第三层半导体为N型掺杂、第二和第四层半导体为P型掺杂为例进行描述，在实际运用中，以第一层和第三层半导体为P型掺杂、第二和第四层半导体为N型掺杂同样可以实现本发明，在此不再赘述。

图2是本发明实施例的存储单元的结构示意图，如图2所示，该存储单元包括相互串联的垂直选择管6和阻变单元或相变单元7。在本实施例中，垂直选择管6和相变单元或阻变单元7之间通过垂直选择管6的上电极1连接，下电极2作为公用电极。优选地，相变单元或阻变单元为形成在上电极1表面的薄膜存储介质。其中，阻变单元的材料包括Ni_xO_y、Nb_xO_y、Ti_xO_y、Hf_xO_y、Mg_xO_y、Co_xO_y、Cr_xO_y、V_xO_y、Zn_xO_y、Al_xO_y、Zr_xO_y、Al_xN_y(x、y的范围在0-1之间)等化合物材料或其他聚合物材料；相变单元的材料包括Ge-Se-Te的硫系化合物等。如图中虚线圈所示的部分即为一个存储单元8。在该存储单元的上下端分别连接有公用电极9，其中垂直选择管6的下电极2可作为其中的下公用电极。电极的材料可以为掺杂的多晶硅或其他金属电极材料。上下两个公用电极互相垂直，为多个存储单元共用，形成交叉点阵的存储阵列。

图3是本发明的垂直选择管开启时的原理示意图、能带示意图和等效电路图。当栅极施加合适的正电压+VG时，第二层P型半导体层的栅极界面处附近的电子以及第三层和第一层N型半导体层的部分电子会由于栅压吸引向栅极界面移动，逐渐形成反型的电子沟道10，即N-区域，如图中虚线所示，则位于下部的MOS管开启。此时在选择管的上下电极分别施加合适的正偏电压，例如上电极施加+V1电压，下电极施加接地电压或者-V2电压，上部的PN二极管正向导通，则在选择管的体区形成自上而下的电场，体区的电子会在该电场的作用下，由下向上定向的流动，即形成从上向下流动的选通开启电流J_on。沿A-A’方向的能带图中也反映出该开启的原理：当施加正栅压后，第二层P型半导体层的栅极界面附近反型成为N-区，导带底Ec和价带顶Ev都向下；上下电极施加电压形成的V1+V2的电压和，使得上层P型和N型体区的能带都出现不同程度向下的弯曲，此时，电子需要越过的势垒降低，形成从底层N区向顶层P区的电子流动。开启时的选择管可以等效为一个正向导通的二极管串联一个开启的MOS管，如等效电路图所示。开启后选择管的电阻很小，所以对上下电极所加电压的分压也仅是极小一部分，绝大部分的电压将落在阻变单元或相变单元上，从而实现该选择管所在的存储单元的选通。

图4是选择管关断时的原理示意图、能带示意图和等效电路图。当栅极施加接地电压或者浮空时，第二层P型半导体层中栅极界面不形成反型的电子沟道，则位于下部的MOS管不开启。此时在选择管的上下电极分别施加合适的反偏电压，例如上电极施加-V3电压，下电极施加接地电压或者+V4电压，上部两层P-N半导体层形成的PN二极管和下部两层P-N半导体层形成的PN二极管都反偏，形成反偏耗尽区11，仅有极小的反偏电流J_off流过。此时，虽然中间两层N-P半导体层形成的二极管此时是正偏的，但由于上下各串联一个反偏的二极管，整个选择管依然关断。此时流过选择管的是反向的漏电流J_off，相比于一般反偏二极管更小。在沿B-B’方向的能带图中亦可看出，栅极不加电压，上下电极施加电压形成的V3+V4的电压和，使得下层N型半导体层的能带向下弯曲，顶层N型半导体层的能带略向上弯曲，此时，电子、空穴需要越过的势垒增高，很难自上向下流动，如能带图中虚线方向所示。关断时的选择管可以等效为三个“头尾”相串联的二极管，如等效电路图所示。关断后选择管的电阻很大，漏电流很小，对上下电极所加电压的分压很大，从而实现该选择管所在的存储单元的关断，即该选择管所在的存储单元不选中。

将图2所示的具有公用电极的存储器单元在三维空间衍生，即可得到基于栅控PNPN垂直选择管的三维存储器阵列，其立体结构图如图5所示，图6为沿图5中的线AA’的截面图。为简明起见，图6的截面示意图中仅示出了8个存储单元，每一个存储单元8的截面图如图中椭圆虚线框所示。为清楚起见，图5省略了部分存储单元。

参照图5和图6，该三维存储器阵列结构包括：叠置形成的多个阵列层，每个阵列层包括多列存储单元8。同一阵列层上的两列相邻存储单元8之间共用一个栅堆叠5，以提高空间利用率。每个奇数阵列层的存储单元的底面和顶面分别通过沿第一方向和第二方向的多根公用电极连接，每个偶数阵列层的存储单元的底面和顶面分别通过沿第二方向和第一方向的多根公用电极连接，且所述每根所述公用电极为相邻的两个所述阵列层共用。在本发明实施例中，下层(第一层)阵列层的存储单元的底面通过沿第一方向的公用电极BL1连接，顶面通过沿第二方向的公用电极BL2连接；上层(第二层)阵列层的存储单元的底面通过沿第二方向的公用电极BL2连接，顶面通过第一方向的公用电极BL1连接(图5中未完全示出)。其中，第一方向和第二方向相互垂直，并且，下层阵列层的顶面和上层阵列层的底面共用公用电极BL2，以提高空间利用率，简化工艺，降低成本。基于上述结构设计，每个存储单元8与其纵向相邻的存储单元“头对头”连接到同一根沿第二方向的公用电极BL2上。相邻的公用电极BL之间、相邻的存储单元8之间填充有隔离介质，如SiO₂或Si₃N₄等介质材料。本实施例的各电极(包括垂直选择管的上下电极和公用电极)的材料为重掺杂的多晶硅。

图7是本发明实施例的三维存储器阵列的等效电路图。每个存储器单元相当于由一个相变单元或阻变单元111、一个二极管113和一个MOS晶体管115串联形成。由于该等效电路图描述的是三维的存储阵列结构，故设立如图所示的xyz正交直角坐标系以便描述。选择管的栅极连线为字线WL，沿y方向走线；存储单元上下电极为位线BL，沿x、y方向分别走线。命名规则如图所示：沿y方向走线的WLxz，下标x表明该字线位于x方向上的位置，下标z表明该字线位于z方向上的位置，即位于自衬底向上第几层阵列；沿y方向走线的BLsxz，下标s表示该位线与选择管(selection)相连，下标x表明该字线位于x方向上的位置，下标z表明该字线位于z方向上的位置，即位于自衬底向上第几层阵列；沿x方向走线的BLryz，下标r表示该位线与电阻变换元件(resistor)相连，下标y表明该字线位于y方向上的位置，下标z表明该字线位于z方向上的位置。

下面结合附图8-14具体描述制造本发明实施例的三维存储器阵列的方法，该方法包括以下步骤：

步骤A：提供具有绝缘表面的衬底。在本实施例中，通过在半导体衬底上形成绝缘层制得具有所述衬底。如图8所示，在Si衬底100上生长绝缘层102，绝缘层102可以是任何介质材料，如SiO₂，绝缘层102可以由热氧化或化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适的工艺等方法形成。需指出的是，本发明实施例中的各绝缘层、介质层均可采用上述列举的或者本领域公知的介质沉积方法形成，以下不再赘述。

步骤B：在绝缘层102上形成第一介质层104，并在第一介质层104中形成沿第一方向的多根公用电极BL1。具体地，在绝缘层102上形成第一介质层104，如Si₃N₄，以其下层的SiO₂作刻蚀终止层，刻蚀以在公用电极BL1的预设位置形成沟槽106，如图9所示。然后淀积电极材料，如N型重掺杂的多晶硅材料，再进行CMP(化学机械抛光)平坦化，形成沿第一方向的多根公用电极BL1，如图10所示。

步骤C.在第一介质层104上依次形成第一半导体层106、第二半导体层108、第三半导体层110、第四半导体层112、电极层114和阻变材料或相变材料层116，其中，所述第一半导体层106和第三半导体层110为第一类型掺杂，所述第二半导体层108和第四半导体层112为第二类型掺杂，然后刻蚀所述阻变材料或相变材料层116、电极层114、第四半导体层112、第三半导体层110第二半导体层108和第一半导体层106，并形成第二介质层118，以形成位于所述沿第一方向的多根公用电极BL1上的多列相互隔离的存储单元8。其中，四个半导体层的材料为不同掺杂浓度的多晶硅或多晶锗，电极层114的材料为重掺杂的多晶硅或者金属。具体地，在Si₃N₄层上依次淀积不同掺杂浓度的N、P、N、P型多晶硅层、N型重掺杂的多晶硅层、阻变(或相变)材料层。并对准底层公用电极BL1，以略大于或等于BL1宽度的线宽和合适的单位长度，刻蚀形成互不相连接的存储单元。其中掺杂的多晶硅层可用外延或者化学气相沉积(CVD)或者物理气相沉积(PVD)技术生长，阻变材料可通过ALD或者PVD或者溅射方法形成。然后在存储单元之间通过填充介质材料，如SiO2，并进行CMP平坦化，以形成第二介质层118，如图11所示。

步骤D：在第二介质层118中、两列相邻存储器单元之间，沿第二方向形成栅堆叠。栅堆叠包括栅氧化物120和栅极122。具体地，如图12所示，在共用栅堆叠的存储单元之间，刻蚀SiO2，形成沟槽，宽度略小于存储单元列间距，并在该沟槽中淀积一层氧化物如SiO₂，沉积在沟槽侧壁的氧化物即为栅氧化物124，再沉积N型重掺杂的多晶硅，以形成多晶硅栅，作为垂直选择管的共用栅极。沿图中所示A-A’方向的截面图参见图13。

步骤E：在第二介质层118上形成第三介质层124，并在第三介质层124中形成沿第二方向的多根公用电极BL2，沿第二方向的多根公用电极BL2连接各个存储器单元8的顶面。具体地，如图14所示，在第二介质层118上淀积介质材料如Si₃N₄，然后进行CMP平坦化，再构图对准每列存储单元，刻蚀出宽度小于存储单元长度的第二方向的多条沟槽，并沉积N型重掺杂的多晶硅，CMP形成沿第二方向的多根公用电极BL2。至此完成了自衬底第一层阵列层的制造。

步骤F：在第三介质层上依次形成阻变材料或相变材料层、电极层、第四半导体层、第三半导体层、第二半导体层、第一半导体层，然后刻蚀所述第一半导体层、第二半导体层、第三半导体层、第四半导体层、电极层和阻变材料或相变材料层，并形成第四介质层，以形成位于所述沿第二方向的多根公用电极上的多列相互隔离的存储单元。第二层阵列层的制造工艺与第一层相同，在此不再具体举例赘述。在已形成的存储器阵列结构上重复步骤B-F，即可形成多层叠置的三维阵列层。需指出的是，由于纵向相邻的存储单元为“头对头”结构，故在在制造奇数层和偶数层存储器时，需要将各层淀积顺序反向。制造完成的三维阻变存储器阵列结构图和截面图如图5和图6所示，为清晰起见，仅显示了部分阵列，同时略去隔离介质。

本发明提供一种基于栅控PNPN垂直选择管的三维存储器阵列结构及其制造方法，通过具有高开关电流比的存储单元，有效改善存储阵列操作时的相邻单元之间的串扰和漏电问题，并且简化存储单元结构，摆脱其对硅衬底的依赖，实现多层堆叠，提高存储密度。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims

1.一种三维存储器阵列结构，其特征在于，包括：

叠置形成的多个阵列层，每个所述阵列层包括多列存储单元，

其中，所述存储单元包括相互串联的垂直选择管和相变单元或阻变单元，其中，所述垂直选择管包括：上电极；下电极；以及形成在所述上电极和下电极之间的半导体体区，其中，所述半导体体区包括依次垂直堆叠的第一半导体层、第二半导体层、第三半导体层和第四半导体层，其中，所述第一半导体层和所述第三半导体层为第一类型掺杂，所述第二半导体层和所述第四半导体层为第二类型掺杂，在所述第三半导体层的一个侧面形成有栅堆叠，且所述第三半导体层的掺杂浓度低于所述第二半导体层和第四半导体层的掺杂浓度，以使所述第二半导体层、第三半导体层、第四半导体层和所述栅堆叠形成垂直的MOS晶体管，所述第一半导体层和第二半导体层形成垂直的二极管，

且，同一所述阵列层上的两列相邻所述存储单元之间共用一个栅堆叠。

2.如权利要求1所述的三维存储器阵列结构，其特征在于，所述垂直选择管和相变单元或阻变单元之间通过垂直选择管的所述上电极连接。

3.如权利要求1所述的三维存储器阵列结构，其特征在于，每个奇数阵列层的存储单元的底面和顶面分别通过沿第一方向和第二方向的多根公用电极连接，每个偶数阵列层的存储单元的底面和顶面分别通过沿第二方向和第一方向的多根公用电极连接，且所述每根所述公用电极为相邻的两个所述阵列层共用。

4.如权利要求3所述的三维存储器阵列结构，其特征在于，所述奇数阵列层的存储单元正置，所述偶数阵列层的存储单元倒置。

5.如权利要求4所述的三维存储器阵列结构，其特征在于，所述垂直选择管的下电极为所述沿第二方向的公用电极。

6.如权利要求1所述的三维存储器阵列结构，其特征在于，所述第一类型掺杂为P型或N型掺杂，第二类型掺杂为与所述第一类型掺杂相反的N型或P型掺杂。

7.如权利要求1所述的三维存储器阵列结构，其特征在于，所述半导体体区的材料为掺杂的多晶硅或多晶锗。

8.如权利要求1所述的三维存储器阵列结构，其特征在于，相邻的所述存储单元之间、相邻的所述公用电极之间填充有隔离介质。

9.如权利要求1-3所述的三维存储器阵列结构，其特征在于，所述上电极、下电极和公用电极的材料包括重掺杂的多晶硅。

10.如权利要求1所述的三维存储器阵列结构，其特征在于，所述三维存储器阵列结构形成在具有绝缘表面的衬底上。

11.一种三维存储器阵列结构的制造方法，包括以下步骤：

A.提供具有绝缘层表面的衬底；

B.在所述绝缘层上形成第一介质层，并在所述第一介质层中形成沿第一方向的多根公用电极；

C.在所述第一介质层上依次形成第一半导体层、第二半导体层、第三半导体层、第四半导体层、电极层和阻变材料或相变材料层，其中，所述第一半导体层和第三半导体层为第一类型掺杂，所述第二半导体层和第四半导体层为第二类型掺杂，然后刻蚀所述阻变材料或相变材料层、电极层、第四半导体层、第三半导体层、第二半导体层和第一半导体层，并形成第二介质层，以形成位于所述沿第一方向的多根公用电极上的多列相互隔离的存储单元；

D.在所述第二介质层中、两列相邻存储器单元之间，沿第二方向形成栅堆叠；

E.在所述第二介质层上形成第三介质层，并在所述第三介质层中形成沿第二方向的多根公用电极，所述沿第二方向的多根公用电极连接各个所述存储器单元的顶面；

F.在所述第三介质层上依次形成阻变材料或相变材料层、电极层、第四半导体层、第三半导体层、第二半导体层、第一半导体层，然后刻蚀所述第一半导体层、第二半导体层、第三半导体层、第四半导体层、电极层和阻变材料或相变材料层，并形成第四介质层，以形成位于所述沿第二方向的多根公用电极上的多列相互隔离的存储单元。

12.如权利要求11所述的三维存储器阵列结构的制造方法，其特征在于，在已形成的存储器阵列结构上重复步骤B-F，形成多层叠置的阵列层。

13.如权利要求11所述的三维存储器阵列结构的制作方法，其特征在于，所述第一类型掺杂为P型或N型掺杂，第二类型掺杂为与所述第一类型掺杂相反的N型或P型掺杂。

14.如权利要求11所述的三维存储器阵列结构的制作方法，其特征在于，所述四个半导体层的材料为掺杂的多晶硅或多晶锗。

15.如权利要求11所述的三维存储器阵列结构的制作方法，其特征在于，所述公用电极和电极的材料包括重掺杂的多晶硅或者金属。