CN113555318A - 一种半导体结构及其制造方法 - Google Patents

一种半导体结构及其制造方法 Download PDF

Info

Publication number
CN113555318A
CN113555318A CN202111103889.2A CN202111103889A CN113555318A CN 113555318 A CN113555318 A CN 113555318A CN 202111103889 A CN202111103889 A CN 202111103889A CN 113555318 A CN113555318 A CN 113555318A
Authority
CN
China
Prior art keywords
layer
gate
active
semiconductor
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111103889.2A
Other languages
English (en)
Other versions
CN113555318B (zh
Inventor
杨家诚
范纲伦
葛峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jingxincheng Beijing Technology Co Ltd
Original Assignee
Jingxincheng Beijing Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jingxincheng Beijing Technology Co Ltd filed Critical Jingxincheng Beijing Technology Co Ltd
Priority to CN202111103889.2A priority Critical patent/CN113555318B/zh
Publication of CN113555318A publication Critical patent/CN113555318A/zh
Application granted granted Critical
Publication of CN113555318B publication Critical patent/CN113555318B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种半导体结构及其制造方法，所述半导体结构的制造方法包括：在所述衬底上蚀刻多个沟槽，以将所述衬底区分为多个有源结构；在所述有源结构上由下而上形成第一掺杂区、栅极区和第二掺杂区；并在所述沟槽内沉积隔离结构；在隔离结构内依次沉积金属层和第一半导体层，以形成源极线；在所述隔离结构和所述有源结构上共用栅极，且所述共用栅极覆盖所述栅极区。通过本发明提供的一种半导体结构及其制造方法，改善半导体结构的短沟道效应。

Description

一种半导体结构及其制造方法
技术领域
本发明属于半导体制造领域，特别涉及一种半导体结构及其制造方法。
背景技术
短沟道效应是指当金属氧化物半导体场效应管的导电沟道长度降低到十几纳米、甚至几纳米量级时，晶体管出现的一些效应。这些效应主要包括阈值电压随着沟道长度降低而降低、漏致势垒降低、载流子表面散射、速度饱和、离子化和热电子效应。
当对半导体集成的要求越来越高，半导体结构的源极与漏极之间的沟槽长度也越来越短，半导体结构的短沟道效应越来越明显，易导致半导体结构以及半导体结构组成的集成电路的源极与漏极之间穿通，器件失效。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，通过本发明提供的半导体结构及其制造方法，可改善半导体结构的短沟道效应，且减小半导体结构的体积。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构的制造方法，其包括：
提供一衬底；
在所述衬底上蚀刻多个沟槽，以将所述衬底区分为多个有源结构；
在所述有源结构外侧形成环绕的阻挡结构，以定义栅极区；
在所述有源结构上植入离子，在所述栅极区靠近有源结构的底部一侧形成第一掺杂区，在所述栅极区靠近所述有源结构的顶部一侧形成第二掺杂区；
在所述沟槽内沉积第一隔离结构，并蚀刻所述沟槽一侧的第一隔离结构，以形成开口，且所述开口与所述沟槽底部具有预设距离；
在所述开口内依次沉积金属层和第一半导体层，且所述第一半导体层与所述第一掺杂区接触；
在所述第一半导体层上方沉积第二隔离结构，并蚀刻所述第二隔离结构，以暴露所述栅极区和所述第二掺杂区；以及
在所述第二隔离结构和所述有源结构上形成共用栅极，且所述共用栅极覆盖所述栅极区。
在本发明一实施例中，所述阻挡结构包括牺牲氧化层和多晶硅层，所述牺牲氧化层包覆所述栅极区，所述多晶硅层包覆所述牺牲氧化层。
在本发明一实施例中，形成所述第一掺杂区和所述第二掺杂区时，离子植入的方向与所述沟槽的侧壁所呈角度等于或大于15度。
在本发明一实施例中，所述半导体结构的制造方法还包括：在所述开口内沉积隔离层，所述隔离层位于所述第一隔离结构和所述金属层之间、所述金属层和所述有源结构之间。
在本发明一实施例中，所述共用栅极包括环形栅极结构，所述环形栅极结构包覆所述栅极区。
在本发明一实施例中，所述共用栅极包括栅极连接结构，所述栅极连接结构连接第一方向上相邻的所述环形栅极结构。
在本发明一实施例中，所述半导体结构的制造方法还包括：在第二方向上，在所述环形栅极结构之间设置第一阻挡层。
在本发明一实施例中，所述半导体结构的制造方法还包括：在所述共用栅极和所述有源结构形成第三阻挡层，且所述第三阻挡层上设置有第一接触窗和第二接触窗，所述第一接触窗与所述共用栅极连通，所述第二接触窗与所述第二掺杂区连通。
在本发明一实施例中，所述半导体结构的制造方法还包括：在所述第一接触窗内形成第一导电插塞，在所述第二接触窗内形成第二导电插塞。
本发明还提供一种半导体结构，包括：
衬底；
多个沟槽，形成于所述衬底上蚀刻，将所述衬底区分为多个有源结构；
栅极区，设置在所述有源结构上；
第一掺杂区，设置在所述有源结构上，且位于所述栅极区靠近所述有源结构的底部一侧；
第二掺杂区，设置在所述有源结构上，且位于所述栅极区靠近所述有源结构的顶部一侧；
第一隔离结构，位于所述沟槽内，且在靠近所述沟槽的一侧设置有开口，所述开口与所述沟槽底部具有预设距离；
金属层，位于所述开口内；
第一半导体层，位于所述开口内，且所述第一半导体层与所述第一掺杂区接触；
第二隔离结构，位于所述第一半导体层上方，且暴露所述栅极区和所述第二掺杂区；以及
共用栅极，形成于所述第二隔离结构和所述有源结构上，且所述共用栅极覆盖所述栅极区。
如上所述本发明提供的一种半导体结构及其制造方法，通过设置共用的栅极以及源极线，可节约晶片面积；且形成的所述半导体结构为3D立体垂直式器件，减小实现器件的尺寸；在形成有源区后，继续形成掺杂区，即可定义出所述半导体结构的驱动电流大小，避免后续制程的影响；通过设置的离子植入的角度以及有源结构之间的距离，保证掺杂区内离子的有效植入；通过设置垂直式的离子通道，减小器件体积的同时，避免出现漏电流，降低半导体结构的短沟道效应；通过设置金属层和第一半导体层，进而组成半导体结构的源极线，可降低电阻，增加半导体结构的驱动电流。通过本发明提供的一种半导体结构及其制造方法，改善半导体结构的短沟道效应的同时，减小半导体结构的体积。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种半导体结构示意图。
图2为另一种半导体结构立体图。
图3为图2中半导体结构俯视图。
图4为图2中半导体单元结构图。
图5为图2中半导体结构的制造方法流程图。
图6为第一光阻层示意图。
图7为有源结构示意图。
图8为有源结构中的有源区示意图。
图9为第一氧化层示意图。
图10为第一凹部示意图。
图11为牺牲氧化层示意图。
图12为多晶硅层示意图。
图13为第二光阻层示意图。
图14为多晶硅层第一次蚀刻示意图。
图15为多晶硅层第一次蚀刻后的半导体结构示意图。
图16为蚀刻多晶硅层，以形成阻挡结构示意图。
图17为蚀刻掉第一氧化层后，阻挡结构示意图。
图18为图17中第一方向上一列半导体单元的俯视图。
图19为掺杂区离子植入示意图。
图20为第一掺杂区、栅极区和第二掺杂区结构示意图。
图21为第一隔离结构的第一分部结构示意图。
图22为第三光阻层结构示意图。
图23为蚀刻第一分部示意图。
图24为开口示意图。
图25为形成隔离层示意图。
图26为形成金属层示意图。
图27为第一隔离结构第二分部示意图。
图28为第四光阻层结构示意图。
图29为蚀刻第二分部示意图。
图30为蚀刻后的第二分部示意图。
图31为第一半导体层结构示意图。
图32为第二隔离结构示意图。
图33为蚀刻后的第二隔离结构示意图。
图34为第二氧化层结构示意图。
图35为蚀刻后的第二氧化层结构示意图。
图36为第二半导体层结构示意图。
图37为第五光阻层结构示意图。
图38为第二凹部结构示意图。
图39为第一阻挡层结构示意图。
图40为第二方向上的第六光阻层结构示意图。
图41为第二方向上，蚀刻后的第一阻挡层结构示意图。
图42为第一方向上，形成栅极连接结构示意图。
图43为第一方向上，第二阻挡层结构示意图。
图44为蚀刻后的第二阻挡层结构示意图。
图45为蚀刻形成栅极连接结构示意图。
图46为第三阻挡层结构示意图。
图47为第七光阻层结构示意图。
图48为第一接触窗和第二接触窗示意图。
图49为第一接触窗和第二接触窗离子植入示意图。
图50为第一导电插塞和第二导电插塞结构示意图。
标号说明：
100衬底；1001沟槽；1002有源结构；101第一光阻层；102有源区；103第一氧化层；1031第一凹部；104牺牲氧化层；105多晶硅层；106第二光阻层；107阻挡结构；1071栅极区；108第一掺杂区；109第二掺杂区；1101第一分部；1102第二分部；1103开口；112金属层；113第三光阻层；114第一半导体层；115第二隔离结构；116第二氧化层；117第二半导体层；1171第二凹部；118第五光阻层；119第一阻挡层；1200环形栅极结构；1201栅极连接结构；121第六光阻层；122第二阻挡层；123第三阻挡层；124第七光阻层；125第一接触窗；126第二接触窗；127第一导电插塞；128第二导电插塞；200源极；200源极；201漏极；202缓冲层；129源极线接触；L沟道长度；A预设角度；H预设高度；X第一方向；Y第二方向。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1所示，在一些实施例中，为提高半导体结构的效能同时减小半导体结构的体积，器件的沟道长度L越来越小。随着半导体制造工艺的发展，缓冲层202的厚度越来越薄，当栅极203关闭不工作时，在漏极201给予电位后，源极200与漏极201之间产生电场。此时存在源极200与漏极之201间存在漏电流，易导致器件失效。本发明提供的一种半导体结构及其制造方法，通过设置共用栅极，可减小半导体结构的体积，降低半导体结构的短通道效应。
请参阅图2至图4以及图31所示，在本发明一实施例中，提供一种半导体结构，所述半导体结构为一种3D立体垂直式器件，所述半导体结构包括多个半导体单元，多个半导体单元按照阵列的方式排列。为方便描述，定义有第一方向X和第二方向Y，且第一方向X垂直于第二方向Y，且第一方向X与第二方向Y均垂直于半导体结构的生长方向。本发明提供的半导体结构，在第二方向Y上的通过设置源极线将多个半导体单元的第一掺杂区108连接，避免设置多个电极。在第一方向X上，多个环形栅极结构1201互相连接。本发明提供的半导体结构，多个半导体单元电极共用可有效提高单位面积内的器件密集度。
请参阅图5至图50所示，在本发明一实施例中，提供上述所述半导体结构的制造方法，包括：
S1：提供一衬底100。
S2：在衬底100上蚀刻多个沟槽1001，以将衬底100区分为多个有源结构1002。
S3：在有源结构1002外侧形成环绕的阻挡结构107，以定义栅极区1071。
S4：在有源结构1002上植入离子，在栅极区1071靠近有源结构1002的底部一侧形成第一掺杂区108，在栅极区1071靠近有源结构1002的顶部一侧形成第二掺杂区109。
S5：在沟槽1001内沉积第一隔离结构，并蚀刻沟槽1001一侧的第一隔离结构，以形成开口1103，且开口1103与沟槽1001底部具有预设距离。
S6：在开口1103内依次沉积金属层112和第一半导体层114，且第一半导体层114与第一掺杂区108接触。
S7：在第一半导体层114上方沉积第二隔离结构115，并蚀刻第二隔离结构115，以暴露栅极区1071和第二掺杂区109。
S8：在第二隔离结构115和有源结构1002上沉积共用栅极，且共用栅极覆盖栅极区1071。
S9：形成与共用栅极连接的第一导电插塞127，与第二掺杂区109连接的第二导电插塞128。
请参阅图6所示，在本发明一实施例中，衬底100的材料可以是以下提到的材料中的至少一种：硅、硅锗、碳化硅、磷化铟、砷化镓、砷化铟或者其它III/V化合物半导体，还包括这些半导体构成的叠层结构等，或者为绝缘体上硅，绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅以及绝缘体上锗等。可在衬底100中植入离子，以形成半导体结构的源极掺杂区或漏极掺杂区。
请参阅图6至7所示，在本发明一实施中，在衬底100上蚀刻形成多个的沟槽1001，将衬底100区分成多个立柱状的有源结构1002，且多个有源结构1002呈矩阵排列。在本实施例中，形成蚀刻多个沟槽1001的方法具体包括：在衬底100上形成图案化的第一光阻层101，再以第一光阻层101为掩膜，在衬底100上蚀刻形成沟槽1001。在本实施例中，第一光阻层101呈矩阵设置，以定义有源结构1002的位置。
请参阅图7至图8所示，在本发明一实施中，沟槽1001的底部至沟槽1001的中部，沟槽1001的宽度逐渐减小。具体的，在本实施例中，由沟槽1001的底部至沟槽1001的预设高度H处，沟槽1001的侧壁与底壁呈预设角度A设置。其中，预设高度H的范围为沟槽1001高度的二分之一至三分之二，具体例如为沟槽1001高度的二分之一处。预设角度A的范围为95~120度，具体例如为100~115度。倾斜设置的沟槽1001侧壁可增大源极线与掺杂区的接触面积，改善半导体结构的质量。本发明对于沟槽1001的长宽比可根据具体半导体结构的特性设定，且沟槽1001的长度与宽度比越小，半导体结构的集成度越高。在本实施例中，沟槽1001的长度与宽度比的范围例如为2~10，又例如为3~5。
请参阅图7至图8所示，在本发明一实施中，在形成阻挡结构107之前，所述半导体的制造方法还包括在有源结构1002形成有源区102。在本实施例中，有源区102的形成方法包括：以第一光阻层101为掩膜，对有源结构1002进行离子植入。且在本实施例中，并不限制植入离子的类型。当所述半导体结构为N型半导体结构时，植入的离子例如为三价的硼离子，当所述半导体类型为P型半导体结构时，植入的离子例如为五价的磷离子。在本实施例中，形成有源区102时植入的离子的剂量范围例如为1×1014cm-2~9×1014cm-2，又例如为5×1014cm-2~8×1014cm-2。可以微调植入离子的剂量以改变器件的电性特性，包括半导体结构的驱动电流。在形成有源区102后，如图7至图8所示，需移除第一光阻层101。
请参阅图9所示，在本发明一实施中，形成阻挡结构107的具体方法包括：在沟槽1001内沉积第一氧化层103。具体的，例如可以采用高密度等离子体（HDP）化学气相沉积法在沟槽1001内沉积氧化物，氧化物填满沟槽1001，且覆盖有源结构1002，以形成第一氧化层103。形成第一氧化层103后可对其进行平坦化，在本实施例中，例如可以采用化学机械研磨的方法对第一氧化层103进行平坦化。
进一步的，请参阅图10所示，在本发明一实施中，形成第一氧化层103后，通过蚀刻工艺移除有源结构1002顶部以及沟槽1001内的部分第一氧化层103，在沟槽1001内形成第一凹部1031，以露出部分有源结构1002。其中，第一凹部1031的深度包括沟道深度和漏极离子植入深度。在本实施例中，第一凹部1031的深度例如为有源结构1002深度的三分之一至二分之一，具体例如为有源结构1002深度的三分之一。
请参阅图10至图12所示，在本发明一实施中，在移除部分第一氧化层103后，在有源结构1002和沟槽1001内的第一氧化层103上形成牺牲氧化层104，且形成的牺牲氧化层104覆盖第一凹部1031以及部分有源结构1002。在形成牺牲氧化层104后，采用蚀刻工艺移除部分牺牲氧化层104。在本实施例中，蚀刻后的牺牲氧化层104仅覆盖第一凹部1031的侧壁。
请参阅图12、图17和图18所示，在本发明一实施中，在蚀刻牺牲氧化层104后，在第一凹部1031内沉积多晶硅层105，多晶硅层105覆盖第一凹部1031，且覆盖有源结构1002。在形成多晶硅层105后可采用化学机械研磨的方法对多晶硅层105进行平坦化。在形成形貌完好的多晶硅层105后，对多晶硅层105进行蚀刻，以保留部分第一凹部1031侧壁上的多晶硅层105，以形成阻挡结构107。
具体请参阅图12至图18所示，当形成多晶硅层105后，在多晶硅层105上形成图案化的第二光阻层106，如图13所示，第二光阻层106覆盖有源结构1002上方，并向第一凹部1031方向部分延伸，以定义蚀刻后多晶硅层105的厚度。如图14所示，以第二光阻层106为掩膜，蚀刻多晶硅层105。蚀刻后的多晶硅层105具体如图15所示，经过第一次蚀刻后的多晶硅层105覆盖有源结构1002上方以及第一凹部1031的侧壁。在对多晶硅层105进行第一次蚀刻后，移除第二光阻层106。如图15至图16所示，再对多晶硅层105进行蚀刻，第二次蚀刻移除有源结构1002顶部的多晶硅层105，以及第一凹部1031侧壁靠近有源结构1002顶部的牺牲氧化层104和多晶硅层105，以形成阻挡结构107。在本实施例中，第二次蚀刻可采用离子体蚀刻的方式对牺牲氧化层104和多晶硅层105进行吃浅，具体可以将四氟甲烷进行高能量的电子碰撞分解成活性粒子后，与牺牲氧化层104和多晶硅层105反应而进行的等离子体蚀刻。
请参阅图16所示，阻挡结构107包括第一凹部1031侧壁上靠近第一氧化层103的牺牲氧化层104和多晶硅层105。阻挡结构107的深度例如为第一凹部1031深度的二分之一至三分之二，具体例如为第一凹部1031深度的二分之一。请参阅图16至图17所示，在形成阻挡结构107后，可清洗掉沟槽1001内剩余的第一氧化层103。此时，在有源结构1002顶部的一侧，形成有阻挡结构107，且阻挡结构107包括环绕在有源结构1002外侧的牺牲氧化层104，以及环绕在牺牲氧化层104外部的多晶硅层105。如图19所示，在本实施例中，将被阻挡结构107覆盖的有源结构1002定义为栅极区1071，在后续保步骤中，对有源结构1002植入离子时，阻挡结构107可保证栅极区1071不会被植入离子，形成半导体结构的栅极区1071。其中，栅极区1071的深度即为沟道长度。本实施例中，采用垂直型的沟道，可在降低半导体结构体积的同时，保证沟道的长度，降低短通道效应。
请参阅图18至图20所示，在本发明一实施中，在形成阻挡结构107后，在有源结构1002上植入离子，以形成半导体结构的第一掺杂区108和第二掺杂区109。其中，第二掺杂区109位于有源结构1002的顶部，且位于栅极区1071的上方。第一掺杂区108位于有源结构1002的底部，且位于栅极区1071的下方。在本实施例中，对第一掺杂区108以及第二掺杂区109的离子植入分别为多次不同方向的等能量等剂量的植入。例如对第一掺杂区108以及第二掺杂区109进行3~5次的离子植入，具体对第一掺杂区108以及第二掺杂区109进行例如4次的离子植入。每次离子植入的离子的剂量范围为1×1015cm-2~9×1015cm-2，又例如为4×1015cm-2~6×1015cm-2。植入的离子类型与有源区102植入的离子类型相同。在本实施例中，在对第一掺杂区108和第二掺杂区109进行时，离子植入的角度等于或大于15度，具体例如为15~45度，以保证第一掺杂区108中的离子有效植入，进而保证形成的半导体结构的驱动电流。其中，离子植入的角度为离子植入的方向与沟槽1001竖直侧壁所呈角度。其中，第一掺杂108区例如为源掺杂区，第二掺杂区109例如为漏掺杂区。
请参阅图19至图20所示，在本发明一实施中，在形成第一掺杂区108和第二掺杂区109后，移除阻挡结构107。在本实施例中，例如可以先用稀释的四甲基氢氧化铵（TMAH）洗净外侧的多晶硅层105，再用氢氟酸溶液洗净牺牲氧化层104。
请参阅图21至图50所示，在本发明一实施中，在有源结构1002上定义出栅极区1071，并形成第一掺杂区108和第二掺杂区109后，再由下而上在沟槽1001内形成第一掺杂区108与外部连接的源极线、共用电极、共用电极与外部连接的第一导电插塞127以及第二掺杂区109与外部连接的第二导电插塞128。
具体的，请参阅图21所示，在本发明一实施中，移除阻挡结构107后，在沟槽1001内形成源极线。请参阅图21至图31所示，在沟槽1001内沉积第一隔离结构的第一分部1101，并蚀刻第一分部1101形成开口1103。具体的，请参阅图22至图23所示，在沟槽1001内沉积氮化硅，形成第一分部1101。并采用化学机械研磨的方法对第一分部1101进行平坦化，使第一分部1101与沟槽1001的顶部齐平。再形成图案化的第三光阻层113在有源结构1002和第一分部1101上。具体如图22所示，第三光阻层113覆盖有源结构1002顶部，以及靠近有源结构1002一侧的部分第一分部1101，且第三光阻层113覆盖的第一分部1101的宽度并没有限制。在本实施例中，第三光阻层113覆盖的第一分部1101的宽度例如为第一分部1101宽度的四分之一至二分之一，具体第三光阻层113覆盖的第一分部1101的宽度的二分之一。在满足制程工艺时，被第三光阻层113覆盖的第一分部1101的宽度越小，在沉积金属层112与第一半导体层114的效果越好。本发明中，蚀刻后的第一分部1101在隔离相邻有源结构1002的同时，可最大限度保证金属层112和第一半导体层114的沉积效果。
如图23所示，在本发明一实施中，在形成图案化的第三光阻层113后，以第三光阻层113为掩膜，蚀刻第一分部1101，形成开口1103，且开口1103的底部与沟槽1001的底部具有一定的预设距离。在本实施例中，开口1103的深度例如为第一掺杂区108深度的三分之一至二分之一，具体例如为第一掺杂区108深度的三分之一。请参阅图24至图31所示，形成开口1103后，依次在开口1103内依次沉积隔离层111、金属层112和第一半导体层114。其中，如图31所示，隔离层111覆盖开口1103的底部、有源结构1002的部分侧壁。金属层112形成于隔离层111上，且位于开口1103内。金属层112覆盖开口1103的底部，且隔离层111包覆金属层112的底部和侧壁。在本实施例中，金属层112和第一半导体层114位于栅极区1071下方，且不与栅极区1071接触。
如图24至图25所示，形成隔离层111的方法例如采用化学气相沉积的方法，首先在开口1103的底部、开口1103的侧壁、有源结构1002底部以及未蚀刻的第一分部1101顶部，沉积氮化硅，以形成隔离层111。结合图26所示，形成隔离层111后，例如可以采用化学气相沉积的方法在开口1103底部沉积金属以形成金属层112。在本实施例中，在形成第一半导体层114之前，所述半导体结构的制造方法还包括移除金属层112上侧的隔离层111。具体的，如图27至图30所示，在金属层112上方的开口1103内沉积氮化硅，形成第一隔离结构的第二分部1102。如图27所示，第二分部1102填满开口1103，且覆盖有源结构1002上方的隔离层111。在形成第二分部1102后，可对第二分部1102进行平坦化。如图28所示，在第二分部1102上方形成图案化的第四光阻层114，且第四光阻层114暴露金属层112以及包覆金属层112的隔离层111上方的第二分部1102。如图29所示，以第四光阻层114为掩膜，移除金属层112上方的第二分部1102以及金属层112上方的隔离层111，再次露出开口1103。此时在开口1103内只有金属层112以及包覆金属层112底部和侧壁的隔离层111，且隔离层111与金属层112高度齐平。如图29至图30所示，在移除金属层112上侧的隔离层111后，移除图案化的第四光阻层114。
如图30至图31所示，在本发明一实施例中，在移除金属层112上侧的隔离层111，在金属层112和隔离层111上方形成第一半导体层114，且第一半导体层114的一侧与第一隔离结构的第一分部1101接触，另一侧与有源结构1002中的第一掺杂区108接触。在本实施例中，第一半导体层114的材料例如为多晶硅，第一半导体层114和隔离层111包覆在金属层112外侧，使金属层112不与有源结构1002和第一隔离结构接触。如图2以及图31所示，在第二方向Y上，多个半导体单元内的金属层112和隔离层111连接，形成半导体结构的源极线。
如图31至图32所示，在本发明一实施例中，形成源极线后，如图32所示，在第一半导体层114上方的开口1103内沉积氮化硅，形成第二隔离结构115。第二隔离结构115覆盖有源结构1002和开口1103，与第一隔离结构组成完整的隔离结构，在形成第二隔离结构115后可对第二隔离结构115进行平坦化。并蚀刻有源结构1002顶部的第二隔离结构115，以及有源结构1002顶部的隔离层111，部分有源结构1002之间的第一隔离结构和第二隔离结构115。如图33所示，蚀刻隔离结构后，露出有源结构1002上的第二掺杂区109和栅极区1071。
如图34至图46所示，在本发明一实施例中，所述半导体结构的制造方法还包括在有源结构1002上形成共用栅极，具体过程如图34至图46所示。
具体的，请首先参阅图33至图34，在本发明一实施例中，在第二隔离结构115和有源结构1002上方沉积氧化物形成第二氧化层116，第二氧化层116覆盖隔离结构、有源结构1002的顶部和侧壁，包括栅极区1071和第二掺杂区109。再如图35所示，蚀刻第二氧化层116，移除第二隔离结构115和有源结构1002顶部的第二氧化层116，保留有源结构1002侧壁上的第二氧化层116为栅极绝缘层。
请再参阅图36所示，在本发明一实施例中，在形成栅极绝缘层后，在第二隔离结构115和有源结构1002上方形成第二半导体层117，并蚀刻第二半导体层117。具体的，请参阅图36至图38所示，在第二隔离结构115上方的开口1103内沉积多晶硅，形成第二半导体层117，且第二半导体层117覆盖有源结构1002。在第二半导体层117上形成图案化的第五光阻层118，如图37所示，第五光阻层118覆盖有源结构1002上方以及环绕有源结构1002的部分第二半导体层117。再如图38所示，以第五光阻层118为掩膜，蚀刻第二隔离结构115上方的第二半导体层117，至第二隔离结构115的顶部，形成第二凹部1171。当形成第二凹部1171后，移除第五光阻层118。
如图39至图41所示，在蚀刻第二半导体层117后，还包括形成多个第二半导体层117之间的栅极连接结构1201，以将第一方向X上每个半导体单元中的环形栅极结构1200连接。具体的，如图39至图41所示，在第二隔离结构115上方沉积氮化硅形成第一阻挡层119，第一阻挡层119填满第二凹部1171，且覆盖有源结构1002。在本实施例中，在形成第一阻挡层119后可对阻挡层进行平坦化。如图39至图41所示，在形成第一阻挡层119后，在第一阻挡层119上方形成图案化的第六光阻层121。其中，图39为第一方向X上，所述半导体结构的截面图，图40为第二方向Y上，所述半导体结构的截面图。第六光阻层121仅覆盖第二方向Y上第二凹部1171内的第一阻挡层119，并未覆盖第一方向X上第二凹部1171内的第一阻挡层119。如图41示，以第六光阻层121为掩膜蚀刻第一阻挡层119后，第二方向Y上，保留第二凹部1171内的第一阻挡层119，以隔离第二方向Y上相邻的有源结构1002。如图42所示，在第一方向X上的第二凹部1171内沉积多晶硅，形成栅极连接结构1201。
如图42至图44所示，在第二方向Y上形成第一阻挡层119后，在第一方向X上的第二凹部1171内，且在栅极连接结构1201上沉积氮化硅，以形成第二阻挡层122，并对第二阻挡层122进行蚀刻。如图44所示，蚀刻后的第二阻挡层122位于第一方向X的第二凹部1171内，且设置在栅极连接结构1201上方。如图45所示，蚀刻完第二阻挡层122后，再蚀刻有源结构1002顶部一侧的第二氧化层116和第二半导体层117，至栅极区1071，以露出栅极区1071上方的第二掺杂区109。蚀刻后的第二半导体层117即为环形栅极结构1200，环形栅极结构1200环绕有源结构的栅极区1071。本发明中的共用栅极包括环绕栅极区1071的环形栅极结构1200和连接环形栅极结构1200的栅极连接结构1201。
如图46至图48所示，形成共用栅极后，在第二氧化层116、共用栅极、有源结构1002以及第二阻挡层122上方沉积氮化硅，形成第三阻挡层123。并形成第七光阻层124对第三阻挡层123进行图形转移，以第七光阻层124为掩膜蚀刻第三阻挡层123，在第三阻挡层123上开设一个或多个第一接触窗125和多个第二接触窗126。第一接触窗125开设在栅极连接结构1201上方，且与栅极连接结构1201连通，第二接触窗126开设在第二掺杂区109上方，且与第二掺杂区109连通。
如图48至图50所示，在第一接触窗125以及第二接触窗126内植入离子，以降低第一接触窗125和第二接触窗126的阻抗。植入离子的类型与掺杂区植入离子的类型相同，植入离子的剂量例如为1×1014cm-2~9×1014cm-2。如图50所示，在第一接触窗125和第二接触窗126内沉积金属，例如为金属钨，以在第一接触窗125内形成第一导电插塞127，在第二接触窗126内形成第二导电插塞128。第一导电插塞127和第二导电插塞128与第三阻挡层123齐平，例如可以采用化学机械研磨的方法对第一导电插塞127和第二导电插塞128进行平坦化，使第一导电插塞127和第二导电插塞128与第三阻挡层123齐平。
请参阅图2至图5，以及图50所示，在本发明一实施例中，根据上述半导体的制造方法形成所述半导体结构，在半导体结构的衬底100上有多个沟槽1001，将衬底100区分为多个立柱状的有源结构1002，且多个有源结构1002呈矩阵排布。在半导体结构的生长方向上，有源结构1002分别设置有第一掺杂区、栅极区1071和第二掺杂区109。在沟槽1001内沉积有隔离结构，包括第一隔离结构和第二隔离结构115，以隔离相邻的有源结构1002。在第一隔离结构和第二隔离结构115之间，设置有金属层112和第一半导体层114，第一半导体层114位于金属层112上方，且金属层112和第一半导体层114位于沟槽1001的一侧，且第一半导体层114与第一掺杂区108接触，在金属层112不与第一半导体层114接触的侧面，金112属层被隔离层111包覆，保证金属层112不与有源结构1002接触。隔离结构位于栅极区1071下方，且不与栅极区1071接触。在有源结构1002的栅极区1071所在的平面上，环绕有环形栅极结构1200，且在第一方向X上环形栅极结构1200之间通过栅极连接结构1201连接，形成共用栅极，在第二方向Y上，环形栅极结构1200之间通过第一阻挡层119隔离开。在有源结构1002的第二掺杂区109所在的平面上以及第二掺杂区109顶部，沉积有第三阻挡层123，且第三阻挡层123上开设有与环形栅极结构1200连通的第一接触窗125，以及与第二掺杂区109连通的第二接触窗126。在第一接触窗125内沉积有第一导电插塞127，在第二接触窗126内沉积有第二导电插塞128。在本实施例中，环形栅极结构120与半导体结构的字线连通，第二导电插塞128作为位线接触与半导体结构的位线连通，金属层112和第一半导体层114组成半导体结构的源极线可降低电阻，以增加半导体结构的驱动电流。还可以设置穿过第二隔离结构115，与源极线连接的源极接触129与第一半导体层114连接，裸露在外的源极接触129可与外部元件连接。
需要注意的是，在本发明提供的实施例中，如图6至图50所示，除图40与图41为半导体结构第二方向Y上的结构示意图，图18为半导体结构的第一方向X上，一排半导体单元的俯视图，其他均为半导体结构的第一方向X上的结构示意图。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体结构的制造方法，其特征在于，包括以下步骤：
提供一衬底；
在所述衬底上蚀刻多个沟槽，以将所述衬底区分为多个有源结构；
在所述有源结构外侧形成环绕的阻挡结构，以定义栅极区；
在所述有源结构上植入离子，在所述栅极区靠近有源结构的底部一侧形成第一掺杂区，在所述栅极区靠近所述有源结构的顶部一侧形成第二掺杂区；
在所述沟槽内沉积第一隔离结构，并蚀刻所述沟槽一侧的第一隔离结构，以形成开口，且所述开口与所述沟槽底部具有预设距离；
在所述开口内依次沉积金属层和第一半导体层，且所述第一半导体层与所述第一掺杂区接触；
在所述第一半导体层上方沉积第二隔离结构，并蚀刻所述第二隔离结构，以暴露所述栅极区和所述第二掺杂区；以及
在所述第二隔离结构和所述有源结构上形成共用栅极，且所述共用栅极覆盖所述栅极区。
2.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述阻挡结构包括牺牲氧化层和多晶硅层，所述牺牲氧化层包覆所述栅极区，所述多晶硅层包覆所述牺牲氧化层。
3.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，形成所述第一掺杂区和所述第二掺杂区时，离子植入的方向与所述沟槽的侧壁所呈角度等于或大于15度。
4.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述半导体结构的制造方法还包括：在所述开口内沉积隔离层，所述隔离层位于所述第一隔离结构和所述金属层之间、以及所述金属层和所述有源结构之间。
5.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述共用栅极包括环形栅极结构，所述环形栅极结构包覆所述栅极区。
6.根据权利要求5所述的一种半导体结构的制造方法，其特征在于，所述共用栅极包括栅极连接结构，所述栅极连接结构连接第一方向上相邻的所述环形栅极结构。
7.根据权利要求6所述的一种半导体结构的制造方法，其特征在于，所述半导体结构的制造方法还包括：在第二方向上，在所述环形栅极结构之间设置第一阻挡层。
8.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述半导体结构的制造方法还包括：在所述共用栅极和所述有源结构形成第三阻挡层，且所述第三阻挡层上设置有第一接触窗和第二接触窗，所述第一接触窗与所述共用栅极连通，所述第二接触窗与所述第二掺杂区连通。
9.根据权利要求8所述的一种半导体结构的制造方法，其特征在于，所述半导体结构的制造方法还包括：在所述第一接触窗内形成第一导电插塞，在所述第二接触窗内形成第二导电插塞。
10.一种半导体结构，其特征在于，包括：
衬底；
多个沟槽，形成于所述衬底上蚀刻，将所述衬底区分为多个有源结构；
栅极区，设置在所述有源结构上；
第一掺杂区，设置在所述有源结构上，且位于所述栅极区靠近所述有源结构的底部一侧；
第二掺杂区，设置在所述有源结构上，且位于所述栅极区靠近所述有源结构的顶部一侧；
第一隔离结构，位于所述沟槽内，且在靠近所述沟槽的一侧设置有开口，所述开口与所述沟槽底部具有预设距离；
金属层，位于所述开口内；
第一半导体层，位于所述开口内，且所述第一半导体层与所述第一掺杂区接触；
第二隔离结构，位于所述第一半导体层上方，且暴露所述栅极区和所述第二掺杂区；以及
共用栅极，形成于所述第二隔离结构和所述有源结构上，且所述共用栅极覆盖所述栅极区。
CN202111103889.2A 2021-09-22 2021-09-22 一种半导体结构及其制造方法 Active CN113555318B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111103889.2A CN113555318B (zh) 2021-09-22 2021-09-22 一种半导体结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111103889.2A CN113555318B (zh) 2021-09-22 2021-09-22 一种半导体结构及其制造方法

Publications (2)

Publication Number Publication Date
CN113555318A true CN113555318A (zh) 2021-10-26
CN113555318B CN113555318B (zh) 2021-12-14

Family

ID=78106643

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111103889.2A Active CN113555318B (zh) 2021-09-22 2021-09-22 一种半导体结构及其制造方法

Country Status (1)

Country Link
CN (1) CN113555318B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114927527A (zh) * 2022-07-20 2022-08-19 合肥晶合集成电路股份有限公司 闪存器件、存储单元及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050007664A (ko) * 2003-07-11 2005-01-21 매그나칩 반도체 유한회사 반도체 소자의 제조방법
CN102306655A (zh) * 2011-09-29 2012-01-04 清华大学 一种三维存储器阵列结构及其制造方法
CN110323267A (zh) * 2018-03-29 2019-10-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113013037A (zh) * 2021-05-26 2021-06-22 晶芯成(北京)科技有限公司 3d半导体器件及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050007664A (ko) * 2003-07-11 2005-01-21 매그나칩 반도체 유한회사 반도체 소자의 제조방법
CN102306655A (zh) * 2011-09-29 2012-01-04 清华大学 一种三维存储器阵列结构及其制造方法
CN110323267A (zh) * 2018-03-29 2019-10-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113013037A (zh) * 2021-05-26 2021-06-22 晶芯成(北京)科技有限公司 3d半导体器件及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114927527A (zh) * 2022-07-20 2022-08-19 合肥晶合集成电路股份有限公司 闪存器件、存储单元及其制造方法

Also Published As

Publication number Publication date
CN113555318B (zh) 2021-12-14

Similar Documents

Publication Publication Date Title
US9893190B2 (en) Fin FET and method of fabricating same
CN113611671B (zh) 半导体结构及其制备方法
CN101258590B (zh) 带有隔离区的半导体器件制造方法及该方法制造的器件
CN112133759B (zh) 具有屏蔽栅沟槽结构的半导体器件及其制造方法
CN111564442B (zh) 半导体结构及制备方法
CN112736036A (zh) 半导体结构及其形成方法
CN113053738A (zh) 一种分裂栅型沟槽mos器件及其制备方法
CN210837712U (zh) 半导体结构
CN116648059A (zh) 半导体存储装置
CN113555318B (zh) 一种半导体结构及其制造方法
US6762443B2 (en) Vertical transistor and transistor fabrication method
US20240292606A1 (en) Semiconductor structure and method for forming semiconductor structure
CN210272360U (zh) 半导体存储器
CN117080245A (zh) 一种功率半导体器件及其制备方法
US20230063917A1 (en) Semiconductor device and fabrication method thereof
CN117878134A (zh) 分离栅沟槽式元件及其制造方法
CN115101523A (zh) 半导体结构及半导体结构的制备方法
KR20080061476A (ko) 비휘발성 메모리 소자의 제조방법
KR100279262B1 (ko) 에스오아이 반도체 소자 및 그 제조방법
CN221150023U (zh) 一种功率半导体器件
US20230061535A1 (en) Semiconductor device and manufacturing method thereof, nand memory device
KR100418849B1 (ko) 서로절연된적어도2개의소자를갖는집적회로장치및그제조방법
EP4092724A1 (en) Semiconductor die with a vertical power transistor device
CN115863411B (zh) 一种屏蔽栅功率器件及其制备方法
CN113284953B (zh) 一种屏蔽栅沟槽型mosfet结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant