CN102751436A - 垂直选择管、存储单元、三维存储器阵列及其操作方法 - Google Patents

Abstract

本发明提供一种具有双栅的垂直选择管，以及该选择管与阻变单元串联所形成的存储单元，以及基于该存储单元的三维存储器阵列及其操作方法。该垂直选择管包括：上电极；下电极；形成在下电极和上电极之间且依次垂直堆叠的第一半导体层、第二半导体层、第三半导体层和第四半导体层；和分别形成在第二半导体层的两个相对侧面的两个栅堆叠。其中，第一半导体层和第三半导体层为第一类型掺杂，第二半导体层和第四半导体层为第二类型掺杂，第二半导体层的掺杂浓度分别低于第一半导体层和第三半导体层的掺杂浓度。通过具有高开关电流比的存储单元，有效改善存储阵列操作时相邻单元之间的串扰和漏电问题，简化三维存储阵列的结构，提高存储密度。

Description

垂直选择管、存储单元、三维存储器阵列及其操作方法

技术领域

本发明涉及半导体设计及制造方法领域，特别涉及一种垂直选择管、具有该垂直选择管的存储单元、由该存储单元构成的三维存储器阵列结构及其操作方法。

背景技术

阻变存储器（RRAM）作为一种新型的不挥发存储技术，由于其存储密度高、功耗低、读写速度快、数据保持时间长、多值实现、单元面积、与CMOS工艺兼容等优越性能而备受关注。其中，可实现三维集成的阻变存储器成为高密度存储器的研究焦点。但三维存储器的多层堆叠结构，导致存储单元之间、层与层之间出现串扰、泄漏电流以及工艺制造困难等问题。

1T1R（One Transistor One Resistor）结构和1D1R（One Diode One Resistor）结构1T1R结构是目前三维阻变存储器的主流单元结构。1T1R结构即一个MOS晶体管与一个可变电阻串联，晶体管起选择和隔离的作用。但是晶体管属于有源器件，需在前端工艺完成，且最小单元面积受晶体管制约，不利于存储器的高密度三维堆叠。1D1R结构即一个二极管与一个可变电阻串联，由二极管的整流特性实现对电阻的选择。二极管的高正向电流密度、高开关电流比和工艺兼容性是重要的选择标准。基于单晶Si材料的二极管电流密度和整流比较高，但工艺温度较高，且不易在金属电极上制造；基于氧化物的二极管虽工艺兼容性好，但正向电流密度并不理想。

因此，需要基于新型的选择管器件的阻变存储器，从而实现简化存储单元结构，并摆脱其对硅衬底的依赖，实现多层堆叠，达到三维高密度存储等目的。

发明内容

本发明的目的旨在至少解决上述技术问题之一，提供一种垂直选择管、具有该垂直选择管的存储单元、由该存储单元构成的三维阻变存储器阵列结构及其操作方法，在保证存储器电学性能的条件下，简化存储单元结构，提高存储密度。

为达到上述目的，本发明第一方面提供一种垂直选择管，包括：上电极；下电极；形成在所述下电极和上电极之间且依次垂直堆叠的第一半导体层、第二半导体层、第三半导体层和第四半导体层；和分别形成在所述第二半导体层的两个相对侧面的两个栅堆叠。其中，所述第一半导体层和第三半导体层为第一类型掺杂，所述第二半导体层和第四半导体层为第二类型掺杂，所述第二半导体层的掺杂浓度分别低于所述第一半导体层和第三半导体层的掺杂浓度，以使所述第一半导体层、第二半导体层、第三半导体层和所述两个栅堆叠形成垂直的双栅MOS晶体管，所述第三半导体层和第四半导体层形成垂直的二极管。

在本发明的一个实施例中，所述第一半导体层、第二半导体层、第三半导体层和第四半导体层的材料为掺杂的多晶硅或掺杂的多晶锗。相对于需要高温工艺制备的单晶材料，多晶材料可以通过外延等方法在较低温度下制备，故采用多晶材料制备的选择管不会影响其电阻元件或其他器件的性能。

在本发明的一个实施例中，所述第一半导体层、第二半导体层、第三半导体层和第四半导体层每层的厚度为10-200nm。

在本发明的一个实施例中，所述第二半导体层和第三半导体层的厚度大于所述第一半导体层和第四半导体层的厚度。这种栅控的PNPN选择管可近似为两个寄生双极性晶体管相互作用而导致工作时形成闩锁效应，因此增加中间两层的厚度，相当于增加两个双极管的基区厚度，从而减小双极管的放大倍数，抑制闩锁效应。

本发明第二方面提供一种存储单元，包括：阻变单元；选择管，所述选择管为本发明第一方面所述的垂直选择管，且所述选择管与所述阻变单元相互串联。

在本发明的一个实施例中，所述阻变单元为形成在所述垂直选择管的上电极或下电极表面的薄膜存储介质。

在本发明的一个实施例中，所述阻变单元的材料包括Ni_xO_y、Nb_xO_y、Ti_xO_y、Hf_xO_y、Mg_xO_y、Co_xO_y、Cr_xO_y、V_xO_y、Zn_xO_y、Al_xO_y、Zr_xO_y、Al_xN_y，其中，x、y的范围为0-1。

本发明第三方面提供一种三维存储器阵列，包括：叠置形成的多个阵列层，每个所述阵列层包括沿第一方向的多行存储单元和沿第二方向的多列存储单元，其中，每个所述存储单元包括：上电极；下电极；形成在所述下电极和上电极之间且依次垂直堆叠的第一半导体层、第二半导体层、第三半导体层和第四半导体层；和形成在所述上电极上的阻变单元，其中，所述第一半导体层和第三半导体层为第一类型掺杂，所述第二半导体层和第四半导体层为第二类型掺杂，所述第二半导体层的掺杂浓度分别低于所述第一半导体层和第三半导体层的掺杂浓度，其中，位于同一所述阵列层的每相邻两列所述存储单元的第二半导体层之间形成有共用栅堆叠。

在本发明的一个实施例中，所述共用栅堆叠包括：形成在每相邻两列所述存储单元的第二半导体层上的栅介质层，和形成在两个所述栅介质层之间的栅极层。

在本发明的一个实施例中，相邻所述阵列层的存储单元倒置设置。

在本发明的一个实施例中，每行所述存储单元的下电极连接形成沿第一方向的第一公用电极，每列所述存储单元中的阻变单元上设置有沿第二方向的第二公用电极。

在本发明的一个实施例中，位于相邻两个所述阵列层之间的所述第一公用电极或第二公用电极为相邻两个所述阵列层共用。根据本发明实施例的电极结构有利于提高空间利用率，简化制造工艺。

在本发明的一个实施例中，所述第一半导体层、第二半导体层、第三半导体层和第四半导体层的材料为掺杂的多晶硅或掺杂的多晶锗。相对于需要高温工艺制备的单晶材料，多晶材料可以通过外延等方法在较低温度下制备，故采用多晶材料制备的选择管不会影响其电阻元件或其他器件的性能。

在本发明的一个实施例中，所述第一半导体层、第二半导体层、第三半导体层和第四半导体层每层的厚度为10-200nm。

在本发明的一个实施例中，所述第二半导体层和第三半导体层的厚度大于所述第一半导体层和第四半导体层的厚度。这种栅控的PNPN选择管可近似为两个寄生双极性晶体管相互作用而导致工作时形成闩锁效应，因此增加中间两层的厚度，相当于增加两个双极管的基区厚度，从而减小双极管的放大倍数，抑制闩锁效应。

在本发明的一个实施例中，所述第一公用电极、第二公用电极、上电极和下电极为重掺杂的多晶硅或金属。

在本发明的一个实施例中，相邻的所述存储单元之间、相邻的所述第一公用电极之间、相邻的所述第二公用电极之间填充有隔离介质。

在本发明的一个实施例中，所述三维存储器阵列形成在具有绝缘表面的衬底上。

本发明第四方面提供一种根据本发明第三方面的三维存储器阵列的操作方法，包括以下操作：

初始化操作，包括：对每个所述共用栅堆叠施加第一开启或导通电压,对每个所述第二公用电极施加第二开启或导通电压,对每个所述第一公用电极施加第一关断或反偏电压,以在所述三维存储器阵列中产生驱动电流I₀激励每个所述阻变单元完成初始阻值切换；

写操作，包括：对选中的所述存储单元的两个所述共用栅堆叠之一施加第三开启或导通电压，对其他未选中的每个所述存储单元的所述共用栅堆叠施加第二关断或反偏电压,对选中的所述存储单元的所述第二公用电极施加第四开启或导通电压，对选中的所述存储单元的所述第一公用电极施加第三关断或反偏电压，以在所述三维存储器阵列中产生写电流I_w；

擦除操作，包括：对选中的所述存储单元的两个所述共用栅堆叠之一施加第五开启或导通电压，对其他未选中的每个所述存储单元的所述共用栅堆叠施加第四关断或反偏电压,对选中的所述存储单元的所述第二公用电极施加第六开启或导通电压，对选中的所述存储单元的所述第一公用电极施加第五关断或反偏电压,以在所述三维存储器阵列中产生擦除电流I_e；

读操作，包括：对选中的所述存储单元的两个所述共用栅堆叠之一施加第七开启或导通电压，对其他未选中的每个所述存储单元的所述共用栅堆叠施加第六关断或反偏电压,对选中的所述存储单元的所述第二公用电极施加第八开启或导通电压，对选中的所述存储单元的所述第一公用电极施加第七关断或反偏电压,以在所述三维存储器阵列中产生读电流I_r。

在本发明的一个实施例中，所述写操作中，为了避免相邻存储单元被误操作，可以对与选中的所述存储单元的施加有第三开启或导通电压的所述共用栅堆叠相邻的未选中的所述存储单元的所述第一公用电极施加第九开启或导通电压，对其余未选中的所述存储单元的所述第一公用电极和第二公用电极施加第八关断或反偏电压。

在本发明的一个实施例中，所述擦除操作中，为了避免相邻存储单元被误操作，可以对与选中的所述存储单元的施加有第五开启或导通电压的所述共用栅堆叠相邻的未选中的所述存储单元的所述第一公用电极施加第十开启或导通电压，对其余未选中的所述存储单元的所述第一公用电极和第二公用电极施加第九关断或反偏电压。

在本发明的一个实施例中，所述读操作中，为了避免相邻存储单元的漏电流被误读取，可以对与选中的所述存储单元的施加有第七开启或导通电压的所述共用栅堆叠相邻的未选中的所述存储单元的所述第一公用电极、以及与选中的所述存储单元通过所述第二公用电极相连接的未选中所述存储单元的所述第一公用电极分别施加第十一开启或导通电压，对其余未选中的所述存储单元的所述第一公用电极和第二公用电极施加第十关断或反偏电压。

在本发明的一个实施例中，若所述第三开启或导通电压等于所述第一开启或导通电压、所述第四开启或导通电压等于所述第二开启或导通电压时，I_w≤1/2I₀。

在本发明的一个实施例中，若所述第五开启或导通电压等于所述第一开启或导通电压、所述第六开启或导通电压等于所述第二开启或导通电压时，I_e≤1/2I₀。

在本发明的一个实施例中，所述第一、第二、第三、第四、第五、第六、第七、第八、第九、第十、第十一开启或导通电压的范围为0.5-10V，所述第一、第二、第三、第四、第五、第六、第七、第八、第九、第十关断或反偏电压的范围为负电压或0-0.5V。

本发明提供一种具有双栅的PNPN垂直选择管，以及该选择管与阻变单元串联所形成的存储单元，以及将该存储单元在三维空间延伸形成的三维存储器阵列及其操作方法。通过具有高开关电流比的存储单元，有效改善存储阵列操作时相邻单元之间的串扰和漏电问题，并且简化三维存储器阵列的结构，摆脱存储器阵列对硅衬底的依赖，实现多层堆叠，提高存储密度，同时提高了存储器阵列操作的准确率和简易度。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是本发明实施例的垂直选择管的结构示意图；

图2是本发明实施例的存储单元的结构示意图；

图3是本发明的垂直选择管开启时的原理示意图、能带示意图和等效电路图；

图4是本发明的垂直选择管关断时的原理示意图、能带示意图和等效电路图；

图5是本发明实施例的三维存储器阵列结构的立体示意图；

图6是图5所示的三维存储器阵列结构的立体示意图中沿A-A’方向的截面图；

图7是本发明实施例的三维存储器阵列的等效电路图；

图8是本发明实施例的三维存储器阵列在初始化（forming）操作时电压施加方法示意图；

图9是本发明实施例的三维存储器阵列的写（set）操作和擦除（reset）操作时电压施加方法示意图；

图10是本发明实施例的三维存储器阵列的读（read）操作时电压施加方法示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

需要说明的是，此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。进一步地，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

图1是本发明实施例的垂直选择管的结构示意图。如图1所示，该垂直选择管包括上电极1；下电极2；形成在下电极2和上电极1之间、依次垂直堆叠的第一半导体层31、第二半导体层32、第三半导体层33、第四半导体层34；分别形成在第二半导体层32的两个相对侧面的两个栅堆叠，其中，每个栅堆叠包括形成在在第二半导体层32侧面的栅介质层4（或4’）以及形成在栅介质层4（或4’）上的栅极5（或5’）。

需指出的是，本发明各实施例以第一半导体层31和第三半导体层33为N型掺杂，第二半导体层32和第四半导体层34为P型掺杂为例进行描述，在实际运用中，以第一半导体层31和第三半导体层33为P型掺杂、第二半导体层32和第四半导体层34为N型掺杂同样可以实现本发明，在此不再赘述。

第二半导体层32的掺杂浓度低于第一半导体层31和第三半导体层33，相当于在第一半导体层31和第三半导体层33之间形成沟道，从而使第一半导体层31、第二半导体层32、第三半导体层33（N-P-N）和两个栅堆叠形成类似垂直的双栅MOS晶体管结构，第三半导体层33、第四半导体层34（N-P）形成类似垂直的二极管的结构，整个垂直选择管相当于形成在上、下电极之间的相互串联的一个二极管和一个双栅MOS晶体管。选择管通过上、下电极与其他元件进行电连接。

其中，四个半导体层的材料可以为掺杂的多晶材料，例如掺杂的多晶硅或掺杂的多晶锗。相对于需要高温工艺制备的单晶材料，多晶材料可以通过外延等方法在较低温度下制备，故采用多晶材料制备的选择管不会影响其电阻元件或其他器件的性能。各层的厚度范围为10-200nm。优选的，第二半导体层32和第三半导体层33的厚度需大于第一半导体层31和第四半导体层34的厚度。这种栅控的PNPN选择管可近似为两个寄生双极性晶体管相互作用而导致工作时形成闩锁效应，因此增加中间两层的厚度，相当于增加两个双极管的基区厚度，从而减小双极管的放大倍数，抑制闩锁效应。其中，双栅的PNPN选择管有利于增强选择管的电流驱动能力，适用于阻变存储器特有的forming操作。

图2是本发明实施例的存储单元的结构示意图，如图2所示，该存储单元包括相互串联的垂直选择管6和阻变单元7。在本实施例中，垂直选择管6和阻变单元7之间通过垂直选择管6的上电极1连接，下电极2作为公用电极。优选地，阻变单元为形成在上电极1表面的薄膜存储介质。其中，阻变单元的材料包括Ni_xO_y、Nb_xO_y、Ti_xO_y、Hf_xO_y、Mg_xO_y、Co_xO_y、Cr_xO_y、V_xO_y、Zn_xO_y、Al_xO_y、Zr_xO_y、Al_xN_y，（x、y的范围在0-1之间）等化合物材料或其他聚合物材料，尤其是其中的二元金属氧化物或氮化物在制备中大多不需要高温，且易控制成膜厚度，故为本发明实施例的阻变单元的优选材料。如图中虚线圈所示的部分即为一个存储单元8。在该存储单元的上下端分别连接有公用电极9，其中垂直选择管6的下电极2可作为其中的下公用电极。电极的材料可以为掺杂的多晶硅或金属等其他电极材料。上下两个公用电极互相垂直，为多个存储单元共用，形成交叉点阵的存储阵列。

图3是本发明的垂直选择管开启时的原理示意图、能带示意图和等效电路图。当栅极施加合适的正电压+VG时，第二P型半导体层的栅极界面处附近的电子以及第三N型半导体层和第一N型半导体层31的部分电子会由于栅压吸引向栅极界面移动，逐渐形成反型的电子沟道10，即N-区域，如图3中虚线所示，则位于下部的MOS管开启。此时在选择管的上下电极分别施加合适的正偏电压，例如上电极施加+V1电压，下电极施加接地电压或者-V2电压，上部的PN二极管正向导通，则在选择管的整个半导体层形成自上而下的电场，整个半导体层的电子会在该电场的作用下，由下向上定向的流动，即形成从上向下流动的选通开启电流J_on。沿A-A’方向的能带图中也反映出该开启的原理：当施加正栅压后，第二P型半导体层的栅极界面附近反型成为N-区，导带底Ec和价带顶Ev都向下；上下电极施加电压形成的V1+V2的电压和，使得第四P型半导体层和第三N型半导体层的能带都出现不同程度向下的弯曲，此时，电子需要越过的势垒降低，形成从底层N区向顶层P区的电子流动。当两个栅极同时开启时，选择管可以等效为一个正向导通的二极管串联两个并联开启的MOS管，如等效电路图所示。此时选择管的电流驱动能力大，适用于阻变存储器的特有的forming过程。当一个栅极开启，另一个关断时，选择管等效为一个正向导通的二极管串联一个开启的MOS管，此时导通电流为双栅开启时导通的电流的一半，用于对某一阻变单元的选中操作。

图4是选择管关断时的原理示意图、能带示意图和等效电路图。当两个栅极同时施加接地电压或者浮空时，第二P型半导体层中栅极界面不形成反型的电子沟道，则位于下部的MOS管不开启。此时在选择管的上下电极分别施加合适的反偏电压，例如上电极施加-V3电压，下电极施加接地电压或者+V4电压，上部两层P-N半导体层形成的PN二极管和下部两层P-N半导体层形成的PN二极管都反偏，形成反偏耗尽区11，仅有极小的反偏电流J_off流过。此时，虽然中间两层N-P半导体层形成的二极管此时是正偏的，但由于上下各串联一个反偏的二极管，整个选择管依然关断。此时流过选择管的是反向的漏电流J_off，比一般反偏二极管更小。在沿B-B’方向的能带图中亦可看出，栅极不加电压，上下电极施加电压形成的V3+V4的电压和，使得第一N型半导体层的能带向下弯曲，第三N型半导体层的能带略向上弯曲，此时，电子、空穴需要越过的势垒增高，很难自上向下流动，如能带图中虚线方向所示。关断时的选择管可以等效为三个“头尾”相串联的二极管，如等效电路图所示。关断后选择管的电阻很大，漏电流很小，对上下电极所加电压的分压很大，从而实现该选择管所在的存储单元的关断，即该选择管所在的存储单元不选中。

将图2所示的具有公用电极的存储器单元8在三维空间衍生，即可得到基于栅控PNPN垂直选择管的三维存储器阵列，其立体结构图如图5所示，图6为沿图5中的线AA’的截面图。为简明起见，图6的截面示意图中仅示出了8个存储单元，每一个存储单元8的截面图如图中椭圆虚线框所示。为清楚起见，图5省略了部分存储单元。

参照图5和图6，该三维存储器阵列包括：叠置形成的多个阵列层，每个阵列层包括沿第一方向的多行存储单元8和沿第二方向的多列存储单元8。参照图1和图2，存储单元8包括：上电极1；下电极2；形成在下电极2和上电极1之间、依次垂直堆叠的第一半导体层31、第二半导体层32、第三半导体层33、第四半导体层34；形成在上电极1上的阻变单元7。在本发明实施例中，第一半导体层31和第三半导体层33为N型掺杂，第二半导体层32和第四半导体层34为P型掺杂，且第二半导体层32的掺杂浓度低于第一半导体层31和第三半导体层33。位于同一阵列层的每相邻两列存储单元8的第二半导体层32之间形成有共用栅堆叠，共用栅堆叠包括：形成在每相邻两列存储单元8的第二半导体层32上的栅介质层4和4’以及形成在两个栅介质层4和4’之间的栅极层5或（5’）。共用栅堆叠的结构可以有效提高三维存储器阵列的空间利用率。

在本发明实施例中，第一方向和第二方向相互垂直。相邻阵列层的存储单元倒置设置。每行存储单元的下电极连接以形成沿第一方向的第一公用电极BL1，每列存储单元的阻变单元上设置有沿第二方向的第二公用电极BL2。位于相邻两个阵列层之间的第一公用电极BL1或第二公用电极BL2为相邻两个阵列层共用。根据本发明实施例的电极结构有利于提高空间利用率，简化制造工艺，降低成本。例如，如图5所示，位于两相邻阵列层的两个存储单元倒置设置，并且其阻变单元连接在同一个第二公用电极BL2上。

在本发明的一个实施例中，第一半导体层31、第二半导体层32、第三半导体层33和第四半导体层34的材料为掺杂的多晶硅或掺杂的多晶锗。相对于需要高温工艺制备的单晶材料，多晶材料可以通过外延等方法在较低温度下制备，故采用多晶材料制备的选择管不会影响其电阻元件或其他器件的性能。

在本发明的一个实施例中，第一半导体层31、第二半导体层32、第三半导体层33和第四半导体层34每层的厚度为10-200nm。

在本发明的一个实施例中，第二半导体层32和第三半导体层33的厚度大于第一半导体层31和第四半导体层34的厚度。

在本发明的一个实施例中，第一公用电极BL1、第二公用电极BL2、上电极1和下电极2为重掺杂的多晶硅或金属。

在本发明的一个实施例中，相邻的存储单元8之间、相邻的第一公用电极BL1之间、相邻的第二公用电极BL2之间填充有隔离介质，如SiO₂或Si₃N₄等介质材料，以隔离各个存储单元8、第一公用电极BL1和第二公用电极BL2。

在本发明的一个实施例中，该三维存储器阵列形成在具有绝缘表面102的衬底100上。

图7是本发明实施例的三维存储器阵列的等效电路图。每个存储器单元相当于由一个阻变单元111、一个二极管113和一个MOS晶体管115串联形成。由于该等效电路图描述的是三维的存储阵列结构，故设立如图所示的xyz正交直角坐标系以便描述。选择管的栅极连线（即共用栅堆叠）为字线WL，沿y方向走线；存储单元的上下电极连线为位线BL，沿x、y方向分别走线。命名规则如图所示：沿y方向走线的字线WLxz，下标x表明该字线位于x方向上的位置，下标z表明该字线位于z方向上的位置，即位于自衬底向上第几层阵列；沿y方向走线的位线BLsxz，下标s表示该位线与选择管（selection）相连（即第一公用电极），下标x表明该位线位于x方向上的位置，下标z表明该位线位于z方向上的位置，即位于自衬底向上第几层阵列；沿x方向走线的位线BLryz，下标r表示该位线与阻变元件（resistor）相连（即第二公用电极），下标y表明该位线位于y方向上的位置，下标z表明该位线位于z方向上的位置。

下面结合附图8-10具体描述操作根据本发明实施例的三维存储器阵列时的电压施加方法。

图8是本发明实施例的三维存储器阵列在forming操作时电压施加方法示意图。阻变存储器不同于其他非挥发类存储器之处在于，制备完成的阻变薄膜并不能直接进行读、写、擦除等操作，因为阻变薄膜内的原子可能处于无序的排布态，因此阻变薄膜可能处于高阻值态、低阻值态或其他状态，因此需要电学激励来使制备完成的阻变薄膜完成第一次阻值切换过程，即初始化（forming）过程，此时通常需要较大的驱动电流。在本实施例中，为描述方便起见，采用“1”和“0”电压数字表示法，“1”表示可使相连器件开启或导通的电压范围，通常为0.5-10V，“0”表示使相连器件关断或反偏的电压范围，通常为负电压或0-0.5V。以下实施中各个“1”和“0”仅表示电压的范围，并不表示电压具有相同的数值，电压的具体数值根据不同的操作或不同的器件材料有所不同。Forming时，对三维存储器阵列的所有字线WL施加电压“1”，即所有选择管的双栅都开启，MOS管导通，对连接阻变元件的所有位线BLr施加电压“1”，对连接选择管的所有位线BLs施加电压“0”，即所有选择管正向导通，以较大的驱动电流I₀激励所有阻变单元完成forming操作。

图9是本发明实施例的三维存储器阵列的写操作和擦除操作时电压施加方法示意图。当需要对某一存储单元进行选中并写入时，各操作控制线施加电压情况如图9所示，以操作图9中虚线框内的阻变单元为例。对字线WL10施加电压“1”，即选中存储单元的选择管右侧栅开启，（需指出的是，本实施例仅以右侧栅开启为例进行描述，对于左侧栅开启的情况，可以参照本实施进行，在此不再赘述。）对其他未选中字线WL全部施加电压“0”；对与选中存储单元的阻变单元连接的位线BLr10施加电压“1”，对与选中存储单元的选择管连接的位线BLs10施加电压“0”，即该选择管正向导通，以较小的写电流I_w经过该选择管，通常写电流I_w不超过forming时驱动电流I₀的一半，以对选中存储单元进行写操作。在本发明一个优选的实施例中，为了避免与选中存储单元相邻的存储单元被误操作，可以对位于该选中存储单元开启栅侧（即右侧）的存储单元的位线BLs20施加电压“1”，使得与该位线相连的选择管反偏或关断，对其他位线BL均施加电压“0”。

擦除操作的电压施加情况与写操作相同，只是所施加电压的具体数值有所区别，需要根据具体的阻变材料确定。

图10是本发明实施例的三维存储器阵列的读操作时电压施加方法示意图。当需要对某一存储单元进行选中并读取时，各操作控制线施加电压如图10所示，以图10中虚线框内的阻变单元为例。对字线WL10施加电压“1”，即选中存储单元的选择管右侧栅开启，（需指出的是，本实施例仅以右侧栅开启为例进行描述，对于左侧栅开启的情况，可以参照本实施进行，在此不再赘述。）对其他未选中字线WL全部施加电压“0”；对与选中存储单元的阻变单元连接的位线BLr10施加电压“1”，对与选中存储单元的选择管连接的位线BLs10施加电压“0”，即该选择管正向导通，但由于对位线BLr10施加的电压“1”较小，通常小于1V，即以较小的读取电流I_r流过选中单元，对选中存储单元进行读取操作。在本发明一个优选的实施例中，为了避免与选中存储单元相邻的存储单元的漏电流被误读取，可以对位于该选中存储单元开启栅侧（即右侧）的存储单元的位线BLs20施加电压“1”，对与该选中存储单元通过位线BLr10相连接的未选中存储单元的位线BLs01-BLs31分别施加电压“1”，使得与这些位线相连的选择管反偏或关断，对其他位线BL均施加电压“0”。

本发明提供一种具有双栅的PNPN垂直选择管，以及该选择管与阻变单元串联所形成的存储单元，以及将该存储单元在三维空间延伸形成的三维存储器阵列及其操作方法。通过具有高开关电流比的存储单元，有效改善存储阵列操作时相邻单元之间的串扰和漏电问题，并且简化三维存储器阵列的结构，摆脱存储器阵列对硅衬底的依赖，实现多层堆叠，提高存储密度，同时提高了存储器阵列操作的准确率和简易度。

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (25)

1.一种垂直选择管，其特征在于，包括：

上电极；

下电极；

形成在所述下电极和上电极之间且依次垂直堆叠的第一半导体层、第二半导体层、第三半导体层和第四半导体层；和

分别形成在所述第二半导体层的两个相对侧面的两个栅堆叠；

其中，所述第一半导体层和第三半导体层为第一类型掺杂，所述第二半导体层和第四半导体层为第二类型掺杂，所述第二半导体层的掺杂浓度分别低于所述第一半导体层和第三半导体层的掺杂浓度，以使所述第一半导体层、第二半导体层、第三半导体层和所述两个栅堆叠形成垂直的双栅MOS晶体管，所述第三半导体层和第四半导体层形成垂直的二极管。

2.如权利要求1所述的垂直选择管，其特征在于，所述第一半导体层、第二半导体层、第三半导体层和第四半导体层的材料为掺杂的多晶硅或掺杂的多晶锗。

3.如权利要求1所述的垂直选择管，其特征在于，所述第一半导体层、第二半导体层、第三半导体层和第四半导体层每层的厚度为10-200nm。

4.如权利要求1所述的垂直选择管，其特征在于，所述第二半导体层和第三半导体层的厚度大于所述第一半导体层和第四半导体层的厚度。

5.一种存储单元，包括：

阻变单元；

选择管，所述选择管为如权利要求1-4任一项所述的垂直选择管，且所述选择管与所述阻变单元相互串联。

6.如权利要求5述的存储单元，其特征在于，所述阻变单元为形成在所述垂直选择管的上电极或下电极表面的薄膜存储介质。

7.如权利要求5所述的存储单元，其特征在于，所述阻变单元的材料包括Ni_xO_y、Nb_xO_y、Ti_xO_y、Hf_xO_y、Mg_xO_y、Co_xO_y、Cr_xO_y、V_xO_y、Zn_xO_y、Al_xO_y、Zr_xO_y、Al_xN_y，其中，x、y的范围为0-1。

8.一种三维存储器阵列，其特征在于，包括：

叠置形成的多个阵列层，每个所述阵列层包括沿第一方向的多行存储单元和沿第二方向的多列存储单元，其中，每个所述存储单元包括：上电极；下电极；形成在所述下电极和上电极之间且依次垂直堆叠的第一半导体层、第二半导体层、第三半导体层和第四半导体层；和形成在所述上电极上的阻变单元，其中，所述第一半导体层和第三半导体层为第一类型掺杂，所述第二半导体层和第四半导体层为第二类型掺杂，所述第二半导体层的掺杂浓度分别低于所述第一半导体层和第三半导体层的掺杂浓度，

其中，位于同一所述阵列层的每相邻两列所述存储单元的第二半导体层之间形成有共用栅堆叠。

9.如权利要求8所述的三维存储器阵列，其特征在于，所述共用栅堆叠包括：形成在每相邻两列所述存储单元的第二半导体层上的栅介质层，和形成在两个所述栅介质层之间的栅极层。

10.如权利要求9所述的三维存储器阵列，其特征在于，相邻所述阵列层的存储单元倒置设置。

11.如权利要求10所述的三维存储器阵列，其特征在于，每行所述存储单元的下电极连接形成沿第一方向的第一公用电极，每列所述存储单元的阻变单元上设置有沿第二方向的第二公用电极。

12.如权利要求11所述的三维存储器阵列，其特征在于，位于相邻两个所述阵列层之间的所述第一公用电极或第二公用电极为相邻两个所述阵列层共用。

13.如权利要求8-11任一项所述的三维存储器阵列，其特征在于，所述第一半导体层、第二半导体层、第三半导体层和第四半导体层的材料为掺杂的多晶硅或掺杂的多晶锗。

14.如权利要求8-11任一项所述的三维存储器阵列，其特征在于，其特征在于，所述第一半导体层、第二半导体层、第三半导体层和第四半导体层每层的厚度为10-200nm。

15.如权利要求8-11任一项所述的三维存储器阵列，其特征在于，所述第二半导体层和第三半导体层的厚度大于所述第一半导体层和第四半导体层的厚度。

16.如权利要求8-11任一项所述的三维存储器阵列，其特征在于，所述第一公用电极、第二公用电极、上电极和下电极为重掺杂的多晶硅或金属。

17.如权利要求1所述的三维存储器阵列，其特征在于，相邻的所述存储单元之间、相邻的所述第一公用电极之间、相邻的所述第二公用电极之间填充有隔离介质。

18.如权利要求1所述的三维存储器阵列，其特征在于，所述三维存储器阵列形成在具有绝缘表面的衬底上。

19.一种如权利要求8-18任一项所述的三维存储器阵列的操作方法，包括：

初始化操作，包括：对每个所述共用栅堆叠施加第一开启或导通电压,对每个所述第二公用电极施加第二开启或导通电压,对每个所述第一公用电极施加第一关断或反偏电压,以在所述三维存储器阵列中产生驱动电流I₀激励每个所述阻变单元完成初始阻值切换；

写操作，包括：对选中的所述存储单元的两个所述共用栅堆叠之一施加第三开启或导通电压，对其他未选中的每个所述存储单元的所述共用栅堆叠施加第二关断或反偏电压,对选中的所述存储单元的所述第二公用电极施加第四开启或导通电压，对选中的所述存储单元的所述第一公用电极施加第三关断或反偏电压，以在所述三维存储器阵列中产生写电流I_w,；

擦除操作，包括：对选中的所述存储单元的两个所述共用栅堆叠之一施加第五开启或导通电压，对其他未选中的每个所述存储单元的所述共用栅堆叠施加第四关断或反偏电压,对选中的所述存储单元的所述第二公用电极施加第六开启或导通电压，对选中的所述存储单元的所述第一公用电极施加第五关断或反偏电压,以在所述三维存储器阵列中产生擦除电流I_e；

读操作，包括：对选中的所述存储单元的两个所述共用栅堆叠之一施加第七开启或导通电压，对其他未选中的每个所述存储单元的所述共用栅堆叠施加第六关断或反偏电压,对选中的所述存储单元的所述第二公用电极施加第八开启或导通电压，对选中的所述存储单元的所述第一公用电极施加第七关断或反偏电压,以在所述三维存储器阵列中产生读电流I_r。

20.如权利要求19所述的操作方法，其特征在于，所述写操作中，对与选中的所述存储单元的施加有第三开启或导通电压的所述共用栅堆叠相邻的未选中的所述存储单元的所述第一公用电极施加第九开启或导通电压，对其余未选中的所述存储单元的所述第一公用电极和第二公用电极施加第八关断或反偏电压。

21.如权利要求19所述的操作方法，其特征在于，所述擦除操作中，对与选中的所述存储单元的施加有第五开启或导通电压的所述共用栅堆叠相邻的未选中的所述存储单元的所述第一公用电极施加第十开启或导通电压，对其余未选中的所述存储单元的所述第一公用电极和第二公用电极施加第九关断或反偏电压。

22.如权利要求19所述的操作方法，其特征在于，所述读操作中，对与选中的所述存储单元的施加有第七开启或导通电压的所述共用栅堆叠相邻的未选中的所述存储单元的所述第一公用电极、以及与选中的所述存储单元通过所述第二公用电极相连接的未选中所述存储单元的所述第一公用电极分别施加第十一开启或导通电压，对其余未选中的所述存储单元的所述第一公用电极和第二公用电极施加第十关断或反偏电压。

23.如权利要求19所述的操作方法，其特征在于，若所述第三开启或导通电压等于所述第一开启或导通电压、所述第四开启或导通电压等于所述第二开启或导通电压时，I_w≤1/2I₀。

24.如权利要求19所述的操作方法，其特征在于，若所述第五开启或导通电压等于所述第一开启或导通电压、所述第六开启或导通电压等于所述第二开启或导通电压时，I_e≤1/2I₀。

25.如权利要求19-24任一项所述的操作方法，其特征在于，所述第一、第二、第三、第四、第五、第六、第七、第八、第九、第十、第十一开启或导通电压的范围为0.5-10V，所述第一、第二、第三、第四、第五、第六、第七、第八、第九、第十关断或反偏电压的范围为负电压或0-0.5V。

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